CN101542908B - 数字pll装置 - Google Patents

输入时钟分频单元(5)将输入时钟进行分频，输入时钟倍频单元(6)使输入时钟进行倍频。工作时钟选择单元(7)根据频率检测单元(8)的频率检测结果来选择输入时钟为高速时被分频后的时钟或输入时钟为低速时被倍频后的时钟作为工作时钟而输出到相位比较单元(2)。相位比较单元(2)以分频或倍频后的时钟进行工作，控制振荡单元(3)以使得基准信号与比较信号的相位差变为零，并使输出时钟进行跟踪。

数字PLL装置

技术领域

本发明涉及数字PLL装置，尤其涉及用于音频时钟(信号)的再生等的数字PLL装置，该音频时钟来自使用用于数字电视和AV放大器等的IEEE 1394、HDMI(High-Definition Multimedia Interface：高清晰多媒体接口)等数字接口所传输的时钟。 

背景技术

在数字接口中多采用利用预先确定的算式在发送侧生成参数并根据使用该参数而传输的时钟来再生所需要的音频时钟的系统。作为它们的代表性结构，作为其自身单体或与模拟PLL相组合来使用数字PLL。 

以往，作为时钟再生所使用的数字PLL的工作时钟，通常使用被传输的时钟(例如，参照非专利文献1)。 

图7是表示现有的数字PLL装置的结构的框图。 

图7所示的现有的数字PLL装置包括n分频单元1、相位比较单元2、振荡单元3以及m分频单元4。 

如图7所示，n分频单元1将用数字接口传输来的时钟n分频，生成数字PLL的基准信号。相位比较单元2将传输来的时钟作为工作时钟进行工作，比较由n分频单元1生成的基准信号与输出时钟被m分频单元4进行m分频而生成的比较信号之间的相位差，输出控制信号使得相位差减少。振荡单元3根据从相位比较单元2输出的控制信号来改变要输出的时钟。通过将这样的工作作为反馈环而反复进行，使输出时钟的相位跟踪(锁定)于基准信号。 

例如在HDMI标准中，作为用于再生音频时钟的参数，准备了N和CTS这样的参数。这些用下式进行定义。 

CTS＝(传输时钟×N)/(128×Fs) 

其中，Fs(Sampling Frequency：采样频率)表示音频时钟。 

在作为发送设备的源设备中，使用要传输的时钟来计数将Fs的128倍的时钟N分频后的时钟所得到的是CTS。在作为接收设备的接收器(sink)设备中，将所传输来的时钟进行CTS分频，生成数字PLL的基准信号。比较将输出信号N分频后的比较信号与所生成的基准信号的相位，反复控制输出时钟以使得相位差为零，从而使比较信号跟踪于基准信号，通过使输出时钟锁定为Fs的128倍，能够用接收器设备再生Fs。 

非专利文献1：High-Definition Multimedia Interface SpecificationVersion1.3a 

发明内容

然而，在上述现有的数字PLL装置中，当传输时钟较快时，工作时钟较快，所以与其相应地电路规模将增大，并且功耗将大幅度增加。而当传输时钟较慢时，工作时钟较慢，所以导致抖动增大，并且跟踪时间变长。 

特别是，在由于以HDMI标准来定义的Deep Color和图像的高清晰化等，传输时钟的高速化不断发展的情况下，在现有的数字PLL装置中，电路规模增大且功耗大幅度增大等问题开始显著地表现出来。 

这样，现有的数字PLL装置具有因传输时钟的速度的情况而产生的电路规模增大、功耗增大、抖动增大以及跟踪时间增大等问题。 

鉴于上述问题，本发明的目的在于，能够提供一种具有在传输时钟速度较快时可抑制电路规模以及功耗增大的结构的数字PLL装置。另外，能够提供一种具有在传输时钟的速度较慢时可抑制抖动以及跟踪时间增大的结构的数字PLL装置。 

为了实现上述目的，本发明一种方式的数字PLL装置包括：工作时钟生成单元，将输入时钟被分频或倍频后的时钟作为工作时钟而输出；n分频单元，将上述输入时钟进行n分频而输出基准信号，其中， n是自然数；相位比较单元，其根据上述工作时钟进行工作，比较上述基准信号与比较信号并输出控制信号；振荡单元，根据上述控制信号使输出时钟的振荡频率发生变化；以及m分频单元，将上述输出时钟进行m分频而输出上述比较信号，其中m是自然数。 

另外，在本发明一种方式的数字PLL装置中，工作时钟生成单元是将输入时钟分频后作为工作时钟而输出的输入时钟分频单元。 

在这种情况下，n分频单元是代替对输入时钟进行n分频而对工作时钟进行n分频来输出基准信号的单元，数字PLL装置还具有使来自振荡单元的输出倍频而输出的输出时钟倍频单元。 

另外，在本发明一种方式的数字PLL装置中，工作时钟生成单元是将输入时钟倍频后作为工作时钟而输出的输入时钟倍频单元。 

在这种情况下，n分频单元是代替对输入时钟进行n分频而对工作时钟进行n分频来输出基准信号的单元，数字PLL装置还具有将来自振荡单元的输出分频后输出的输出时钟分频单元。 

另外，在本发明一种方式的数字PLL装置中，工作时钟生成单元还包括将输入时钟分频后输出的输入时钟分频单元；将输入时钟倍频后输出的输入时钟倍频单元；以及选择来自输入时钟分频单元或输入时钟倍频单元的输出作为工作时钟而输出的工作时钟选择单元。 

在这种情况下，工作时钟生成单元还具有检测输入时钟的频率后输出频率检测结果的频率检测单元，工作时钟选择单元根据频率检测结果来选择来自输入时钟分频单元或输入时钟倍频单元的输出。 

另外，在本发明一种方式的数字PLL装置中，n分频单元是代替对输入时钟进行n分频而对来自工作时钟选择单元的工作时钟进行n分频来输出基准信号的单元，数字PLL装置还包括将来自振荡单元的输出倍频后输出的输出时钟倍频单元；将来自振荡单元的输出分频后输出的输出时钟分频单元；以及选择来自输出时钟倍频单元或输出时钟分频单元的输出而输出的输出时钟选择单元。 

在这种情况下，数字PLL装置还包括检测输入时钟的频率后输出频率检测结果的频率检测单元，工作时钟选择单元是根据频率检测结果来选择来自输入时钟分频单元或输入时钟倍频单元的输出的单元，输出时钟选择单元根据频率检测结果来选择来自输出时钟倍频单元或输出时钟分频单元的输出的单元。 

另外，在本发明一种方式的数字PLL装置中，相位比较单元以工作时钟进行工作。 

另外，在本发明一种方式的数字PLL装置中，输入时钟经由数字接口而被传输。 

另外，在本发明一种方式的数字PLL装置中，数字接口是IEEE1394或HDMI。 

如上所述，根据本发明一种方式的数字PLL装置，与现有的数字PLL装置相比，无论传输时钟的速度如何，都能够减小电路规模、功耗、抖动、以及跟踪时间。 

例如，由于以HDMI标准来定义的Deep Color或显示装置画面变大所带来的析像度的提高等，飞跃地提高了传输时钟的速度，所以通过以将高速化的传输时钟分频后得到的时钟进行工作，能够实现高速工作引起的电路规模以及功耗增大的抑制等。而且，在面向低端等不伴随传输时钟的高速工作的情况下，通过用使传输时钟倍频后得到的时钟进行工作，能减少低速工作引起的抖动和跟踪时间等。 

附图说明

图1是表示本发明第一实施方式的数字PLL装置的结构的框图。 

图2是表示本发明第二实施方式的数字PLL装置的结构的框图。 

图3是表示本发明第三实施方式的数字PLL装置的结构的框图。 

图4是表示本发明第四实施方式的数字PLL装置的结构的框图。 

图5是表示本发明第五实施方式的数字PLL装置的结构的框图。 

图6是表示本发明第六实施方式的数字PLL装置的结构的框图。 

图7是表示现有的数字PLL装置的结构的框图。 

标号说明

1：n分频单元 

2：相位比较单元 

3：振荡单元 

4：m分频单元 

5：输入时钟分频单元 

6：输入时钟倍频单元 

7：工作时钟选择单元 

8：频率检测单元 

9：输出时钟倍频单元 

10：输出时钟分频单元 

11：输出时钟选择单元 

具体实施方式

以下，参照附图说明本发明的各实施方式。 

<第一实施方式> 

图1是表示本发明第一实施方式的数字PLL装置的结构的框图。 

图1所示的本发明第一实施方式的数字PLL装置包括n分频单元1、相位比较单元2、振荡单元3、m分频单元4以及输入时钟分频单元5。 

对具有以上结构的本实施方式的数字PLL装置的工作进行说明。 

如图1所示，n分频单元1将用数字接口传输来的输入时钟进行n(n是自然数)分频，生成数字PLL的基准信号。输入时钟分频单元5将所输入的时钟分频后作为工作时钟输出到相位比较单元2。相位比较单元2按照从输入时钟分频单元5传输来的工作时钟进行工作，并比较由n分频单元1生成的基准信号与输出时钟被m分频单元4进行m(m是自然数)分频而生成的比较信号之间的相位差，输出控制信号以使得相位差变为零。振荡单元3根据从相位比较单元2输出的控制信号来改变要输出的时钟。 

在此，当将输入时钟的频率设为x赫兹，输出时钟的频率设为y赫兹时，基准信号的频率为x/n赫兹。另外，由于比较信号跟踪于与基 准信号相同的相位，所以比较信号频率也为x/n赫兹。因而，输出时钟的频率为y＝(x×m)/n赫兹，其是能够得到所希望的输出时钟的频率。 

如上述那样，根据本发明第一实施方式的数字PLL装置，能够将对输入时钟分频后的时钟作为工作时钟来使相位比较单元2工作。这样，与将输入时钟直接作为工作时钟来使相位比较单元2工作的现有的数字PLL装置相比，能够抑制传输时钟为高速时的高速工作所带来的电路规模以及功耗的增大。 

此外，也可以是输入时钟、m以及n的分频参数经由数字接口传输的情况。这样，在不能直接传输时钟而需要生成与发送侧同步的时钟的情况下是有效的。作为这样的数字接口，可列举出IEEE1394或HDMI的音频传输。 

<第二实施方式> 

图2是表示本发明第二实施方式的数字PLL装置的结构的框图。 

图2所示的本发明第二实施方式的数字PLL装置包括n分频单元1、相位比较单元2、振荡单元3、m分频单元4以及输入时钟倍频单元6。此外，与上述图1所示的第一实施方式的数字PLL装置的结构相比较，本实施方式的数字PLL装置的结构特点是代替第一实施方式中的将输入时钟分频的输入时钟分频单元5而具有使输入时钟倍频的输入时钟倍频单元6。 

对具有以上结构的本实施方式的数字PLL装置的工作进行说明。 

如图2所示，n分频单元1将用数字接口传输来的输入时钟进行n分频，生成数字PLL的基准信号。输入时钟倍频单元6使所输入的时钟倍频并作为工作时钟输出到相位比较单元2。相位比较单元2按照从输入时钟倍频单元6传输来的工作时钟进行工作，比较由n分频单元1生成的基准信号与输出时钟被m分频单元4进行m分频而生成的比较信号之间的相位差，输出控制信号，使得相位差变为零。振荡单元3根据从相位比较单元2输出的控制信号来改变要输出的时钟。 

在此，当将输入时钟的频率设为x赫兹，输出时钟的频率设为y赫 兹时，基准信号的频率为x/n赫兹。另外，由于比较信号跟踪于与基准信号相同的相位，所以比较信号的频率也为x/n赫兹。因而，输出时钟的频率为y＝(x×m)/n赫兹，其是能够得到所希望的输出时钟的频率。 

如上述那样，根据本发明第二实施方式的数字PLL装置，能够将对输入时钟倍频后的时钟作为工作时钟来使相位比较单元2工作。这样，与将输入时钟直接作为工作时钟来使相位比较单元2工作的现有的数字PLL装置相比，能够抑制传输时钟为低速时的低速工作所带来的抖动和跟踪时间的增大。 

此外，也可以是输入时钟、m以及n的分频参数经由数字接口传输的情况。这样，在不能直接传输时钟而需要生成与发送侧同步的时钟的情况下是有效的。作为这样的数字接口，可列举出IEEE1394或HDMI的音频传输。 

<第三实施方式> 

图3是表示本发明第三实施方式的数字PLL装置的结构的框图。 

图3所示的本发明第三实施方式的数字PLL装置包括n分频单元1、相位比较单元2、振荡单元3、m分频单元4、输入时钟分频单元5、输入时钟倍频单元6、工作时钟选择单元7以及频率检测单元8。 

与上述图1和图2所示的第一实施方式和第二实施方式的数字PLL装置的结构相比，本实施方式的数字PLL装置的结构特点是具有第一实施方式中的将输入时钟分频的输入时钟分频单元5和第二实施方式中的使输入时钟倍频的输入时钟倍频单元6，并且具有选择由输入时钟分频单元5分频后的时钟或由输入时钟倍频单元6倍频后的时钟作为工作时钟而输出的工作时钟选择单元。进而，也可以是通过形成具有检测输入时钟的频率并将其检测结果输出到工作时钟选择单元7的频率检测单元8的结构，而使得工作时钟选择单元7能够选择最佳的工作时钟。 

如上述那样，根据本发明第三实施方式的数字PLL装置，能够兼有上述的第一实施方式和第二实施方式所产生的效果。即，与将输入 时钟直接作为工作时钟来使相位比较单元2工作的现有的数字PLL装置相比，能够抑制传输时钟为高速时的高速工作而引起的电路规模以及功耗的增大，而且，能够抑制传输时钟为低速时的低速工作所带来的抖动以及跟踪时间的增大。进而，通过具有频率检测单元8，能够根据输入时钟的频率来选择与工作速度相应的最佳的工作时钟，能够进行合理的工作。 

此外，也可以是输入时钟、m以及n的分频参数经由数字接口传输的情况。这样，在不能直接传输时钟而需要生成与发送侧同步的时钟的情况下是有效的。作为这样的数字接口，可列举出IEEE1394或HDMI的音频传输。 

<第四实施方式> 

图4是表示本发明第四实施方式的数字PLL装置结构的框图。 

图4所示的本发明第四实施方式的数字PLL装置包括n分频单元1、相位比较单元2、振荡单元3、m分频单元4、输入时钟分频单元5以及输出时钟倍频单元9。 

对具有以上结构的本实施方式的数字PLL装置的工作进行说明。 

如图4所示，输入时钟分频单元5将用数字接口传输来的输入时钟分频并作为工作时钟输出到相位比较单元2，并且，还输出到n分频单元1。n分频单元1将来自输入时钟分频单元5的时钟进行n分频，生成数字PLL的基准信号。相位比较单元2按照从输入时钟分频单元5传输来的工作时钟进行工作，比较由n分频单元1生成的基准信号与输出时钟被m分频单元4进行m分频而生成的比较信号的相位差，输出控制信号以使得相位差变为零。振荡单元3根据从相位比较单元2输出的控制信号来改变要输出的时钟。输出时钟倍频单元9使来自振荡单元3的时钟倍频后输出。 

在此，当将输入时钟频率设为x赫兹、输出时钟的频率设为y赫兹、输入时钟分频单元5的分频值设为a时，基准信号的频率为x/(a×n)赫兹。另外，由于比较信号跟踪与基准信号相同的相位，所以比较信号的频率也为x/(a×n)赫兹。因而，振荡单元3的输出频率为y＝ (x×m)/(a×n)赫兹，通过将输出时钟倍频单元9的倍频值设为a，能够得到所希望的输出时钟。 

如上述那样，根据本发明第四实施方式的数字PLL装置，能够将对输入时钟分频后的时钟作为工作时钟而使相位比较单元2工作。这样，与将输入时钟直接作为工作时钟来使相位比较单元2工作的现有的数字PLL装置相比，能够抑制传输时钟为高速时的高速工作所带来的电路规模以及功耗的增大。 

此外，也可以是输入时钟、m以及n的分频参数经由数字接口传输的情况。这样，在不能直接传输时钟而需要生成与发送侧同步的时钟的情况下是有效的。作为这样的数字接口，可列举出IEEE1394或HDMI的音频传输。 

<第五实施方式> 

图5是表示本发明第五实施方式的数字PLL装置的结构的框图。 

图5所示的本发明第五实施方式的数字PLL装置包括n分频单元1、相位比较单元2、振荡单元3、m分频单元4、输入时钟倍频单元6以及输出时钟分频单元10。此外，与上述图4所示的第四实施方式的数字PLL装置的结构相比，本实施方式的数字PLL装置的结构特点是代替第四实施方式中的将输入时钟分频的输入时钟分频单元5而具有使输入时钟倍频的输入时钟倍频单元6，并且具有将来自振荡单元3的时钟分频后输出的输出时钟分频单元10。 

对具有以上结构的本实施方式的数字PLL装置的工作进行说明。 

如图5所示，输入时钟倍频单元6将用数字接口传输来的输入时钟倍频后作为工作时钟输出到相位比较单元2，并且还输出到n分频单元1。n分频单元1将来自输入时钟倍频单元6的时钟进行n分频，生成数字PLL的基准信号。相位比较单元2按照从输入时钟倍频单元6传输来的工作时钟进行工作，比较由n分频单元1生成的基准信号与输出时钟被m分频单元4进行m分频而生成的比较信号之间的相位差，输出控制信号以使得相位差变为零。振荡单元3根据从相位比较单元2输出的控制信号来改变要输出的时钟。输出时钟分频单元10将来自振荡单元3 的时钟分频后输出。 

在此，当将输入时钟频率设为x赫兹、输出时钟的频率设为y赫兹、输入时钟倍频单元6的倍频值设为b时，基准信号的频率为(x×b)/n赫兹。另外，由于比较信号跟踪于与基准信号相同的相位，所以比较信号的频率也为(x×b)/n赫兹。因而，振荡单元3的输出频率为y＝(x×b×m)/n赫兹，通过将输出时钟分频单元10的分频值设为b，能够得到所希望的输出时钟。 

如上述那样，根据本发明第五实施方式的数字PLL装置，能够将对输入时钟倍频后的时钟作为工作时钟来使相位比较单元2工作。这样，与将输入时钟直接作为工作时钟来使相位比较单元2工作的现有的数字PLL装置相比，能够抑制传输时钟为低速时的低速工作所带来的抖动和跟踪时间的增大。 

此外，也可以是输入时钟、m以及n的分频参数经由数字接口传输的情况。这样，在不能直接传输时钟而需要生成与发送侧同步的时钟的情况下是有效的。作为这样的数字接口，可列举出IEEE1394或HDMI的音频传输。 

<第六实施方式> 

图6是表示本发明第六实施方式的数字PLL装置的结构的框图。 

图6所示的本发明第六实施方式的数字PLL装置包括n分频单元1、相位比较单元2、振荡单元3、m分频单元4、输入时钟分频单元5、输入时钟倍频单元6、工作时钟选择单元7、频率检测单元8、输出时钟倍频单元9、输出时钟分频单元10以及输出时钟选择单元11。 

与上述图4和图5所示的第四实施方式和第五实施方式的数字PLL装置的结构相比，本实施方式的数字PLL装置的结构特点是除了具有第四实施方式中的将输入时钟分频的输入时钟分频单元5和第五实施方式中的使输入时钟倍频的输入时钟倍频单元6、以及选择由输入时钟分频单元5分频后的时钟或由输入时钟倍频单元6倍频后的时钟而输出到n分频单元1和相位比较单元2的工作时钟选择单元7之外，还具有使来自振荡单元3的时钟倍频后输出的输出时钟倍频单元9和将来 自振荡单元3的时钟分频后输出的输出时钟分频单元10、以及选择由输出时钟倍频单元9倍频后的时钟或由输出时钟分频单元10分频后的时钟而输出的输出时钟选择单元11。进而，也可以构成为：通过形成具有检测输入时钟的频率并将其检测结果输出到工作时钟选择单元7和输出时钟选择单元11的频率检测单元8的结构，工作时钟选择单元7和输出时钟选择单元11能够选择最佳的工作时钟。 

如上述那样，根据本发明第六实施方式的数字PLL装置，能够兼有上述的第四实施方式和第五实施方式所产生的效果。即，与将输入时钟直接作为工作时钟来使相位比较单元2工作的现有的数字PLL装置相比，能够抑制传输时钟为高速时的高速工作引起的电路规模以及功耗的增大，而且，能够抑制传输时钟为低速时的低速工作所带来的抖动以及跟踪时间的增大。进而，通过具有频率检测单元8，能够根据输入时钟的频率来选择与工作速度相应的最佳的工作时钟，能够进行合理的工作。 

此外，也可以是输入时钟、m以及n的分频参数经由数字接口传输的情况。这样，在不能直接传输时钟而需要生成与发送侧同步的时钟的情况下是有效的。作为这样的数字接口，可列举出IEEE1394或HDMI的音频传输。 

工业上的可利用性 

本发明的数字PLL装置在用数字接口传输音频数据等时不能直接传输时钟而需要生成与发送侧同步的时钟的情况下是有用的。 

特别是，在以HDMI标准来定义的深色(Deep Color)或显示装置大型化所带来的析像度提高等、传输时钟高速化的情况下是有用的。