CN103684452B - 一种动态单元匹配的方法和装置 - Google Patents

本发明实施例提供了一种动态单元匹配的方法和装置，用以解决在多比特DAC中采用CLA算法进行动态单元匹配时，会引入谐波，从而导致系统动态范围下降的问题。该方法包括：确定多比特数模转换器DAC中前一次选通的单元部件的起始位与当前次使用的步进之和，对该DAC中的单元部件的个数取余得到的余数，为当前次待选通的单元部件的起始位；该DAC在一次数模转换过程中配置的余数不相等的步进的个数大于或等于2，且配置的余数不相等的步进中至少两个步进的使用次数大于零；根据当前次接收到的数字信号以及确定的当前次待选通的单元部件的起始位，确定当前次待选通的单元部件，并选通确定的单元部件。

一种动态单元匹配的方法和装置

技术领域

本发明涉及模数和模数转换技术领域，尤其涉及一种动态单元匹配的方法和装置。

背景技术

采用sigma-delta调制器(SDM，Sigma-Delta Modulator)的模数转换器(ADC，Analog to Digital Converter)如图1所示，包括减法器11、环路滤波器12、量化器13和数模转换器14(DAC，Digital to Analog Converter)，减法器11将输入的模拟信号和数模转换器14输出的信号做差，并输出给环路滤波器12进行滤波，滤波后的信号经量化器13转换为数字信号输出，并作为数模转换器14的输入信号，从而构成反馈环。单比特SDM由于本质上就是线性的而受到广泛应用。但是单比特SDM需要高采样率或高调制器阶数才能获得宽的动态范围，而多比特SDM可以解决这个问题，并且它比单比特SDM系统更稳定。多比特SDM需要在反馈环中采用多比特数模转换器。由于工艺失配的存在，多比特DAC本质上不是线性的。为了获得高线性度，需要校准或采用动态单元匹配(DEM，Dynamic Element Match)方法。

多比特DAC的结构如图2所示，假设图2所示的DAC中包含了8个单元部件21，每个单元部件21中包含一个可控开关(图2中未示出)，根据输入的数字信号来控制可控开关接通或关断，从而实现在不同的单元部件之间切换。被选通的单元部件21输出的模拟信号在加法器22处求和，以生成DAC的模拟信号。单元部件是任何可用于将数字信号转换成模拟形式，即电流、电荷或电压的电路单元。

图2所示的DAC的单元部件选通情况如图3所示，当数字信号输入序列为3时，前三个单元部件被选通；当数字信号输入序列为1时，第一个单元部件被选通；当数字信号输入序列为5时，前五个单元部件被选通；当数字信号输入序列为2时，前两个单元部件被选通；当数字信号输入序列为4时，前四个单元部件被选通。从图3中可以看出，位于前面的单元部件会经常被选通，这些单元部件之间的差异，即适配误差会将非线性引入到数模转换中。

目前针对这种非线性，通常是采用DEM算法，将非线性转换为带宽噪声，例如时钟控制平均(CLA，clock average)算法，或者，通过控制单元部件的利用率而将非线性转换为噪声并集中在某些频段，例如数据加权平均(DWA，Data Wright Average)。所有DEM算法的基础均为：通过平均选通各单元部件，从而将数模转换过程中因单元部件失配误差而引入的积分误差平均化。然后，根据DEM算法的效率，可以进一步对宽带噪声的功率谱密度整形，以便将多数噪声转移到信号频带之外。

采用DEM算法的多比特DAC的结构如图4所示，假设图4所示的DAC中包含了8个单元部件41，输入的数字信号经过由CLA算法44控制的开关矩阵43转换，转换后的信号控制不同的单元部件41选通，被选通的单元部件41输出的模拟信号经过加法器42求和，并输出。采用CLA算法后，相邻两次选通的单元部件的起始位(即选通的至少一个单元部件中的第一个单元部件)之间存在固定的偏移，这个偏移称为步进。当步进为2时，图4所示的DAC的单元部件选通情况如图5所示，当数字信号输入序列为3时，前三个单元部件被选通；当数字信号输入序列为1时，第三个单元部件被选通；当数字信号输入序列为5时，第五个单元部件、第六个单元部件、第七个单元部件、第八个单元部件和第一个单元部件被选通；当数字信号输入序列为3时，第七个单元部件、第八个单元部件和第一个单元部件被选通；当数字信号输入序列为2时，第一个单元部件和第二个单元部件被选通；当数字信号输入序列为4时，第三个单元部件、第四个单元部件、第五个单元部件、第六个单元部件被选通。从图5中可以看出，相邻两次选通的单元部件的起始位(即选通的至少一个单元部件中的第一个单元部件)之间存在固定的步进，该步进为2。在DAC中采用CLA算法之后，会将DAC中的单元部件之间的失配误差转化为白噪声，但是，由于CLA算法循环的周期性，会产生杂波。当步进为2时，如果DAC中包含8个单元部件，当前次待选通的单元部件的起始位与四个时钟周期后待选通的单元部件的起始位相同，频率为fs/4的能量会与数字输入信号进行卷积，在fs/4±n*fin处引起杂波，其中，fs为时钟频率，fin为数字输入信号的频率，n为整数。当SDM系统的过采样率较低时，这些杂波中能量较大的杂波就会落到信号带宽内，降低了系统的动态范围。

综上所述，基于循环的CLA算法能够将失配误差转化为白噪声，但同时会引入周期性信号分量，即谐波，虽然谐波的幅度一般较小，但也会导致系统的动态范围下降。

发明内容

本发明实施例提供了一种动态单元匹配的方法和装置，用以解决在多比特DAC中采用CLA算法进行动态单元匹配时，会引入谐波，从而导致系统动态范围下降的问题。

第一方面，提供一种动态单元匹配的方法，包括：

确定多比特数模转换器DAC前一次接收到的数字信号序列所选通的单元部件的起始位，与转换所述DAC当前次接收到的数字信号序列所使用的步进之和，将确定的和对所述DAC中的单元部件的个数取余得到余数，将得到的余数作为所述DAC当前次接收到的数字信号序列所需要选通的单元部件的起始位；所述DAC配置的余数不相等的步进的个数大于或等于2，且配置的余数不相等的步进中至少两个步进的使用次数大于零；一个步进的余数为该步进对所述DAC中的单元部件的个数取余；

根据当前次接收到的数字信号序列以及当前次接收到的数字信号序列所需要选通的单元部件的起始位，确定当前次接收到的数字信号序列所需要选通的单元部件，从而选通确定的单元部件。

结合第一方面，在第一种可能的实现方式中，所述DAC使用的余数不相等的步进的余数均大于0，且小于等于N/2，N为所述DAC中的单元部件的个数，N大于等于4。

结合第一方面或者第一方面的第一种可能的实现方式，在第二种可能的实现方式中，转换所述DAC当前次接收到的数字信号序列所使用的步进采用下列方法确定：

生成一个大于等于L，且小于等于K的随机数，L，K均为实数；

确定所述随机数所在的范围[L+(n-1)(K-L)/P，L+n(K-L)/P),n＝1,…,P，P为正整数，P大于等于所述DAC配置的余数不相等的步进的个数；

将所述DAC配置的余数不相等的步进中，与确定的范围对应的步进，作为转换所述DAC当前次接收到的数字信号序列所使用的步进。

结合第一方面，在第三种可能的实现方式中，首次确定所述DAC待选通的单元部件时，其前一次选通的单元部件的起始位为预设位。

第二方面，提供一种动态单元匹配的装置，包括：

第一确定模块，用于确定多比特数模转换器DAC前一次接收到的数字信号序列所选通的单元部件的起始位，与转换所述DAC当前次接收到的数字信号序列所使用的步进之和，将确定的和对所述DAC中的单元部件的个数取余得到余数，将得到的余数作为所述DAC当前次接收到的数字信号序列所需要选通的单元部件的起始位；所述DAC配置的余数不相等的步进的个数大于或等于2，且配置的余数不相等的步进中至少两个步进的使用次数大于零；一个步进的余数为该步进对所述DAC中的单元部件的个数取余；

第二确定模块，用于根据当前次接收到的数字信号序列以及当前次接收到的数字信号序列所需要选通的单元部件的起始位，确定当前次接收到的数字信号序列所需要选通的单元部件，从而选通确定的单元部件。

结合第二方面，在第一可能的实现方式中，所述DAC使用的余数不相等的步进的余数均大于等于0，且小于等于N/2，N为所述DAC中的单元部件的个数，N大于等于4。

结合第二方面或第二方面的第一种可能的实现方式，在第二种可能的实现方式中，所述第一确定模块还用于：

生成一个大于等于L，且小于等于K的随机数，L，K均为实数；确定所述随机数所在的范围[L+(n-1)(K-L)/P，L+n(K-L)/P),n＝1,…,P，P为正整数，P大于等于所述DAC配置的余数不相等的步进的个数；将所述DAC配置的余数不相等的步进中，与确定的范围对应的步进，作为转换所述DAC当前次接收到的数字信号序列所使用的步进。

结合第二方面，在第三种可能的实现方式中，首次确定所述DAC待选通的单元部件时，其前一次选通的单元部件的起始位为预设位

本发明实施例的有益效果包括：

本发明实施例提供的一种动态单元匹配的方法和装置，通过确定多比特DAC前一次接收到的数字信号序列所选通的单元部件的起始位，与转换该DAC当前次接收到的数字信号序列所使用的步进之和，将确定的和对该DAC中的单元部件的个数取余得到余数，将得到的余数作为该DAC当前次接收到的数字信号序列所需要选通的单元部件的起始位；根据当前次接收到的数字信号序列以及当前次接收到的数字信号序列所需要选通的单元部件的起始位，确定当前次接收到的数字信号序列所需要选通的单元部件，从而选通确定的单元部件；这种方法在将失配误差转化为白噪声的同时，由于多比特DAC配置的余数不相等的步进的个数大于或等于2，且余数不相等的步进中至少两个步进的使用次数大于零；一个步进的余数为该步进对该DAC中的单元部件的个数取余；因此，选通的单元部件的起始位在循环的过程中不会产生周期性，也就不会引入周期性信号分量，避免了系统的动态范围下降。

附图说明

图1为现有技术中采用SDM的模数转换器的结构示意图；

图2为现有技术中多比特DAC的结构示意图；

图3为图2所示的多比特DAC中的单元部件的选通情况的示意图；

图4为现有技术中采用CLA算法的多比特DAC的结构示意图；

图5为图4所示的多比特DAC中的单元部件的选通情况的示意图；

图6为本发明实施例提供的动态单元匹配的方法的流程图；

图7为本发明实施例提供的确定当前次步进的方法的流程图；

图8a为一个多比特DAC接收到的信号的频谱图；

图8b为一个多比特DAC采用CLA算法时的循环频谱图；

图8c和图8d为多比特DAC采用本发明实施例提供的动态单元匹配方法时的循环频谱图；

图9为多比特DAC采用本发明实施例提供的动态单元匹配方法时的结构示意图；

图10为图9所示的多比特DAC中的单元部件的选通情况的示意图；

图11为本发明实施例提供的动态单元匹配的装置的结构示意图。

具体实施方式

本发明实施例提供的动态单元匹配的方法和装置，通过为多比特DAC配置多个余数不相等的步进，并且配置的余数不相等的步进中至少两个步进的使用次数大于零，避免了选通的单元部件的起始位在循环的过程中产生周期性，从而引入周期性信号分量，进而导致的系统动态范围下降的问题。

下面结合说明书附图，对本发明实施例提供的一种动态单元匹配的方法和装置的具体实施方式进行说明。

本发明实施例提供的一种动态单元匹配的方法，该方法用于多比特DAC中，如图6所示，具体包括以下步骤：

S601、确定多比特DAC前一次接收到的数字信号序列所选通的单元部件的起始位，与转换该DAC当前次接收到的数字信号序列所使用的步进之和，将确定的和对该DAC中的单元部件的个数取余得到余数，将得到的余数作为该DAC当前次接收到的数字信号序列所需要选通的单元部件的起始位；该DAC配置的余数不相等的步进的个数大于或等于2，且配置的余数不相等的步进中至少两个步进的使用次数大于零；一个步进的余数为该步进对该DAC中的单元部件的个数N取余；数字信号包含多个数字信号序列；

S602、根据当前次接收到的数字信号序列以及该DAC当前次接收到的数字信号序列所需要选通的单元部件的起始位，确定当前次接收到的数字信号序列所需要选通的单元部件，从而选通确定的单元部件。

例如，一个DAC中包含8个单元部件，该DAC配置的步进为1、2和9，由于步进为1对单元部件的个数8取余为1，步进为9对单元部件的个数8取余为1，因此，余数不相等的步进有两个，在将一次接收到的数字信号序列转换为模拟信号时，使用余数相等的步进选通的开关部件是相同的，因此，该DAC配置的步进可以认为只有2个。如果前一次接收到的数字信号序列为3，接收到的数字信号序列可以采用不同的编码形式，如温度计码、二进制码(如果接收到的数字信号为二进制码，还需要将二进制码转换为温度计码)等，被选通的单元部件为第二个单元部件、第三个单元部件和第四个单元部件，那么前一次接收到的数字信号序列所选通的单元部件的起始位为第二个单元部件，因此，如果转换当前次接收到的数字信号序列所使用的步进为1，那么当前次接收到的数字信号序列所需要选通的单元部件的起始位为第三个单元部件，如果转换当前次接收到的数字信号序列所使用的步进为9，那么当前次接收到的数字信号序列所需要选通的单元部件的起始位还为第三个单元部件，如果转换当前次接收到的数字信号序列所使用的步进为2，那么当前次接收到的数字信号序列所需要选通的单元部件的起始位为第四个单元部件。

在将数字信号转换为模拟信号的过程中，多比特DAC需要进行多次单元部件选通的动作，在这多次单元部件选通的过程中，该DAC配置的余数不相等的步进的个数大于2，并且余数不相等的步进中至少两个步进的使用次数大于0，也就是说，在将数字信号转换为模拟信号的过程中，使用过的余数不相等的步进的个数不小于2个。

在将数字信号转换为模拟信号的过程中，当多比特DAC转换该DAC首次接收到的数字信号序列时，该DAC前一次接收到的数字信号序列所选通的单元部件的起始位可以是预设位，即该DAC前一次接收到的数字信号序列所选通的单元部件的起始位可以是该DAC中的任意一个单元部件，也就是说该DAC首次接收到的数字信号序列所选通的单元部件的起始位可以是该DAC中的任意一个单元部件。

当然，当DAC在将数字信号转换为模拟信号的过程中首次接收到的数字信号序列时，该DAC首次接收到的数字信号序列所选通的单元部件也可以是该DAC中的第一个单元部件。

可选地，在DAC中的单元部件的个数N大于四个时，该DAC使用的余数不相等的步进的余数均大于0，且小于等于N/2，N大于等于4。

例如，DAC中的单元部件的个数为16，该DAC在将数字信号转换为模拟信号的过程中使用的步进为2、8、9和19，该DAC使用的余数不相等的步进的余数为2、3、8和9；假设前一次接收到的数字信号序列为5，被选通的单元部件为第一个单元部件、第二个单元部件、第三个单元部件、第四个单元部件和第五个单元部件，那么前一次选通的单元部件的起始位为第一个单元部件，因此，如果转换当前次接收到的数字信号序列所使用的步进为2，那么当前次接收到的数字信号序列所需要选通的单元部件的起始位为第三个单元部件，如果转换当前次接收到的数字信号序列所使用的步进为19，那么当前次接收到的数字信号序列所需要选通的单元部件的起始位为第四个单元部件，如果转换当前次接收到的数字信号序列所使用的步进为8，那么当前次接收到的数字信号序列所需要选通的单元部件的起始位为第九个单元部件，如果转换当前次接收到的数字信号序列所使用的步进为9，那么当前次接收到的数字信号序列所需要选通的单元部件的起始位为第十个单元部件。假设当前次接收到的数字信号序列为3，若转换当前次接收到的数字信号序列所使用的步进为2，则当前次接收到的数字信号序列所需要选通的单元部件为第三个单元部件、第四个单元部件和第五个单元部件，前一次接收到的数字信号序列所选通的单元部件与当前次接收到的数字信号序列所选通的单元部件中有3个单元部件重复选通；若转换当前次接收到的数字信号序列所使用的步进为19，则当前次接收到的数字信号序列所需要选通的单元部件为第四个单元部件、第五个单元部件和第六单元部件，前一次接收到的数字信号序列所选通的单元部件与当前次接收到的数字信号序列所选通的单元部件中有2个单元部件重复选通；若转换当前次接收到的数字信号序列所使用的步进为8，则当前次接收到的数字信号序列所需要选通的单元部件为第九个单元部件、第十个单元部件和第十一单元部件，前一次接收到的数字信号序列所选通的单元部件与当前次接收到的数字信号序列所选通的单元部件中没有单元部件重复选通；若转换当前次接收到的数字信号序列所使用的步进为9，则当前次接收到的数字信号序列所需要选通的单元部件为第十个单元部件、第十一个单元部件和第十二单元部件，前一次接收到的数字信号序列所选通的单元部件与当前次接收到的数字信号序列所选通的单元部件中没有重复选通的单元部件。

相邻两次接收到的数字信号序列所选通的单元部件中重复选通的单元部件的个数与这两次接收到的数字信号序列以及转换后一次接收到的数字信号序列所使用的步进有关，由于在高速电路设计中，为了减小寄生电容，控制单元部件通断的开关的尺寸比较小，这会导致控制不同单元部件的开关之间的失配变得很大，开关导致的电荷注入和时钟馈通与每次开关切换的个数有关，开关切换的个数是指相邻两次选通单元部件的过程中，前一次接收到的数字信号序列所选通的选通的单元部件与后一次接收到的数字信号序列所选通的选通的单元部件中，除重复选通的单元部件以外的单元部件的个数，相邻两次选通单元部件的过程中开关切换的个数越大，则由开关引起的非线性就越大，DAC的线性度也就越差。为了使得相邻两次选通单元部件的过程中开关切换的个数尽量小，因此，DAC使用的余数不相等的步进的余数最好不要超过该DAC中的单元部件的个数的一半，当然，使用的余数不相等的步进的余数要尽可能的小。

可选地，可以采用图7所示的方法确定转换多比特DAC当前次接收到的数字信号序列所使用的步进，包括：

S701、生成一个大于等于L，且小于等于K的随机数，L、K均为实数；

S702、确定该随机数所在的范围[L+(n-1)(K-L)/P，L+n(K-L)/P),n＝1,…,P，P为正整数，P大于等于该DAC配置的余数不相等的步进的个数M；

S703、将该DAC配置的余数不相等的步进中与确定的范围的对应的步进，确定为转换该DAC当前次接收到的数字信号序列所使用的步进。

例如，可以生成[0,1)中的随机数，多比特DAC配置的余数不相等的步进的个数为2，分别为步进1和步进2；如果这两个余数不相等的步进的使用的几率相等，那么可以将[0,1)分为两段，即[0,0.5)和[0.5,1)。若步进1对应[0,0.5)，步进2对应[0.5,1)，则生成的随机数位于[0,0.5)中时，使用步进1，生成的随机数位于[0.5,1)中时，使用步进2。如果这两个余数不相等的步进的使用的几率不相等，假设步进1的使用几率为步进2的使用几率的三倍，则将[0,1)分为四段，即[0,0.25)、[0.25,0.5)、[0.5,0.75)和[0.75,1)，若步进1对应[0,0.25)、[0.25,0.5)和[0.5,0.75)，步进2对应[0.75,1)，则生成的随机数位于[0,0.25)、[0.25,0.5)和[0.5,0.75)中时，使用步进1，生成的随机数位于[0.75,1)中时，使用步进2。

由于在SDM中的ADC系统中反馈DAC的输入信号在信号频带外存在较高的幅度量化噪声，由CLA算法引入的谐波也会将信号频带外的噪声解调到信号频带中，而本发明实施例提出的多比特DAC在数模转换的过程中使用多个余数不相等的步进，例如在步进a和步进b之间随机选择，这样DAC就不存在固定的循环周期，在频谱上看单元部件的起始位变化从使用CLA算法(步进a)时的a*fs/k固定频率变成以a*fs/k和b*fs/k为中心发散的频谱(这里的k为DAC中的单元部件的个数)，这个频谱的信号与DAC接收的数字信号之间卷积造成的杂波幅度远小于原来使用CLA算法时的杂波幅度。由于在SDM的ADC系统中反馈DAC的输入信号在带外存在较高幅度量化噪声，使用CLA算法引起的杂波也会将带外噪声解调到信号带宽内。本发明实施例提供的动态单元匹配的方法可以通过控制多比特DAC使用多个余数不相等的步进的几率，来控制该方法引起的频谱尖峰所处位置，保证信号频带外的噪声不会被搬移到信号频带内。

例如，一个SDM的ADC系统中反馈DAC中包含16个单元部件，该DAC接收到的数字信号，即ADC的反馈信号的频谱如图8a所示，从图8a中可以看出，该反馈信号在信号频带(信号频带即为0到信号带宽位置之间)外的量化噪声幅度很大，在采用步进为2的CLA算法后，该DAC的单元部件的循环频谱如图8b所示，从图8b中可以看出，该频谱中存在一系列的脉冲尖峰；在采用本发明实施例提供的动态单元匹配方法后，该DAC的单元部件的循环频谱如图8c和图8d所示，将图8c和图8d与图8b相比可以看出，脉冲尖峰的能量被打散；图8c和图8d中中使用的两个步进的值为1和3，在图8c中，步进为1时，使用的几率为50％，步进为3时使用的几率为50％；在图8d中，步进为1时，使用的几率为25％，步进为3时使用的几率为75％。对比图8c和图8d可以看出，频谱尖峰的位置发生了改变，因此，可以通过控制余数不相等的步进的使用几率来控制频谱尖峰的位置移动，使其处在合适的位置，从而避免将ADC的反馈信号中的信号频带外的噪声混叠到信号频带内。

本发明实施例提供的动态单元匹配的方法应用于DAC中时，DAC的结构如图9所示，选择器94配置了多个步进，选择器94根据当前次接收到的随机数生成器95输出的随机数确定转换当前次接收到的数字信号序列所使用的步进，并根据转换当前次接收到的数字信号序列所使用的步进、当前次接收到的数字信号序列和前一次接收到的数字信号序列所选通的单元部件的起始位，确定当前次接收到的数字信号序列所需要选通的单元部件，并输出给开关矩阵91，使得开关矩阵91控制相应的单元部件92选通，选通的单元部件92输出的模拟信号经加法器93相加并输出。因此，单元部件92的失配误差通过在开关矩阵91中重新进行排序而转换成宽带噪声，开关矩阵91由随机数生成器95和选择器94组成的DEM逻辑模块加以控制。

假设图9所示的DAC在各时间步长(即每次)接收到的二进制序列(采用温度计编码)为00000111、00000001、00011111、00000111、00000011、00001111，随机数生成器生成的随机数序列为0、1、0、0、1、1，使用的步进a为1，步进b为2，假设随机数生成器生成的随机数为0时，使用的步进为1，随机数生成器生成的随机数为1时，使用的步进为2，并进一步假设图9所示的DAC中包含8个单元部件，各单元部件选通的情况如图10所示。当接收到的数字信号序列为00000111，随机数生成器生成的随机数为0，由于该DAC首次选通单元部件，因此，当前次接收到的数字信号序列，即00000111所需要选通的单元部件的起始位可以为该DAC中的第一个单元部件，当前次接收到的数字信号序列所选通的单元部件为第一个单元部件、第二个单元部件和第三个单元部件；当接收到的数字信号序列为00000001，随机数生成器生成的随机数为1，因此，转换当前次接收到的数字信号序列，即00000001使用的步进为2，由于前一次接收到的数字信号序列，即00000111所选通的单元部件的起始位为第一个单元部件，因此，当前次接收到的数字信号序列，即00000001所需要选通的单元部件的起始位为该DAC中的第三个单元部件，当前次接收到的数字信号序列，即00000001所选通的单元部件为第三个单元部件；当接收到的数字信号序列为00011111，随机数生成器生成的随机数为0，因此，转换当前次接收到的数字信号序列，即00011111所使用的步进为1，由于前一次接收到的数字信号序列，即00000001所选通的单元部件的起始位为第三个单元部件，因此，当前次接收到的数字信号序列，即00011111所需要选通的单元部件的起始位为该DAC中的第四个单元部件，当前次接收到的数字信号序列，即00011111所选通的单元部件为第四个单元部件、第五个单元部件、第六个单元部件、第七个单元部件和第八个单元部件；当接收到的数字信号序列为00000111，随机数生成器生成的随机数为0，因此，转换当前次接收到的数字信号序列，即00000111所使用的步进为1，由于前一次接收到的数字信号序列，即00011111所选通的单元部件的起始位为第四个单元部件，因此，当前次接收到的数字信号序列，即00000111所需要选通的单元部件的起始位为该DAC中的第五个单元部件，当前次接收到的数字信号序列，即00000111所选通的单元部件为第五个单元部件、第六个单元部件和第七个单元部件；当接收到的数字信号序列为00000011，随机数生成器生成的随机数为1，因此，转换当前次接收到的数字信号序列，即00000011所使用的步进为2，由于前一次接收到的数字信号序列，即00000111所选通的单元部件的起始位为第五个单元部件，因此，当前次接收到的数字信号序列，即00000011所需要选通的单元部件的起始位为该DAC中的第七个单元部件，当前次接收到的数字信号序列，即00000011所选通的单元部件为第七个单元部件和第八个单元部件；当接收到的数字信号序列为00001111，随机数生成器生成的随机数为1，因此，转换当前次接收到的数字信号序列，即00001111所使用的步进为2，由于前一次接收到的数字信号序列，即00000011所选通的单元部件的起始位为第七个单元部件，因此，当前次接收到的数字信号序列，即00001111所需要选通的单元部件的起始位为该DAC中的第一个单元部件(即7+2之后再对单元部件的个数8取余的余数)，当前次接收到的数字信号序列，即00001111所选通的单元部件为第一个单元部件、第二个单元部件、第三个单元部件和第四个单元部件。

基于同一发明构思，本发明实施例还提供了一种动态单元匹配的装置，由于该装置所解决问题的原理与前述动态匹配的方法相似，因此该装置的实施可以参见前述方法的实施，重复之处不再赘述。

本发明实施例提供的动态单元匹配的装置，如图11所述，包括：

第一确定模块111，用于确定多比特数模转换器DAC前一次接收到的数字信号序列所选通的单元部件的起始位，与转换所述DAC当前次接收到的数字信号序列所使用的步进之和，将确定的和对所述DAC中的单元部件的个数取余得到余数，将得到的余数作为所述DAC当前次接收到的数字信号序列所需要选通的单元部件的起始位；所述DAC配置的余数不相等的步进的个数大于或等于2，且配置的余数不相等的步进中至少两个步进的使用次数大于零；一个步进的余数为该步进对所述DAC中的单元部件的个数取余；

第二确定模块112，用于根据当前次接收到的数字信号序列以及当前次接收到的数字信号序列所需要选通的单元部件的起始位，确定当前次接收到的数字信号序列所需要选通的单元部件，从而选通确定的单元部件。

可选地，所述DAC使用的余数不相等的步进的余数均大于等于0，且小于等于N/2，N为所述DAC中的单元部件的个数，N大于等于4。

可选地，第一确定模块111还用于生成一个大于等于L，且小于等于K的随机数，L，K均为实数；确定所述随机数所在的范围[L+(n-1)(K-L)/P，L+n(K-L)/P),n＝1,…,P，P为正整数，P大于等于所述DAC配置的余数不相等的步进的个数；将所述DAC配置的余数不相等的步进中，与确定的范围对应的步进，作为转换所述DAC当前次接收到的数字信号序列所使用的步进。

可选地，首次确定所述DAC待选通的单元部件时，其前一次选通的单元部件的起始位为预设位。

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到本发明实施例可以通过硬件实现，也可以借助软件加必要的通用硬件平台的方式来实现。基于这样的理解，本发明实施例的技术方案可以以软件产品的形式体现出来，该软件产品可以存储在一个非易失性存储介质(可以是CD-ROM，U盘，移动硬盘等)中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述的方法。

本领域技术人员可以理解附图只是一个优选实施例的示意图，附图中的模块或流程并不一定是实施本发明所必须的。

本领域技术人员可以理解实施例中的装置中的模块可以按照实施例描述进行分布于实施例的装置中，也可以进行相应变化位于不同于本实施例的一个或多个装置中。上述实施例的模块可以合并为一个模块，也可以进一步拆分成多个子模块。

上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。