CN104242914B - 基于多功能可扩展快速连接的可编程逻辑单元结构 - Google Patents

本发明涉及一种基于多功能可扩展快速连接的可编程逻辑单元结构，其包括至少一组可编程逻辑单元体，所述可编程逻辑单元体包括用于接收输入信号的函数发生器以及控制所述函数发生器输出形式的发生器输入控制模块；函数发生器的输出端与加法器模块连接，所述加法器模块的输出端、函数发生器的输出端与查找表输出控制模块连接，所述查找表输出控制模块与DFF输入控制模块连接，所述DFF输入控制模块与时序存储模块连接，时序存储模块与DFF输出控制模块连接，并通过所述DFF输出模块输出编程逻辑输出。本发明逻辑资源和路径丰富，可配置能力强，速度快，路径选择灵活，多功能函数实现能力广。

基于多功能可扩展快速连接的可编程逻辑单元结构

技术领域

本发明涉及一种逻辑单元结构，尤其是一种基于多功能可扩展快速连接的可编程逻辑单元结构，属于可编程逻辑器件的技术领域。

背景技术

可编程逻辑器件，通过软件工具，开发，仿真和测试，快速地将设计编程到器件中，节省大量的非重复性工程成本和电路研发周期，同时可编程逻辑器件是基于重复配置的存储技术，只需要重新下载编程，即可完成电路的修改。可编程逻辑器件具有开发周期短，成本低，风险小，集成度高，灵活性大，且便于电子系统维护和升级等优点，因此受到了广大终端产品用户的青睐，成为了集成电路芯片的主流，且被广泛应用在各种领域如通信、控制、视频、信息处理、电子、互联网、汽车以及航空航天等。

可编程逻辑器件，主要包含可编程逻辑单元，数字信号处理DSP，存储单元BRAM以及一些高速接口，时钟模块和IP核等，而可编程逻辑单元是可编程逻辑器件中最基本和核心的结构，它在器件中按阵列重复分布，并随着芯片应用规模的增大，而进入千万门级阵列，因此可编程逻辑单元的设计是整个器件的关键，它的性能决定着整个芯片的性能，如功能，运算能力，可编程灵活性，布通率，面积，速度以及功耗等。本发明提出了一种新型的可编程逻辑单元结构，该结构以查找表为基础，辅助多信号输入的组合逻辑和丰富的路径输出资源，以及宽逻辑的快速进位链，而具有可配置能力强，速度快，路径选择灵活，多功能函数实现能力广等优点。

发明内容

本发明的目的是克服现有技术中存在的不足，提供一种基于多功能可扩展快速连接的可编程逻辑单元结构，其逻辑资源和路径丰富，可配置能力强，速度快，路径选择灵活，多功能函数实现能力广。

按照本发明提供的技术方案，所述基于多功能可扩展快速连接的可编程逻辑单元结构，包括至少一组可编程逻辑单元体，所述可编程逻辑单元体包括用于接收输入信号的函数发生器以及控制所述函数发生器输出形式的发生器输入控制模块；函数发生器的输出端与加法器模块连接，所述加法器模块的输出端、函数发生器的输出端与查找表输出控制模块连接，所述查找表输出控制模块与DFF输入控制模块连接，所述DFF输入控制模块与时序存储模块连接，时序存储模块与DFF输出控制模块连接，并通过所述DFF输出模块输出编程逻辑输出。

可编程逻辑单元结构由偶数组的可编程逻辑单元体连接构成，相邻的可编程逻辑单元体之间通过宽输入查找表逻辑模块连接，所述宽输入查找表逻辑模块的输入端分别接收两可编程逻辑单元体的输出信号，宽输入查找表逻辑模块的选择端与函数发生器的相应输出端连接，宽输入查找表逻辑模块的输出端与查找表输出控制模块的输入端连接。

所述函数发生器包括第一五输入查找表模块1A以及第二五输入查找表模块1B，发生器输入控制模块包括第一三输入选择器以及第二三输入选择器；

第一五输入查找表模块1A的O5输出端与第一二输入选择器的一输入端连接，第二五输入查找模块1B的O5输出端与第一二输入选择器的另一输入端连接，第二五输入查找表模块1B的第五信号输入端与第一三输入选择器的输出端连接，第一三输入选择器的输入端分别接收输入信号A5、输入信号A6以及进位信号CIN，第一二输入选择器的选择端与第二三输入选择器的输出端连接，第二三输入选择器的输入端分别接收配置信号逻辑“1”、输入信号A6以及逻辑进位信号LEI。

所述加法器模块包括第一加法器以及第二二输入选择器，所述第二二输入选择器的一输入端与第一五输入查找表模块1A的O3输出端连接，第二二输入选择器的另一输入端接收输入信号A5，第二二输入选择器的输出端作为第一加法器的一位操作数，第一二输入选择器的输出端作为第一加法器的另一位操作数；第一加法器与加法器进位逻辑链CIN连接，第一加法器的输出端与查找表输出控制模块的输入端连接。

所述查找表输出控制模块包括第一六输入选择器7A以及第二六输入选择器7B，第一六输入选择器7A的输入端、第二六输入选择器7B的输入端分别与第一二输入选择器的输出端、第一加法器的输出端、第二五输入查找表1B的O5输出端连接，且第一六输入选择器7A的输入端、第二六输入选择器7B的输入端还接收输入信号AX、输入信号AY。

所述第一六输入选择器7A的输入端、第二六输入选择器7B的输入端还分别连接宽输入查找表逻辑模块的输出端连接。

所述DFF输入控制模块包括第三二输入选择器8A以及第四二输入选择器8B；第三二输入选择器8A的一输入端与第一六输入选择器7A的输出端连接，第四二输入选择器8B的一输入端与第二六输入选择器7B的输出端连接，第三二输入选择器8A的另一输入端、第四二输入选择器8B的另一输入端与前一级的DFF进位输出连接。

所述第三二输入选择器8A的另一输入端通过第三三输入选择器接收前一级的DFF进位输出；第三三输入选择器的输出端与第三二输入选择器8A的输入端连接，第三三输入选择器的输入端接收输入信号AY、静态输入初始值逻辑0/1以及前一级的DFF进位输出。

所述时序存储模块包括第一DFF触发器9A以及第二DFF触发器9B，所述DFF输出控制模块包括第五二输入选择器10A以及第六二输入选择器10B；第一DFF触发器9A的D端与第三二输入选择器8A的输出端连接，第一DFF触发器9A的Q端与第五二输入选择器10A的一输入端连接，第五二输入选择器10A的另一输入端与第一六输入选择器7A的输出端连接；第二DFF触发器9B的D端与第四二输入选择器8B的输出端连接，第二DFF触发器9B的Q端与第六二输入选择器10B的一输入端连接，第六二输入选择器10B的另一输入端与第二六输入选择器7B的输出端连接。

本发明的优点：可编程逻辑单元结构内包括至少一组可编程逻辑单元体，可编程逻辑单元结构可以根据用户需要配置成各种功能形式，、可配置能力强，灵活性高，其中进位链逻辑，可以不通过外围走线资源，通过内部直接级联，快速地实现较宽逻辑函数，节约了互联资源，、具有丰富的路径输出资源，供用户灵活布线。

附图说明

图1为本发明可编程逻辑单元的电路结构图。

图2为本发明可编程逻辑单元组LUTA的电路结构图。

图3为本发明可编程逻辑单元宽查找表逻辑的电路结构图。

图4为本发明可编程逻辑单元的输出控制模块电路结构图。

图5为本发明可编程逻辑单元的触发器DFF链的电路结构图。

具体实施方式

下面结合具体附图和实施例对本发明作进一步说明。

如图1所示：为了实现辅助多信号输入的组合逻辑和丰富的路径输出资源，提高可配置能力，本发明包括至少一组可编程逻辑单元体，所述可编程逻辑单元体包括用于接收输入信号的函数发生器以及控制所述函数发生器输出形式的发生器输入控制模块；函数发生器的输出端与加法器模块连接，所述加法器模块的输出端、函数发生器的输出端与查找表输出控制模块连接，所述查找表输出控制模块与DFF输入控制模块连接，所述DFF输入控制模块与时序存储模块连接，时序存储模块与DFF输出控制模块连接，并通过所述DFF输出模块输出编程逻辑输出。

进一步地，可编程逻辑单元结构由偶数组的可编程逻辑单元体连接构成，相邻的可编程逻辑单元体之间通过宽输入查找表逻辑模块连接，所述宽输入查找表逻辑模块的输入端分别接收两可编程逻辑单元体的输出信号，宽输入查找表逻辑模块的选择端与函数发生器的相应输出端连接，宽输入查找表逻辑模块的输出端与查找表输出控制模块的输入端连接。

具体地，图1中示出了四组可编程逻辑单元体，四组可编程逻辑单元体分别为LUTA、LUTB、LUTC以及LUTD，四组可编程逻辑单元体内的结构相同，以采用五输入查找表为例，可编程逻辑单元体LUTA内包括第一五输入查找表模块1A、第二五输入查找表模块1B、第一加法器2、第一二输入选择器3、第一三输入选择器4、第二三输入选择器5、第二二输入选择器6、第一六输入选择器7A、第二六输入选择器7B，第三二输入选择器8A、第四二输入选择器8B，第一DFF触发器9A、第二DFF触发器9B、第五二输入选择器10A以及第六二输入选择器10B。第一二输入选择器3的输出端形成O6_A输出端。

对于可编程逻辑单元体LUTB内包括第三五输入查找表模块11A、第四五输入查找表模块11B、第二加法器12、第七二输入选择器13、第四三输入选择器14、第五三输入选择器15、第八二输入选择器16、第三六输入选择器17A、第四六输入选择器17B、第九二输入选择器18A、第十二输入选择器18B、第三DFF触发器19A、第四DFF触发器19B、第十一二输入选择器20A以及第十二二输入选择器20B。第七二输入选择器13的输出端能形成O6_B输出端。

对于可编程逻辑单元体LUTC内包括第五五输入查找表模块21A、第六五输入查找表模块21B、第三加法器22、第十三二输入选择器23、第六三输入选择器24、第七三输入选择器25、第十四二输入选择器26、第五六输入选择器27A、第七六输入选择器27B、第十四二输入选择器28A、第十五二输入选择器28B、第五DFF触发器29A、第六DFF触发器29B、第十七二输入选择器30A以及第十八二输入选择器30B。第十三二输入选择器23的输出端能形成O6_C输出端。

对于可编程逻辑单元体LUTD包括第七五输入查找表模块31A、第八五输入查找表模块31B，第四加法器32，第十九二输入选择器33、第八三输入选择器34、第九三输入选择器35、第二十二输入选择器36、第七六输入选择器37A、第八六输入选择器37B、第二十一输入选择器38A、第二十二二输入选择器38B、第七DFF触发器39A、第八DFF触发器39B、第二十三二输入选择器40A以及第二十四二输入选择器40B。第十九二输入选择器33的输出端能形成O6_D输出端。

可编程逻辑单元体LUTA接收输入信号A1~A6、AX以及AY，可编程逻辑单元体LUTA的输出信号为AQ1、AQ2、O6_A。可编程逻辑单元体LUTB接收输入信号B1~B6、BX以及BY，可编程逻辑单元体LUTB的输出信号为BQ1、BQ2、O6_B，可编程逻辑单元体LUTC接收输入信号C1~C6、CX以及CY，可编程逻辑单元体LUTC的输出信号为CQ1、CQ2以及O6_C，可编程逻辑单元体LUTD接收输入信号D1~D6、DX以及DY，可编程逻辑单元体LUTD的输出信号为DQ1、DQ2以及O6_D；对于每个可编程逻辑单元体内的DFF触发器，每个DFF触发器还需要连接触发器控制信号SR、CE和时钟信号CLK。

以可编程逻辑单元体LUTA为例，所述函数发生器包括第一五输入查找表模块1A以及第二五输入查找表模块1B，发生器输入控制模块包括第一三输入选择器4以及第二三输入选择器5；

第一五输入查找表模块1A的O5输出端与第一二输入选择器3的一输入端连接，第二五输入查找模块1B的O5输出端与第一二输入选择器3的另一输入端连接，第二五输入查找表模块1B的第五信号输入端与第一三输入选择器4的输出端连接，第一三输入选择器4的输入端分别接收输入信号A5、输入信号A6以及激发进位信号CIN，第一二输入选择器3的选择端与第二三输入选择器5的输出端连接，第二三输入选择器5的输入端分别接收配置信号逻辑“1”、输入信号A6以及逻辑进位信号LEI。

所述加法器模块包括第一加法器2以及第二二输入选择器6，所述第二二输入选择器6的一输入端与第一五输入查找表模块1A的O3输出端连接，第二二输入选择器6的另一输入端接收输入信号A5，第二二输入选择器6的输出端作为第一加法器2的一位操作数，第一二输入选择器3的输出端作为第一加法器2的另一位操作数；第一加法器2与加法器进位逻辑链CIN连接，第一加法器2的输出端与查找表输出控制模块的输入端连接。

本发明实施例中，通过对第一三输入选择器4选择控制，选择输入信号A5输入，对第二三输入选择器5选择控制，选择信号A6输入，将第一五输入查找表模块1A以及第二五输入查找表模块1B配置成为一个六输入查找表，即得到六输入查找表LUT6（六输入分别为A1，A2，A3，A4，A5，A6）。

通过对第一三输入选择器4选择控制，选择输入信号A5输入，对第二三输入选择器5选择控制，选择输入信号逻辑“1”输入，函数发生器内的第一五输入查找表模块1A以及第二五输入查找表模块1B配置成为两个相同五输入的五查找表，即LUT5（两个相同五输入的输入信号分别为A1，A2，A3，A4，A5）；通过对第一三输入选择器4选择控制，选择输入信号A6输入，对第二三输入选择器5选择控制，选择输入信号逻辑“1”，将函数发生器内的第一五输入查找表模块1A以及第二五输入查找表模块1B配置成为两个具有相同四输入，一个相异输入的五输入查找表，即LUT5A（五输入查找表的输入信号分别为A1，A2，A3，A4，A6）和LUT5B（五输入查找表的输入信号分别为A1，A2，A3，A4，A5），因此函数发生器可以根据用户的需求，进行灵活的配置，实现不同的功能函数。

可编程逻辑单元体LUTA中第一五输入查找表基本模块1A的输出端O3、输入信号A5与第二二输入选择器6的输入端连接，第二二输入选择器6输出信号作为第一加法器2其中一位操作数；第一二输入选择器3的输出信号作为第一加法器2的另一操作数。第一二输入选择器3和第二二输入选择器6以及进位信号CIN，与第一加法器2构成了一个加法器模块，该加法器模块能实现一位数的全加，减法和乘法功能。

对第一三输入选择器4选择控制，选择加法器进位逻辑链CIN输入，通过对第二五输入查找表模块1B进行函数配置，构成了一个一位的基于查找表内部的内置加法器，称为第二加法器。

所述查找表输出控制模块包括第一六输入选择器7A以及第二六输入选择器7B，第一六输入选择器7A的输入端、第二六输入选择器7B的输入端分别与第一二输入选择器3的输出端、第一加法器2的输出端、第二五输入查找表1B的O5输出端连接，且第一六输入选择器7A的输入端、第二六输入选择器7B的输入端还接收输入信号AX、输入信号AY。

本发明实施例中，第一六输入选择器7A以及第二六输入选择器7B的输入信号完全相同，构造了两条完全相同的路径输出，供用户选择，增强了可配置能力。

所述DFF输入控制模块包括第三二输入选择器8A以及第四二输入选择器8B；第三二输入选择器8A的一输入端与第一六输入选择器7A的输出端连接，第四二输入选择器8B的一输入端与第二六输入选择器7B的输出端连接，第三二输入选择器8A的另一输入端、第四二输入选择器8B的另一输入端与前一级的DFF进位输出连接。

进一步地，所述第三二输入选择器8A的另一输入端通过第三三输入选择器47接收前一级的DFF进位输出；第三三输入选择器47的输出端与第三二输入选择器8A的输入端连接，第三三输入选择器47的输入端接收输入信号AY、静态输入初始值逻辑0/1以及前一级的DFF进位输出。

对于可编程逻辑单元体LUTB、可编程逻辑单元体LUTC以及可编程逻辑单元体LUTD内，DFF输入控制模块的相应二输入选择器的一输入端与前一级的DFF进位输出连接，具体地为，可编程逻辑单元体LUTA内第四二输入选择器8B的另一输入端与第一DFF触发器9A的Q端连接；可编程逻辑单元体LUTB内第九二输入选择器18A的一输入端与可编程逻辑单元体LUTA内第二DFF触发器9B的Q端连接，第十二输入选择器18B的一输入端与可编程逻辑单元体LUTB内第三DFF触发器19A的Q端连接。可编程逻辑单元体LUTC内第十五二输入选择器28A的一输入端与可编程逻辑单元体LUTB内第四DFF触发器19B的Q端连接，第十六二输入选择器28B的一输入端与可编程逻辑单元体LUTC内第五DFF触发器29A的Q端连接，可编程逻辑单元体LUTD内第二十一二输入选择器38A的一输入端与可编程逻辑单元体LUTC内第六DFF触发器29B的Q端连接，第二十二二输入选择器38B的一输入端与可编程逻辑单元体LUTD内第七DFF触发器39A的Q端连接。

所述时序存储模块包括第一DFF触发器9A以及第二DFF触发器9B，所述DFF输出控制模块包括第五二输入选择器10A以及第六二输入选择器10B；第一DFF触发器9A的D端与第三二输入选择器8A的输出端连接，第一DFF触发器9A的Q端与第五二输入选择器10A的一输入端连接，第五二输入选择器10A的另一输入端与第一六输入选择器7A的输出端连接；第二DFF触发器9B的D端与第四二输入选择器8B的输出端连接，第二DFF触发器9B的Q端与第六二输入选择器10B的一输入端连接，第六二输入选择器10B的另一输入端与第二六输入选择器7B的输出端连接。

本发明实施例中，第一DFF触发器9A、第二DFF触发器9B的CE端与CE信号连接，第一DFF触发器9A、第二DFF触发器9B的CK端与第三十一二输入选择器48的输出端连接，第三十一二输入选择器48的两输入端分别为CLK信号以及CLK的反相信号，根据外部选择信号，确定第二十四二输入选择器48的输出，从而能向DFF触发器内进行时钟信号的输入。第一DFF触发器9A、第二DFF触发器9B的SR端与外部的SR信号连接。

当有多组可编程逻辑组单元体时，则可编程逻辑单元结构内可编程逻辑单元体的数量为偶数个，当有多个可编程逻辑单元体时，通过宽输入查找表逻辑模块连接，以实现更宽输入的查找表。

对于可编程逻辑单元体LUTA、可编程逻辑单元体LUTB、可编程逻辑单元体LUTC以及可编程逻辑单元体LUTD而言，宽输入查找表逻辑模块包括第二十五二输入选择器41、第二十六二输入选择器42、第二十七二输入选择器43、第二十八二输入选择器44、第二十九二输入选择器45以及第三十二输入选择器46。

第二十五二输入选择器41的一端与第一二输入选择器3的输出端连接，第二十五二输入选择器41的另一端与第七二输入选择器13的输出端连接，第二十五二输入选择器41的选择端与输入信号AX连接，第二十五二输入选择器41的输出端与第一六输入选择器7A的输入端、第二六输入选择器7B的输入端以及第二十七二输入选择器43的一输入端连接。

第二十六二输入选择器42的一输入端与第十八二输入选择器33的输出端连接，第二十六二输入选择器42的另一输入端与第十三二输入选择器23的输出端连接，第二十六二输入选择器42的选择端与输入信号CX连接，第二十六二输入选择器42的输出端与第五六输入选择器27A的输入端以及第六六输入选择器27B的输入端连接，第二十六二输入选择器42的输出端还与第二十七二输入选择器43的另一输入端连接。第二十七二输入选择器43的选择端与输入信号BX连接，第二十七二输入选择器43的输出端与与第二十八二输入选择器44的一输入端连接，第二十八二输入选择器44的另一输入端与宽查找函数进位链O8连接，第二十八二输入选择器44的选择端与输入信号BY连接。

第二十八二输入选择器44的输出端与第二十九二输入选择器45的一输入端连接，第二十九二输入选择器45的另一输入端与第二十七二输入选择器43的输出端连接，第二十九二输入选择器45的输出端与第三六输入选择器17A的输入端以及第四六输入选择器17B的输入端连接。

第三十二输入选择器46的一输入端与第二十八二输入选择器44的输出端连接，第三十二输入选择器46的另一输入端与宽查找表函数进位链O9连接，第三十二输入选择器46的选择端与输入信号DX连接，第十三二输入选择器46的输出端与第七六输入选择器37A的输入端以及第八六输入选择器37B的输入端连接。

对于有多组可编程逻辑单元体的结构，第一加法器2的进位输出端与第二加法器12的进位输入端连接，第二加法器12的进位输出端与第三加法器22的进位输入端连接，第三加法器22的进位输出端与第四加法器32的进位输入端连接，第四加法器32的进位输出端输出进位输出信号COUT。此外，第一二输入选择器3的输出端与第五三输入选择器15的输入端连接，第五三输入选择器15的输出端与第七二输入选择器13的选择端连接，第七二输入选择器13的输出端与第七三输入选择器25的输入端连接，第七三输入选择器25的输出端与第十三二输入选择器23的选择端连接，第十三二输入选择器23的输出端与第九三输入选择器35的输入端连接，第九三输入选择器35的输出端与第十八二输入选择器33的选择端连接，第十八二输入选择器33的输出端能形成逻辑扩展进位输出链LEO。

如图3所示结构，可编程逻辑单元体LUTA的输出端O6_A与可编程逻辑单元体LUTB的输出端O6_B，通过第二十五二输入选择器41配置成七输入查找表LUT7A（七输入查找表的输入信号分别为A1，A2，A3，A4，A5，A6，AX），选择信号为AX，，其中要求输入信号A1~A6与输入信号B1~B6的输入信号保持一致；同样，可编程逻辑单元体LUTC的输出端O6_C与可编程逻辑单元体LUTD的输出端O6_D，通过第十六二输入选择器42配置成七输入查找表LUT7C（七输入查找表的输入信号分别为C1，C2，C3，C4，C5，C6，CX），选择信号为CX，其中要求输入信号C1~C6与输入信号D1~D6的输入信号保持一致。

进一步地，第二十五二输入选择器41的输出LUT7A与第二十六二输入选择器42的输出LUT7C，通过第二十七二输入选择器43配置成一个八输入的查找表LUT8A（八输入查找表的输入信号分别为A1，A2，A3，A4，A5，A6，AX，BX），选择信号为BX，其中要求输入信号CX与输入信号AX信号保持一致；第二十七二输入选择器43的输出LUT8A与宽查找函数进位链O8，宽查找函数进位链O8为上一级八输入查找表LUT8的输出信号。通过第二十八二输入选择器44配置成一个九输入的查找表LUT9（九输入查找表的输入信号分别为A1，A2，A3，A4，A5，A6，AX，BX，BY），选择信号为BY，第二十九二输入选择器45，用于选择九输入查找表LUT9或八输入查找表LUT8A作为输出；第二十八二输入选择器44的输出LUT9与宽查找表函数进位链O9，宽查找表函数进位链O9为上一级九输入查找表LUT9的输出，通过第三十二输入选择器46配置成一个十输入的查找表LUT10（十输入查找表的输入信号分别为A1，A2，A3，A4，A5，A6，AX，BX，BY，DX)），选择信号为DX。因此所述可编程逻辑单元结构最大能实现十输入查找表逻辑函数，增强了用户的函数实现能力。

如图5所示，上述可编程逻辑单元体LUTA、可编程逻辑单元体LUTB、可编程逻辑单元体LUTC以及可编程逻辑单元体LUTD包括八条完全相同的输出路径，其中输出端AQ1，输出端AQ2，输出端BQ1，输出端BQ2，输出端CQ1，输出端CQ2，输出端DQ1，输出端DQ2能配置成完全等价的八输出端口，增强了数据输出能力。通过对第五二输入选择器10A，第六二输入选择器10B，第十一二输入选择器20A，第十二二输入选择器20B，第十七二输入选择器30A，第十八二输入选择器30B，第二十三二输入选择器40A，第二十四二输入选择器40B的选择，既可以选择从六输入选择器输出端的D1~D8直接输出，又可以选择从第一DFF触发器9A，第二DFF触发器9B，第三DFF触发器19A，第四DFF触发器19B，第五DFF触发器29A，第六DFF触发器29B，第七DFF触发器39A，第八DFF触发器39B时序输出，丰富的路径资源很大程度上增加了器件数据吞吐能力和可配置能力。

第三二输入选择器8A，第四二输入选择器8B，第九二输入选择器18A，第十二输入选择器18B，第十五二输入选择器28A，第十六二输入选择器28B，第二十一二输入选择器38A，第二十二二输入选择器38B选择进位信号输入即上一级DFF的输出，构成了一条DFF级联链。通过灵活的选择配置能构成任意长度的DFF进位链逻辑，其中每个单元的DFF进位链的初始值包括一个三输入的选择器47作为初始信号，其输入能选择动态输入初始值信号AY，静态输入初始值逻辑0/1或上一级的DFF进位输出，以构成更长的DFF级联链。该DFF级联结构能实现诸多用户逻辑如计数器，分频器，延时模块，FIFO等功能。其中所述结构的基本触发器模块DFF如第一DFF触发器9A，第二DFF触发器9B等，通过配置，能配置成触发器DFF，锁存器LATCH，同步/异步置位功能SRHIGH，同步/异步复位功能SRLOW等逻辑。