CN115332168A - 一种半导体结构及其制造方法 - Google Patents

本公开实施例公开了一种半导体结构及其制造方法，制造方法包括：提供衬底以及位于衬底上的导电层；刻蚀导电层以形成贯穿导电层的第一沟槽；在衬底上形成第一介质层，第一介质层至少填充第一沟槽；刻蚀第一介质层以形成第二沟槽，第二沟槽至少部分位于第一沟槽内，且第二沟槽的深宽比大于第一沟槽的深宽比；在第二沟槽内形成第二介质层，第二沟槽内具有未被第二介质层填充的第一气隙。第一沟槽将导电层间隔为多个导电线，本公开通过形成相比于第一沟槽具有更大的深宽比的第二沟槽，并在第二沟槽内填充第二介质层，以在第二沟槽内形成具有更大尺寸的第一气隙，降低相邻两个导电线之间的寄生电容。

一种半导体结构及其制造方法

技术领域

本公开涉及半导体制造领域，尤其涉及一种半导体结构及其制造方法。

背景技术

半导体结构，通常包括多条导电线，相邻的导电线之间通过介质层间隔开。

然而，随着半导体结构不断朝着小型化、高集成度的方向发展，导电线的密集度增加且尺寸缩小，导致导电线之间的寄生电容增大，从而引发一系列问题，例如，导致阻容迟滞（Resistance Capacitance Delay）效应增大、信号传播延迟、线间干扰以及功率耗散等问题，从而降低半导体结构的性能。

发明内容

本公开实施例提供一种半导体结构的制造方法，包括：

提供衬底以及位于所述衬底上的导电层；

刻蚀所述导电层以形成贯穿所述导电层的第一沟槽；

在所述衬底上形成第一介质层，所述第一介质层至少填充所述第一沟槽；

刻蚀所述第一介质层以形成第二沟槽，所述第二沟槽至少部分位于所述第一沟槽内，且所述第二沟槽的深宽比大于所述第一沟槽的深宽比；

在所述第二沟槽内形成第二介质层，所述第二沟槽内具有未被所述第二介质层填充的第一气隙。

在一些实施例中，所述第一沟槽的深宽比的范围在1.4至3.25之间，所述第二沟槽的宽度与所述第一沟槽的宽度的比值范围在0.5至0.9之间。

在一些实施例中，在所述衬底上形成第一介质层，包括：

在所述衬底上形成第一介质层，所述第一介质层填充所述第一沟槽并覆盖所述第一沟槽、所述导电层。

在一些实施例中，在所述衬底上形成第一介质层的步骤中，所述第一沟槽内形成有未被所述第一介质层填充的第二气隙，所述第一气隙的尺寸大于所述第二气隙的尺寸。

在一些实施例中，在刻蚀所述导电层以形成贯穿所述导电层的第一沟槽的同一步骤中，还包括：

刻蚀所述导电层以形成贯穿所述导电层的第三沟槽，所述第三沟槽的深宽比大于所述第一沟槽的深宽比。

在一些实施例中，在所述衬底上形成第一介质层，还包括：

在所述衬底上形成第一介质层，所述第一介质层填充所述第三沟槽并覆盖所述第三沟槽；其中，所述第三沟槽内形成有未被所述第一介质层填充的第三气隙。

在一些实施例中，在刻蚀所述导电层以形成贯穿所述导电层的第一沟槽的同一步骤中，还包括：

刻蚀所述导电层形成贯穿所述导电层的第四沟槽，所述第四沟槽的深宽比小于所述第一沟槽的深宽比。

在一些实施例中，在所述衬底上形成第一介质层，还包括：

在所述衬底上形成第一介质层，所述第一介质层填充所述第四沟槽并覆盖所述第四沟槽；其中，所述第一介质层充满所述第四沟槽。

在一些实施例中，刻蚀所述第一介质层以形成第二沟槽，所述第二沟槽至少部分位于所述第一沟槽内，包括：

移除覆盖所述第一沟槽以及位于所述第一沟槽内的部分所述第一介质层，以暴露或去除所述第二气隙，形成所述第二沟槽，所述第二沟槽的底表面不低于所述第一沟槽的底表面。

本公开实施例还提供一种半导体结构，包括：

衬底以及位于衬底上的导电层；

第一沟槽，位于所述导电层内并贯穿所述导电层；

第一介质层，至少部分位于所述第一沟槽内；

第二沟槽，位于所述第一介质层内且至少部分位于所述第一沟槽内，所述第二沟槽的深宽比大于所述第一沟槽的深宽比；

第二介质层，位于所述第二沟槽内，且所述第二沟槽内具有未被所述第二介质层填充的第一气隙。

在一些实施例中，所述第一沟槽的深宽比的范围在1.4至3.25之间，所述第二沟槽的宽度与所述第一沟槽的宽度的比值范围在0.5至0.9之间。

在一些实施例中，所述第一沟槽的宽度的范围在200nm至450nm之间。

在一些实施例中，所述第一介质层填充部分所述第一沟槽并覆盖所述导电层及部分所述第一沟槽。

在一些实施例中，所述半导体结构还包括：第三沟槽，所述第三沟槽位于所述导电层内并贯穿所述导电层，所述第三沟槽的深宽比大于所述第一沟槽的深宽比；所述第一介质层填充所述第三沟槽并覆盖所述第三沟槽，所述第三沟槽内具有未被所述第一介质层填充的第三气隙。

在一些实施例中，所述半导体结构还包括：第四沟槽，所述第四沟槽位于所述导电层内并贯穿所述导电层，所述第四沟槽的深宽比小于所述第一沟槽的深宽比；所述第一介质层充满所述第四沟槽并覆盖所述第四沟槽。

本公开实施例提供的半导体结构及其制造方法，其中，所述制造方法包括：提供衬底以及位于所述衬底上的导电层；刻蚀所述导电层以形成贯穿所述导电层的第一沟槽；在所述衬底上形成第一介质层，所述第一介质层至少填充所述第一沟槽；刻蚀所述第一介质层以形成第二沟槽，所述第二沟槽至少部分位于所述第一沟槽内，且所述第二沟槽的深宽比大于所述第一沟槽的深宽比；在所述第二沟槽内形成第二介质层，所述第二沟槽内具有未被所述第二介质层填充的第一气隙。本公开实施例中，第一沟槽可以将导电层间隔为多个导电线，在第一沟槽内形成第一介质层时，第一沟槽内难以形成气隙或者形成的气隙较小，因此，本公开实施例继续刻蚀第一介质层以形成至少部分位于第一沟槽内的第二沟槽，并在第二沟槽内形成第二介质层，第二沟槽的深宽比大于第一沟槽的深宽比，如此，能够在第二沟槽内形成第一气隙，且第一气隙具有较大的尺寸，从而有效减小相邻的导电线之间的寄生电容，提高半导体结构的性能。

本公开的一个或多个实施例的细节在下面的附图和描述中提出。本公开的其它特征和优点将从说明书附图以及权利要求书变得明显。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开实施例提供的半导体结构的制造方法的流程框图；

图2为本公开实施例提供的半导体结构的制造方法的工艺流程图一；

图3为本公开实施例提供的半导体结构的制造方法的工艺流程图二；

图4为本公开实施例提供的半导体结构的制造方法的工艺流程图三；

图5为本公开实施例提供的半导体结构的制造方法的工艺流程图四；

图6为本公开实施例提供的半导体结构的制造方法的工艺流程图五；

图7为本公开实施例提供的半导体结构的制造方法的工艺流程图六。

具体实施方式

下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。

空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向（旋转90度或其它取向）并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

半导体结构，通常包括多条导电线，相邻的导电线之间通过介质层间隔开。

在相关技术中，可以在介质层中形成气隙以降低导电线之间的寄生电容，然而，由于相邻的导电线之间的间距较大，所述气隙难以形成或者通常形成的气隙的尺寸较小，从而导致其降低导电线之间的寄生电容的效果不明显；此外，随着半导体结构不断朝着小型化、高集成度的方向发展，导电线的密集度增加且尺寸缩小，导致导电线之间的寄生电容增大，从而引发一系列问题，例如，导致阻容迟滞（Resistance Capacitance Delay）效应增大、信号传播延迟、线间干扰以及功率耗散等问题，从而降低半导体结构的性能。

基于此，提出了本公开实施例的以下技术方案：

本公开实施例提供了一种半导体结构的制造方法，具体请参见图1。如图所示，方法包括以下步骤：

步骤101、提供衬底以及位于衬底上的导电层；

步骤102、刻蚀导电层以形成贯穿导电层的第一沟槽；

步骤103、在衬底上形成第一介质层，第一介质层至少填充第一沟槽；

步骤104、刻蚀第一介质层以形成第二沟槽，第二沟槽至少部分位于第一沟槽内，且第二沟槽的深宽比大于第一沟槽的深宽比；

步骤105、在第二沟槽内形成第二介质层，第二沟槽内具有未被第二介质层填充的第一气隙。

本公开实施例提供的半导体结构的制造方法中，第一沟槽可以将导电层间隔为多个导电线，在第一沟槽内形成第一介质层时，第一沟槽内难以形成气隙或者形成的气隙较小，因此，本公开实施例继续刻蚀第一介质层以形成至少部分位于第一沟槽内的第二沟槽，并在第二沟槽内形成第二介质层，第二沟槽的深宽比大于第一沟槽的深宽比，如此，能够在第二沟槽内形成第一气隙，且第一气隙具有较大的尺寸，从而有效减小相邻的导电线之间的寄生电容，提高半导体结构的性能。

下面结合附图对本公开的具体实施方式做详细的说明。在详述本公开实施例时，为便于说明，示意图会不依一般比例做局部放大，而且示意图只是示例，其在此不应限制本公开的保护范围。

图2至图7为本公开实施例提供的半导体结构的制造方法的工艺流程图。以下结合图2至图7对本公开实施例提供的半导体结构的制造方法再作进一步详细的说明。

首先，执行步骤101，如图2所示，提供衬底10以及位于衬底10上的导电层13。

衬底可以为半导体衬底，并且可以包括至少一个单质半导体材料（例如为硅（Si）衬底、锗（Ge）衬底）、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一些实施例中，衬底内可以具有字线、位线、有源区、隔离结构以及接触层等结构。在一具体实施例中，衬底为硅衬底，硅衬底可经掺杂或未经掺杂。

如图所示，衬底10还包括位于表面的绝缘层11以及位于绝缘层11内的金属层12和导电插塞V。具体的，绝缘层11包括第一绝缘子层111、第二绝缘子层112以及第三绝缘子层113，金属层12位于第一绝缘子层111内，第二绝缘子层112覆盖第一绝缘子层111和金属层12，第三绝缘子层113覆盖第二绝缘子层112，导电插塞V贯穿第三绝缘子层113和第二绝缘子层112并与金属层12电连接。

第一绝缘子层111、第三绝缘子层113的材料包括但不限于氧化物，例如氧化硅，第二绝缘子层112的材料包括但不限于氮化物，例如氮化硅。金属层12和导电插塞V的材料包括铝（Al）、钨（W）、铜（Cu）、钛（Ti）、钽（Ta）、氮化钛（TiN）、氮化钽（TaN）、金属硅化物、金属合金或其任何组合，例如金属层12的材料包括铜与氮化钛的组合，氮化钛覆盖金属层12的侧壁和下表面表面，避免铜向绝缘层11扩散，导电插塞V的材料包括钨与氮化钛的组合，氮化钛覆盖钨的侧壁和下表面，避免钨向绝缘层11扩散。

需要说明的是，位于绝缘层内的金属层的数量不限于图2所示，金属层的数量可以更多，例如2，3，4；位于绝缘层内的导电插塞的数量不限于图2所示，导电插塞的数量可以更多，例如2、3、4。在实际操作中，当金属层和导电插塞的数量为多个时，多个金属层和多个导电插塞沿垂直于衬底上表面的方向交替分布。

在一实施例中，导电层13覆盖导电插塞V和绝缘层11。导电层13可以具有多层结构，导电层13的材料包括铝（Al）、钨（W）、铜（Cu）、钛（Ti）、钽（Ta）、氮化钛（TiN）、氮化钽（TaN）、金属硅化物、金属合金或其任何组合。在一具体实施例中，导电层13包括第一导电子层131、覆盖第一导电子层131的上表面和下表面的第二导电子层132。在一更具体的实施例中，第一导电子层131的材料为铝，第二导电子层132的材料为氮化钛。导电层13中的任意一层可以采用化学气相沉积（CVD）、等离子增强化学气相沉积（PECVD）、物理气相沉积（PVD）、原子层沉积（ALD）、电镀、化学镀、溅射等工艺形成。

接下来，执行步骤102，如图3所示，刻蚀导电层13以形成贯穿导电层13的第一沟槽T1。

图中示出了多个第一沟槽T1，任意两个第一沟槽T1的宽度W1可以相同或不同。在一实施例中，第一沟槽T1的深宽比的范围在1.4至3.25之间，例如1.5、2、2.5、3。在一些实施例中，第一沟槽T1的宽度W1的范围在200nm至450nm之间，例如250nm、300nm、350nm、400nm。

在一实施例中，在刻蚀导电层13以形成贯穿导电层13的第一沟槽T1的同一步骤中，还包括：刻蚀导电层13以形成贯穿导电层13的第三沟槽T3，第三沟槽T3的深宽比大于第一沟槽T1的深宽比。在一具体实施例中，第三沟槽T3的深宽比大于3.25，例如4、5、6。在一些实施例中，第三沟槽T3的宽度W2小于200nm，例如150nm、100nm、50nm。

在一实施例中，在刻蚀导电层13以形成贯穿导电层13的第一沟槽T1的同一步骤中，还包括：刻蚀导电层13形成贯穿导电层13的第四沟槽T4，第四沟槽T4的深宽比小于第一沟槽T1的深宽比。在一具体实施例中，第四沟槽T4的深宽比小于1.4，例如1.2、0.8、0.5。在一些实施例中，第四沟槽T4的宽度W3大于450nm，例如500nm、550nm、600nm。

具体的，可以通过在导电层13上形成图案化掩膜层（未图示），并以该图案化掩膜层（未图示）为掩膜刻蚀导电层13以形成至少一个沟槽，例如第一沟槽T1、第三沟槽T3、第四沟槽T4，沟槽将导电层13间隔为多条导电线14，导电线14通过导电插塞V与位于其下方的金属层12电连接。本公开实施例根据沟槽的宽度的大小，即相邻的导电线14之间的间距的大小，将沟槽区分为第一沟槽T1、第三沟槽T3或第四沟槽T4，便于后续对具有不同宽度和深宽比的沟槽进行针对性处理。

接下来，执行步骤103，如图4所示，在衬底10上形成第一介质层15，第一介质层15至少填充第一沟槽T1。

具体的，在衬底10上形成第一介质层15，包括：在衬底10上形成第一介质层15，第一介质层15填充第一沟槽T1并覆盖第一沟槽T1、导电层13。

在实际操作中，在沟槽内形成介质层的过程中，可能会在沟槽内形成气隙，且气隙的尺寸的大小与沟槽的深宽比有关，沟槽的深宽比越大，就越容易在沟槽内形成气隙，沟槽的深宽比越小，越难在沟槽内形成气隙，或者在沟槽内形成的气隙较小。

在一实施例中，在衬底10上形成第一介质层15的步骤中，第一沟槽T1内形成有未被第一介质层15填充的第二气隙A2，然而，由于第一沟槽T1的深宽比较小，形成的第二气隙A2往往具有较小的尺寸，该具有较小尺寸的第二气隙A2降低相邻的导电线14之间的寄生电容的效果不佳。但不限于此，在一些实施例中，第一沟槽T1内未形成有气隙，第一介质层15充满第一沟槽T1。

再次参见图4，在衬底10上形成第一介质层15，还包括：在衬底10上形成第一介质层15，第一介质层15填充第三沟槽T3并覆盖第三沟槽T3；其中，第三沟槽T3内形成有未被第一介质层15填充的第三气隙A3。本公开实施例中，第三沟槽T3的深宽比大于第一沟槽T1的深宽比，因此更易在第三沟槽T3内形成第三气隙A3，且第三气隙A3的尺寸大于第二气隙A2的尺寸。

继续参见图4，在衬底10上形成第一介质层15，还包括：在衬底10上形成第一介质层15，第一介质层15填充第四沟槽T4并覆盖第四沟槽T4；其中，第一介质层15充满第四沟槽T4。本公开实施例中，第四沟槽T4的深宽比小于第一沟槽T1的深宽比，在第四沟槽T4内形成第一介质层15时，难以在第四沟槽T4内形成气隙。但不限于此，在一些其他的实施例中，在第四沟槽T4内形成第一介质层15时，第四沟槽T4内可以形成具有较小的尺寸的气隙。

第一介质层15可以采用化学气相沉积（CVD）、等离子增强化学气相沉积（PECVD）、物理气相沉积（PVD）、原子层沉积（ALD）等工艺形成在衬底10上。第一介质层15的材料包括但不限于氧化物，例如氧化硅。

需要说明的是，图4中示出的第二气隙A2的横截面的形状为椭圆形，第三气隙A3的横截面的形状为矩形，椭圆形和矩形只是起到示意作用，并不是第二气隙A2、第三气隙A3的实际形状。在实际操作中，根据具体工艺、实施方法的不同，会形成具有其他形状的第二气隙A2、第三气隙A3，只要使用本公开的技术方案，不管气隙的形状如何，都在本公开的保护范围之内。

接下来，执行步骤104，如图6所示，刻蚀第一介质层15以形成第二沟槽T2，第二沟槽T2至少部分位于第一沟槽T1内，且第二沟槽T2的深宽比大于第一沟槽T1的深宽比。

具体的，刻蚀第一介质层15以形成第二沟槽T2，第二沟槽T2至少部分位于第一沟槽T1内，包括：移除覆盖第一沟槽T1以及位于第一沟槽T1内的部分第一介质层15，以暴露或去除第二气隙A2，形成第二沟槽T2，第二沟槽T2的底表面不低于第一沟槽T1的底表面，即第二沟槽T2的底表面高于第一沟槽T1的底表面或与第一沟槽T1的底表面齐平，第二沟槽T2的下部位于第一沟槽T1内。

图6示出的半导体结构为在形成第二沟槽T2的过程中去除了第二气隙A2。但不限于此，在形成第二沟槽T2的过程中，还可以暴露第二气隙A2形成凹陷，凹陷与去除第一介质层15形成的空间共同构成第二沟槽T2。

更具体的，如图5所示，在刻蚀第一介质层15以形成第二沟槽T2之前，还可以在第一介质层15上形成硬掩膜层161，在硬掩膜层161上形成图案化掩膜层162，图案化掩膜层162包括多个开口S，多个开口S对应设置在多个第一沟槽T1的上方，开口S在衬底10平面上的正投影落入第一沟槽T1在衬底10平面上的正投影内。形成第二沟槽T2是以图案化掩膜层162为掩膜顺序刻蚀硬掩膜层161以及位于硬掩膜层161下方的第一介质层15，以在第一介质层15内形成第二沟槽T2。图案化掩膜层162的材料包括但不限于光刻胶，硬掩膜层161的材料包括但不限于氮氧化硅。

本公开实施例可以通过调整第二沟槽T2的宽度W4调整第二沟槽T2的深宽比，如此，能够更好地控制后续在第二沟槽T2内形成的第一气隙A1（参见图7）的大小，以形成具有合适大小的第一气隙A1（参见图7）。此外，本公开实施例中，形成的第一介质层15还覆盖第一沟槽T1，可以通过调整位于第一沟槽T1上方的第一介质层15的厚度调整第二沟槽T2的深度，从而调整第二沟槽T2的深宽比，制备具有更大的深宽比和更大的宽度W4的第二沟槽T2，如此，更易于后续在第二沟槽T2内形成具有更大的尺寸的第一气隙A1（参见图7）。在一具体实施例中，第二沟槽T2的宽度W4与第一沟槽T1的宽度W1的比值范围在0.5至0.9之间，例如0.6、0.7、0.8。在一更具体的实施例中，第二沟槽T2的宽度W4的范围在100nm至360nm之间，例如150nm、200nm、250nm、300nm、350nm。

接下来，执行步骤105，如图7所示，在第二沟槽T2内形成第二介质层16，第二沟槽T2内具有未被第二介质层16填充的第一气隙A1。

第二介质层16可以采用化学气相沉积（CVD）、等离子增强化学气相沉积（PECVD）、物理气相沉积（PVD）、原子层沉积（ALD）等工艺形成。第二介质层16的材料包括但不限于氧化物，例如氧化硅。

在一实施例中，第一气隙A1的尺寸大于第二气隙A2的尺寸。本公开实施例中，在第一沟槽T1内形成第一介质层15时，第一沟槽T1内形成的第二气隙A2较小或者难以形成第二气隙A2，因此，本公开实施例继续刻蚀第一介质层15以形成至少部分位于第一沟槽T1内的第二沟槽T2，并在第二沟槽T2内形成第二介质层16，第二沟槽T2的深宽比大于第一沟槽T1的深宽比，如此，能够在第二沟槽T2内形成具有较大尺寸的第一气隙A1，从而有效减小相邻的导电线14之间的寄生电容，缓解阻容迟滞效应，提高半导体结构的性能。

本公开实施例中，相比第一沟槽T1，第三沟槽T3具有较小的宽度W2和较大的深宽比，在第三沟槽T3内形成第一介质层15时，能够实现在第三沟槽T3内形成具有较大尺寸的第三气隙A3；此外，第四沟槽T4具有较大的宽度W3，即由第四沟槽T4间隔开的相邻的导电线14之间的间距较大，该相邻的导电线14之间的寄生电容较小，因此，无需在第三沟槽T3和第四沟槽T4内形成第一气隙A1，如此，本公开实施例可以仅在具有特定尺寸的第一沟槽T1内形成第一气隙A1，降低了工艺成本。

需要说明的是，图7中示出的第一气隙A1的横截面的形状为矩形，矩形只是起到示意作用，并不是第一气隙A1的实际形状。在实际操作中，根据具体工艺、实施方法的不同，会形成具有其他形状的第一气隙A1，只要使用本公开的技术方案，不管气隙的形状如何，都在本公开的保护范围之内。

应当说明的是，本领域技术人员能够对上述步骤顺序之间进行可能的变换而并不离开本公开的保护范围。

本公开实施例还提供一种半导体结构，如图7所示，半导体结构包括：衬底10以及位于衬底10上的导电层13；第一沟槽T1，位于导电层13内并贯穿导电层13；第一介质层15，至少部分位于第一沟槽T1内；第二沟槽T2，位于第一介质层15内且至少部分位于第一沟槽T1内，第二沟槽T2的深宽比大于第一沟槽T1的深宽比；第二介质层16，位于第二沟槽T2内，且第二沟槽T2内具有未被第二介质层16填充的第一气隙A1。

衬底可以为半导体衬底，并且可以包括至少一个单质半导体材料（例如为硅（Si）衬底、锗（Ge）衬底）、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一些实施例中，衬底内可以具有字线、位线、有源区、隔离结构以及接触层等结构。在一具体实施例中，衬底为硅衬底，硅衬底可经掺杂或未经掺杂。

如图所示，衬底10还包括位于表面的绝缘层11以及位于绝缘层11内的金属层12和导电插塞V。具体的，绝缘层11包括第一绝缘子层111、第二绝缘子层112以及第三绝缘子层113，金属层12位于第一绝缘子层111内，第二绝缘子层112覆盖第一绝缘子层111和金属层12，第三绝缘子层113覆盖第二绝缘子层112，导电插塞V贯穿第三绝缘子层113和第二绝缘子层112并与金属层12电连接。

第一绝缘子层111、第三绝缘子层113的材料包括但不限于氧化物，例如氧化硅，第二绝缘子层112的材料包括但不限于氮化物，例如氮化硅。金属层12和导电插塞V的材料包括铝（Al）、钨（W）、铜（Cu）、钛（Ti）、钽（Ta）、氮化钛（TiN）、氮化钽（TaN）、金属硅化物、金属合金或其任何组合，例如金属层12的材料包括铜与氮化钛的组合，氮化钛覆盖金属层12的侧壁和下表面，避免铜向绝缘层11扩散，导电插塞V的材料包括钨与氮化钛的组合，氮化钛覆盖钨的侧壁和下表面，避免钨向绝缘层11扩散。

需要说明的是，位于绝缘层内的金属层的数量不限于图7所示，金属层的数量可以更多，例如2，3，4；位于绝缘层内的导电插塞的数量不限于图7所示，导电插塞的数量可以更多，例如2、3、4。在实际操作中，当金属层和导电插塞的数量为多个时，多个金属层和多个导电插塞沿垂直于衬底上表面的方向交替分布。

在一实施例中，导电层13位于导电插塞V和绝缘层11上方。导电层13可以具有多层结构，导电层13的材料包括铝（Al）、钨（W）、铜（Cu）、钛（Ti）、钽（Ta）、氮化钛（TiN）、氮化钽（TaN）、金属硅化物、金属合金或其任何组合。在一具体实施例中，导电层13包括第一导电子层131、覆盖第一导电子层131的上表面和下表面的第二导电子层132。在一更具体的实施例中，第一导电子层131的材料为铝，第二导电子层132的材料为氮化钛。导电层13中的任意一层可以采用化学气相沉积（CVD）、等离子增强化学气相沉积（PECVD）、物理气相沉积（PVD）、原子层沉积（ALD）、电镀、化学镀、溅射等工艺形成。

第一沟槽T1将导电层13分隔为多条导电线14。在一实施例中，第一沟槽T1的深宽比的范围在1.4至3.25之间，例如1.5、2、2.5、3。在一些实施例中，第一沟槽T1的宽度W1的范围在200nm至450nm之间，例如250nm、300nm、350nm、400nm。

在一实施例中，第一介质层15填充部分第一沟槽T1并覆盖导电层13及部分第一沟槽T1，且第二沟槽T2的底表面不低于第一沟槽T1的底表面，即第二沟槽T2的底表面高于第一沟槽T1的底表面或与第一沟槽T1的底表面齐平，第二沟槽T2的下部位于第一沟槽T1内。在实际操作中，第一介质层15、第二沟槽T2、第二介质层16的形成方式可以是：首先，在衬底10上形成第一介质层15，第一介质层15填充第一沟槽T1并覆盖第一沟槽T1和导电层13；接着，移除覆盖第一沟槽T1以及位于第一沟槽T1内的部分第一介质层15以形成第二沟槽T2；接着，在第二沟槽T2内形成第二介质层16。

在实际操作中，第一介质层15、第二介质层16可以采用化学气相沉积（CVD）、等离子增强化学气相沉积（PECVD）、物理气相沉积（PVD）、原子层沉积（ALD）等工艺形成在衬底10上。第一介质层15、第二介质层16的材料包括但不限于氧化物，例如氧化硅。

在实际操作中，在沟槽内形成介质层的过程中，可能会在沟槽内形成气隙，且气隙的尺寸的大小与沟槽的深宽比有关，沟槽的深宽比越大，就越容易在沟槽内形成气隙，沟槽的深宽比越小，越难在沟槽内形成气隙，或者在沟槽内形成的气隙较小。

本公开实施例中，由于第一沟槽T1的深宽比较小，在第一沟槽T1内形成第一介质层15时，第一沟槽T1内难以形成气隙或者形成的气隙较小，因此，本公开实施例继续刻蚀第一介质层15以形成至少部分位于第一沟槽T1内的第二沟槽T2，并在第二沟槽T2内形成第二介质层16，第二沟槽T2的深宽比大于第一沟槽T1的深宽比，如此，能够在第二沟槽T2内形成具有较大尺寸的第一气隙A1，从而有效减小相邻的导电线14之间的寄生电容，提高半导体结构的性能。

本公开实施例可以通过调整第二沟槽T2的宽度W4调整第二沟槽T2的深宽比，如此，能够更好地控制在第二沟槽T2内形成的第一气隙A1的大小，以形成具有合适大小的第一气隙A1。此外，本公开实施例中，形成的第一介质层15还覆盖第一沟槽T1，可以通过调整位于第一沟槽T1上方的第一介质层15的厚度调整第二沟槽T2的深度，从而调整第二沟槽T2的深宽比，制备具有更大的深宽比和更大的宽度Ｗ4的第二沟槽T2，如此，更易于在第二沟槽T2内形成具有更大的尺寸的第一气隙A1。在一具体实施例中，第二沟槽T2的宽度W4与第一沟槽T1的宽度W1的比值范围在0.5至0.9之间，例如0.6、0.7、0.8。在一更具体的实施例中，第二沟槽T2的宽度W4的范围在100nm至360nm之间，例如150nm、200nm、250nm、300nm、350nm。

在一实施例中，半导体结构还包括：第三沟槽T3，第三沟槽T3位于导电层13内并贯穿导电层13，第三沟槽T3的深宽比大于第一沟槽T1的深宽比；第一介质层15填充第三沟槽T3并覆盖第三沟槽T3，第三沟槽T3内具有未被第一介质层15填充的第三气隙A3。本公开实施例中，第三沟槽T3的深宽比大于第一沟槽T1的深宽比，因此，在实际操作中，在第三沟槽T3内形成第一介质层15时，更易在第三沟槽T3内形成第三气隙A3。在一具体实施例中，第三沟槽T3的深宽比大于3.25，例如4、5、6。在一些实施例中，第三沟槽T3的宽度W2小于200nm，例如150nm、100nm、50nm。

在一实施例中，半导体结构还包括：第四沟槽T4，第四沟槽T4位于导电层13内并贯穿导电层13，第四沟槽T4的深宽比小于第一沟槽T1的深宽比；第一介质层15充满第四沟槽T4并覆盖第四沟槽T4。本公开实施例中，第四沟槽T4的深宽比较小，在实际操作中，在第四沟槽T4内形成第一介质层15时，难以在第四沟槽T4内形成气隙。在一具体实施例中，第四沟槽T4的深宽比小于1.4，例如1.2、0.8、0.5。在一些实施例中，第四沟槽T4的宽度W3大于450nm，例如500nm、550nm、600nm。

第三沟槽T3、第四沟槽T4可以在形成第一沟槽T1的同一步骤中形成，第一沟槽T1、第三沟槽T3、第四沟槽T4共同将导电层13间隔为多条导电线14，导电线14通过导电插塞V与位于其下方的金属层12电连接；填充并覆盖第三沟槽T3、第四沟槽T4的第一介质层15可以和填充第一沟槽T1并覆盖第一沟槽T1、导电层13的第一介质层15在同一步骤中形成。

本公开实施例根据位于导电层13内的沟槽的宽度的大小，即相邻的导电线14之间的间距的大小，将沟槽区分为第一沟槽T1、第三沟槽T3、第四沟槽T4，便于对具有特定宽度或深宽比的沟槽进行针对性处理，具体的，本公开实施例中，相比第一沟槽T1，第三沟槽T3具有较小的宽度W2和较大的深宽比，在第三沟槽T3内形成第一介质层15时，能够在第三沟槽T3内形成具有较大尺寸的第三气隙A3，且第四沟槽T4具有较大的宽度W3，即由第四沟槽T4间隔开的相邻的导电线14之间的间距较大，该相邻的导电线14之间的寄生电容较小，因此，无需在第三沟槽T3和第四沟槽T4内形成第一气隙A1，如此，本公开实施例可以仅在具有特定尺寸的第一沟槽T1内形成第一气隙A1，降低了工艺成本。

需要说明的是，图7中示出的第一气隙A1、第三气隙A3的横截面的形状为矩形，矩形只是起到示意作用，并不是第一气隙A1、第三气隙A3的实际形状。在实际操作中，根据具体工艺、实施方法的不同，会形成具有其他形状的第一气隙A1、第三气隙A3，只要使用本公开的技术方案，不管气隙的形状如何，都在本公开的保护范围之内。

以上，仅为本申请的较佳实施例而已，并非用于限定本申请的保护范围，凡在本申请的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本申请的保护范围之内。