DE102016118223B4 - INFO COIL STRUCTURE AND METHODS FOR ITS PRODUCTION - Google Patents

Verfahren (200), das Folgendes umfasst:
Ausbilden einer Spule (33) über einem Träger (20);
Verkapseln der Spule in einem Verkapselungsmaterial (52);
Planarisieren (210) einer Oberseite des Verkapselungsmaterials, bis die Spule frei liegt;
Ausbilden mindestens einer dielektrischen Schicht (54) über dem Verkapselungsmaterial und der Spule; und
Ausbilden mehrerer Umverteilungsleitungen (58), die sich in die mindestens eine dielektrische Schicht hinein erstrecken, wobei die mehreren Umverteilungsleitungen elektrisch mit der Spule gekoppelt sind, wobei die Spule eine Doppelleitungsspule (33) ist, die zwei parallele Leiter (32A, 32B) enthält.

Procedure (200) comprising:
forming a coil (33) over a carrier (20);
encapsulating the coil in an encapsulating material (52);
planarizing (210) a top surface of the encapsulation material until the coil is exposed;
Forming at least one dielectric layer (54) over the encapsulation material and the coil; and
Forming a plurality of redistribution lines (58) extending into the at least one dielectric layer, the plurality of redistribution lines electrically coupled to the coil, the coil being a dual line coil (33) including two parallel conductors (32A, 32B).

ALLGEMEINER STAND DER TECHNIKGENERAL STATE OF THE ART

Im Zuge der Weiterentwicklung der Halbleitertechnologie werden Halbleiterchips/- Dies zunehmend kleiner. Gleichzeitig müssen mehr Funktionen in die Halbleiterchips integriert werden. Dementsprechend müssen bei den Halbleiterchips zunehmend größere Anzahlen von E/A-Kontaktinseln auf kleinere Flächen gepackt werden, und die Dichte der E/A-Kontaktinseln nimmt im Lauf der Zeit rasch zu. Infolge dessen wird das Verkapseln (Packaging) der Halbleiter-Dies immer schwieriger, wodurch die Produktionsausbeute des Packaging sinkt.As semiconductor technology advances, semiconductor chips/dies are becoming smaller and smaller. At the same time, more functions must be integrated into the semiconductor chips. Accordingly, semiconductor chips must pack increasingly larger numbers of I/O pads into smaller areas, and the density of the I/O pads increases rapidly over time. As a result, packaging of semiconductor dies is becoming increasingly difficult, which reduces the production yield of the packaging.

Herkömmliche Packaging-Techniken lassen sich in zwei Kategorien unterteilen. In der ersten Kategorie werden die Dies auf einem Wafer gekapselt, bevor sie zersägt werden. Diese Verkapselungstechnik hat einige vorteilhafte Merkmale, wie zum Beispiel ein größerer Durchsatz und geringere Kosten. Des Weiteren wird weniger Unterfüllung oder Vergussmasse benötigt. Jedoch hat diese Verkapselungstechnik auch Nachteile. Da die Dies immer kleiner werden und die jeweiligen Packages nur Fan-in-Packages sein können, sind die E/A-Kontaktinseln jedes Dies auf eine Region direkt über der Oberfläche des jeweiligen Dies beschränkt. Durch die begrenzten Flächen der Dies ist aufgrund der Beschränkung des Mittenabstands der E/A-Kontaktinseln die Anzahl der E/A-Kontaktinseln begrenzt. Wenn der Mittenabstand der Kontaktinseln verkleinert werden soll, so können Lötregionen einander überbrücken, wodurch es zu einem Schaltkreisausfall kommt. Des Weiteren müssen Lotperlen wegen der Notwendigkeit einer festen Perlengröße eine bestimmte Größe aufweisen, was wiederum die Anzahl der Lotperlen begrenzt, die auf der Oberfläche eines Dies gepackt werden können.Conventional packaging techniques can be divided into two categories. In the first category, the dies are encapsulated on a wafer before being sawn into pieces. This encapsulation technique has some advantageous features, such as higher throughput and lower cost. Furthermore, less underfill or molding compound is required. However, this encapsulation technique also has disadvantages. As dies become smaller and the respective packages can only be fan-in packages, the I/O pads of each die are limited to a region directly above the surface of the respective die. Due to the limited area of the die, the number of I/O pads is limited due to the limitation of the center-to-center spacing of the I/O pads. If the center-to-center spacing of the pads is to be reduced, solder regions can bridge each other, causing circuit failure. Furthermore, the need for a fixed bead size requires solder balls to be of a certain size, which in turn limits the number of solder balls that can be packed on the surface of a die.

In der anderen Verkapselungskategorie werden Dies von Wafern abgesägt, bevor sie gekapselt werden. Ein vorteilhaftes Merkmal dieser Verkapselungstechnik ist die Möglichkeit des Ausbildens von Fan-out-Packages, was bedeutet, dass die E/A-Kontaktinseln auf einem Die auf eine größere Fläche als der Die umverteilt werden können, so dass die Anzahl der E/A-Kontaktinseln, die auf die Oberflächen der Dies gepackt werden können, vergrößert werden kann. Ein weiteres vorteilhaftes Merkmal dieser Verkapselungstechnik ist, dass „Known-good-Dies“ gekapselt und defekte Dies aussortiert werden, so dass keine Mühen und Kosten auf defekte Dies vergeudet werden.In the other encapsulation category, dies are sawn off wafers before they are encapsulated. An advantageous feature of this encapsulation technique is the ability to form fan-out packages, which means that the I/O pads on a die can be redistributed to a larger area than the die, thus increasing the number of I/O pads that can be packed onto the surfaces of the dies. Another advantageous feature of this encapsulation technique is that known-good dies are encapsulated and defective dies are sorted out, so that no effort and cost is wasted on defective dies.

Die DE 69735919 T2 betrifft ein Verfahren zur Herstellung einer integrierten, monolithischen Mikrowellenschaltung mit dicken Metallleitern, wonach eine Silicium-auf-Isolator-Schichtstruktur auf einem Siliciumsubstrat ausgebildet wird.The DE 69735919 T2 relates to a method for producing an integrated, monolithic microwave circuit with thick metal conductors, according to which a silicon-on-insulator layer structure is formed on a silicon substrate.

Die US 2005212641 A1 betrifft ein Verfahren zur Herstellung eines Induktors, der auf einem Substrat mit mindestens einer ersten dielektrischen Schicht ausgebildet wird.The US 2005212641 A1 relates to a method for producing an inductor which is formed on a substrate having at least a first dielectric layer.

Die US 2013207230 A1 betrifft eine Halbleiterstruktur mit einem Ferritperlen-Induktor auf Chipebene, das ein Substrat umfasst, auf dem eine erste dielektrische Schicht ausgebildet ist und eine untere Ferritschicht, die auf der ersten dielektrischen Schicht gebildet ist, und eine obere Ferritschicht, die vertikal von der unteren Ferritschicht beabstandet ist.The US 2013207230 A1 relates to a semiconductor structure having a chip-level ferrite bead inductor comprising a substrate having a first dielectric layer formed thereon and a lower ferrite layer formed on the first dielectric layer and an upper ferrite layer vertically spaced from the lower ferrite layer.

Die US 2014076617 A1 betrifft eine Vorrichtung, die ein Polymer, in dem eine Vorrichtungsdüse angeordnet ist, umfasst sowie mehrere Vias, die das Polymer durchdringen.The US 2014076617 A1 relates to a device comprising a polymer in which a device nozzle is arranged and a plurality of vias penetrating the polymer.

KURZE BESCHREIBUNG DER ZEICHNUNGENSHORT DESCRIPTION OF THE DRAWINGS

• 1 bis 13 veranschaulichen die Querschnittsansichten von Zwischenstufen bei der Herstellung eines Package gemäß einigen Ausführungsformen. 1 to 13 illustrate cross-sectional views of intermediate steps in the fabrication of a package according to some embodiments.
• 14 veranschaulicht eine Draufsicht eines Package, das eine Spule, Bauelement-Dies und passive Bauelemente gemäß einigen Ausführungsformen enthält. 14 illustrates a top view of a package including an inductor, device dies, and passive components, according to some embodiments.
• 15 veranschaulicht eine Querschnittsansicht eines Package, das eine Spule und keinen Bauelement-Die gemäß einigen Ausführungsformen enthält. 15 illustrates a cross-sectional view of a package including an inductor and no device die, according to some embodiments.
• 16 veranschaulicht eine Draufsicht eines Package, das eine Spule und keinen Bauelement-Die gemäß einigen Ausführungsformen enthält. 16 illustrates a top view of a package including an inductor and no device die, according to some embodiments.
• 17 veranschaulicht eine Querschnittsansicht eines Package, das eine Spule, einen Bauelement-Die und ein eingebettetes passives Bauelement gemäß einigen Ausführungsformen enthält. 17 illustrates a cross-sectional view of a package including an inductor, a device die, and an embedded passive device, according to some embodiments.
• 18 veranschaulicht einen Prozessfluss zum Bilden eines Package gemäß einigen Ausführungsformen. 18 illustrates a process flow for forming a package, according to some embodiments.
• 19 veranschaulicht ein Abschnitt der Spule gemäß einigen Ausführungsformen. 19 illustrates a portion of the coil according to some embodiments.
• 20 veranschaulicht eine Doppelleitungsspule gemäß einigen Ausführungsformen. 20 illustrates a dual line coil according to some embodiments.

DETAILLIERTE BESCHREIBUNGDETAILED DESCRIPTION

Die Erfindung ergibt sich gemäß den unabhängigen Ansprüchen. Die abhängigen Ansprüche betreffen entsprechende Weiterbildungen. Es können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen im vorliegenden Text zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen, wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen verschiedene Ausrichtungen des Bauelements im Gebrauch oder Betrieb neben der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann auch anders ausgerichtet sein (um 90 Grad gedreht, oder sonstige Ausrichtungen), und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können ebenfalls entsprechend interpretiert werden.The invention is as set out in the independent claims. The dependent claims relate to corresponding developments. Spatially relative terms such as "below", "under", "lower", "above", "upper" and the like may be used in this text for ease of description to describe the relationship of an element or feature to one or more other elements or features as illustrated in the figures. The spatially relative terms are intended to encompass various orientations of the device in use or operation besides the orientation shown in the figures. The device may also be oriented differently (rotated by 90 degrees, or other orientations), and the spatially relative descriptors used in this text can also be interpreted accordingly.

Es werden ein Package, das eine Spule enthält, die ein Verkapselungsmaterial des jeweiligen Package durchdringt, und das Verfahren zum Herstellen des Package gemäß verschiedenen beispielhaften Ausführungsformen bereitgestellt. Die Zwischenstufen zum Herstellen des Package werden veranschaulicht. Einige Variationen einiger Ausführungsformen werden besprochen. In den einzelnen Ansichten und veranschaulichenden Ausführungsformen werden gleiche Bezugszahlen zum Bezeichnen gleicher Elemente verwendet.A package including a coil penetrating an encapsulation material of the respective package and the method of manufacturing the package according to various exemplary embodiments are provided. The intermediate steps for manufacturing the package are illustrated. Some variations of some embodiments are discussed. Like reference numerals are used to refer to like elements throughout the various views and illustrative embodiments.

1 bis 13 veranschaulichen die Querschnittsansichten und Draufsichten von Zwischenstufen bei der Herstellung einiger Packages gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die in 1 bis 13 gezeigten Schritte sind auch schematisch in dem 200 in 18 gezeigten Prozessfluss veranschaulicht. 1 to 13 illustrate cross-sectional and top views of intermediate stages in the manufacture of some packages according to some embodiments of the present disclosure. The 1 to 13 The steps shown are also schematically shown in the 200 in 18 illustrated process flow.

1 veranschaulicht einen Träger 20 und eine Trennschicht 22, die über dem Träger 20 ausgebildet ist. Der Träger 20 kann ein Glasträger, ein Keramikträger oder dergleichen sein. Der Träger 20 kann in der Draufsicht eine runde Form haben und kann eine Größe eines Siliziumwafers haben. Zum Beispiel kann der Träger 20 einen Durchmesser von 8 Inch, einen Durchmesser von 12 Inch oder dergleichen haben. Die Trennschicht 22 kann aus einem polymerbasierten Material (wie zum Beispiel einem Licht-zu-Wärme-Umwandlungs (LTHC)-Material) gebildet werden, das zusammen mit dem Träger 20 von den darüberliegenden Strukturen, die in anschließenden Schritten ausgebildet werden, entfernt werden kann. Gemäß einigen Ausführungsformen der vorliegenden Erfindung besteht die Trennschicht 22 aus epoxidharzbasiertem Wärmetrennmaterial. Gemäß einigen Ausführungsformen der vorliegenden Erfindung besteht die Trennschicht 22 aus Ultraviolett (UV)-Leim. Die Trennschicht 22 kann in flüssiger Form aufgebracht und ausgehärtet werden. Gemäß alternativen Ausführungsformen der vorliegenden Erfindung ist die Trennschicht 22 ein Laminatfilm und wird auf den Träger 20 laminiert. Die Oberseite der Trennschicht 22 wird nivelliert und besitzt einen hohen Grad an Koplanarität 1 illustrates a carrier 20 and a release layer 22 formed over the carrier 20. The carrier 20 may be a glass carrier, a ceramic carrier, or the like. The carrier 20 may have a round shape in plan view and may have a size of a silicon wafer. For example, the carrier 20 may have an 8 inch diameter, a 12 inch diameter, or the like. The release layer 22 may be formed from a polymer-based material (such as a light-to-heat conversion (LTHC) material) that may be removed along with the carrier 20 from overlying structures formed in subsequent steps. According to some embodiments of the present invention, the release layer 22 is made of epoxy-based thermal release material. According to some embodiments of the present invention, the release layer 22 is made of ultraviolet (UV) glue. The release layer 22 may be applied and cured in liquid form. According to alternative embodiments of the present invention, the release layer 22 is a laminate film and is laminated to the carrier 20. The top surface of the release layer 22 is leveled and has a high degree of coplanarity

Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird eine dielektrische Schicht 24 über der Trennschicht 22 gebildet. Der jeweilige Schritt ist als Schritt 202 in dem in 18 gezeigten Prozessfluss gezeigt. In dem Endprodukt kann die dielektrische Schicht 24 als eine Passivierungsschicht verwendet werden, um die darüberliegenden metallischen Strukturelemente vor den negativen Auswirkungen von Feuchtigkeit und anderen schädlichen Substanzen zu isolieren. Die dielektrische Schicht 24 kann aus einem Polymer gebildet werden, das auch ein lichtempfindliches Material sein kann, wie zum Beispiel Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird die dielektrische Schicht 24 aus einem oder mehreren anorganischen Materialien gebildet, die ein Nitrid, wie zum Beispiel Siliziumnitrid, ein Oxid, wie zum Beispiel Siliziumoxid, Phosphosilikatglas (PSG), Borsilikatglas (BSG), Bor-dotiertes Phosphosilikatglas (BPSG) oder dergleichen sein können. Gemäß weiteren alternativen Ausführungsformen der vorliegenden Offenbarung wird keine Dielektrikumschicht 24 ausgebildet. Dementsprechend ist die dielektrische Schicht 24 mit Strichlinien gezeigt, um anzudeuten, dass sie ausgebildet werden kann, aber nicht muss.According to some embodiments of the present disclosure, a dielectric layer 24 is formed over the separation layer 22. The respective step is described as step 202 in the 18 . In the final product, the dielectric layer 24 may be used as a passivation layer to isolate the overlying metallic features from the negative effects of moisture and other harmful substances. The dielectric layer 24 may be formed from a polymer, which may also be a photosensitive material, such as polybenzoxazole (PBO), polyimide, benzocyclobutene (BCB), or the like. According to alternative embodiments of the present disclosure, the dielectric layer 24 is formed from one or more inorganic materials, which may be a nitride, such as silicon nitride, an oxide, such as silicon oxide, phosphosilicate glass (PSG), borosilicate glass (BSG), boron-doped phosphosilicate glass (BPSG), or the like. According to further alternative embodiments of the present disclosure, no dielectric layer 24 is formed. Accordingly, the dielectric layer 24 is shown with dashed lines to indicate that it may or may not be formed.

2 und 3 veranschaulichen das Ausbilden von leitfähigen Strukturelementen 32, die im Folgenden als Durchgangsleiter (oder Durchkontaktierungen) bezeichnet werden, da sie das Verkapselungsmaterial 52 (6) durchdringen, das in anschließenden Schritten aufgebracht wird. Wie in 2 zu sehen, wird eine Keimschicht 26 über der dielektrischen Schicht 24 zum Beispiel durch physikalisches Aufdampfen (Physical Vapor Depositon, PVD) oder Metallfolienlaminierung gebildet. Die Keimschicht 26 kann aus Kupfer, Aluminium, Titan oder Mehrfachschichten davon gebildet werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthält die Keimschicht 26 eine (nicht gezeigte) Titanschicht und eine (nicht gezeigte) Kupferschicht über der Titanschicht. Gemäß alternativen Ausführungsformen enthält die Keimschicht 26 eine einzelne Kupferschicht. 2 and 3 illustrate the formation of conductive structural elements 32, which are referred to below as vias (or through-holes) since they form the encapsulation material 52 ( 6 ) which is applied in subsequent steps. As in 2 , a seed layer 26 is formed over the dielectric layer 24, for example, by physical vapor deposition (PVD) or metal foil lamination. The seed layer 26 may be formed from copper, aluminum, titanium, or multiple layers thereof. According to some embodiments of the present disclosure, the seed layer 26 includes a titanium layer (not shown) and a copper layer (not shown) over the titanium layer. According to alternative embodiments, the seed layer 26 includes a single copper layer.

Ein Photoresist 28 wird über der Keimschicht 26 aufgebracht und wird dann strukturiert. Der jeweilige Schritt ist ebenfalls als Schritt 202 in dem in 18 gezeigten Prozessfluss gezeigt. Infolge dessen werden Öffnungen 30 in dem Photoresist 28 ausgebildet, durch die einige Abschnitte der Keimschicht 26 frei liegen.A photoresist 28 is applied over the seed layer 26 and is then patterned. The respective step is also described as step 202 in the 18 As a result, openings 30 are formed in the photoresist 28 through which some portions of the seed layer 26 are exposed.

Wie in 2 gezeigt, werden Durchgangsleiter 32 in Öffnungen 30 durch Plattieren ausgebildet, bei dem es sich um eine geeignete Kombination aus Elektroplattieren und chemischem Plattieren handeln kann. Der jeweilige Schritt ist als Schritt 204 in dem in 18 gezeigten Prozessfluss gezeigt. Die Durchgangsleiter 32 werden auf die frei gelegten Abschnitte der Keimschicht 26 plattiert. Die Durchgangsleiter 32 können Kupfer, Aluminium, Wolfram, Nickel oder Legierungen davon enthalten. Zu dem Strukturprofil oder der Form der Durchgangsleiter 32 in der Draufsicht gehören - ohne darauf beschränkt zu sein - Spiralen, Ringe bzw. Windungen, Rechtecke, Quadrate, Kreise und dergleichen in Abhängigkeit von der vorgesehenen Funktion der Durchgangsleiter 32. Obgleich die Durchgangsleiter 32 in den Querschnittsansichten dieser Beschreibung als diskrete Strukturelemente veranschaulicht sind, können sie auch Teil eines integralen Leiters sein. Die Höhen der Durchgangsleiter 32 werden durch die Dicke des anschließend angeordneten Bauelement-Dies 38 (6) bestimmt, wobei die letztendlichen Höhen der Durchgangsleiter 32 gemäß verschiedenen Ausführungsformen mindestens so groß sind wie die Dicke des Bauelement-Dies 38. Der hier besprochene beispielhafte Durchgangsleiter 32 ist dafür konfiguriert, als ein Induktor zu fungieren, und die Höhen der Durchgangsleiter 32 können gemäß der zweckmäßigen Induktivität des dadurch gebildeten Induktors bestimmt werden. Gemäß einigen Ausführungsformen ist die Mittelbreite W2, in der Mittelhöhe gemessen, größer als die obere Breite W1 und die untere Breite W3. Gemäß alternativen Ausführungsformen ist die obere Breite W1 größer als die Mittelbreite W2, und die Mittelbreite W2 ist größer als die untere Breite W3.As in 2 As shown, vias 32 are formed in openings 30 by plating, which may be a suitable combination of electroplating and chemical plating. The respective step is shown as step 204 in the 18 The via conductors 32 are plated onto the exposed portions of the seed layer 26. The via conductors 32 may include copper, aluminum, tungsten, nickel, or alloys thereof. The structural profile or shape of the via conductors 32 in plan view includes, but is not limited to, spirals, rings, rectangles, squares, circles, and the like, depending on the intended function of the via conductors 32. Although the via conductors 32 are illustrated as discrete structural elements in the cross-sectional views of this description, they may also be part of an integral conductor. The heights of the via conductors 32 are determined by the thickness of the subsequently disposed device die 38 ( 6 ), with the final heights of the via conductors 32 being at least as large as the thickness of the device die 38, according to various embodiments. The exemplary via conductor 32 discussed herein is configured to function as an inductor, and the heights of the via conductors 32 may be determined according to the appropriate inductance of the inductor formed thereby. According to some embodiments, the center width W2, measured at the center height, is greater than the top width W1 and the bottom width W3. According to alternative embodiments, the top width W1 is greater than the center width W2, and the center width W2 is greater than the bottom width W3.

Nach dem Plattieren der Durchgangsleiter 32 wird der Photoresist 28 entfernt, und die resultierende Struktur ist in 3 gezeigt. Die Abschnitte der Keimschicht 26 (2), die zuvor durch den Photoresist 28 bedeckt waren, liegen frei. Dann wird ein Ätzschritt ausgeführt, um die frei gelegten Abschnitte der Keimschicht 26 zu entfernen, wobei das Ätzen ein anisotropes oder ein isotropes Ätzen sein kann. Die Abschnitte der Keimschicht 26, die von Durchgangsleitern 32 überlappt werden, bleiben hingegen ungeätzt. In dieser Beschreibung werden die übrig bleibenden darunterliegenden Abschnitte der Keimschicht 26 als die unteren Abschnitte der Durchgangsleiter 32 angesehen. Wenn die Keimschicht 26 aus einem Material gebildet wird, das ähnlich oder gleich dem Material der jeweiligen darüberliegenden Durchgangsleiter 32 ist, so kann die Keimschicht 26 mit den Durchgangsleitern 32 verschmelzen, ohne dass eine erkennbare Grenzfläche dazwischen besteht. Dementsprechend sind in den anschließenden Zeichnungen keine Keimschichten 26 gezeigt. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung bestehen erkennbare Grenzflächen zwischen der Keimschicht 26 und den darüberliegenden plattierten Abschnitten der Durchgangsleiter 32.After plating the vias 32, the photoresist 28 is removed and the resulting structure is in 3 shown. The sections of the germ layer 26 ( 2 ) previously covered by the photoresist 28 are exposed. An etching step is then performed to remove the exposed portions of the seed layer 26, wherein the etching may be an anisotropic or an isotropic etch. The portions of the seed layer 26 that are overlapped by via conductors 32, however, remain unetched. In this description, the remaining underlying portions of the seed layer 26 are considered to be the lower portions of the via conductors 32. If the seed layer 26 is formed from a material that is similar or the same as the material of the respective overlying via conductors 32, the seed layer 26 may fuse with the via conductors 32 without a discernible interface therebetween. Accordingly, no seed layers 26 are shown in the subsequent drawings. According to alternative embodiments of the present disclosure, discernible interfaces exist between the seed layer 26 and the overlying plated portions of the via conductors 32.

Die Form der Durchgangsleiter 32 in der Draufsicht richtet sich nach ihrer vorgesehenen Funktion und wird bestimmt durch ihre vorgesehene Funktion. Gemäß einigen beispielhaften Ausführungsformen, in denen Durchgangsleiter 32 zum Herstellen eines Induktors verwendet werden, können die veranschaulichten Durchgangsleiter 32 Teil einer Spule sein. Gemäß einigen Ausführungsformen bilden Durchgangsleiter 32 mehrere konzentrische Ringe bzw. Windungen (nicht gezeigten), wobei die äußeren Ringe die inneren Ringe einkreisen. Die Ringe haben Durchbrüche, um die äußeren Ringe über die anschließend ausgebildeten Umverteilungsleitungen mit den inneren Ringen verbinden zu können. Gemäß einigen Ausführungsformen, wie in den 14 und 16 gezeigt, sind Durchgangsleiter 32 Abschnitte einer integrierten Spirale, welche die Spule 33 bildet, die außerdem äußere Ringe enthält, welche die inneren Ringe einkreisen. Die Spule 33 hat Ports 34 an den entgegengesetzten Enden der Spule 33.The shape of the via conductors 32 in plan view depends on and is determined by their intended function. According to some example embodiments in which via conductors 32 are used to make an inductor, the illustrated via conductors 32 may be part of a coil. According to some embodiments, via conductors 32 form a plurality of concentric rings or windings (not shown), with the outer rings encircling the inner rings. The rings have openings to allow the outer rings to be connected to the inner rings via the subsequently formed redistribution lines. According to some embodiments, as shown in the 14 and 16 As shown, through conductors 32 are portions of an integral spiral forming coil 33 which also includes outer rings encircling inner rings. Coil 33 has ports 34 at opposite ends of coil 33.

4 veranschaulicht das Platzieren eines oder mehrerer Bauelement-Dies 38 über dem Träger 20 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Der jeweilige Schritt ist als Schritt 206 in dem in 18 gezeigten Prozessfluss gezeigt. Der Bauelement-Die 38 kann an der dielektrischen Schicht 24 durch einen Die-Attach-Film (DAF) 40 angehaftet werden, der ein Klebefilm ist. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist der Bauelement-Die 38 ein Wechselstrom-Gleichstrom-Wandler-Die, der dafür ausgelegt ist, die Funktion des Empfangens des Wechselstroms von der Spule 33 und des Umwandelns des Wechselstroms in eine Gleichstrom auszuführen. Der Gleichstrom wird verwendet, um eine Batterie (nicht gezeigt) zu laden oder Schaltkreise des jeweiligen Produkts anzusteuern, in dem sich das Package, das die Spule 33 enthält, befindet. Der Bauelement-Die 38 kann auch ein Kommunikations-Die sein, der ein Bluetooth Low-Energy (BLE)-Die sein kann. Der BLE-Die 38 kann die Funktion des Kommunizierens mit einem (nicht gezeigten) Sender zum Beispiel durch Bluetooth-Technologie haben. Der Sender und der BLE-Die 38 können zum Beispiel die Übertragung von Energie negoziieren, wenn die Distanz zwischen dem Sender und der Spule 33 klein genug ist und/oder wenn die gespeicherte Energie in der Batterie unter einem zuvor festgelegten Schwellenniveau liegt. Der Sender kann dann das Senden von Energie beginnen, die die Form eines Magnetfeldes mit einer hohen Frequenz von beispielsweise etwa 6,78 MHz haben kann. Die Spule 33 empfängt die Energie und speist den jeweiligen Strom in den Wechselstrom-Gleichstrom-Wandler-Die 38 ein. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung stellt der Bauelement-Die 38 sowohl einen Wechselstrom-Gleichstrom-Wandler-Die als auch einen BLE-Die dar. 4 illustrates placing one or more device dies 38 over the carrier 20 according to some embodiments of the present disclosure. The respective step is shown as step 206 in the 18 . The device die 38 may be attached to the dielectric layer 24 by a die attach film (DAF) 40, which is an adhesive film. According to some embodiments of the present disclosure, the device die 38 is an AC-DC converter die configured to perform the function of receiving the AC current from the coil 33 and converting the AC current to a DC current. The DC current is used to charge a battery (not shown) or to drive circuitry of the respective product in which the package containing the coil 33 is located. The device die 38 may also be a communications die, which may be a Bluetooth Low Energy (BLE) die. The BLE die 38 may have the function of communicating with a transmitter (not shown), for example, through Bluetooth technology. For example, the transmitter and the BLE die 38 can negotiate the transmission of energy when the distance between the transmitter and the coil 33 is small enough and/or when the stored energy in the battery is below a predetermined threshold level. The transmitter can then start transmitting energy, which can be in the form of a magnetic field with a high frequency of, for example, about 6.78 MHz. The coil 33 receives the energy and feeds the respective current into the AC-DC converter die 38. According to some embodiments of the present disclosure, device die 38 represents both an AC-DC converter die and a BLE die.

Obgleich ein einzelner Bauelement-Die 38 veranschaulicht ist, können auch mehrere Bauelement-Dies über der dielektrischen Schicht 24 platziert werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung findet das Herstellen des Package auf Wafer-Ebene statt. Dementsprechend können mehrere Bauelement-Dies, die mit denen des Bauelement-Dies 38 identisch sind, auf einem Träger 20 platziert werden und werden als eine Anordnung zugewiesen, die mehrere Reihen und Spalten aufweist. In ähnlicher Weise werden mehrere Spulen, die mit der Spule 33 identisch sind, gleichzeitig ausgebildet, wenn die Spule 33 gebildet wird.Although a single device die 38 is illustrated, multiple device dies may be placed over the dielectric layer 24. According to some embodiments of the present disclosure, manufacturing of the package occurs at the wafer level. Accordingly, multiple device dies identical to those of the device die 38 may be placed on a carrier 20 and are assigned as an array having multiple rows and columns. Similarly, multiple coils identical to the coil 33 are formed simultaneously when the coil 33 is formed.

Der Bauelement-Die 38 kann ein Halbleitersubstrat 42 enthalten, das ein Siliziumsubstrat sein kann. IC-Bauelemente 44 werden auf dem Halbleitersubstrat 42 ausgebildet. IC-Bauelemente 44 können aktive Bauelemente, wie zum Beispiel Transistoren und Dioden, und/oder passive Bauelemente, wie zum Beispiel Widerstände, Kondensatoren, Induktoren oder dergleichen, sein. Der Bauelement-Die 38 kann Metallpföstchen 46 enthalten, die elektrisch mit IC-Bauelementen 44 gekoppelt sind. Die Metallpföstchen 46 können in der dielektrischen Schicht 48 eingebettet sein, die zum Beispiel aus PBO, Polyimid oder BCB gebildet werden kann. Die Passivierungsschicht 50 ist veranschaulicht außerdem, wobei sich Metallpföstchen 46 in die Passivierungsschicht 50 hinein erstrecken können. Die Passivierungsschicht 50 kann Siliziumnitrid, Siliziumoxid oder Mehrfachschichten davon enthalten.The device die 38 may include a semiconductor substrate 42, which may be a silicon substrate. IC devices 44 are formed on the semiconductor substrate 42. IC devices 44 may be active devices, such as transistors and diodes, and/or passive devices, such as resistors, capacitors, inductors, or the like. The device die 38 may include metal posts 46 electrically coupled to IC devices 44. The metal posts 46 may be embedded in the dielectric layer 48, which may be formed from, for example, PBO, polyimide, or BCB. The passivation layer 50 is also illustrated, where metal posts 46 may extend into the passivation layer 50. The passivation layer 50 may include silicon nitride, silicon oxide, or multiple layers thereof.

Als Nächstes wird, wie in 5 zu sehen, Verkapselungsmaterial 52 auf den Bauelement-Die 38 gekapselt oder vergossen. Der jeweilige Schritt ist als Schritt 208 in dem in 18 gezeigten Prozessfluss gezeigt. Das Verkapselungsmaterial 52 füllt die Lücken zwischen benachbarten Durchgangsleitern 32 und die Lücken zwischen den Durchgangsleitern 32 und dem Bauelement-Die 38. Das Verkapselungsmaterial 52 kann ein Polymer-basiertes Material enthalten und kann eine Vergussmasse, eine Vergießunterfüllung, ein Epoxid und/oder ein Harz enthalten. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthält das Verkapselungsmaterial 52 ein Epoxidharz-basiertes Material und Füllstoffpartikel in dem Epoxidharz-basierten Material. Die Füllstoffpartikel können zum Beispiel Al₂O₃-Partikel enthalten, die kugelförmige Partikel sein können. Die Oberseite des Verkapselungsmaterials 52 ist höher als die oberen Enden der Metallpföstchen 46.Next, as in 5 As can be seen, encapsulation material 52 is encapsulated or potted onto the component die 38. The respective step is shown as step 208 in the 18 . The encapsulation material 52 fills the gaps between adjacent via conductors 32 and the gaps between the via conductors 32 and the device die 38. The encapsulation material 52 may include a polymer-based material and may include a potting compound, a potting underfill, an epoxy, and/or a resin. According to some embodiments of the present disclosure, the encapsulation material 52 includes an epoxy-based material and filler particles in the epoxy-based material. The filler particles may include, for example, Al ₂ O ₃ particles, which may be spherical particles. The top of the encapsulation material 52 is higher than the top ends of the metal posts 46.

In einem anschließenden Schritt, wie in 6 gezeigt, wird ein Planarisierungsprozess, wie zum Beispiel ein Chemisch-Mechanischer Polier (CMP)-Prozess oder ein Schleifprozess, ausgeführt, um die Oberseite des Verkapselungsmaterials 52 zu reduzieren, bis Durchgangsleiter 32 und Metallpföstchen 46 frei liegen. Der jeweilige Schritt ist ebenfalls als Schritt 210 in dem in 18 gezeigten Prozessfluss gezeigt. Aufgrund der Planarisierung sind die oberen Enden der Durchgangsleiter 32 im Wesentlichen bündig (koplanar) mit den Oberseiten der Metallpföstchen 46 und sind im Wesentlichen koplanar mit der Oberseite des Verkapselungsmaterials 52.In a subsequent step, as in 6 As shown, a planarization process, such as a chemical mechanical polishing (CMP) process or a grinding process, is performed to reduce the top surface of the encapsulation material 52 until via conductors 32 and metal posts 46 are exposed. The respective step is also shown as step 210 in the 18 process flow shown. Due to the planarization, the upper ends of the via conductors 32 are substantially flush (coplanar) with the tops of the metal posts 46 and are substantially coplanar with the top of the encapsulation material 52.

7 bis 11 veranschaulichen das Ausbilden vorderseitiger RDLs und der jeweiligen dielektrischen Schichten. Wie in 7 zu sehen, wird die dielektrische Schicht 54 ausgebildet. Der jeweilige Schritt ist als Schritt 212 in dem in 18 gezeigten Prozessfluss gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die dielektrische Schicht 54 aus einem Polymer gebildet, wie zum Beispiel PBO, Polyimid oder dergleichen. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird die dielektrische Schicht 54 aus einem anorganischen Material gebildet, wie zum Beispiel Siliziumnitrid, Siliziumoxid oder dergleichen. Öffnungen 56 werden in der dielektrischen Schicht 54 (zum Beispiel durch Belichtung und Entwicklung) ausgebildet, um Durchgangsleiter 32 und Metallpföstchen 46 freizulegen. Die Öffnungen 56 können durch einen Fotolithografieprozess ausgebildet werden. 7 to 11 illustrate the formation of front-side RDLs and the respective dielectric layers. As in 7 As can be seen, the dielectric layer 54 is formed. The respective step is shown as step 212 in the 18 . According to some embodiments of the present disclosure, the dielectric layer 54 is formed from a polymer, such as PBO, polyimide, or the like. According to alternative embodiments of the present disclosure, the dielectric layer 54 is formed from an inorganic material, such as silicon nitride, silicon oxide, or the like. Openings 56 are formed in the dielectric layer 54 (e.g., by exposure and development) to expose via conductors 32 and metal posts 46. The openings 56 may be formed by a photolithography process.

Als Nächstes werden, wie in 8 zu sehen, Umverteilungsleitungen (Redistribution Lines, RDLs) 58 ausgebildet, die mit Metallpföstchen 46 und Durchgangsleitern 32 verbunden werden. Der jeweilige Schritt ist als Schritt 214 in dem in 18 gezeigten Prozessfluss gezeigt. RDLs 58 können auch Metallpföstchen 46 und Durchgangsleiter 32 miteinander verbinden. Die RDLs 58 enthalten metallische Leiterbahnen (metallische Leitungen) über der dielektrischen Schicht 54 und Durchkontaktierungen, die sich in die dielektrische Schicht 54 hinein erstrecken. Die Durchkontaktierungen in den RDLs 58 sind mit Durchgangsleitern 32 und Metallpföstchen 46 verbunden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthält das Ausbilden von RDLs 58 das Bilden einer Deck-Keimschicht aus Kupfer, das Ausbilden und Strukturieren einer Maskenschicht über der Deck-Keimschicht aus Kupfer, das Ausbilden einer Plattierung zum Bilden der RDLs 58, das Entfernen der Maskenschicht und das Ätzen der Abschnitte der Deck-Keimschicht aus Kupfer, die nicht durch RDLs 58 bedeckt sind. Die RDLs 58 können aus einem Metall oder einer Metalllegierung gebildet werden, die Aluminium, Kupfer, Wolfram und/oder Legierungen davon enthält.Next, as in 8 Redistribution Lines (RDLs) 58 are formed which are connected to metal posts 46 and through conductors 32. The respective step is shown as step 214 in the 18 . RDLs 58 may also interconnect metal posts 46 and vias 32. RDLs 58 include metal traces (metal lines) over dielectric layer 54 and vias extending into dielectric layer 54. The vias in RDLs 58 are connected to vias 32 and metal posts 46. According to some embodiments of the present disclosure, forming RDLs 58 includes forming a capping copper seed layer, forming and patterning a mask layer over the capping copper seed layer, forming a plating to form RDLs 58, removing the mask layer, and etching the portions of the capping copper seed layer not covered by RDLs 58. The RDLs 58 may be formed from a metal or metal alloy containing aluminum, copper, tungsten and/or alloys thereof.

Wie in 9 zu sehen, wird gemäß einigen Ausführungsformen die dielektrische Schicht 60 über der in 8 gezeigten Struktur gebildet, gefolgt vom Ausbilden von Öffnungen 62 in der dielektrischen Schicht 60. Einige Abschnitte der RDLs 58 werden somit frei gelegt. Der jeweilige Schritt ist als Schritt 216 in dem in 18 gezeigten Prozessfluss gezeigt. Die dielektrische Schicht 60 kann unter Verwendung eines Materials ausgebildet werden, das aus den gleichen in Frage kommenden Materialien zum Herstellen der dielektrischen Schicht 54 ausgewählt ist.As in 9 As can be seen, according to some embodiments, the dielectric layer 60 is deposited over the 8 shown structure is formed, followed by forming openings 62 in the dielectric layer 60. Some portions of the RDLs 58 are thus exposed. The respective step is described as step 216 in the 18 The dielectric layer 60 may be formed using a material selected from the same candidate materials for forming the dielectric layer 54.

Als Nächstes werden, wie in 10 gezeigt, RDLs 64 in der dielektrischen Schicht 60 ausgebildet. Der jeweilige Schritt ist ebenfalls als Schritt 216 in dem in 18 gezeigten Prozessfluss gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthält das Ausbilden der RDLs 64 das Bilden einer Deck-Keimschicht aus Kupfer, das Ausbilden und Strukturieren einer Maskenschicht über der Deck-Keimschicht aus Kupfer, das Ausbilden einer Plattierung zum Bilden der RDLs 64, das Entfernen der Maskenschicht und das Ätzen der Abschnitte der Deck-Keimschicht aus Kupfer, die nicht durch RDLs 64 bedeckt sind. Die RDLs 64 können ebenfalls aus einem Metall oder einer Metalllegierung gebildet werden, die Aluminium, Kupfer, Wolfram und/oder Legierungen davon enthält. Es versteht sich, dass in den veranschaulichten beispielhaften Ausführungsformen zwar zwei Schichten von RDLs (58 und 64) ausgebildet werden, dass aber die RDLs jede beliebige Anzahl von Schichten haben können, wie zum Beispiel eine Schicht oder mehr als zwei Schichten.Next, as in 10 shown, RDLs 64 are formed in the dielectric layer 60. The respective step is also shown as step 216 in the 18 . According to some embodiments of the present disclosure, forming the RDLs 64 includes forming a capping seed layer of copper, forming and patterning a mask layer over the capping seed layer of copper, forming a plating to form the RDLs 64, removing the mask layer, and etching the portions of the capping seed layer of copper not covered by RDLs 64. The RDLs 64 may also be formed from a metal or metal alloy including aluminum, copper, tungsten, and/or alloys thereof. It should be understood that while two layers of RDLs (58 and 64) are formed in the illustrated example embodiments, the RDLs may have any number of layers, such as one layer or more than two layers.

11 und 12 veranschaulichen das Ausbilden der dielektrischen Schicht 66 und von elektrischen Verbindern 68 gemäß einigen beispielhaften Ausführungsformen. Der jeweilige Schritt ist als Schritt 218 in dem in 18 gezeigten Prozessfluss gezeigt. Wie in 11 zu sehen, wird die dielektrische Schicht 66 zum Beispiel mittels PBO, Polyimid oder BCB ausgebildet. Öffnungen 59 werden in der dielektrischen Schicht 66 ausgebildet, um die darunterliegenden metallischen Kontaktinseln frei zu legen, die Teile der RDLs 64 sind. Gemäß einigen Ausführungsform werden Lötmetallisierungen (Under-Bump Metallurgies, UBMs, nicht gezeigt) so ausgebildet, dass sie sich in die Öffnung 59 in der dielektrischen Schicht 66 hinein erstrecken. 11 and 12 illustrate the formation of the dielectric layer 66 and electrical connectors 68 according to some exemplary embodiments. The respective step is shown as step 218 in the 18 shown process flow. As shown in 11 , the dielectric layer 66 is formed using, for example, PBO, polyimide, or BCB. Openings 59 are formed in the dielectric layer 66 to expose the underlying metal contact pads that are parts of the RDLs 64. According to some embodiments, solder metallizations (under-bump metallurgies (UBMs, not shown) are formed to extend into the opening 59 in the dielectric layer 66.

Dann werden elektrische Verbinder 68 gebildet, wie in 12 gezeigt. Das Ausbilden von elektrischen Verbindern 68 kann das Platzieren von Lotperlen auf den frei gelegten Abschnitten der UBMs und das anschließende Wiederaufschmelzen der Lotperlen enthalten. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung enthält das Ausbilden von elektrischen Verbindern 68 das Ausführen eines Plattierungsschrittes zum Ausbilden der Lotregionen über den frei gelegten metallischen Kontaktinseln in den RDLs 64 und das anschließende Wiederaufschmelzen der Lotregionen. Die elektrischen Verbinder 68 können ebenfalls Metallpföstchen oder Metallpföstchen und Lotkappen enthalten, die ebenfalls durch Plattieren gebildet werden können. In dieser Beschreibung wird die Struktur, die die dielektrische Schicht 24 und die darüberliegende Struktur in Kombination enthält, als Package 100 bezeichnet, das ein Verbund-Wafer ist, der mehrere Bauelement-Dies 38 enthält.Then electrical connectors 68 are formed as in 12 . Forming electrical connectors 68 may include placing solder balls on the exposed portions of the UBMs and then reflowing the solder balls. According to alternative embodiments of the present disclosure, forming electrical connectors 68 may include performing a plating step to form the solder regions over the exposed metal contact pads in the RDLs 64 and then reflowing the solder regions. The electrical connectors 68 may also include metal posts or metal posts and solder caps, which may also be formed by plating. In this description, the structure including the dielectric layer 24 and the overlying structure in combination is referred to as a package 100, which is a composite wafer containing a plurality of device dies 38.

Als Nächstes wird das Package 100 zum Beispiel durch Projizieren eines UV-Lichts oder eines Laserstrahls auf die Trennschicht 22 von dem Träger 20 entbondet, dergestalt, dass sich die Trennschicht 22 unter der Wärme des UV-Lichts oder des Laserstrahls zersetzt. Das Package 100 wird auf diese Weise von dem Träger 20 entbondet. Der jeweilige Schritt ist als Schritt 220 in dem in 18 gezeigten Prozessfluss gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung bleibt in dem resultierenden Package 100 die dielektrische Schicht 24 als ein unterer Teil des Package 100 und schützt die Durchgangsleiter 32. Die dielektrische Schicht 24 kann eine Deckschicht ohne Durchgangsöffnung darin sein. Gemäß alternativen Ausführungsformen wird keine dielektrische Schicht 24 ausgebildet, und die Unterseiten des Verkapselungsmaterials 52 und der Durchgangsleiter 32 liegen nach dem Entbonden frei. Ein rückseitiges Schleifen kann (aber muss nicht) ausgeführt werden, um einen DAF 40 zu entfernen, wenn er verwendet wird, so dass die Unterseiten der Durchgangsleiter 32 koplanar mit der Unterseite des Bauelement-Dies 38 und der Unterseite des Verkapselungsmaterials 52 sind. Die Unterseite des Bauelement-Dies 38 kann auch die Unterseite des Halbleitersubstrats 42 sein.Next, the package 100 is debonded from the carrier 20, for example by projecting a UV light or a laser beam onto the separating layer 22, such that the separating layer 22 decomposes under the heat of the UV light or the laser beam. The package 100 is debonded from the carrier 20 in this way. The respective step is shown as step 220 in the 18 . According to some embodiments of the present disclosure, in the resulting package 100, the dielectric layer 24 remains as a bottom portion of the package 100 and protects the via conductors 32. The dielectric layer 24 may be a cap layer with no via opening therein. According to alternative embodiments, no dielectric layer 24 is formed and the bottom surfaces of the encapsulation material 52 and the via conductor 32 are exposed after debonding. A back grind may (but need not) be performed to remove a DAF 40, if used, so that the bottom surfaces of the via conductors 32 are coplanar with the bottom surface of the device die 38 and the bottom surface of the encapsulation material 52. The bottom surface of the device die 38 may also be the bottom surface of the semiconductor substrate 42.

Das Package 100 wird dann zu mehreren Packages 100' vereinzelt (zersägt), die miteinander identisch sind. Der jeweilige Schritt ist als Schritt 222 in dem in 18 gezeigten Prozessfluss gezeigt. 13 veranschaulicht ein beispielhaftes Package 100'. 13 veranschaulicht auch die Bondung des Package 100' an die Package-Komponente 110 zum Beispiel durch elektrische Verbinder 68. Die Package-Komponente 110 kann eine gedruckte Leiterplatte (Printed Circuit Board, PCB), ein Interposer, ein Package-Substrat, ein Bauelement-Package oder dergleichen sein. Gemäß alternativen Ausführungsformen ist das Package 100' elektrisch mit einer flexiblen PCB (nicht gezeigt, ähnlich der flexiblen PCB 72 in 17) verbunden, welche die Spule 33 überlappen oder seitwärts verbunden sein kann.The package 100 is then separated (sawn) into several packages 100' which are identical to each other. The respective step is described as step 222 in the 18 shown process flow. 13 illustrates an example package 100'. 13 also illustrates the bonding of the package 100' to the package component 110, for example, through electrical connectors 68. The package component 110 may be a printed circuit board (PCB), an interposer, a package substrate, a device package, or the like. According to alternative embodiments, the package 100' is electrically connected to a flexible PCB (not shown, similar to the flexible PCB 72 in 17 ) which may overlap the coil 33 or be connected sideways.

14 veranschaulicht eine Draufsicht des in 13 gezeigten Package 100', wobei die in 13 gezeigte Querschnittsansicht durch die Ebene erhalten wird, welche die Leitung 13-13 in 14 enthält. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die Ports 34 der Spule 33 mit dem Bauelement-Die 38 (als 38A bezeichnet) verbunden, der ein Wechselstrom-Gleichstrom-Wandler-Die sein kann. Ein BLE-Die, der als 38B bezeichnet ist, ist gemäß einigen Ausführungsformen ebenfalls in dem Package 100' angeordnet. 14 illustrates a top view of the 13 Package 100' shown, where the 13 shown cross-sectional view through the Level is obtained, which the line 13-13 in 14 . According to some embodiments of the present disclosure, the ports 34 of the coil 33 are connected to the device die 38 (denoted as 38A), which may be an AC-to-DC converter die. A BLE die, designated as 38B, is also disposed in the package 100', according to some embodiments.

Passive Bauelemente 56 sind ebenfalls in dem Package 100' enthalten. Passive Bauelemente 56 können Integrierte Passive Bauelemente (Integrated Passive Devices, IPDs) sein, die auf Halbleitersubstraten in den jeweiligen Chips ausgebildet werden. In dieser Beschreibung kann ein IPD ein Einzelbauelement-Chip sein, der ein einzelnes passives Bauelement enthalten kann, wie zum Beispiel einen Induktor, einen Kondensator, einen Widerstand oder dergleichen, ohne dass sich weitere passive Bauelemente und aktive Bauelemente in dem jeweiligen Chip befinden. Des Weiteren gibt es gemäß einigen Ausführungsformen keine aktiven Bauelemente, wie zum Beispiel Transistoren und Dioden, in den IPDs.Passive components 56 are also included in the package 100'. Passive components 56 may be integrated passive devices (IPDs) formed on semiconductor substrates in the respective chips. In this description, an IPD may be a single device chip that may include a single passive device, such as an inductor, a capacitor, a resistor, or the like, without other passive components and active components in the respective chip. Furthermore, according to some embodiments, there are no active components, such as transistors and diodes, in the IPDs.

Gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthalten passive Bauelemente 56 oberflächenmontierte Bauelemente (Surface Mount Devices, SMDs, als 56A bezeichnet), die auf RDLs 64 oder Lotregionen 68 gebondet sind, wie in 17 gezeigt. Gemäß alternativen Ausführungsformen enthalten passive Bauelemente 56 eingebettete passive Bauelemente 56B, die vor dem Verkapselungsschritt auf einem Träger 20 platziert werden können, wie in 5 gezeigt. Die jeweiligen passiven Bauelemente 56B sind ebenfalls in 17 gezeigt, wobei die Bezeichnung 38/56B angibt, dass die jeweiligen Komponente(n) ein Bauelement-Die 38 oder ein passives Bauelement (wie zum Beispiel ein IPD) 56B sein können oder sowohl einen Bauelement-Die als auch ein passives Bauelement enthalten können, die voneinander getrennt sind. In ähnlicher Weise können die passiven Bauelement(e) 56B, die in dem Verkapselungsmaterial 52 verkapselt sind, ihre jeweiligen oberflächenleitenden Strukturelemente (ähnlich 46) haben, die in dem Planarisierungsschritt, wie in 6 gezeigt, frei gelegt werden. Dementsprechend sind die passiven Bauelemente 56B elektrisch mit anderen Bauelementen durch RDLs 58 und/oder 64 gekoppelt. Gemäß alternativen Ausführungsformen ist kein passives Bauelement in dem Verkapselungsmaterial 52 verkapselt.According to some embodiments of the present disclosure, passive devices 56 include surface mount devices (SMDs, referred to as 56A) bonded to RDLs 64 or solder regions 68, as shown in 17 According to alternative embodiments, passive components 56 include embedded passive components 56B that may be placed on a carrier 20 prior to the encapsulation step, as shown in 5 The respective passive components 56B are also shown in 17 , where the designation 38/56B indicates that the respective component(s) may be a device die 38 or a passive device (such as an IPD) 56B, or may include both a device die and a passive device separated from each other. Similarly, the passive device(s) 56B encapsulated in the encapsulation material 52 may have their respective surface conductive features (similar to 46) formed in the planarization step as shown in 6 shown. Accordingly, the passive components 56B are electrically coupled to other components through RDLs 58 and/or 64. According to alternative embodiments, no passive component is encapsulated in the encapsulation material 52.

Wir kehren zu 14 zurück. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthält der Abschnitt des Verkapselungsmaterials 52, der durch die Spule 33 eingekreist wird, kein leitfähiges Material, wie zum Beispiel Durchkontaktierungen. Dementsprechend braucht der Abschnitt des Verkapselungsmaterials 52, der durch die Spule 33 eingekreist wird, ebenfalls keine passiven oder aktiven Bauelemente zu enthalten.We return to 14 According to some embodiments of the present disclosure, the portion of the encapsulation material 52 encircled by the coil 33 does not include any conductive material, such as vias. Accordingly, the portion of the encapsulation material 52 encircled by the coil 33 may also not include any passive or active components.

14 veranschaulicht außerdem Bondkontaktinseln 70, die gemäß einigen beispielhaften Ausführungsformen zum Verbinden der Komponenten in dem Package 100' mit einer flexiblen PCB 72 verwendet werden (in 14 nicht gezeigt, siehe 17). Bondkontaktinseln 70 sind elektrisch mit dem Bauelement-Die 38A, dem Bauelement-Die 38B und/oder passiven Bauelementen 56 durch RDLs 58 und 64 gekoppelt (13). 14 also illustrates bond pads 70 used to connect the components in the package 100' to a flexible PCB 72 according to some example embodiments (in 14 not shown, see 17 ). Bond pads 70 are electrically coupled to the device die 38A, the device die 38B and/or passive devices 56 through RDLs 58 and 64 ( 13 ).

15 veranschaulicht eine Querschnittsansicht eines Package gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Diese Ausführungsformen sind ähnlich den Ausführungsformen in den 13 und 14, außer dass sich kein Bauelement-Die (der aktive Bauelemente hat) und kein passives Bauelement in dem Package 100' befindet. Oder anders ausgedrückt: Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind alle leitfähigen Strukturelemente innerhalb des Verkapselungsmaterials 52 die Teile der Spule 33. Dementsprechend enthält das Package 100' die Spule 33 und die jeweiligen elektrischen Verbindungsstrukturen, aber keine zusätzlichen Bauelemente, und das Package 100' ist eine diskrete Spule. 15 illustrates a cross-sectional view of a package according to some embodiments of the present disclosure. These embodiments are similar to the embodiments in the 13 and 14 , except that no device die (having active devices) and no passive device is located in the package 100'. Or, in other words, according to some embodiments of the present disclosure, all conductive structural elements within the encapsulation material 52 are the parts of the coil 33. Accordingly, the package 100' includes the coil 33 and the respective electrical connection structures, but no additional devices, and the package 100' is a discrete coil.

16 veranschaulicht eine Draufsicht des Package 100' gemäß einigen Ausführungsformen der vorliegenden Offenbarung, wobei die in 15 gezeigte Querschnittsansicht anhand der Ebene erhalten wird, welche die Leitung 15-15 in 16 enthält. Wie in 16 gezeigt, erstreckt sich die Spule 33 bis nahe an alle Ränder des Package 100', außer dass eine gewisse Prozessmarge übrig bleibt, um sicherzustellen, dass sich eine angemessene, aber nicht übermäßig große Menge des Verkapselungsmaterials 52 auf den Außenseiten der Spule 33 befindet. Aufgrund dessen wird die Grundfläche (die Draufsichtfläche) des Package 100' minimiert. Die Abschnitte des Verkapselungsmaterials 52 auf den Außenseiten der Spule 33 verhindern, dass die Spule 33 Kontakt mit der offenen Luft bekommt. Wie in 16 gezeigt, gibt es kein aktives und passives Bauelement innerhalb oder außerhalb der Spule 33 und in dem Verkapselungsmaterial 52. 16 illustrates a top view of the package 100' according to some embodiments of the present disclosure, wherein the 15 shown cross-sectional view is obtained from the plane which the line 15-15 in 16 contains. As in 16 As shown, the coil 33 extends to nearly all edges of the package 100', except that some process margin is left to ensure that an adequate, but not excessive, amount of the encapsulation material 52 is on the outside surfaces of the coil 33. Due to this, the footprint (the plan view area) of the package 100' is minimized. The portions of the encapsulation material 52 on the outside surfaces of the coil 33 prevent the coil 33 from coming into contact with the open air. As shown in 16 As shown, there is no active and passive component inside or outside the coil 33 and in the encapsulation material 52.

17 veranschaulicht eine Querschnittsansicht des Package 100' gemäß einigen Ausführungsformen. Wie in 17 gezeigt, befindet sich das passive Bauelement 56A über den dielektrischen Schichten 54, 60 und 66 und kann durch Lotregionen 68 an metallische Kontaktinseln 64 gebondet werden. Der Bauelement-Die 38 und/oder das passive Bauelement 56B sind in das Verkapselungsmaterial 52 eingebettet. Die flexible PCB 72 ist zum Beispiel durch Lotregionen 68 mit den metallischen Kontaktinseln 70 verbunden. Des Weiteren kann das passive Bauelement 56A direkt das passive Bauelement 56B überlappen, um die Packagefläche besser auszunutzen und die Grundfläche des resultierenden Package zu reduzieren. 17 illustrates a cross-sectional view of the package 100' according to some embodiments. As in 17 As shown, the passive component 56A is located above the dielectric layers 54, 60 and 66 and can be bonded to metallic contact pads 64 through solder regions 68. The device die 38 and/or the passive component 56B are embedded in the encapsulation material 52. The flexible PCB 72 is, for example, connected to the metallic contact pads 70 by solder regions 68. Furthermore, the passive component 56A can directly overlap the passive component 56B in order to better utilize the package area and reduce the footprint of the resulting package.

Gemäß einigen Ausführungsformen wird ein Ferrit-Material 74 an der dielektrischen Schicht 66 zum Beispiel durch einen Klebefilm 76 angehaftet. Das Ferrit-Material 74 kann Mangan-Zink, Nickel-Zink oder dergleichen enthalten. Das Ferrit-Material 74 hat vergleichsweise geringe Verluste bei hohen Frequenzen und wird zur Erhöhung der Induktivität der Induktoren 33 verwendet. Das Ferrit-Material 74 überlappt die Spule 33, und die Ränder des Ferrit-Materials 74 können im Wesentlichen zusammen mit den Rändern der Spule 33 enden.According to some embodiments, a ferrite material 74 is adhered to the dielectric layer 66, for example, by an adhesive film 76. The ferrite material 74 may include manganese-zinc, nickel-zinc, or the like. The ferrite material 74 has comparatively low losses at high frequencies and is used to increase the inductance of the inductors 33. The ferrite material 74 overlaps the coil 33, and the edges of the ferrite material 74 may end substantially coextensive with the edges of the coil 33.

19 veranschaulicht eine vergrößerte Ansicht von Abschnitt 82 des Package 100' in den 14 und 16, wobei zwei Durchgangsleiter 32 als eine Beispiel veranschaulicht sind. Um mechanische Spannungen zu reduzieren, können die Durchgangsleiter 32 gerundete Ecken haben. Zum Beispiel kann der Radius R1 der Durchgangsleiter im Bereich zwischen etwa W1/2 und 2W1/3 liegen. 19 illustrates an enlarged view of section 82 of package 100' in the 14 and 16 , where two through conductors 32 are illustrated as an example. To reduce mechanical stresses, the through conductors 32 may have rounded corners. For example, the radius R1 of the through conductors may be in the range between about W1/2 and 2W1/3.

Um die Effizienz zu erhöhen, können gemäß einigen Ausführungsformen die äußeren Ringe bzw. Windungen der Spule 33 Breiten haben, die mindestens so groß sind wie die Breiten der inneren Ringe bzw. Windungen. Wie zum Beispiel in den 14 und 16 zu sehen, kann die Breite W1A, die die Breite des äußersten Rings sein kann, mindestens so groß sein wie die Breite W1B des innersten Rings. Das Verhältnis W1B/W1A kann im Bereich zwischen etwa ½ und etwa 2/3 liegen. Des Weiteren können die Breiten der Durchgangsleiter 32 von den äußeren Ringen zu den inneren Ringen kontinuierlich kleiner werden oder periodisch alle paar Ringe kleiner werden.To increase efficiency, according to some embodiments, the outer rings or turns of the coil 33 may have widths that are at least as large as the widths of the inner rings or turns. For example, as shown in the 14 and 16 As can be seen, the width W1A, which may be the width of the outermost ring, may be at least as large as the width W1B of the innermost ring. The ratio W1B/W1A may range between about ½ and about 2/3. Furthermore, the widths of the via conductors 32 may continuously decrease from the outer rings to the inner rings or may decrease periodically every few rings.

20 veranschaulicht ein Package 100', das eine Doppelleitungsspule 33 gemäß einigen Ausführungsformen enthält. Zur besseren Erkennbarkeit sind die RDLs 58 und 64 ( 14), die die Enden der Spule 33 mit dem Bauelement-Die 38A verbinden, in 20 nicht veranschaulicht. Die Spule 33 in 20 kann im Wesentlichen die gleiche sein wie die entsprechende Spule in 14 oder 16, außer dass die Spule 33 keine einzelne Wicklung des Durchgangsleiters 32, sondern zwei parallele Wicklungen der Durchgangsleiter 32A und 32B aufweist. Die Durchgangsleiter 32A und 32B sind parallel zueinander und werden in Kombination wie ein einzelner Leiter verwendet, um die Spule zu bilden. Um die Durchgangsleiter 32A und 32B zu unterscheiden, damit ihre Layouts deutlich zu sehen sind, sind die Durchgangsleiter 32A und 32B mittels verschiedener Strukturierungen gezeigt. 20 illustrates a package 100' including a dual line coil 33 according to some embodiments. For clarity, the RDLs 58 and 64 ( 14 ) that connect the ends of the coil 33 to the component die 38A, in 20 not illustrated. The coil 33 in 20 can be essentially the same as the corresponding coil in 14 or 16 , except that the coil 33 does not have a single winding of the through conductor 32, but two parallel windings of the through conductors 32A and 32B. The through conductors 32A and 32B are parallel to each other and are used in combination like a single conductor to form the coil. In order to distinguish the through conductors 32A and 32B so that their layouts can be clearly seen, the through conductors 32A and 32B are shown using different patternings.

Wie in 20 gezeigt, bildet jeder der Durchgangsleiter 32A und 32B für sich selbst eine Spule. Die Enden der Durchgangsleiter 32A und 32B sind durch Verbinder 74A und 74B miteinander verbunden. Jeder der Verbinder 74A und 74B kann eine Durchkontaktierung sein, die gleichzeitig ausgebildet wird, wenn die Durchgangsleiter 32A und 32B gebildet werden, oder kann ein Teil der RDLs 58 und 64 sein. Die Verbinder 74A und 74B können außerdem sowohl den Durchgangsleiterabschnitt als auch den RDL-Abschnitt enthalten. Gemäß einigen Ausführungsformen sind die Durchgangsleiter 32A und 32B nur an ihren Enden verbunden, aber nicht in der Mitte, wie in 20 gezeigt. Gemäß alternativen Ausführungsformen können zusätzliche Verbinder ähnlich den Verbindern 74A und 74B periodisch ausgebildet werden, um die Mittenabschnitte der Durchgangsleiter 32A mit den jeweiligen Mittenabschnitten der Durchgangsleiter 32A zu verbinden. Zum Beispiel kann jeder gerade Abschnitt der Durchgangsleiter 32A und 32B einen oder mehrere Zwischenverbinder enthalten. Die Spule 33, wie in 19 und 20 gezeigt, kann mit allen Ausführungsformen kombiniert werden, wie veranschaulicht.As in 20 , each of the via conductors 32A and 32B forms a coil by itself. The ends of the via conductors 32A and 32B are connected together by connectors 74A and 74B. Each of the connectors 74A and 74B may be a via that is formed simultaneously when the via conductors 32A and 32B are formed, or may be a part of the RDLs 58 and 64. The connectors 74A and 74B may also include both the via conductor portion and the RDL portion. According to some embodiments, the via conductors 32A and 32B are connected only at their ends, but not in the middle, as in 20 According to alternative embodiments, additional connectors similar to connectors 74A and 74B may be periodically formed to connect the center portions of the via conductors 32A to the respective center portions of the via conductors 32A. For example, each straight portion of the via conductors 32A and 32B may include one or more intermediate connectors. The coil 33, as shown in 19 and 20 shown can be combined with all embodiments as illustrated.

Im Ergebnis der Verbindung der Durchgangsleiter 32A und 32B miteinander bilden die Durchgangsleiter 32A und 32B in Kombination die Spule. Beim Betrieb mit einer hohen Frequenz, zum Beispiel mehrere Megahertz oder höher, hat die Spule 33 in 20 eine Leistung, die vergleichbar ist mit der, und mitunter besser ist als die der, Volumenspule 33, wie in den 14 und 16 gezeigt. Dies kann durch den Skin-Effekt bewirkt werden. Des Weiteren wird der Strukturbelastungseffekt in der Plattierung der Durchgangsleiter 32A und 32B verringert, weil die Durchgangsleiter 32A und 32B schmaler sind als eine Volumenspule, da es das Äquivalent zum Entfernen eines Mittenteils des Durchgangsleiters 32 ist, wie in den 14 und 16 gezeigt.As a result of the connection of the through conductors 32A and 32B together, the through conductors 32A and 32B in combination form the coil. When operating at a high frequency, for example several megahertz or higher, the coil 33 has in 20 a performance comparable to, and sometimes better than, the volume coil 33, as in the 14 and 16 This may be caused by the skin effect. Furthermore, because the via conductors 32A and 32B are narrower than a volume coil, the structural stress effect in the plating of the via conductors 32A and 32B is reduced, as it is the equivalent of removing a central portion of the via conductor 32 as shown in the 14 and 16 shown.

Die Ausführungsformen der vorliegenden Offenbarung haben einige vorteilhafte Merkmale. Die Spule 33 wird in einem Verkapselungsmaterial ausgebildet, und folglich kann die Höhe der Spule 33 einen großen Wert haben. Die Induktivität der Spule 33 ist somit hoch. Die Spule 33 kann außerdem unter Verwendung des gleichen Packaging-Prozesses für das Verkapseln von Bauelement-Dies gebildet werden und kann in dasselbe Package integriert werden wie Bauelement-Dies und passive Bauelemente, was zu einer Verringerung der Grundfläche und einer Senkung der Herstellungskosten der Packages führt.The embodiments of the present disclosure have some advantageous features. The coil 33 is formed in an encapsulation material, and thus the height of the coil 33 can have a large value. The inductance of the coil 33 is thus high. The coil 33 can also be formed using the same packaging process for encapsulating device dies and can be integrated into the same package as device dies and passive components, resulting in a reduction in the footprint and a reduction in the manufacturing cost of the packages.

Gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthält ein Verfahren Folgendes: Ausbilden einer Spule über einem Träger, Verkapseln der Spule in einem Verkapselungsmaterial, Planarisieren einer Oberseite des Verkapselungsmaterials, bis die Spule frei liegt, Ausbilden mindestens einer dielektrischen Schicht über dem Verkapselungsmaterial und der Spule, und Ausbilden mehrerer Umverteilungsleitungen, die sich in die mindestens eine dielektrische Schicht hinein erstrecken. Die mehreren Umverteilungsleitungen sind elektrisch mit der Spule gekoppelt.According to some embodiments of the present disclosure, a method includes sequences of: forming a coil over a carrier, encapsulating the coil in an encapsulation material, planarizing a top surface of the encapsulation material until the coil is exposed, forming at least one dielectric layer over the encapsulation material and the coil, and forming a plurality of redistribution lines extending into the at least one dielectric layer. The plurality of redistribution lines are electrically coupled to the coil.

Gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthält ein Verfahren Folgendes: Ausbilden einer Spule über einem Träger, wobei - in einer Draufsicht der Spule - die Spule äußere Ringe bzw. Windungen umfasst, welche die inneren Ringe bzw. Windungen einkreisen, Verkapseln der Spule in einem Verkapselungsmaterial, Schleifen des Verkapselungsmaterials, wobei Oberseiten der äußeren Ringe und der inneren Ringe der Spule infolge des Schleifens frei gelegt werden, Ausbilden einer dielektrischen Schicht über dem Verkapselungsmaterial und der Spule, und Strukturieren der dielektrischen Schicht zum Bilden einer ersten Öffnung und einer zweiten Öffnung. Ein erstes Ende und ein zweites Ende der Spule liegen durch die erste Öffnung bzw. die zweite Öffnung frei. Das Verfahren enthält des Weiteren das Ausbilden elektrischer Verbindungen zum elektrischen Koppeln der Spule.According to some embodiments of the present disclosure, a method includes forming a coil over a carrier, wherein, in a top view of the coil, the coil includes outer rings encircling inner rings, encapsulating the coil in an encapsulating material, grinding the encapsulating material, wherein top surfaces of the outer rings and the inner rings of the coil are exposed as a result of the grinding, forming a dielectric layer over the encapsulating material and the coil, and patterning the dielectric layer to form a first opening and a second opening. A first end and a second end of the coil are exposed through the first opening and the second opening, respectively. The method further includes forming electrical connections for electrically coupling the coil.

Gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthält eine Struktur eine Spule, die äußere Ringe bzw. Windungen aufweist, welche die inneren Ringe bzw. Windungen einkreisen, und ein Verkapselungsmaterial, in dem die Spule verkapselt ist. Das Verkapselungsmaterial hat eine Oberseite, die koplanar mit Oberseiten der äußeren Ringe und Oberseiten der inneren Ringe ist. Die Struktur enthält des Weiteren eine dielektrische Schicht über und in Kontakt mit dem Verkapselungsmaterial und der Spule, eine erste Öffnung und eine zweite Öffnung in der dielektrischen Schicht, und eine erste und eine zweite Umverteilungsleitung, die sich in die erste Öffnung bzw. die zweite Öffnung erstrecken, um entgegengesetzte Enden der Spule zu kontaktieren.According to some embodiments of the present disclosure, a structure includes a coil having outer rings encircling the inner rings and an encapsulating material in which the coil is encapsulated. The encapsulating material has a top surface coplanar with top surfaces of the outer rings and top surfaces of the inner rings. The structure further includes a dielectric layer over and in contact with the encapsulating material and the coil, a first opening and a second opening in the dielectric layer, and first and second redistribution lines extending into the first opening and the second opening, respectively, to contact opposite ends of the coil.