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DE102019117892A1 - Cowos-strukturen und verfahren zu deren herstellung - Google Patents

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DE102019117892A1 - Cowos-strukturen und verfahren zu deren herstellung - Google Patents

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DE102019117892A1

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encapsulation material

interposer

package

interposers

dielectric layer

Prior art date

2019-05-31

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Pending

Application number

DE102019117892.4A

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English (en)

Inventor

Chen-Hua Yu

Szu-Wei Lu

Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)

Taiwan Semiconductor Manufacturing Co TSMC Ltd

Original Assignee

Taiwan Semiconductor Manufacturing Co TSMC Ltd

Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)

2019-05-31

Filing date

2019-07-03

Publication date

2020-12-03

2019-07-03 Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd

2020-12-03 Publication of DE102019117892A1 publication Critical patent/DE102019117892A1/de

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- H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
- H01L25/0655—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00 the devices being arranged next to each other
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Abstract

Ein Verfahren umfasst ein Bonden eines Vorrichtungs-Dies an einen Interposer. Der Interposer weist eine Durchkontaktierung auf, die sich von einer Oberseite eines Halbleitersubstrats des Interposers in eine Zwischenebene zwischen der Oberseite und einer Unterseite des Halbleitersubstrats hinein erstreckt. Ein Vereinzelungsprozess wird durchgeführt, um den Interposer und den Vorrichtungs-Die in ein Package zu zersägen. Das Verfahren umfasst weiterhin Folgendes: Platzieren des Packages über einem Träger; Verkapseln des Packages in einem Verkapselungsmaterial; Dünnen des Verkapselungsmaterials und des Halbleitersubstrats des Interposers, bis die Durchkontaktierung freigelegt ist; und Herstellen von Umverteilungsleitungen, wobei eine der Umverteilungsleitungen in Kontakt mit der Durchkontaktierung ist.

Description

Hintergrund
Beim Verkappen von integrierten Schaltkreisen kann eine Mehrzahl von Dies an einen Interposer-Wafer gebondet werden, der eine Mehrzahl von Interposern aufweist. Nach dem Bonden der Dies kann eine Unterfüllung in Spalte zwischen den Dies und die Interposer-Wafer eingebracht werden. Dann kann ein Härtungsprozess durchgeführt werden, um die Unterfüllung zu härten.
Die Unterfüllung kann nach dem Härten schrumpfen. Dadurch trägt die gehärtete Unterfüllung eine mechanische Spannung in die Dies und den Interposer-Wafer ein, was zu einer Durchbiegung des Interposer-Wafers führen kann. Die Durchbiegung des Interposer-Wafers führt wiederum zu Bearbeitungsschwierigkeiten in späteren Prozessen. Zum Beispiel kann es in einem späteren Prozess (z. B. Formen, Schleifen, Dünnen oder dergleichen) erforderlich sein, den Interposer-Wafer durch Vakuum auf einem Aufspanntisch zu befestigen, um Metallleitungen und Lotbereiche auf dem Interposer-Wafer herzustellen. Wenn jedoch der Interposer-Wafer durchgebogen ist, kann er möglicherweise nicht an dem Vakuum-Aufspanntisch befestigt werden.
Figurenliste
Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.

Die 1 bis 18 sind Schnittansichten von Zwischenstufen bei der Herstellung eines Packages gemäß einigen Ausführungsformen.
Die 19 bis 24 sind Schnittansichten von Zwischenstufen bei der Herstellung eines Packages gemäß einigen Ausführungsformen.
25 zeigt eine vergrößerte Darstellung eines Teils eines Packages gemäß einigen Ausführungsformen.
26 zeigt einen Prozessablauf zum Herstellen eines Packages gemäß einigen Ausführungsformen.

Detaillierte Beschreibung
Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
Gemäß verschiedenen Ausführungsformen werden ein Package und ein Verfahren zu dessen Herstellung bereitgestellt. Außerdem werden Zwischenstufen bei der Herstellung des Packages gemäß einigen Ausführungsformen erläutert. Es werden auch einige Abwandlungen einiger Ausführungsformen erörtert. In allen Darstellungen und erläuternden Ausführungsformen werden ähnliche Bezugszahlen zum Bezeichnen von ähnlichen Elementen verwendet. Bei einigen Ausführungsformen der vorliegenden Erfindung umfasst ein Verfahren zum Herstellen eines CoWoS-Packages (CoWoS: Chip auf Wafer auf Substrat) die folgenden Schritte: Bonden von Bauelement-Dies an einen Interposer-Wafer; Verkapseln der Bauelement-Dies; und anschließend Zersägen des resultierenden neu konfigurierten Wafers in diskrete CoW-Packages (CoW: Chip auf Wafer). Die diskreten CoW-Packages werden dann über einem Träger platziert und anschließend verkapselt. Zum Freilegen von Durchkontaktierungen in dem Interposer wird ein Dünnungs-/Planarisierungsprozess durchgeführt. Mit Fan-out-Prozessen werden Umverteilungsleitungen (RDLs) hergestellt, wobei die RDLs und entsprechende dielektrische Schichten zusammen als ein Substrat fungieren. Dementsprechend wird das Substrat der vorliegenden Erfindung beginnend mit den Interposern hergestellt, statt vorgeformt und an die CoW-Packages gebondet zu werden.
Ausführungsformen werden für einen bestimmten Kontext, und zwar ein CoWoS-Package, beschrieben. Es können auch andere Ausführungsformen verwendet werden, jedoch für andere Packages, wie etwa für das Bonden von Bauelement-Dies an Bauelement-Wafer (statt an Interposer-Wafer), die aktive Bauelemente, wie etwa Transistoren aufweisen, und für eine andere Bearbeitung. Ausführungsformen, die hier erörtert werden, sollen Beispiele liefern, um eine Herstellung oder Nutzung des Gegenstands der vorliegenden Erfindung zu ermöglichen, und ein Durchschnittsfachmann dürfte ohne weiteres Modifikationen erkennen, die vorgenommen werden können, ohne von dem beabsichtigten Schutzumfang anderer Ausführungsformen abzuweichen. Ähnliche Bezugszahlen und -buchstaben in den Figuren bezeichnen ähnliche Komponenten. Verfahrens-Ausführungsformen können zwar als Ausführungsformen erörtert werden, die in einer bestimmten Reihenfolge ausgeführt werden, aber andere Verfahrens-Ausführungsformen können in jeder logischen Reihenfolge ausgeführt werden.
Die
1
bis
18
zeigen Schnittansichten von Zwischenstufen bei der Herstellung eines Packages gemäß einigen Ausführungsformen der vorliegenden Erfindung. Die entsprechenden Schritte sind auch in dem Prozessablauf
200
schematisch angegeben, der in
26
gezeigt ist.
1
zeigt eine Schnittansicht eines Interposer-Wafers
20
. Der Interposer-Wafer
20
kann ein Substrat
22
aufweisen. Bei einigen Ausführungsformen ist das Substrat
22
ein Halbleitersubstrat, das wiederum ein kristallines Siliziumsubstrat sein kann, aber es kann auch andere Halbleitermaterialien aufweisen, wie etwa Siliziumgermanium, Silizium-Kohlenstoff oder dergleichen. Bei alternativen Ausführungsformen ist das Substrat
22
ein dielektrisches Substrat. Bei einigen Ausführungsformen sind in dem Interposer-Wafer
20
keine aktiven Bauelemente, wie etwa Transistoren und Dioden, angeordnet. Bei diesen Ausführungsformen kann der Interposer-Wafer
20
darin hergestellte passive Bauelemente, wie etwa Kondensatoren, Induktoren und Widerstände, aufweisen oder auch nicht. Bei alternativen Ausführungsformen ist der Wafer
20
ein Bauelement-Wafer, der aktive Bauelemente, wie etwa Transistoren (nicht dargestellt), aufweist, die auf der Oberseite des Halbleitersubstrats
22
hergestellt sind. Durchkontaktierungen (TVs)
24
, die gelegentlich als Substrat-Durchkontaktierungen (TSVs)
24
bezeichnet werden, können so hergestellt werden, dass sie sich von der Oberseite des Substrats
22
in das Substrat
22
hinein erstrecken. Die TVs
24
werden gelegentlich auch als Silizium-Durchkontaktierungen bezeichnet, wenn sie in einem Siliziumsubstrat hergestellt werden. Obwohl es in
1
nicht dargestellt ist, kann jede der TVs
24
von einem Isolationsbelag
26
(
25
) umschlossen werden, der aus einem dielektrischen Material hergestellt wird, wie etwa Siliziumoxid, Siliziumnitrid oder dergleichen. Der Isolationsbelag
26
isoliert die jeweilige TV
24
gegen das Halbleitersubstrat
22
.
Bei der Ausführungsform, bei der der Wafer
20
ein Interposer-Wafer ist, weist der Interposer-Wafer
20
eine Mehrzahl von Interposern
40
auf, die miteinander identisch sein können. Das Substrat
22
in dem Interposer-Wafer
20
kann sich zusammenhängend durch den gesamten Interposer-Wafer
20
erstrecken, und die Substrate
22
in der Mehrzahl von Interposern
40
sind miteinander verbunden, ohne durch dielektrische Bereiche voneinander getrennt zu sein. Bei alternativen Ausführungsformen kann der Wafer
20
Bauelement-Dies
40
(die auch als Chips bekannt sind) aufweisen, die Logik-/Kern-Dies, Speicher-Dies, analoge Dies oder dergleichen sein können.
Über dem Halbleitersubstrat
22
wird eine Verbindungsstruktur
28
hergestellt, die mit den TVs
24
elektrisch verbunden wird. Die Verbindungsstruktur
28
kann eine Mehrzahl von dielektrischen Schichten
30
aufweisen. In den dielektrischen Schichten
30
werden Metallleitungen
32
hergestellt. Durchkontaktierungen
34
werden zwischen den darüber und darunter befindlichen Metallleitungen
32
hergestellt und verbinden diese miteinander. Die Metallleitungen
32
und die Durchkontaktierungen
34
werden gelegentlich als Umverteilungsschicht (RDL)
32/34
bezeichnet. Bei einigen Ausführungsformen werden die dielektrischen Schichten
30
aus Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxidnitrid, Kombinationen davon und/oder Multischichten davon hergestellt. Alternativ können die dielektrischen Schichten
30
eine oder mehrere dielektrische Low-k-Schichten mit niedrigen k-Werten umfassen. Die k-Werte der dielektrischen Low-k-Materialien in den dielektrischen Schichten
30
können zum Beispiel niedriger als etwa 3,0 oder niedriger als etwa 2,5 sein.
Auf der Oberseite des Interposer-Wafers
20
werden elektrische Verbindungselemente
36
hergestellt. Bei einigen Ausführungsformen umfassen die elektrischen Verbindungselemente
36
Metallsäulen, wobei Lotkappen auf den Oberseiten der Metallsäulen hergestellt werden können oder auch nicht. Bei alternativen Ausführungsformen sind die elektrischen Verbindungselemente
36
Lotbereiche. Bei noch weiteren Ausführungsformen können die elektrischen Verbindungselemente
36
Verbund-Kontakthügel sein, die Kupfersäulen, Nickelschichten, Lotkappen, durch Electroless Nickel Immersion Gold (ENIG) hergestellte Kontakthügel, durch Electroless Nickel Electroless Palladium Immersion Gold (ENEPIG) hergestellte Kontakthügel und/oder dergleichen aufweisen können.
Bleiben wir bei
1
, in der Package-Komponenten
42
zum Beispiel durch Flip-Chip-Bondung an die Interposer
40
gebondet werden. Der entsprechende Schritt ist als ein Schritt
202
in dem Prozessablauf
200
angegeben, der in
26
gezeigt ist. Schaltkreise in den Package-Komponenten
42
werden durch elektrische Verbindungselemente
38
mit den RDLs
32/34
elektrisch verbunden und werden durch die elektrischen Verbindungselemente
36
mit den TVs
24
in dem Interposer-Wafer
20
elektrisch verbunden. Die Package-Komponenten
42
können Bauelement-Dies sein, die Logikschaltungen, Speicherschaltungen oder dergleichen umfassen. Dementsprechend werden die Package-Komponenten
42
nachstehend alternativ als Dies
42
bezeichnet. Bei anderen Ausführungsformen der vorliegenden Erfindung weisen die Package-Komponenten
42
Packages mit Dies, die an die jeweiligen Interposer gebondet sind, Package-Substrate und/oder dergleichen auf. An jeden der Interposer
40
können ein, zwei oder mehr Dies
42
gebondet werden.
Wie in
2
gezeigt ist, wird dann eine Unterfüllung
44
in einen Zwischenraum (Spalte) zwischen den Dies
42
und dem Interposer-Wafer
20
eingebracht. Die Unterfüllung
44
kann ein Polymer, ein Harz, ein Epoxid oder dergleichen als ein Grundmaterial und darin enthaltene Füllstoffteilchen aufweisen. Die Füllstoffteilchen können aus Siliziumdioxid, Aluminiumoxid oder dergleichen hergestellt werden und können kugelförmig sein. Dann wird die Unterfüllung
44
in einem Härtungsprozess gehärtet. Der Härtungsprozess kann in Abhängigkeit von der Art der Unterfüllung
44
ein thermischer Härtungsprozess oder ein Ultraviolett(UV)-Härtungsprozess sein.
Nachdem die Unterfüllung
44
aufgebracht worden ist, werden die Bauelement-Dies
42
in einem Verkapselungsmaterial
46
verkapselt. Der entsprechende Schritt ist als ein Schritt
204
in dem Prozessablauf
200
angegeben, der in
26
gezeigt ist. Das Verkapselungsmaterial
46
kann eine Formmasse, eine Formunterfüllung oder dergleichen sein. Die Oberseite des Verkapselungsmaterials
46
ist höher als die Oberseiten der Bauelement-Dies
42
. Bei alternativen Ausführungsformen werden die Unterfüllung
44
und das Verkapselungsmaterial
46
in dem gleichen Prozess zum Beispiel unter Verwendung einer Formunterfüllung aufgebracht.
3
zeigt schematisch einige Einzelheiten des Verkapselungsmaterials
46
. Das Verkapselungsmaterial
46
kann ein Grundmaterial
46A
, das ein Polymer, ein Harz, ein Epoxid oder dergleichen sein kann, und Füllstoffteilchen
46B
in dem Grundmaterial
46A
aufweisen. Die Füllstoffteilchen
46B
können Teilchen einer oder mehrerer dielektrischer Materialien, wie etwa SiO₂, Al₂O₃, Siliziumdioxid, einer dielektrischen Verbindung aus Eisen (Fe), einer dielektrischen Verbindung aus Natrium (Na) oder dergleichen, sein, und sie können kugelförmig sein. Außerdem können die kugelförmigen Füllstoffteilchen
46B
in einigen Beispielen den gleichen Durchmesser oder unterschiedliche Durchmesser haben, wie in
3
gezeigt ist.
Kehren wir wieder zu
2
zurück, in der das Verkapselungsmaterial
46
gehärtet wird und anschließend mit einem Planarisierungsprozess planarisiert wird, der ein CMP-Prozess (CMP: chemisch-mechanische Polierung) oder ein mechanischer Polierungsprozess sein kann. Bei einigen Ausführungsformen der vorliegenden Erfindung liegen nach dem Planarisierungsprozess Oberseiten (die die Oberseiten der Halbleitersubstrate sein können) einiger oder aller Bauelement-Dies
42
frei. Bei einigen Ausführungsformen der vorliegenden Erfindung sind nach dem Planarisierungsprozess die Bauelement-Dies von einer Schicht aus restlichem Verkapselungsmaterial
46
bedeckt.
In der gesamten Beschreibung werden Strukturen, die den Interposer-Wafer
20
, die Dies
42
, die Unterfüllung
44
und das Verkapselungsmaterial
46
umfassen, kollektiv als ein neu konfigurierter Wafer
48
bezeichnet. Der neu konfigurierte Wafer
48
wird auch als ein CoW-Wafer bezeichnet. Bei einigen Ausführungsformen kann vor einem Vereinzelungsprozess eine Die-Befestigungsschicht (DAF)
52
, die eine Haftschicht ist, an die Oberseite des neu konfigurierten Wafers
48
angeklebt werden, und die DAF
52
wird dann zusammen mit dem neu konfigurierten Wafer
48
zersägt.
Nach dem Planarisierungsprozess wird ein Vereinzelungsprozess durchgeführt, um den neu konfigurierten Wafer
48
in einzelne Packages
54
zu zertrennen. Der entsprechende Schritt ist als ein Schritt
206
in dem Prozessablauf
200
angegeben, der in
26
gezeigt ist. Der Vereinzelungsprozess kann entlang Ritzgräben
50
des Interposer-Wafers
20
durchgeführt werden. Eines der resultierenden Packages
54
(das gelegentlich als ein CoW-Die oder ein CoW-Package bezeichnet wird) ist in
3
gezeigt. Die zersägte DAF
52
wird an dem Package
54
befestigt und kann in Kontakt mit dem Verkapselungsmaterial
46
und den Halbleitersubstraten (nicht einzeln dargestellt) der Dies
42
sein.
3
zeigt ein Beispiel für das Package
54
. Durch den Planarisierungsprozess werden einige der Füllstoffteilchen
46B
teilweise poliert, was dazu führt, dass einige Teile (untere Teile in
3
) einiger der Füllstoffteilchen
46B
entfernt werden und obere Teile bestehen bleiben. Die resultierenden Füllstoffteilchen
46B
haben somit Unterseiten, die planar sind, und diese planaren Unterseiten sind koplanar mit einer Unterseite des Grundmaterials
46A
und den Halbleitersubstraten der Bauelement-Dies
42
. Außerdem werden durch den Vereinzelungsprozess einige der Füllstoffteilchen
46B
zersägt, sodass einige Teile (wie etwa linke Teile der Füllstoffteilchen
46B
ganz links in
3
) einiger der Füllstoffteilchen
46B
entfernt werden. Die resultierenden partiellen Füllstoffteilchen
46B
haben daher entweder linke oder rechte Flächen (Seitenwände), die planar sind, und diese planaren Flächen sind koplanar (bündig) mit Seitenwänden des Grundmaterials
46A
.
Die
4
bis
20
zeigen die Herstellung eines Fan-out-Packages mit darin gepackten Packages
54
. In
4
wird ein Träger
60
bereitgestellt, und auf den Träger
60
wird eine Ablöseschicht
62
aufgebracht. Der Träger
60
wird aus einem transparenten Material hergestellt und kann ein Glasträger, ein Keramikträger oder dergleichen sein. Der Träger
60
kann eine runde Draufsichtform und die Größe eines Siliziumwafers haben. Die Ablöseschicht
62
kann aus einem LTHC-Beschichtungsmaterial (LTHC: Licht-Wärme-Umwandlung) hergestellt werden. Die Ablöseschicht
62
kann durch Beschichten auf den Träger
60
aufgebracht werden. Bei einigen Ausführungsformen der vorliegenden Erfindung kann sich das LTHC-Beschichtungsmaterial durch die Wärme des Lichts oder der Bestrahlung (wie etwa mit Laser) zersetzen, sodass sich der Träger
60
von der auf ihm hergestellten Struktur ablösen kann.
Bei einigen Ausführungsformen wird eine Pufferschicht
64
auf der Ablöseschicht
62
hergestellt, wie in
4
gezeigt ist. Die Pufferschicht
64
kann aus einem dielektrischen Material hergestellt werden, das ein Polymer, wie etwa Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen sein kann. Über der Pufferschicht
64
werden Umverteilungsleitungen (RDLs)
66
hergestellt. Der entsprechende Schritt ist als ein Schritt
208
in dem Prozessablauf
200
angegeben, der in
26
gezeigt ist. Die Herstellung der RDLs
66
kann die folgenden Schritte umfassen: Herstellen einer Seed-Schicht (nicht dargestellt) über der Pufferschicht
64
; Herstellen einer strukturierten Maske (nicht dargestellt), wie etwa eines strukturierten Fotoresists, über der Seed-Schicht; und anschließend Durchführen eines Metallplattierungsprozesses, um die RDLs
66
herzustellen. Dann werden die strukturierte Maske und die Teile der Seed-Schicht, die von der strukturierten Maske bedeckt sind, entfernt, sodass die in
4
gezeigten RDLs
66
zurückbleiben. Bei einigen Ausführungsformen der vorliegenden Erfindung umfasst die Seed-Schicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Seed-Schicht kann zum Beispiel durch physikalische Aufdampfung (PVD) hergestellt werden. Die Plattierung kann zum Beispiel durch elektrochemische Plattierung oder stromlose Plattierung erfolgen.
Bleiben wir bei
4
, in der eine dielektrische Schicht
68
auf den RDLs
66
hergestellt wird. Der entsprechende Schritt ist als ein Schritt
210
in dem Prozessablauf
200
angegeben, der in
26
gezeigt ist. Eine Unterseite der dielektrischen Schicht
68
kann in Kontakt mit Oberseiten der RDLs
66
und der Pufferschicht
64
sein. Bei einigen Ausführungsformen der vorliegenden Erfindung wird die dielektrische Schicht
68
aus einem Polymer hergestellt, das ein lichtempfindliches Material, wie etwa PBO, Polyimid oder dergleichen, sein kann. Bei alternativen Ausführungsformen wird die dielektrische Schicht
68
aus einem Nitrid, wie etwa Siliziumnitrid, einem Oxid, wie etwa Siliziumoxid, oder dergleichen hergestellt. Die dielektrische Schicht
68
wird dann strukturiert, um darin Öffnungen
70
zu erzeugen. Dadurch werden einige Padteile der RDLs
66
durch die Öffnungen
70
in der dielektrischen Schicht
68
freigelegt.
In
5
wird eine metallische Seed-Schicht
72
z. B. durch PVD hergestellt. Der entsprechende Schritt ist als ein Schritt
212
in dem Prozessablauf
200
angegeben, der in
26
gezeigt ist. Bei einigen Ausführungsformen der vorliegenden Erfindung umfasst die metallische Seed-Schicht
72
eine Titanschicht und eine Kupferschicht über der Titanschicht. Bei alternativen Ausführungsformen der vorliegenden Erfindung umfasst die metallische Seed-Schicht
72
eine Kupferschicht, die in Kontakt mit der Pufferschicht
64
ist.
Wie außerdem in
5
gezeigt ist, wird eine Plattierungsmaske, wie etwa ein Fotoresist
74
, über der metallischen Seed-Schicht
72
hergestellt. Der entsprechende Schritt ist als ein Schritt
214
in dem Prozessablauf
200
angegeben, der in
26
gezeigt ist. Dann wird ein Belichtungsprozess an dem Fotoresist
74
unter Verwendung einer fotolithografischen Maske (nicht dargestellt) durchgeführt. Durch einen nachfolgenden Entwicklungsprozess des Fotoresists
74
entstehen Öffnungen
76
in dem Fotoresist
74
. Einige Teile der metallischen Seed-Schicht
72
werden durch die Öffnungen
76
freigelegt.
Wie in
6
gezeigt ist, werden dann Metallsäulen
78
durch Plattieren eines metallischen Materials in den Öffnungen
76
hergestellt. Der entsprechende Schritt ist als ein Schritt
216
in dem Prozessablauf
200
angegeben, der in
26
gezeigt ist. Die Metallsäulen
78
werden alternativ als Durchkontaktierungen oder Formdurchkontaktierungen bezeichnet, da sie ein später abgeschiedenes Verkapselungsmaterial (das eine Formmasse sein kann) in dem fertigen Package durchdringen. Das plattierte metallische Material kann Kupfer oder eine Kupferlegierung sein. Die Oberseiten der Metallsäulen
78
sind niedriger als die Oberseite des Fotoresists
74
, sodass die Formen der Metallsäulen
78
von den Öffnungen
76
begrenzt werden. Die Metallsäulen
78
können im Wesentlichen senkrechte und gerade Begrenzungen haben. Alternativ können die Metallsäulen
78
in einer Schnittansicht die Form einer Sanduhr haben, wobei die mittleren Teile der Metallsäulen
78
schmaler als die jeweiligen oberen und unteren Teile sind.
In nachfolgenden Schritten wird das Fotoresist
74
entfernt, und die darunter befindlichen Teile der metallischen Seed-Schicht
72
werden freigelegt. Dann werden die freigelegten Teile in einem Ätzprozess, zum Beispiel in einem anisotropen oder einem isotropen Ätzprozess, entfernt. Die Ränder der metallischen Seed-Schicht
72
können dadurch an die jeweiligen darüber befindlichen Teile der Metallsäulen
78
angrenzen oder im Wesentlichen angrenzen. Die resultierenden Metallsäulen
78
sind in
7
gezeigt. In der gesamten Beschreibung werden die verbliebenen Teile der metallischen Seed-Schicht
72
direkt unter den plattierten Metallsäulen
78
als Teile der Metallsäulen
78
angesehen. Die Draufsichtformen der Metallsäulen
78
können unter anderem runde Formen, Rechtecke, Sechsecke, Achtecke und dergleichen sein. Nach der Herstellung der Metallsäulen
78
ist die Pufferschicht
64
freigelegt.
8
zeigt die Platzierung/Befestigung der CoW-Packages
54
, wobei die DAFs
52
die jeweiligen Packages
54
an die dielektrische Schicht
68
ankleben. Der entsprechende Schritt ist als ein Schritt
218
in dem Prozessablauf
200
angegeben, der in
26
gezeigt ist. Dann werden die Packages
54
und die Metallsäulen
78
in einem Verkapselungsmaterial
80
verkapselt, wie in
9
gezeigt ist. Der entsprechende Schritt ist als ein Schritt
220
in dem Prozessablauf
200
angegeben, der in
26
gezeigt ist. Das Verkapselungsmaterial
80
füllt die Spalte zwischen benachbarten Durchkontaktierungen
78
und die Spalte zwischen den Durchkontaktierungen
78
und den Packages
54
. Das Verkapselungsmaterial
80
kann eine Formmasse, eine Formunterfüllung, ein Epoxid und/oder ein Harz sein. Die Oberseite des Verkapselungsmaterials
80
ist höher als die oberen Enden der Metallsäulen
78
und die Oberseiten der Packages
54
. Die Formmasse kann ein Grundmaterial
80A
(in
9
nicht dargestellt, siehe
25
), das ein Polymer, ein Harz, ein Epoxid oder dergleichen sein kann, und Füllstoffteilchen
80B
(nicht dargestellt) in dem Grundmaterial
80A
aufweisen. Die Füllstoffteilchen
80B
können dielektrische Teilchen aus SiO₂, Al₂O₃, Siliziumdioxid oder dergleichen sein, und sie können kugelförmig sein. Außerdem können die kugelförmigen Füllstoffteilchen
80B
die gleichen oder unterschiedliche Durchmesser haben. Das Grundmaterial
80A
und die Füllstoffteilchen
80B
sind in
25
gezeigt.
In einem anschließenden Schritt, der in
10
gezeigt ist, wird ein Planarisierungsprozess, wie etwa ein CMP-Prozess oder ein mechanischer Schleifprozess, durchgeführt, um das Verkapselungsmaterial
80
und die Substrate
22
in den Interposern
40
zu dünnen. Das Verkapselungsmaterial
80
und die Dies
40
werden poliert. Bei einigen Ausführungsformen der vorliegenden Erfindung wird der Planarisierungsprozess so lange durchgeführt, bis die Metallsäulen
78
und die Durchkontaktierungen
24
in den Interposern
40
freigelegt sind. Außerdem werden Isolationsbeläge
26
(
25
), die die Durchkontaktierungen
24
umschließen, ebenfalls freigelegt. Durch den Planarisierungsprozess sind die oberen Enden der Durchkontaktierungen
24
und der Metallsäulen
78
auf gleicher Höhe (koplanar) mit den Oberseiten des Verkapselungsmaterials
80
. Die Metallsäulen
78
werden nachstehend alternativ als Durchkontaktierungen
78
bezeichnet, da sie das Verkapselungsmaterial
80
durchdringen.
Die
11
bis
13
zeigen die Herstellung einer Umverteilungsstruktur über und verbunden mit den Packages
54
und den Metallsäulen
78
. Der entsprechende Schritt ist als ein Schritt
222
in dem Prozessablauf
200
angegeben, der in
26
gezeigt ist. Die
11
und
12
zeigen die Herstellung einer ersten Schicht von RDLs und der jeweiligen dielektrischen Schicht. In
11
wird eine dielektrische Schicht
82
hergestellt. Bei einigen Ausführungsformen der vorliegenden Erfindung wird die dielektrische Schicht
82
aus einem Polymer, wie etwa PBO, Polyimid oder dergleichen, hergestellt. Das Herstellungsverfahren umfasst ein Aufbringen der dielektrischen Schicht
82
in einer fließfähigen Form und ein anschließendes Härten der dielektrischen Schicht
82
. Bei alternativen Ausführungsformen der vorliegenden Erfindung wird die dielektrische Schicht
82
aus einem anorganischen dielektrischen Material hergestellt, wie etwa Siliziumnitrid, Siliziumoxid oder dergleichen. Das Herstellungsverfahren kann chemische Aufdampfung (CVD), Atomlagenabscheidung (ALD), plasmaunterstützte chemische Aufdampfung (PECVD) oder andere geeignete Abscheidungsverfahren umfassen. Dann werden Öffnungen
84
zum Beispiel mit einem fotolithografischen Prozess erzeugt. Bei einigen Ausführungsformen, bei denen die dielektrische Schicht
82
aus einem lichtempfindlichen Material, wie etwa PBO oder Polyimid, hergestellt wird, umfasst das Erzeugen der Öffnungen
84
einen Belichtungsprozess an der dielektrischen Schicht
82
unter Verwendung einer lithografischen Maske (nicht dargestellt) und ein Entwickeln der belichteten dielektrischen Schicht
82
. Die Durchkontaktierungen
24
und
78
werden durch die Öffnungen
84
freigelegt.
In
12
werden dann RDLs
86
hergestellt. Die RDLs
86
umfassen Durchkontaktierungen
86A
, die in der dielektrischen Schicht
82
hergestellt werden, um die Durchkontaktierungen
24
und
78
zu kontaktieren, und Metallleiterbahnen (Metallleitungen)
86B
über der dielektrischen Schicht
82
. Bei einigen Ausführungsformen der vorliegenden Erfindung werden die RDLs
86
in einem Plattierungsprozess hergestellt, der Folgendes umfasst: Abscheiden einer metallischen Seed-Schicht (nicht dargestellt), Herstellen und Strukturieren eines Fotoresists (nicht dargestellt) über der metallischen Seed-Schicht; und Plattieren eines metallischen Materials, wie etwa Kupfer und/oder Aluminium, über der metallischen Seed-Schicht. Die metallische Seed-Schicht und das plattierte metallische Material können das gleiche Material oder unterschiedliche Materialien umfassen. Das strukturierte Fotoresist wird dann entfernt, und anschließend werden die Teile der metallischen Seed-Schicht geätzt, die zuvor von dem strukturierten Fotoresist bedeckt waren.
25
zeigt eine vergrößerte Darstellung einer der RDLs
86
und der dielektrischen Schicht
82
.
In
13
werden weitere dielektrische Schichten über der dielektrischen Schicht
82
hergestellt, und weitere RDLs werden über und verbunden mit den RDLs
86
hergestellt. Die dielektrischen Schichten umfassen in einigen Beispielen dielektrische Schichten
88
,
92
und
96
. Die RDLs umfassen in einigen Beispielen RDLs
90
und
94
. Die dielektrischen Schichten
88
,
92
und
96
können unter Verwendung eines Materials hergestellt werden, das aus der gleichen oder einer anderen Gruppe von in Frage kommenden Materialien zum Herstellen der dielektrischen Schicht
82
gewählt wird, die PBO, Polyimid, BCB oder andere organische oder anorganische Materialien umfassen können. Das Material und das Herstellungsverfahren für die RDLs
90
und
94
können die Gleichen wie für die Herstellung der RDLs
86
sein, und das Verfahren umfasst Folgendes: Herstellen einer Seed-Schicht; Herstellen einer strukturierten Maske; Plattieren der RDLs
90
und
94
; und anschließend Entfernen der strukturierten Maske und der unerwünschten Teile der Seed-Schicht. In der gesamten Beschreibung werden die Komponenten über der Ablöseschicht
62
kollektiv als ein neu konfigurierter Wafer
100
bezeichnet.
Wie in
25
gezeigt ist, können die RDLs
86
Durchkontaktierungen
86A
in der dielektrischen Schicht
82
und Metallleitungen
86B
über der dielektrischen Schicht
82
umfassen. Die Oberseiten einiger Teile der RDLs
86
, die aus den Öffnungen
84
(
11
) hergestellt werden, können tiefer als die Oberseiten der Metallleitungen
86B
direkt über der dielektrischen Schicht
82
ausgespart werden. RDLs, die über den RDLs
86
hergestellt werden, wie etwa die RDLs
90
und
94
, können ein ähnliches Profil haben.
Dann wird der neu konfigurierte Wafer
100
, der in
13
gezeigt ist, von dem Träger
60
abgelöst. Der entsprechende Schritt ist als ein Schritt
224
in dem Prozessablauf
200
angegeben, der in
26
gezeigt ist. Das Ablösen kann durch Projizieren eines Lichtstrahls (wie etwa eines Laserstrahls) auf die Ablöseschicht
62
erfolgen, sodass durch die von dem Lichtstrahl erzeugte Wärme die Ablöseschicht
62
zersetzt wird und der neu konfigurierte Wafer
100
von dem Träger
60
abgelöst wird. Dann wird der Rest der Ablöseschicht
62
zum Beispiel durch eine Plasmareinigung entfernt. Der resultierende neu konfigurierte Wafer
100
ist in
14
gezeigt.
15
zeigt die Erzeugung von Öffnungen
102
in der Pufferschicht
64
. Bei einigen Ausführungsformen werden die Öffnungen
102
durch Laserbohren mit einem Laserstrahl erzeugt. Der entsprechende Schritt ist als ein Schritt
226
in dem Prozessablauf
200
angegeben, der in
26
gezeigt ist. Die RDLs
66
fungieren als eine Stoppschicht für den Laserstrahl, und einige Teile der RDLs
66
werden durch die Öffnungen
102
freigelegt. Bei einigen Ausführungsformen werden außerdem Öffnungen
103
erzeugt, um einige Teile der RDLs
66
freizulegen. Bei anderen Ausführungsformen werden die Öffnungen
103
nicht erzeugt. Die Öffnungen
103
können zur Wärme-Abführung verwendet werden. Zum Beispiel kann in der fertigen Struktur, wenn das resultierende Package verkappt ist, ein thermisches Grenzflächenmaterial (TIM) in die Öffnungen
103
eingebracht werden, sodass es in Kontakt mit den RDLs
66
ist, und das TIM ist außerdem in Kontakt mit einer Wärmesenke, um Wärme in die Wärmesenke abzuleiten.
16
zeigt das Bonden eines integrierten passiven Bauelements (IPD)
104
an die RDLs
66
. Der entsprechende Schritt ist als ein Schritt
228
in dem Prozessablauf
200
angegeben, der in
26
gezeigt ist. Bei einigen Ausführungsformen umfassen die IPDs
104
Kondensatoren, Induktoren, Widerstände oder Kombinationen davon, die als diskrete Bauelement-Dies hergestellt werden. Das Bonden kann durch Lotbereiche
106
erfolgen. Zwischen den IPDs
104
und den neu konfigurierten Wafer
100
kann eine Unterfüllung
108
eingebracht werden.
17
zeigt die Herstellung von Metallisierungen unter dem Kontakthügel (UBMs)
110
und elektrischen Verbindungselementen
112
gemäß einigen beispielhaften Ausführungsformen. Der entsprechende Schritt ist als ein Schritt
230
in dem Prozessablauf
200
angegeben, der in
26
gezeigt ist. Bei einigen Ausführungsformen der vorliegenden Erfindung werden die UBMs
110
so hergestellt, dass sie in die Öffnungen in der dielektrischen Schicht
96
hinein reichen, um Metallpads in den RDLs
94
zu kontaktieren. Die UBMs
110
können aus Nickel, Kupfer, Titan oder Multischichten davon hergestellt werden. Bei einigen beispielhaften Ausführungsformen weisen die UBMs
110
eine Titanschicht und eine Kupferschicht über der Titanschicht auf.
Dann werden die elektrischen Verbindungselemente
112
hergestellt. Die Herstellung der elektrischen Verbindungselemente
112
kann ein Platzieren von Lotkugeln auf den freiliegenden Teilen der UBMs
110
und ein anschließendes Aufschmelzen der Lotkugeln umfassen. Die resultierenden elektrischen Verbindungselemente
112
sind Lotbereiche. Bei alternativen Ausführungsformen der vorliegenden Erfindung umfasst die Herstellung der elektrischen Verbindungselemente
112
ein Durchführen einer Plattierung zum Herstellen von Lotschichten über den UBMs
110
und ein anschließendes Aufschmelzen der Lotschichten. Die elektrischen Verbindungselemente
112
können auch Nicht-Lot-Metallsäulen oder aber Metallsäulen und Lotkappen über den Nicht-Lot-Metallsäulen umfassen, die ebenfalls durch Plattierung hergestellt werden können.
Dann wird der neu konfigurierte Wafer
100
auf einem Vereinzelungsband (nicht dargestellt) platziert, das an einem Rahmen (nicht dargestellt) befestigt ist. Bei einigen Ausführungsformen der vorliegenden Erfindung sind entweder die elektrischen Verbindungselemente
112
oder die IPDs
104
in Kontakt mit dem Vereinzelungsband. Dann wird der neu konfigurierte Wafer
100
in einem Die-Zersägungsprozess zum Beispiel mit einem Messer vereinzelt. Der entsprechende Schritt ist als ein Schritt
232
in dem Prozessablauf
200
angegeben, der in
26
gezeigt ist. Die Messer zertrennen den neu konfigurierten Wafer
100
entlang Ritzgräben
114
, sodass Packages
116
entstehen.
18
zeigt ein resultierendes Package
116
gemäß einigen Ausführungsformen. Das Package
116
wird auch als ein Chip-auf-Wafer-auf-Substrat-Package oder CoWoS-Package bezeichnet, wobei die RDLs
86
,
90
und
94
und die entsprechenden dielektrischen Schichten
82
,
88
,
92
und
96
gemeinsam als ein Substrat
97
fungieren. Das CoWoS-Package 116 weicht insofern von einem herkömmlichen CoWoS-Package ab, als das Substrat
97
direkt aus den Interposern
40
und dem Verkapselungsmaterial
80
in einem Fan-out-Prozess hergestellt wird, statt (als Package-Substrat mit oder ohne Kern) vorgeformt und an den Interposer gebondet zu werden.
Die
19
bis
24
zeigen Schnittansichten von Zwischenstufen bei der Herstellung eines Packages gemäß alternativen Ausführungsformen der vorliegenden Erfindung. Diese Ausführungsformen sind den Ausführungsformen ähnlich, die in den
1
bis
18
gezeigt sind, mit der Ausnahme, dass keine Durchkontaktierungen auf dem gleichen Niveau wie die Packages
54
hergestellt werden, keine IPDs befestigt werden und RDLs auf nur einer Seite statt auf beiden Seiten der Packages
54
hergestellt werden. Wenn nicht anders angegeben, sind die Materialien und Herstellungsprozesse für die Komponenten bei diesen Ausführungsformen im Wesentlichen die Gleichen wie für die ähnlichen Komponenten, die bei den in den
1
bis
18
gezeigten Ausführungsformen mit ähnlichen Bezugszahlen bezeichnet sind. Die Einzelheiten zu dem Herstellungsprozess und den Materialien für die Komponenten, die in den
19
bis
24
gezeigt sind, sind somit in der Erörterung der in den
1
bis
18
gezeigten Ausführungsformen zu finden.
Die ersten Schritte dieser Ausführungsformen sind im Wesentlichen die Gleichen wie die, die in den
1
bis
3
gezeigt sind, in denen Packages
54
hergestellt werden. In
19
wird dann eine Ablöseschicht
62
auf einen Träger
60
aufgebracht, und auf der Ablöseschicht
62
wird eine Pufferschicht
64
hergestellt. Dann werden die Packages
54
durch DAFs
52
an der Pufferschicht
64
befestigt. Bei einigen Ausführungsformen der vorliegenden Erfindung werden keine Metallsäulen auf der Pufferschicht
64
hergestellt.
In
20
werden die Packages
54
und die DAFs
52
in einem Verkapselungsmaterial
80
verkapselt. Bei einigen Ausführungsformen der vorliegenden Erfindung werden die Packages
54
vollständig verkapselt, wobei die Oberseite des Verkapselungsmaterials
80
höher als die Oberseiten der Packages
54
ist. Das Verkapselungsmaterial
80
wird dann gehärtet, und anschließend wird ein Planarisierungsprozess durchgeführt, um ein Halbleitersubstrat
22
in Interposern
40
zu dünnen. Die resultierende Struktur ist in
21
gezeigt. Nach dem Planarisierungsprozess liegen Durchkontaktierungen
24
(und Isolationsschichten
26
, die in
25
gezeigt sind) frei, wobei die Oberseiten der Durchkontaktierungen
24
koplanar mit der Oberseite des Verkapselungsmaterials
80
sind.
22
zeigt die Herstellung einer Umverteilungsstruktur (Substrat
97
), die zum Beispiel dielektrische Schichten
82
,
88
,
92
und
96
und RDLs
86
,
90
und
94
umfasst. Nach der Herstellung der Umverteilungsstruktur wird der resultierende neu konfigurierte Wafer
100
von dem Träger
60
abgelöst. In anschließenden Prozessen, die in
23
gezeigt sind, werden UBMs
110
und elektrische Verbindungselemente
112
hergestellt. Der neu konfigurierte Wafer
100
wird dann vereinzelt, und das resultierende Package
116
ist in
24
gezeigt.
Bei einigen Ausführungsformen weist das Package
116
die DAF
52
auf, die in dem Verkapselungsmaterial
80
verkapselt ist. Die Pufferschicht
64
kann an der DAF
52
und dem Verkapselungsmaterial
80
befestigt werden. Bei alternativen Ausführungsformen kann der neu konfigurierte Wafer
100
poliert werden, um die Pufferschicht
64
und die DAF
52
zu entfernen.
24
zeigt eine Strichlinie
120
, wobei die Unterseite des Packages
116
auf dem Niveau sein kann, das durch die Strichlinie
120
dargestellt ist, wenn die Pufferschicht
64
und die DAF
52
entfernt werden.
Wie in den
18
und
24
gezeigt ist, können die Packages
116
an andere Packages gebondet werden. Zum Beispiel können die elektrischen Verbindungselemente
112
der Packages
116
in den
18
und
24
an eine andere Package-Komponente, wie etwa eine gedruckte Leiterplatte, einen Rahmen, ein Package oder dergleichen, gebondet werden. Außerdem kann eine Unterfüllung (nicht dargestellt) zwischen das Package
116
und die entsprechende Bondungs-Package-Komponente eingebracht werden, um die elektrischen Verbindungselemente
112
zu schützen. Darüber hinaus können ein TIM und eine Wärmesenke angebracht werden, wobei das TIM zwischen und in Kontakt mit dem Package
116
und der Wärmesenke angeordnet wird. Das TIM kann sich außerdem in Öffnungen
103
von
13
hinein erstrecken.
25
zeigt eine vergrößerte Darstellung eines Teils
124
des Packages
116
, der in
18
gezeigt ist. Ein Isolationsbelag
26
, der eine Durchkontaktierung
24
umschließt, ist ebenfalls dargestellt. Der Isolationsbelag
26
kann aus einem dielektrischen Material hergestellt werden, wie etwa Siliziumoxid, Siliziumnitrid oder dergleichen. Die Oberseiten des Isolationsbelags
26
und der Durchkontaktierung
24
sind koplanar und sind in Kontakt mit der Unterseite einer Durchkontaktierung
86A
in einer RDL
86
. In Abhängigkeit von den relativen Größen der Durchkontaktierung
24
und der Durchkontaktierung
86A
kann die Oberseite des Isolationsbelags
26
außerdem die Unterseite einer dielektrischen Schicht
82
kontaktieren. Darüber hinaus kann die Durchkontaktierung
24
in Kontakt mit einer Seed-Schicht der RDL
86
sein, wobei die Seed-Schicht zum Beispiel Titan aufweisen kann.
25
zeigt, dass in dem Verkapselungsmaterial
80
einige Teile der Füllstoffteilchen
80B
in Kontakt mit der dielektrischen Schicht
82
sind. Da diese Teile der Füllstoffteilchen
80B
in dem in
10
gezeigten Planarisierungsprozess poliert werden, können diese Teile der Füllstoffteilchen
80B
planare Oberseiten haben, die in Kontakt mit der dielektrischen Schicht
82
sind. Im Gegensatz dazu sind die Teile der Füllstoffteilchen
80B
, die in Kontakt mit einer dielektrischen Schicht
68
sind, völlig kugelförmige Teilchen, die nicht poliert werden, und sie können abgerundete Unterseiten haben.
Außerdem hat ein Verkapselungsmaterial
46
in dem Package
54
einen linken Rand, der das Verkapselungsmaterial
80
kontaktiert. Einige Teile der Füllstoffteilchen
46B
befinden sich an einer Grenzfläche zwischen dem Verkapselungsmaterial
46
und dem Verkapselungsmaterial
80
, wobei die Teile der Füllstoffteilchen
46B
bei einigen Ausführungsformen ebene Oberflächen haben, die das Verkapselungsmaterial
80
und die DAF
52
kontaktieren.
Bei den vorstehend erläuterten Ausführungsformen werden einige Prozesse und Strukturelemente gemäß einigen Ausführungsformen der vorliegenden Erfindung erörtert. Es können auch andere Prozesse und Strukturelemente verwendet werden. Zum Beispiel können Prüfstrukturen zum Unterstützen der Verifikationsprüfung der 3D-Packaging- oder 3DIC-Bauelemente verwendet werden. Die Prüfstrukturen können zum Beispiel Prüfpads, die in einer Umverteilungsschicht oder auf einem Substrat hergestellt sind und die Prüfung der 3D-Packaging- oder 3DIC-Bauelemente ermöglichen, die Verwendung von Sonden und/oder Sondenkarten und dergleichen umfassen. Die Verifikationsprüfung kann an Zwischenstrukturen sowie an der Endstruktur durchgeführt werden. Außerdem können die hier beschriebenen Strukturen und Verfahren in Verbindung mit Prüfmethodologien verwendet werden, die eine Zwischenverifikation von erwiesenermaßen guten Dies umfassen, um die Ausbeute zu steigern und die Kosten zu senken.
Die Ausführungsformen der vorliegenden Erfindung können mehrere Vorzüge haben. Einige CoW-Packages (die Interposer aufweisen) sind groß und haben zum Beispiel Größen von mehr als etwa 70 mm × 70 mm. Bei herkömmlichen Packaging-Prozessen können die großen CoW-Packages Lotbereiche und gegebenenfalls RDLs aufweisen, die auf Durchkontaktierungen der Interposer hergestellt sind. Die CoW-Packages werden durch die Lotbereiche an vorgeformte Package-Substrate (die Substrate mit oder ohne Kern sein können) gebondet. Da die CoW-Packages groß sind und es außerdem einen signifikanten Unterschied zwischen dem Wärmeausdehnungskoeffizienten (CTE) des Interposers und dem vorgeformten Package-Substrat gibt, haben die Packages Probleme wie schlechte Lötverbindung, Unterfüllungshohlräume, geringe Planarität und niedrigere Zuverlässigkeit. Bei einigen Ausführungsformen der vorliegenden Erfindung wird ein integrierter Fan-out-Prozess (InFO-Prozess) verwendet, um Substrate direkt aus CoW-Packages herzustellen, und daher werden keine Lotbereiche zum Bonden der CoW-Packages an die Substrate benötigt. Anders ausgedrückt, das Dünnen des Interposer-Wafers wird nach, statt vor, dem Zersägen des Interposer-Wafers durchgeführt. Dadurch wird die Zuverlässigkeit der resultierenden Packages verbessert.
Gemäß einigen Ausführungsformen der vorliegenden Erfindung weist ein Verfahren die folgenden Schritte auf: Bonden eines Vorrichtungs-Dies an einen Interposer, wobei der Interposer eine Durchkontaktierung aufweist, die sich von einer Oberseite eines Halbleitersubstrats des Interposers in eine Zwischenebene zwischen der Oberseite und einer Unterseite des Halbleitersubstrats hinein erstreckt; Durchführen eines ersten Vereinzelungsprozesses zum Zersägen des Interposers und des Vorrichtungs-Dies in ein erstes Package; Platzieren des ersten Packages über einem Träger; Verkapseln des ersten Packages in einem ersten Verkapselungsmaterial; Dünnen des ersten Verkapselungsmaterials und des Halbleitersubstrats des Interposers, bis die Durchkontaktierung freigelegt ist; und Herstellen von Umverteilungsleitungen, wobei eine der Umverteilungsleitungen in Kontakt mit der Durchkontaktierung ist. Bei einer Ausführungsform umfasst das Verfahren weiterhin ein Herstellen einer dielektrischen Schicht so, dass sie das erste Package und das erste Verkapselungsmaterial kontaktiert, wobei sich die Umverteilungsleitungen in die dielektrische Schicht hinein erstrecken und die Durchkontaktierung von einer Isolationsschicht umschlossen wird, wobei die Isolationsschicht in Kontakt mit der dielektrischen Schicht oder der Umverteilungsleitung ist. Bei einer Ausführungsform umfasst das Verfahren nach dem Bonden des Vorrichtungs-Dies an den Interposer weiterhin ein Verkapseln des Vorrichtungs-Dies in einem zweiten Verkapselungsmaterial, wobei in dem ersten Vereinzelungsprozess das zweite Verkapselungsmaterial durchgesägt wird. Bei einer Ausführungsform weist der Interposer keine aktiven Vorrichtungen auf. Bei einer Ausführungsform überdeckt vor dem Dünnen des Halbleitersubstrats des Interposers ein Teil des Halbleitersubstrats die Durchkontaktierung, und bei dem Dünnen wird der Teil des Halbleitersubstrats entfernt. Bei einer Ausführungsform umfasst das Verfahren weiterhin ein Herstellen einer Metallsäule über dem Träger, wobei die Metallsäule in dem ersten Verkapselungsmaterial verkapselt wird und nach dem Dünnen des ersten Verkapselungsmaterials die Metallsäule freiliegt. Bei einer Ausführungsform umfasst das Verfahren weiterhin Folgendes: Herstellen weiterer Umverteilungsleitungen über dem Träger, wobei das erste Package über den weiteren Umverteilungsleitungen platziert wird; und Bonden einer passiven Vorrichtung an die weiteren Umverteilungsleitungen. Bei einer Ausführungsform umfasst das Verfahren weiterhin ein Durchführen eines zweiten Vereinzelungsprozesses zum Herstellen eines zweiten Packages, wobei das erste Package, Teile des ersten Verkapselungsmaterials und Teile der Umverteilungsleitungen in dem zweiten Package angeordnet sind.
Gemäß einigen Ausführungsformen der vorliegenden Erfindung weist ein Verfahren die folgenden Schritte auf: Verkapseln einer Mehrzahl von Interposern in einem Verkapselungsmaterial, wobei die mehreren Interposer durch das Verkapselungsmaterial voneinander getrennt werden und Durchkontaktierungen aufweisen, die sich in Halbleitersubstrate in den mehreren Interposern hinein erstrecken; Polieren der Interposer, um Teile der Halbleitersubstrate zu entfernen, wobei Oberseiten der Durchkontaktierungen freigelegt werden; Herstellen einer ersten dielektrischen Schicht über und in Kontakt mit den Halbleitersubstraten und den Durchkontaktierungen der Mehrzahl von Interposern; Herstellen von Umverteilungsleitungen so, dass sie sich in die erste dielektrische Schicht hinein erstrecken, um die Durchkontaktierungen der Mehrzahl von Interposern zu kontaktieren; und Durchsägen des Verkapselungsmaterials, um die Mehrzahl von Interposern in eine Mehrzahl von Packages zu zertrennen. Bei einer Ausführungsform werden bei dem Durchsägen des Verkapselungsmaterials die Interposer nicht durchgesägt. Bei einer Ausführungsform umfasst das Verfahren weiterhin ein Bonden einer Mehrzahl von Vorrichtungs-Dies, wobei jeder der Mehrzahl von Vorrichtungs-Dies an einen der Mehrzahl von Interposern gebondet, wobei das Verkapselungsmaterial einen ersten Teil auf dem gleichen Niveau wie die Mehrzahl von Interposern und einen zweiten Teil auf dem gleichen Niveau wie die Mehrzahl von Vorrichtungs-Dies aufweist. Bei einer Ausführungsform umfasst das Verfahren weiterhin ein Verkapseln des einen der Mehrzahl von Vorrichtungs-Dies in einem weiteren Verkapselungsmaterial; und ein Durchsägen des weiteren Verkapselungsmaterials vor dem Verkapseln der Mehrzahl von Interposern in einem Verkapselungsmaterial. Bei einer Ausführungsform erstreckt sich die erste dielektrische Schicht über dem Verkapselungsmaterial, wobei eine Unterseite der ersten dielektrischen Schicht eine Oberseite des Verkapselungsmaterials kontaktiert. Bei einer Ausführungsform weisen die Interposer keine aktiven und passiven Vorrichtungen auf.
Bei einigen Ausführungsformen der vorliegenden Erfindung weist eine Integrierter-Schaltkreis-Vorrichtung Folgendes auf: ein Package, das einen Vorrichtungs-Die und einen an den Vorrichtungs-Die gebondeten Interposer mit einem Halbleitersubstrat und einer das Halbleitersubstrat durchdringenden Durchkontaktierung aufweist; ein erstes Verkapselungsmaterial, das das Package verkapselt; eine dielektrische Schicht, die das Halbleitersubstrat und das erste Verkapselungsmaterial kontaktiert; und Umverteilungsleitungen, die sich in die dielektrische Schicht hinein erstrecken, wobei eine Umverteilungsleitung der Umverteilungsleitungen in Kontakt mit der Durchkontaktierung ist. Bei einer Ausführungsform weist der Interposer weiterhin einen Isolationsbelag auf, der die Durchkontaktierung umschließt, wobei der Isolationsbelag die Durchkontaktierung von dem Halbleitersubstrat trennt und der Isolationsbelag in Kontakt mit der Umverteilungsleitung oder der dielektrischen Schicht ist. Bei einer Ausführungsform weist der Interposer keine aktiven Vorrichtungen auf. Bei einer Ausführungsform weist das Package weiterhin ein zweites Verkapselungsmaterial auf, das den Vorrichtungs-Die verkapselt, wobei Seitenwände des zweiten Verkapselungsmaterials bündig mit entsprechenden Seitenwänden des Interposers sind. Bei einer Ausführungsform weist die Integrierter-Schaltkreis-Vorrichtung weiterhin eine Metallsäule, die das erste Verkapselungsmaterial durchdringt; und eine passive Vorrichtung auf einer den Umverteilungsleitungen gegenüberliegenden Seite des ersten Verkapselungsmaterials auf, wobei die passive Vorrichtung mit der Metallsäule elektrisch verbunden ist. Bei einer Ausführungsform weist die Integrierter-Schaltkreis-Vorrichtung weiterhin eine Haftschicht auf, die das Package kontaktiert, wobei die Haftschicht in dem ersten Verkapselungsmaterial verkapselt ist.
Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

Verfahren mit den folgenden Schritten: Bonden eines Vorrichtungs-Dies an einen Interposer, wobei der Interposer eine Durchkontaktierung aufweist, die sich von einer Oberseite eines Halbleitersubstrats des Interposers in eine Zwischenebene zwischen der Oberseite und einer Unterseite des Halbleitersubstrats hinein erstreckt; Durchführen eines ersten Vereinzelungsprozesses zum Zersägen des Interposers und des Vorrichtungs-Dies in ein erstes Package; Platzieren des ersten Packages über einem Träger; Verkapseln des ersten Packages in einem ersten Verkapselungsmaterial; Dünnen des ersten Verkapselungsmaterials und des Halbleitersubstrats des Interposers, bis die Durchkontaktierung freigelegt ist; und Herstellen von Umverteilungsleitungen, wobei eine der Umverteilungsleitungen in Kontakt mit der Durchkontaktierung ist.
Verfahren nach
Anspruch 1
, das weiterhin ein Herstellen einer dielektrischen Schicht so umfasst, dass sie das erste Package und das erste Verkapselungsmaterial kontaktiert, wobei sich die Umverteilungsleitungen in die dielektrische Schicht hinein erstrecken und die Durchkontaktierung von einer Isolationsschicht umschlossen wird, wobei die Isolationsschicht in Kontakt mit der dielektrischen Schicht oder der Umverteilungsleitung ist.
Verfahren nach einem der vorhergehenden Ansprüche, das nach dem Bonden des Vorrichtungs-Dies an den Interposer weiterhin ein Verkapseln des Vorrichtungs-Dies in einem zweiten Verkapselungsmaterial umfasst, wobei in dem ersten Vereinzelungsprozess das zweite Verkapselungsmaterial durchgesägt wird.
Verfahren nach einem der vorhergehenden Ansprüche, wobei der Interposer keine aktiven Vorrichtungen aufweist.
Verfahren nach einem der vorhergehenden Ansprüche, wobei vor dem Dünnen des Halbleitersubstrats des Interposers ein Teil des Halbleitersubstrats die Durchkontaktierung überdeckt und bei dem Dünnen der Teil des Halbleitersubstrats entfernt wird.
Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin ein Herstellen einer Metallsäule über dem Träger umfasst, wobei die Metallsäule in dem ersten Verkapselungsmaterial verkapselt wird und nach dem Dünnen des ersten Verkapselungsmaterials die Metallsäule freiliegt.
Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin Folgendes umfasst: Herstellen weiterer Umverteilungsleitungen über dem Träger, wobei das erste Package über den weiteren Umverteilungsleitungen platziert wird; und Bonden einer passiven Vorrichtung an die weiteren Umverteilungsleitungen.
Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin ein Durchführen eines zweiten Vereinzelungsprozesses zum Herstellen eines zweiten Packages umfasst, wobei das erste Package, Teile des ersten Verkapselungsmaterials und Teile der Umverteilungsleitungen in dem zweiten Package angeordnet sind.
Verfahren mit den folgenden Schritten: Verkapseln einer Mehrzahl von Interposern in einem Verkapselungsmaterial, wobei die mehreren Interposer durch das Verkapselungsmaterial voneinander getrennt werden und Durchkontaktierungen aufweisen, die sich in Halbleitersubstrate in den mehreren Interposern hinein erstrecken; Polieren der Interposer, um Teile der Halbleitersubstrate zu entfernen, wobei Oberseiten der Durchkontaktierungen freigelegt werden; Herstellen einer ersten dielektrischen Schicht über und in Kontakt mit den Halbleitersubstraten und den Durchkontaktierungen der Mehrzahl von Interposern; Herstellen von Umverteilungsleitungen so, dass sie sich in die erste dielektrische Schicht hinein erstrecken, um die Durchkontaktierungen der Mehrzahl von Interposern zu kontaktieren; und Durchsägen des Verkapselungsmaterials, um die Mehrzahl von Interposern in eine Mehrzahl von Packages zu zertrennen.
Verfahren nach
Anspruch 9
, wobei bei dem Durchsägen des Verkapselungsmaterials die Interposer nicht durchgesägt werden.
Verfahren nach
Anspruch 9
oder
10
, das weiterhin ein Bonden einer Mehrzahl von Vorrichtungs-Dies umfasst, wobei jeder der Mehrzahl von Vorrichtungs-Dies an einen der Mehrzahl von Interposern gebondet wird und das Verkapselungsmaterial einen ersten Teil auf dem gleichen Niveau wie die Mehrzahl von Interposern und einen zweiten Teil auf dem gleichen Niveau wie die Mehrzahl von Vorrichtungs-Dies aufweist.
Verfahren nach einem der
Ansprüche 9
bis
11
, das weiterhin Folgendes umfasst: Verkapseln des einen der Mehrzahl von Vorrichtungs-Dies in einem weiteren Verkapselungsmaterial; und Durchsägen des weiteren Verkapselungsmaterials vor dem Verkapseln der Mehrzahl von Interposern in einem Verkapselungsmaterial.
Verfahren nach einem der
Ansprüche 9
bis
12
, wobei sich die erste dielektrische Schicht über dem Verkapselungsmaterial erstreckt, wobei eine Unterseite der ersten dielektrischen Schicht eine Oberseite des Verkapselungsmaterials kontaktiert.
Verfahren nach einem der
Ansprüche 9
bis
13
, wobei die Interposer keine aktiven und passiven Vorrichtungen aufweisen.
Integrierter-Schaltkreis-Vorrichtung mit: einem Package, das Folgendes aufweist: einen Vorrichtungs-Die, und einen Interposer, der an den Vorrichtungs-Die gebondet ist, wobei der Interposer Folgendes aufweist: ein Halbleitersubstrat, und eine Durchkontaktierung, die das Halbleitersubstrat durchdringt; einem ersten Verkapselungsmaterial, das das Package verkapselt; einer dielektrischen Schicht, die das Halbleitersubstrat und das erste Verkapselungsmaterial kontaktiert; und Umverteilungsleitungen, die sich in die dielektrische Schicht hinein erstrecken, wobei eine der Umverteilungsleitungen in Kontakt mit der Durchkontaktierung ist.
Integrierter-Schaltkreis-Vorrichtung nach
Anspruch 15
, wobei der Interposer weiterhin einen Isolationsbelag aufweist, der die Durchkontaktierung umschließt, wobei der Isolationsbelag die Durchkontaktierung von dem Halbleitersubstrat trennt und in Kontakt mit der Umverteilungsleitung oder der dielektrischen Schicht ist.
Integrierter-Schaltkreis-Vorrichtung nach
Anspruch 15
oder
16
, wobei der Interposer keine aktiven Vorrichtungen aufweist.
Integrierter-Schaltkreis-Vorrichtung nach einem der
Ansprüche 15
bis
17
, wobei das Package weiterhin ein zweites Verkapselungsmaterial aufweist, das den Vorrichtungs-Die verkapselt, wobei Seitenwände des zweiten Verkapselungsmaterials bündig mit entsprechenden Seitenwänden des Interposers sind.
Integrierter-Schaltkreis-Vorrichtung nach einem der
Ansprüche 15
bis
18
, die weiterhin Folgendes aufweist: eine Metallsäule, die das erste Verkapselungsmaterial durchdringt; und eine passive Vorrichtung auf einer den Umverteilungsleitungen gegenüberliegenden Seite des ersten Verkapselungsmaterials, wobei die passive Vorrichtung mit der Metallsäule elektrisch verbunden ist.
Integrierter-Schaltkreis-Vorrichtung nach einem der
Ansprüche 15
bis
19
, die weiterhin eine Haftschicht aufweist, die das Package kontaktiert, wobei die Haftschicht in dem ersten Verkapselungsmaterial verkapselt ist.

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