FR2485300A1 - MOS DYNAMIC LOGIC CIRCUIT PROVIDED WITH A LEAKAGE CURRENT COMPENSATION DEVICE - Google Patents

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CIRCUIT LOGIQUE MOS DYNAMIQUE MUNI D'UN DISPOSITIF DE  MOS DYNAMIC LOGIC CIRCUIT WITH A DEVICE FOR

COMPENSATION DE COURANT DE FUITELEAKAGE CURRENT COMPENSATION

La présente invention concerne un circuit logique constitué par un réseau logique connecté entre un certain nombre d'entrées et une sortie, et comportant un certain  The present invention relates to a logic circuit constituted by a logic network connected between a number of inputs and an output, and comprising a certain

nombre de transistors à effet de champ à électrode de com-  number of field effect transistors with

mande isolée et qui, pour l'exécution d'une opération logi- que sur des signaux amenés aux entrées, est piloté par au moins un signal d'horloge, réseau dans lequel une perte de charge indésirable peut se produire à la sortie, pendant l'exécution de l'opération lôgique, à Ja suite de caMeiticn et  isolated circuit which, for carrying out a logic operation on signals fed to the inputs, is driven by at least one clock signal, in which network an undesired loss of pressure can occur at the output, during the execution of the logical operation, as a result of

les courant de fuite passagers, qui en résultent.  the resulting passenger leakage current.

Les circuits logiques MOS dynamiques sont caractéri-  Dynamic MOS logic circuits are characterized by

sés par le fait qu'aucune circulation de courant continu ne  because no direct current flow

se produit dans un tel circuit entre les connexions d'ali-  occurs in such a circuit between the power connections

mentation. Ceci offre l'avantage d'une dissipation de puis-  mentation. This offers the advantage of a dissipation of

sance faible.weak.

Le fonctionnement des circuits de ce type est basé sur un transport de charges synchronisé entre les différents  The operation of circuits of this type is based on a synchronized charge transport between the different

points du circuit et sur le fait que chaque point interve-  circuit points and that each point involved

nant dans le transfert de l'information possède une capacité parasite par laquelle une charge amenée à un tel point y reste maintenue pendant un certain temps pourvu que ce point, après l'arrivée de la charge, soit isolé le mieux possible  in the transfer of information has a parasitic capacitance by which a charge brought to such a point remains there for a certain time provided that this point, after the arrival of the charge, is isolated as well as possible

de son environnement.of his environment.

L'exécution d'une opération logique sur un certain  Performing a logical operation on a certain

nombre de signaux d'entrée s'effectue dans ce type de cir-  number of input signals is made in this type of circuit.

cuit au moyen d'un réseau logique qui comporte des transis-  cooked by means of a logical network which includes

tors MOS et dont la sortie est chargée tout d'abord au moyen d'un transistor de "charge" jusqu'à un premier potentiel -2- correspondant à un "1" logique. La sortie est, par la suite,  MOS twisted and whose output is charged first by means of a transistor "charge" up to a first potential -2- corresponding to a "1" logic. The exit is, afterwards,

déchargée par l'intermédiaire du réseau logique lorsque le.  discharged through the logical network when the.

résultat du traitement fournit un "0" logique, tandis que le premier potentiel ("1" logique) reste conservé lorsque le résultat de l'opération fournit un "1" logique. C'est principalement lors d'opérations logiques un puplus amTbqiée qu'apparalt la difficulté que des trajets de signaux différents dans le réseau sont la cause de temps de retard différents pour les signaux, à la suite de quoi il peut arriver que certains transistors connectés à la sortie soient conducteurs à des moments indésirables; il  The result of the processing provides a logical "0", while the first potential ("1" logic) remains preserved when the result of the operation provides a logical "1". It is mainly during logical operations that a greater difficulty arises that different signal paths in the network cause different delay times for the signals, as a result of which some connected transistors may occur. at the exit are conductive at undesirable moments; he

en résulte que la sortie est malgré tout partiellement dé-  As a result, the output is still partially de-

chargée par l'intermédiaire du réseau logique, bien que le résultat final de l'opération logique devrait être un "1"  loaded via the logical network, although the end result of the logical operation should be a "1"

logique. Cette décharge indésirable de la sortie sera tou-  logic. This unwanted discharge of the output will always be

jours qualifiée ci-après d'effet de courant de fuite.  referred to below as leakage current effect.

Un exemple d'un tel circuit est donné aux pages 175 et 176 du livre "MOS/LSI Design and Application" de "Texas Instruments Electronics series" de Mc. Graw Hill publishing  An example of such a circuit is given on pages 175 and 176 of Mc's book "MOS / LSI Design and Application" of "Texas Instruments Electronics Series". Graw Hill Publishing

Corp. Le circuit qui y est représenté et décrit est un cir-  Corp. The circuit that is represented and described is a cir-

cuit "full adder" réalisé en logique MOS dynamique à deux phases qui, dans certaines circonstances, est affecté par l'effet de courant de fuite. Pour éviter l'effet de courant de fuite, ledit circuit peut, comme indiqué dans le livre précité, être réalisé en logique MOS à quatre phases, à la suite de quoi le traitement dans le "full adder" est exécuté en deux étapes successives par deux réseaux logiques séparés exempts de courant de fuite. L'inconvénient est que l'on a besoin de quatre signaux d'horloge séparés, ce qui rend le  baked "full adder" realized in two-phase dynamic MOS logic which, under certain circumstances, is affected by the leakage current effect. To avoid the effect of leakage current, said circuit can, as indicated in the aforementioned book, be implemented in four-phase MOS logic, after which the processing in the "full adder" is performed in two successive steps by two separate logical networks free of leakage current. The disadvantage is that four separate clock signals are needed, which makes the

circuit intégré notablement plus compliqué.  integrated circuit noticeably more complicated.

L'invention vise à procurer un circuit logique qui, sans augmentation du nombre de signaux d'horloge, puisse  The aim of the invention is to provide a logic circuit which, without increasing the number of clock signals, can

être activé sans risque de perte de charge par effet de cou-  be activated without the risk of loss of pressure due to

rant de fuite.leakage.

-3- L'invention est caractér$see à cet effet en ce que  The invention is characterized for this purpose in that

des moyens sont prévus pour fournir une charge de compen-  means are provided to provide a compensatory

sation à la sortie du réseau logique pendant l'exécution de l'opération logique au moins pendant les périodes durant lesquelles des courants de fuite peuvent apparaître.  at the output of the logical network during the execution of the logical operation at least during periods during which leakage currents may occur.

Cette mesure, conforme à l'invention, offre la pos-  This measurement, according to the invention, offers the pos-

sibilité d'éliminer, à l'aide de moyens très simples, l'in-  the possibility of eliminating, by very simple means, the

fluence perturbatrice de l'effet de courant de fuite pré-  disturbing fluence of the leakage current effect

cité. En particulier, le nombre de signaux d'horloge ne  city. In particular, the number of clock signals

nécessite pas d'être augmenté grâce à quoi le circuit inté-  does not need to be increased thanks to which the integrated circuit

gré peut rester aussi simple que possible.  willingness can remain as simple as possible.

Une forme d'exécution préférée du circuit conforme à  A preferred embodiment of the circuit according to

l'invention est caractérisée en ce que lesdits moyens com-  the invention is characterized in that said means

portent une capacité dont la première électrode est couplée à la sortie et l'autre électrodepeutêtreexcitéeparun signal  carry a capacitance whose first electrode is coupled to the output and the other electrode may be excited by a signal

de commande dérivé du ou des signaux d'horloge.  control derived from the clock signal (s).

Cette forme d'exécution est basée sur le principe que lesdits courants de fuite apparaissent pendant un très court laps de temps, de sorte qu'une charge de compensation n'a pas besoin d'être fournie de manière continue, ce qui  This embodiment is based on the principle that said leakage currents occur for a very short period of time, so that a compensation load does not need to be continuously supplied.

est avantageux pour la consommation de courant du circuit.  is advantageous for the current consumption of the circuit.

Ladite capacité remplit la fonction d'un condensateur auto-élévateur qui fournit au moment souhaité (à savoir le moment o des courants de fuite peuvent apparaître) une  Said capability performs the function of a jack-up capacitor that provides the desired moment (ie the moment when leakage currents can occur).

charge de compensation à la sortie par le fait qu'à ce mo-  compensation charge at the exit by the fact that at this

ment, un saut de tension est appliqué à l'autre électrode.  A voltage jump is applied to the other electrode.

L'utilisation de condensateurs auto-élévateurs est en elle-  The use of jack-up capacitors is in itself

même connue et est décrite, par exemple, par de Man, J.H.  same known and is described, for example, by Man, J.H.

et Collaborateurs: "NMOS Circuits for Digital Filters", IEEE Journal of Solid State Circuits Volume SC-13 no 5, octobre 1978, un condensateur auto-élévateur étant utilisé  and Collaborators: "NMOS Circuits for Digital Filters", IEEE Journal of Solid State Circuits Volume SC-13 No. 5, October 1978, a jack-up capacitor being used

dans ce cas pour compenser la perte de signaux par réparti-  in this case to compensate for the loss of signals by

tion de charges entre les points de part et d'autre d'une porte de passage. Jusqu'à présent, on n'a cependant pas eu  charge between the points on either side of a passage gate. So far, however, we have not had

connaissance du fait qu'il est possible d'effectuer une com-  knowledge of the fact that it is possible to perform a

-4- pensation du courant de fuite au moyen d'un condensateur  -4- Thinking of the leakage current by means of a capacitor

auto-élévateur connecté & la sortie d'un réseau logique.  connected jackup & the output of a logical network.

Il peut, en outre, s'avérer avantageux que ladite capacité soit constituée entièrement ou partiellement par la capacité prévue entre l'électrode de commande et le  It may furthermore be advantageous if said capacity is wholly or partly constituted by the capacity provided between the control electrode and the

canal d'un transistor à effet de champ à électrode de com-  channel of a field-effect transistor with a compression electrode

mande isolée, l'électrode de commande étant couplée à la sortie et au moins une des électrodes principales étant pilotée par un signal de commande dérivé du ou des signaux  insulated circuit, the control electrode being coupled to the output and at least one of the main electrodes being driven by a control signal derived from the one or more signals

d'horloge.clock.

L'invention sera décrite ci-après avec référence aux dessins annexés dans lesquels: la figure la illustre le schéma d'un circuit logique  The invention will be described hereinafter with reference to the accompanying drawings, in which: FIG. 1a illustrates the diagram of a logic circuit

simple, réalisé en grande partie en logique MOS à deux pha-  simple, largely realized in two-phase MOS logic

ses, dans lequel des courants de fuite peuvent apparaître dans certaines circonstances; la figure lb illustre l'allure des signaux d'horloge correspondant au circuit de la figure la; la figure 2a illustre le schéma d'un circuit logique simple dérivé du circuit de la figure 1, mais réalisé en logique MOS à quatre phases en vue d'éviter des courants de fuite; la figure 2b illustre l'allure des signaux d'horloge correspondant au circuit de la figure 2a;  its, in which leakage currents may appear in certain circumstances; FIG. 1b illustrates the shape of the clock signals corresponding to the circuit of FIG. FIG. 2a illustrates the diagram of a simple logic circuit derived from the circuit of FIG. 1, but realized in four-phase MOS logic in order to avoid leakage currents; FIG. 2b illustrates the shape of the clock signals corresponding to the circuit of FIG. 2a;

la figure 3a illustre une forme d'exécution du cir-  FIG. 3a illustrates one embodiment of the circuit

cuit conforme à l'invention, basée sur le circuit logique de la figure la; la figure 3b illustre l'allure des signaux d'horloge correspondant au circuit de la figure 3a; la figure 4 illustre le schéma d'un circuit "full  cooked according to the invention, based on the logic circuit of Figure la; FIG. 3b illustrates the shape of the clock signals corresponding to the circuit of FIG. 3a; FIG. 4 illustrates the diagram of a circuit "full

adder" conforme à l'invention.adder "according to the invention.

- La figure la illustre le schéma d'un circuit logique  FIG. 1a illustrates the diagram of a logic circuit

simple, réalisé en grande partie en logique MOS à deux pha-  simple, largely realized in two-phase MOS logic

ses avec comme fonction de commutation F = A.B.  its with switching function F = A.B.

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Les signaux d'entrée A et B sont amenés respective-  The input signals A and B are respectively fed

ment aux électrodes de commande des transistors Ti et T2; le signal d'horloge 01 est amené à l'électrode de commande du transistor T4 et le signal d'horloge 02 aux électrodes de commande des transistors T6 et T7. La figure lb illustre l'allure des signaux d'horloge  the control electrodes of transistors T1 and T2; the clock signal 01 is fed to the control electrode of the transistor T4 and the clock signal 02 to the control electrodes of the transistors T6 and T7. FIG. 1b illustrates the pace of the clock signals

01 et 02 dans le temps.01 and 02 in time.

Le transistor T2 forme avec le transistor de charge T4 un circuit inverseur dynamique qui, au point P, donne  The transistor T2 forms with the charge transistor T4 a dynamic inverter circuit which, at the point P, gives

l'inverse du signal B qui est amené à l'électrode de com-  the inverse of the B signal which is brought to the

mande du transistor T3.control of transistor T3.

Les transistors T1, T3 et T5 forment un circuit-  Transistors T1, T3 and T5 form a circuit

porte NON ET qui réalise la fonction Y = A.U.  NAND gate that performs the function Y = A.U.

Le résultat de l'opération selon cette fonction est acheminé durant le temps pendant lequel le signal d'horloge  The result of the operation according to this function is routed during the time during which the clock signal

02 est "haut" par l'intermédiaire du transistor T7 à l'en-  02 is "high" through the transistor T7 at the

trée du circuit inverseur statique constitué par les tran-  of the static inverter circuit constituted by the

sistors T8 et T9 qui fournit en dernier lieu la fonction  T8 and T9 sistors which ultimately provides the function

F = A.B.F = A.B.

Durant le temps pendant lequel le signal d'horloge 01 est "haut", les points P et Q sont chargés respectivement  During the time during which the clock signal 01 is "high", the points P and Q are loaded respectively

par l'intermédiaire du transistor T4 et du transistor T5.  via transistor T4 and transistor T5.

Lorsque le signal d'horloge 01 redevient bas, les points P et Q se trouvent donc à un potentiel "haut". Aussitôt que  When the clock signal 01 becomes low again, the points P and Q are therefore at a "high" potential. As soon as

le signal d'horloge 02 devient "haut", une décharge indési-  the clock signal 02 becomes "high", an unwanted discharge

rable peut se produire au point Q en fonction des niveaux logiques des signaux A et B, alors que le potentiel audit point Q doit rester "haut". En supposant, par exemple, que les signaux A et B et les points P et Q sont tous "haut", lorsque le signal d'horloge 02 devient "haut", le point P devra être déchargé par l'intermédiaire des transistors T2  can occur at point Q depending on the logical levels of signals A and B, while the potential at that point Q must remain "high". Assuming, for example, that the signals A and B and the points P and Q are all "high", when the clock signal 02 becomes "high", the point P will have to be discharged via the transistors T2

et T6. Bien que brève, cette décharge n'est pas instantanée.  and T6. Although brief, this discharge is not instantaneous.

Le transistor T3 recevra donc encore pendant ce court laps de temps un potentiel d'électrode de commande élevé, à la suite de quoi le transistor T3 reste conducteur tandis -6- que simultanément les transistors T1 et T6 passent en conduction, ce qui fait que le point Q est déchargé d'une manière plus ou moins complète. Il est clair que ceci a des  Transistor T3 will thus still receive a high control electrode potential for this short period of time, after which transistor T3 remains conductive while simultaneously transistors T1 and T6 go into conduction, so that the Q point is discharged more or less completely. It is clear that this has

conséquences défavorables pour la fiabilité du circuit.  adverse consequences for the reliability of the circuit.

Une solution connue pour le problème signalé est indiquée sur la figure 2a et est basé sur une condition mentionnée aux pages 247 et 248 du livre "Switching and finite automata theory" de Zvi Kohavi (Mc. Graw Hill). Cette condition stipule que pour qu'un circuit synchrone (dans ce  A known solution to the problem reported is shown in Figure 2a and is based on a condition mentioned on pages 247 and 248 of Zvi Kohavi's book "Switching and Finite Automata Theory" (Mc Graw Hill). This condition states that for a synchronous circuit (in this

cas, donc un circuit MOS dynamique) puisse fonctionner cor-  case, therefore a dynamic MOS circuit) can function correctly.

rectement, il est nécessaire que les retards de signaux qui apparaissent dans une partie élémentaire déterminée de ce circuit ne puissent pas être pris en compte comme tels en  it is necessary that the signal delays which appear in a given elementary part of this circuit can not be taken into account as such in

dehors de cette partie.outside this part.

Cette condition sert à garantir que les signaux d'en-  This condition serves to ensure that

trée d'une autre partie du circuit, dont la ou les entrées est ou sont couplées à la ou aux sorties de ladite première partie élémentaire, ne varient pas pendant le temps o cette  another part of the circuit, whose input (s) is or are coupled to the output (s) of the said first elementary part, do not vary during the time

autre partie est occupée à traiter les signaux.  another party is busy processing the signals.

On peut satisfaire à la condition précitée en munis-  The above condition can be satisfied by

sant, comme indiqué à la figure 2a, le circuit inverseur formé des transistors T2 et T4 et le circuit-porte NON ET, formé des transistors T1, T3 et T5, de transistors "sample" séparés T10 et T6 respectivement, qui reçoivent chacun un  as shown in FIG. 2a, the inverter circuit formed of transistors T2 and T4 and the NAND gate circuit, formed of transistors T1, T3 and T5, of separate "sample" transistors T10 and T6 respectively, which each receive a

signal d'horloge 02 t 03 distinct à leur électrode de com-  separate 02 t 03 clock signal at their

mande. L'inversion de B et la fonction NON ET sont alors réalisés successivement. (L'allure des signaux d'horloge est  mande. Inversion of B and the NAND function are then performed successively. (The pace of the clock signals is

indiquée à la figure 2b). Ceci exige donc un transistor sup-  shown in Figure 2b). This requires a transistor

plémentaire, tandis que la logique d'horloge et l'agencement du circuit deviennent plus compliqués. Le circuit fonctionne de la manière suivante: lorsque le signal d'horloge 01 est "haut", le point P est chargé. Lorsqu'ensuite, le signal d'horloge 02 devient "haut", l'inverse du signal d'entrée B parvient sur le point P, et cette information est maintenue sur l'électrode de commande du transistor T3 par le passage -7- sur bas niveau du signal d'horloge 02. Aussitôt que le signal d'horloge 03 devient "haut", la valeur logique de la fonction F = A.B. devient disponible sur le point Q. A l'aide du signal d'horloge 04 qui, dans ce cas, peut être égal au signal d'horloge 03, cette information est trans-  complementary, while clock logic and circuit layout become more complicated. The circuit operates as follows: when the clock signal 01 is "high", the point P is loaded. When then, the clock signal 02 becomes "high", the inverse of the input signal B reaches the point P, and this information is maintained on the control electrode of the transistor T3 by the passage -7- on low level of the clock signal 02. As soon as the clock signal 03 becomes "high", the logic value of the function F = AB becomes available on the point Q. Using the clock signal 04 which in this case, can be equal to the clock signal 03, this information is transmitted

mise par l'intermédiaire du transistor T7 au circuit inver-  switched via transistor T7 to the inverting circuit

seur statique formé des transistors T8 et T9.  static transistor formed of transistors T8 and T9.

La figure 3a illustre une forme d'exécution du cir-  Figure 3a illustrates one embodiment of the cir-

cuit logique conforme à l'invention et la figure 3b les signaux d'horloge correspondants. Le circuit de la figure 3a, qui est essentiellement identique à celui de la figure  logic cooker according to the invention and FIG. 3b the corresponding clock signals. The circuit of FIG. 3a, which is essentially identical to that of FIG.

la, est pourvu d'un condensateur qui est constitué, de pré-  la, is provided with a capacitor which consists of,

férence, par la capacité prévue entre l'électrode de comman-  the expected capacity between the control electrode and the

de et le canal d'un transistor MOS, dans ce cas Tll, con-  of and the channel of a MOS transistor, in this case T11,

necté entre le point Q et la ligne de signal d'horloge 02.  connected between the point Q and the clock signal line 02.

Ce condensateur auto-élévateur fonctionne de la manière suivante: On suppose que lorsque le signal d'horloge 02 devient "haut", une décharge indésirable du point Q se produit à la suite d'un courant de courtcircuit passager passant par les transistors T3, T1 et T6, comme décrit plus haut dans le  This jackup capacitor operates as follows: It is assumed that when the clock signal 02 becomes "high", an unwanted discharge of the Q point occurs as a result of a passing shortcircuit current passing through the transistors T3, T1 and T6, as described above in

présent mémoire. Pendant le flanc montant du signal d'hor-  present memory. During the rising edge of the hor-

loge 02, le point Q est chargé par l'intermédiaire du con-  in box 02, the point Q is loaded via the

densateur auto-élévateur grâce à quoi la décharge du point  self-elevating denser thanks to which the discharge of the point

Q à la suite dudit courant de fuite passager est compensée.  Q following said passenger leakage current is compensated.

Lorsqu'aucun courant de fuite n'apparaît et qu'un "1" se présente sur le point Q à la suite de l'opération logique, le condensateur auto-élévateur de tension assurera également la fourniture d'une charge supplémentaire au point Q, mais ceci n'introduit aucun risque parce que seul le potentiel du point Q est ainsi augmenté sans conséquence  When no leakage current occurs and a "1" occurs at point Q as a result of the logic operation, the voltage boost capacitor will also provide an additional load at point Q , but this introduces no risk because only the potential of point Q is thus increased without consequence

pour l'interprétation du niveau logique audit point Q. Lors-  for the interpretation of the logical level in point Q

que le résultat de l'opération logique fournit un "0" sur le  that the result of the logical operation provides a "0" on the

point Q, la charge supplémentaire fournie par le condensa-  point Q, the additional load provided by the condensa-

teur auto-élévateur est évacuée par l'intermédiaire des -8 - transistors T1, T3 et T6 qui sont alors conducteurs, de  The self-raising unit is evacuated via the transistors T1, T3 and T6, which are then conductive.

sorte que ceci n'a pas non plus de conséquence pour l'in-  so that this does not have any consequence for the in-

terprétation dudit niveau logique. Comme le diagramme de temps des signaux d'horloge de la figure 3b le montre, ces signaux peuvent ici être les inverses l'un de l'autre, ce  interpretation of said logic level. As the time diagram of the clock signals of Figure 3b shows, these signals can here be the inverse of each other, this

qui est avantageux pour la logique d'horloge.  which is advantageous for the clock logic.

- La figure 4 illustre le schéma d'un circuit dit "full adder' à compensation de courants de fuite conforme à l'invention. Dans ce circuit, les transistors T1 et T4, T2 et T6, T3 et T7 constituent respectivement des circuits inverseurs pour les signaux logiques A, D, B.  FIG. 4 illustrates the diagram of a so-called "full adder" circuit with leakage current compensation according to the invention In this circuit, the transistors T1 and T4, T2 and T6, T3 and T7 respectively constitute inverter circuits for logic signals A, D, B.

Les transistors T8 à T15 inclus forment quatre cir-  Transistors T8 to T15 inclusive form four cir-

cuits-portes NON ET dont les sorties sont interconnectées  NON-ETC cookers whose outlets are interconnected

au point 2.in point 2.

Au départ des signaux d'entrée A, B et D et des inverses A, B et D, ils réalisent la fonction logique:  At the start of the input signals A, B and D and inverses A, B and D, they perform the logical function:

S = ABD + ABD + ABD + ABDS = ABD + ABD + ABD + ABD

Le circuit fonctionne de la manière suivante: durant le temps pendant lequel le signal d'horloge 0 est "haut", les points 1, 2, 3 et 4 sont chargés respectivement par  The circuit operates in the following way: during the time during which the clock signal 0 is "high", the points 1, 2, 3 and 4 are respectively loaded by

l'intermédiaire des transistors de charge T4, T5, T6 et T7.  via the load transistors T4, T5, T6 and T7.

Lorsque le signal d'horloge 7 devient "haut", les inverses des signaux d'entrée A, U et D sont fournis par les circuits inverseurs et, simultanément, les circuits-portes NON ET  When the clock signal 7 becomes "high", the inverses of the input signals A, U and D are provided by the inverter circuits and, simultaneously, the NAND gate circuits

fournissent à partir des signaux d'entrée et de leurs inver-  provide from the input signals and their invert-

ses la fonction logique dont le résultat S apparalt au point 2. Le fait que des courants de fuite passagers peuvent ici apparaître dans les circuits-portes NON ET sera décrit dans  the logical function whose result S appears in point 2. The fact that passenger leakage currents can appear here in the NAND gate circuits will be described in

l'exemple suivant.the following example.

On suppose, par exemple, que le signal d'entrée A est "bas", que les signaux d'entrée B et D sont "hauts" et que les points 1, 2, 3 et 4 sont chargés ("hauts"). Lorsque  It is assumed, for example, that the input signal A is "low", that the input signals B and D are "high" and that the points 1, 2, 3 and 4 are loaded ("high"). When

le signal d'horloge e est "haut", un "1" logique devra fina-  the clock signal e is "high", a logic "1" will have to be

lement parvenir sur le point 2.to reach point 2.

-9- Pendant la réalisation de ladite fonction logique, le point 1 restera "haut". Les points 3 et 4 devront être  During the realization of said logic function, point 1 will remain "high". Points 3 and 4 should be

déchargés respectivement par l'intermédiaire des transis-  unloaded respectively via the trans-

tors T2 et T3.T2 and T3 twist.

Ceci prend du temps et il est très probable qu'un des deux points 3 et 4 se décharge plus rapidement que l'autre, à la suite d'une différence de capacité et/ou d'une différence de caractéristiques entre les transistors T2 et T3. Lorsque, par exemple, le point 4 se décharge plus rapidement que le point 3, le transistor T15 pourra passer  This takes time and it is very likely that one of the two points 3 and 4 is discharging faster than the other, as a result of a difference in capacitance and / or a difference in characteristics between the transistors T2 and T3. When, for example, point 4 discharges faster than point 3, transistor T15 may pass

en conduction pendant un très court laps de temps. Le tran-  in conduction for a very short period of time. The tran-

sistor T14 est conducteur parce que, dans ce cas, le signal d'entrée A est "bas" et donc le point 1 est "haut"' Le point  sistor T14 is conductive because, in this case, the input signal A is "low" and so point 1 is "high".

2 pourrait donc se décharger partiellement parce qu'un cou-  2 could be partially discharged because

rant de fuite passager y passe par l'intermédiaire des transistors T14, T15 et T2. Le condensateur auto-élévateur formé par T16 permet cependant que le point 2 reçoive une  Passenger leakage is passed through transistors T14, T15 and T2. The self-elevating capacitor formed by T16, however, allows point 2 to receive a

charge supplémentaire au moment oa ce courant de fuite pas-  additional load at the moment when this leakage current does not

sager peut apparaître, grâce à quoi le niveau logique sur ce point fournit quand même avec certitude un "l"' logiqueo Finalement, le signal sur le point 2 est transmis durant le temps pendant lequel le signal d'horloge 02 est  sager can appear, thanks to which the logical level on this point still provides with certainty a "l" logico Finally, the signal on the point 2 is transmitted during the time during which the clock signal 02 is

"haut"., par l'intermédiaire du transistor T17 à l'étage in-  "high", via transistor T17 on the floor

verseur statique constitué par les transistors T18 et T19  static pourer consisting of transistors T18 and T19

et qui fonctionne comme circuit tampon.  and that works as a buffer circuit.

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REVMNDfICAT.IONS -REVMNDfICAT.IONS -

1. Circuit logique constitué par un réseau logique connecté entre un certain nombre d'entrées (A-.B) et une sortie S, et comportant un certain nombre de transistors à effet de champ à électrode de commande isolée et qui, pour l'exécution d'une opération logique sur des signaux amenés aux entrées, est piloté par au moins un signal d'horloge (01), réseau dans lequel une perte de charge-indésirable  A logic circuit consisting of a logic network connected between a number of inputs (A-B) and an output S, and having a number of field-effect transistors with an isolated control electrode and which, for the performing a logic operation on signals input to the inputs, is driven by at least one clock signal (01), network in which a loss of load-undesirable

peut se produire à la sortie, pendant l'exécution de l'opé-  may occur at the exit, during the execution of the

ration logique, à la suite de durées de commutation finies et les courants de fuite passagers, caractérisé en ce que des moyens (Til) sont prévus pour fournir une charge de  logic, as a result of finite switching times and passenger leakage currents, characterized in that means (Til) are provided to provide a load of

compensation à la sortie du réseau logique pendant l'exé-  compensation at the output of the logical network during the execution

cution de l'opération logique au moins pendant les périodes  logical operation at least during the periods

dans lesquelles des courants de fuite peuvent apparaître.  in which leakage currents can appear.

2. Circuit logique suivant la revendication 1, carac-  2. The logic circuit of claim 1, wherein

térisé en ce que lesdits moyens comportent une capacité dont la première électrode est couplée à la sortie et l'autre  characterized in that said means comprise a capacitor whose first electrode is coupled to the output and the other

électrode peut être excitée par un signal de commande déri-  electrode can be excited by a control signal derived from

vé du ou des signaux d'horloge.the clock signal or signals.

3. Circuit logique suivant la revendication 2, carac-  3. The logic circuit of claim 2, wherein

térisé en ce que ladite capacité est formée entièrement ou partiellement par la capacité prévue entre l'électrode de commande et le canal d'un transistor (Tl) à effet de champ à électrode de commande isolée, l'électrode de commande étant couplée à la sortie et au moins une des électrodes principales étant pilotée par un signal de commande (02)  characterized in that said capacitance is formed wholly or partly by the capacitance provided between the control electrode and the channel of an isolated control electrode field effect transistor (T1), the control electrode being coupled to the output and at least one of the main electrodes being controlled by a control signal (02)

dérivé du ou des signaux d'horloge.  derived from the clock signal (s).