JP2000268593A - Non-volatile semiconductor memory - Google Patents

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、フローティングゲ
ートを有するＭＯＳ型メモリセルを有する不揮発性半導
体メモリに関するものである。特に、センスアンプの回
路構成に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile semiconductor memory having a MOS memory cell having a floating gate. In particular, it relates to a circuit configuration of a sense amplifier.

【０００２】[0002]

【従来の技術】図１４は不揮発性半導体メモリのうち、
従来のフラッシュＥＥＰＲＯＭに関する概略図を示して
いる。図１４に示すように、ＭＯＳ型メモリセルＭ００
０〜Ｍｍｎｋは、フローティングゲートを有し、格子状
に配置されている（以下、メモリセルアレイと呼ぶ）。2. Description of the Related Art FIG. 14 shows a nonvolatile semiconductor memory.
FIG. 1 shows a schematic diagram of a conventional flash EEPROM. As shown in FIG. 14, MOS memory cell M00
0 to Mmnk have floating gates and are arranged in a lattice (hereinafter, referred to as a memory cell array).

【０００３】全ＭＯＳ型メモリセルＭ０００〜Ｍｍｎｋ
のソースは電位Ｖｓに接続され、ドレインはビット線Ｂ
Ｌ００〜ＢＬｎｋとカラムゲートであるＮチャネルトラ
ンジスタＣＧ００〜ＣＧｎｋを介して電流比較型のセン
スアンプ１０〜１ｎに接続されている。ＭＯＳ型メモリ
セルＭ０００〜Ｍｍｎｋのコントロールゲートにつなが
るワード線ＷＬ０〜ＷＬｍはメモリセルアレイの行方向
を選択する行デコーダ４２に接続されている。また、カ
ラムゲートであるＮチャネルトランジスタＣＧ００〜Ｃ
Ｇｎｋのゲートにつながるカラム線ＣＬ０〜ＣＬｋは、
列方向を選択する列デコーダ４１に接続されている。さ
らに、センスアンプ１０〜１ｎは、基準電流生成部２２
で生成された基準電流と同じ値の判定用しきい値電流と
セル電流とを比較することによりセンス動作を行い、そ
の出力信号は出力バッファ５０〜５ｎを介して信号Ｄｏ
ｕｔ１〜Ｄｏｕｔｎとして出力される。なお、チップ全
体は制御部２１で制御される。なお、基準電流生成部２
２からセンスアンプ１０〜１ｎに対する基準電流の伝達
は、例えばカレントミラーを用いて行い、基準電流生成
部２２におけるドレインとベースを共通接続したトラン
ジスタのゲート電圧がセンスアンプ１０〜１ｎにおける
判定用しきい値電流供給用のトランジスタのゲートにバ
イアス電圧として加えられることになる。[0003] All MOS type memory cells M000 to Mmnk
Is connected to the potential Vs, and the drain is
L00 to BLnk and N-channel transistors CG00 to CGnk which are column gates are connected to current comparison type sense amplifiers 10 to 1n. Word lines WL0 to WLm connected to the control gates of the MOS memory cells M000 to Mmnk are connected to a row decoder 42 for selecting a row direction of the memory cell array. Also, N-channel transistors CG00 to CG which are column gates
The column lines CL0 to CLk connected to the gate of Gnk are
It is connected to a column decoder 41 for selecting a column direction. Further, the sense amplifiers 10 to 1n are connected to the reference current generator 22.
A sensing operation is performed by comparing the cell current with the threshold current for determination having the same value as the reference current generated by the reference current, and the output signal is output from the signal Do via the output buffers 50 to 5n.
Output as ut1 to Doutn. The entire chip is controlled by the control unit 21. The reference current generator 2
The reference current is transmitted from the second to the sense amplifiers 10 to 1n using, for example, a current mirror, and the gate voltage of the transistor in the reference current generation unit 22 having the drain and the base connected in common is the determination threshold in the sense amplifiers 10 to 1n. This is applied as a bias voltage to the gate of the transistor for supplying the value current.

【０００４】上記した構成の従来からのフラッシュＥＥ
ＰＲＯＭにおける動作の一例について説明する。A conventional flash EE having the above configuration
An example of the operation in the PROM will be described.

【０００５】データの読み出し（リード）は以下のよう
にして行われる。すなわち、電位Ｖｓが接地され、１本
のカラム線（例えばＣＬ０）が選択され、各センスアン
プ１０〜１ｎにつながるカラムゲートのうちの１個、例
えばＮチャネルトランジスタＣＧ００，ＣＧ１０，ＣＧ
２０〜ＣＧｎ０がオン状態となり、センスアンプ１０〜
１ｎからビット線ＢＬ００，ＢＬ１０，ＢＬ２０〜ＢＬ
ｎ０に１Ｖの電圧が供給される。また、１本のワード
線、例えばＷＬ０が選択されて電源電圧ＶＤＤ（＝３
Ｖ）が印加される。Data reading (reading) is performed as follows. That is, the potential Vs is grounded, one column line (for example, CL0) is selected, and one of the column gates connected to each of the sense amplifiers 10 to 1n, for example, N-channel transistors CG00, CG10, CG
20 to CGn0 are turned on, and the sense amplifiers 10 to 10 are turned on.
1n to bit lines BL00, BL10, BL20-BL
A voltage of 1 V is supplied to n0. Also, one word line, for example, WL0 is selected and the power supply voltage VDD (= 3
V) is applied.

【０００６】そこで、ＭＯＳ型メモリセルＭ０００，Ｍ
０１０〜Ｍ０ｎ０が選択され、基準電流生成部２２で生
成される基準電流と同じ値の判定用しきい値電流と、選
択されたＭＯＳ型メモリセルＭ０００，Ｍ０１０〜Ｍ０
ｎ０のメモリセル電流とがセンスアンプ１０〜１ｎで比
較判定され、判定結果が出力される。例えば、判定用し
きい値電流よりメモリセル電流が多く流れるとプログラ
ムされたセルであり、判定結果が「１」となり、逆に電
流が少ないか、または流れないとイレーズされたセルで
あり、判定結果が「０」となる。Therefore, MOS type memory cells M000, M
010 to M0n0 are selected, and a threshold current for determination having the same value as the reference current generated by the reference current generator 22 and the selected MOS memory cells M000, M010 to M0 are selected.
The sense amplifiers 10 to 1n compare and determine the memory cell current of n0 and output the determination result. For example, a cell programmed when the memory cell current flows more than the threshold current for judgment, the judgment result is “1”, and a cell erased when the current is small or no current flows, The result is “0”.

【０００７】データの消去（イレーズ）は、ＦＮ（Ｆｏ
ｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流によりＭＯ
Ｓ型メモリセルＭ０００〜Ｍｍｎｋのソースからフロー
ティングゲートに電子を注入することにより行う。その
ためには、選択されたワード線（ここでは、全ワード
線）に正の高電圧（約４．５Ｖ）を与え、電位Ｖｓとし
て負の高電圧（約−９Ｖ）を与え、カラムゲートである
ＮチャネルトランジスタＣＧ００〜ＣＧｎｋを全てカッ
トオフし、ビット線ＢＬ００〜ＢＬｎｋ（ＭＯＳ型メモ
リセルのドレイン）をオープンとする。The erasure of data is performed by FN (Fo).
Weller-Nordheim) MO
This is performed by injecting electrons from the sources of the S-type memory cells M000 to Mmnk into the floating gate. To this end, a positive high voltage (about 4.5 V) is applied to the selected word line (here, all word lines), a negative high voltage (about -9 V) is applied as the potential Vs, and the column gate is used. The N-channel transistors CG00 to CGnk are all cut off, and the bit lines BL00 to BLnk (the drains of the MOS memory cells) are opened.

【０００８】データの書き込み（プログラム）は、選択
されプログラムを行いたいＭＯＳ型メモリセルのフロー
ティングゲートに蓄えられた電子を引き抜くことにより
行う。そのためには、リードと同じように、１本のカラ
ム線と１本のワード線を選択し、選択されたワード線に
は負の高電圧（約−９Ｖ）を印加し、プログラムを行い
たいＭＯＳ型メモリセルのドレイン（ビット線）には正
の高電圧（約４．５Ｖ）を印加し、ソースをオープンと
する。The writing (programming) of data is performed by extracting electrons stored in the floating gate of the MOS type memory cell selected and to be programmed. To this end, one column line and one word line are selected in the same manner as the read, and a negative high voltage (approximately -9 V) is applied to the selected word line, and the MOS to be programmed is selected. A positive high voltage (about 4.5 V) is applied to the drain (bit line) of the type memory cell, and the source is opened.

【０００９】ここで、イレーズもしくはプログラムが十
分に行われているか、つまりリード時に誤読み出しをし
ないかどうか、また十分なマージンがあるかどうかを判
定する必要がある。それぞれ、イレーズベリファイ、プ
ログラムベリファイと呼ぶ。イレーズベリファイはワー
ド線電位をリード時の３Ｖよりも高い電位（例えば４
Ｖ）にしてリードを行う。逆に、プログラムベリファイ
はリード時のワード線電位より低い電位（例えば２Ｖ）
にてリードを行う。Here, it is necessary to determine whether erasure or programming is sufficiently performed, that is, whether erroneous reading is performed at the time of reading, and whether there is a sufficient margin. These are called erase verify and program verify, respectively. The erase verify sets the word line potential to a potential higher than 3 V at the time of reading (for example, 4 V).
V) and a read is performed. Conversely, the program verify is a potential lower than the word line potential at the time of reading (for example, 2 V)
Perform the lead with.

【００１０】以上のことにより、各ベリファイ後のＭＯ
Ｓ型メモリセルの電流特性は図９のようになり、リード
を行う場合、例えば選択ワード線の電位がＶＤＤ±１０
％（２．７Ｖ〜３．３Ｖ）ばらついた場合でも誤読み出
しすることはない。From the above, the MO after each verification is
The current characteristics of the S-type memory cell are as shown in FIG. 9. When reading is performed, for example, the potential of the selected word line is set to VDD ± 10.
% (2.7 V to 3.3 V) does not cause erroneous reading.

【００１１】また、以上の動作はＦＮプログラム、ＦＮ
イレーズについての説明であるが、プログラムしたいＭ
ＯＳ型メモリセルのコントロールゲートとドレインを正
の高電圧としＣＨＥ（チャネルホットエレクトロン）に
よりフローティングゲートに電子を注入してプログラム
を行い、ＦＮイレーズを行うものもあり、この場合プロ
グラムセルとイレーズセルの特性は逆転する。The above operations are performed by the FN program, FN
This is an explanation of erase, but I want to program M
There is also an OS type memory cell in which the control gate and the drain are set to a positive high voltage, electrons are injected into the floating gate by CHE (channel hot electron) to perform programming, and FN erase is performed. In this case, characteristics of the program cell and the erase cell are used. Reverses.

【００１２】また、図１５に従来の電流比較型のセンス
アンプ（破線で囲った部分で、符号１Ｘを付している）
の一例の回路図を示す。図１５に示すように、第１のＮ
チャネルトランジスタＮ１のドレインとゲートが短絡さ
れ、ソースが接地されている。第１のＰチャネルトラン
ジスタＰ１のソースには電源電圧ＶＤＤが印加され、ド
レインは第１のＮチャネルトランジスタＮ１のドレイン
に接続されている。第２のＮチャネルトランジスタＮ２
のソースは接地され、ゲートは第１のＮチャネルトラン
ジスタＮ１のゲートと接続されている。第２のＰチャネ
ルトランジスタＰ２のソースには電源電圧ＶＤＤが印加
され、ドレインは第２のＮチャネルトランジスタＮ２の
ドレインと接続されている。FIG. 15 shows a conventional current comparison type sense amplifier (a portion surrounded by a broken line is denoted by 1X).
1 shows a circuit diagram of an example. As shown in FIG.
The drain and gate of the channel transistor N1 are short-circuited, and the source is grounded. The power supply voltage VDD is applied to the source of the first P-channel transistor P1, and the drain is connected to the drain of the first N-channel transistor N1. Second N-channel transistor N2
Is connected to the ground, and the gate is connected to the gate of the first N-channel transistor N1. The power supply voltage VDD is applied to the source of the second P-channel transistor P2, and the drain is connected to the drain of the second N-channel transistor N2.

【００１３】以上のようにして、第１および第２のＰチ
ャネルトランジスタＰ１，Ｐ２および第１および第２の
ＮチャネルトランジスタＮ１，Ｎ２により、第１および
第２のＰチャネルトランジスタＰ１，Ｐ２のゲートを入
力とする差動増幅回路が構成される。As described above, the gates of the first and second P-channel transistors P1 and P2 are formed by the first and second P-channel transistors P1 and P2 and the first and second N-channel transistors N1 and N2. Is configured as a differential amplifier circuit.

【００１４】第３のＰチャネルトランジスタＰ３のソー
スには電源電圧ＶＤＤが印加され、第３のＰチャネルト
ランジスタＰ３のゲートとドレインは短絡され、第１の
ＰチャネルトランジスタＰ１のゲートに接続されてい
る。同様に、第４のＰチャネルトランジスタＰ４のソー
スには電源電圧ＶＤＤが印加され、第４のＰチャネルト
ランジスタＰ４のゲートとドレインは短絡され第２のＰ
チャネルトランジスタＰ２のゲートに接続されている。The power supply voltage VDD is applied to the source of the third P-channel transistor P3, and the gate and drain of the third P-channel transistor P3 are short-circuited and connected to the gate of the first P-channel transistor P1. . Similarly, the power supply voltage VDD is applied to the source of the fourth P-channel transistor P4, the gate and drain of the fourth P-channel transistor P4 are short-circuited, and the second P-channel transistor P4 is short-circuited.
It is connected to the gate of the channel transistor P2.

【００１５】ＭＯＳ型メモリセルＭのソースは接地さ
れ、ゲートはワード線ＷＬに接続され、ドレインはカラ
ムゲートであるＮチャネルトランジスタＣＧと第４のＮ
チャネルトランジスタＮ４を介して第４のＰチャネルト
ランジスタＰ４のドレインと接続されている。カラムゲ
ートであるＮチャネルトランジスタＣＧのゲートはカラ
ム線ＣＬと接続され、インバータＩＮＶはカラムゲート
であるＮチャネルトランジスタＣＧと第４のＮチャネル
トランジスタＮ４との間のノードを入力とし第４のＮチ
ャネルトランジスタＮ４のゲートへ反転信号を出力す
る。The source of the MOS memory cell M is grounded, the gate is connected to the word line WL, and the drain is an N-channel transistor CG as a column gate and a fourth N-channel transistor CG.
The drain is connected to the drain of the fourth P-channel transistor P4 via the channel transistor N4. The gate of the N-channel transistor CG, which is a column gate, is connected to the column line CL. The inverter INV receives a node between the N-channel transistor CG, which is a column gate, and the fourth N-channel transistor N4 as an input and outputs a fourth N-channel transistor. An inverted signal is output to the gate of the transistor N4.

【００１６】ダミーセルＤＭのソースは接地され、ゲー
トには電源電圧ＶＤＤが印加され、ドレインはダミーカ
ラムゲートであるＮチャネルトランジスタＤＣＧと第３
のＮチャネルトランジスタＮ３を介して第３のＰチャネ
ルトランジスタＰ３のドレインと接続されている。ダミ
ーカラムゲートであるＮチャネルトランジスタＤＣＧの
ゲートには電源電圧ＶＤＤが印加され、第３のＮチャネ
ルトランジスタＮ３のゲートは電位Ｖｂｉａｓが印加さ
れている。この第３のＮチャネルトランジスタＮ３は、
基準電流生成部２２におけるドレインおよびゲート共通
接続したトランジスタとともにカレントミラー回路を構
成し、電位Ｖｂｉａｓとしては、基準電流生成部２２に
おける上記のトランジスタのゲート電圧が加えられる。The source of the dummy cell DM is grounded, the power supply voltage VDD is applied to the gate, and the drain is an N-channel transistor DCG which is a dummy column gate and a third
Is connected to the drain of the third P-channel transistor P3 through the N-channel transistor N3. The power supply voltage VDD is applied to the gate of the N-channel transistor DCG, which is a dummy column gate, and the potential Vbias is applied to the gate of the third N-channel transistor N3. This third N-channel transistor N3
A current mirror circuit is formed together with the drain and gate commonly connected transistors in the reference current generator 22, and the gate voltage of the above transistor in the reference current generator 22 is added as the potential Vbias.

【００１７】また、第２のＰチャネルトランジスタＰ２
のドレインに、出力信号Ｄｏｕｔを外部に出力するため
の出力バッファ５が接続されている。The second P-channel transistor P2
Is connected to an output buffer 5 for outputting the output signal Dout to the outside.

【００１８】以上のように構成されたセンスアンプ１Ｘ
は、センス動作を行う場合においては、以下のように動
作する。まず、電位Ｖｂｉａｓを電源電圧ＶＤＤとして
第３のＮチャネルトランジスタＮ３をオン状態とする
と、ダミーセルに電流（判定用しきい値電流）が流れ
る。一方、ＭＯＳ型メモリセルＭは選択されると、ワー
ド線ＷＬおよびカラム線ＣＬともに電源電圧ＶＤＤとな
り、かつ第４のＮチャネルトランジスタＮ４およびイン
バータＩＮＶから構成されるビット線クランプ回路によ
りセル電流Ｉｄｃｅｌｌが流れる。このダミーセル電流
とメモリセル電流Ｉｄｃｅｌｌが第１から第４のＰチャ
ネルトランジスタＰ１〜Ｐ４および第１および第２のＮ
チャネルトランジスタＮ１，Ｎ２で構成される差動増幅
回路で比較判定され、判定結果が出力バッファ５を介し
て出力信号Ｄｏｕｔとして出力される。The sense amplifier 1X configured as described above
Operates as follows when performing the sensing operation. First, when the potential Vbias is set to the power supply voltage VDD to turn on the third N-channel transistor N3, a current (threshold current for determination) flows through the dummy cell. On the other hand, when the MOS memory cell M is selected, the word line WL and the column line CL both have the power supply voltage VDD, and the cell current Idcell is increased by the bit line clamp circuit including the fourth N-channel transistor N4 and the inverter INV. Flows. The dummy cell current and the memory cell current Idcell correspond to the first to fourth P-channel transistors P1 to P4 and the first and second N-channel transistors.
The signals are compared and determined by a differential amplifier circuit composed of channel transistors N1 and N2, and the determination result is output as an output signal Dout via an output buffer 5.

【００１９】[0019]

【発明が解決しようとする課題】以上のような構成の従
来の不揮発性半導体メモリでは、イレーズベリファイ時
またはプログラムベリファイ時に、ワード線に２Ｖや４
Ｖの電圧を供給する必要があり、そのため多くの電源が
必要になり、チップ面積が増大するばかりか、それぞれ
の電源の制御が煩雑になるといった問題がある。In the conventional non-volatile semiconductor memory having the above-described configuration, 2 V or 4 V is applied to the word line at the time of erase verification or program verification.
It is necessary to supply a voltage of V, so that a large number of power supplies are required, which not only increases the chip area but also complicates the control of each power supply.

【００２０】また、基準電流生成部２２により生成され
る基準電流の値が素子のばらつきや電源電圧（ＶＤＤ）
のばらつきなどでばらついた場合、これに対応してセン
スアンプ１０〜１ｎの判定用しきい値電流がばらつくこ
ととなり、プログラム（ＣＨＥプログラム、ＦＮ消去の
場合はイレーズ）時、プログラム（イレーズ）ベリファ
イのレベルがばらつき、フローティングゲートから電子
を引き抜き過ぎて、ＭＯＳ型メモリセルＭ０００〜Ｍｍ
ｎｋのしきい値電圧がマイナスとなる過プログラム（過
イレーズ）状態になる場合がある。この場合、リードを
行うと、非選択ＭＯＳ型メモリセルのワード線に０Ｖを
印加してもメモリセル電流が流れ、誤読み出しが発生す
るといった問題がある。Further, the value of the reference current generated by the reference current generation unit 22 may vary depending on the variation of the element and the power supply voltage (VDD).
, The threshold currents for determination of the sense amplifiers 10 to 1n vary in response to this, and during program (erase in the case of CHE program and FN erase), program (erase) verify The levels fluctuate and electrons are excessively extracted from the floating gate, resulting in MOS memory cells M000 to Mm.
An over-program (over-erase) state in which the nk threshold voltage becomes negative may occur. In this case, when reading is performed, there is a problem that a memory cell current flows even if 0 V is applied to the word line of the non-selection MOS type memory cell, and erroneous reading occurs.

【００２１】また、センスアンプ１０〜１ｎの出力信号
を増幅する出力バッファ５０〜５ｎとしては、駆動能力
を確保するため、サイズの大きなトランジスタが用いら
れているが、全ての出力バッファ５０〜５ｎが同時に動
作するとピーク電流が数ｍＡ〜数十ｍＡに達し、電源ノ
イズを発生させるといった問題がある。As the output buffers 50-5n for amplifying the output signals of the sense amplifiers 10-1n, large transistors are used in order to secure the driving capability, but all the output buffers 50-5n are used. If they are operated at the same time, the peak current reaches several mA to several tens mA, and there is a problem that power supply noise is generated.

【００２２】本発明は、このような問題点を解消するも
ので、電源数を削減しチップ面積を削減すること、およ
びリード、プログラムベリファイ、イレーズベリファイ
を容易に制御可能とし安定動作を可能とすること、およ
び消費電流のピークを減少させ電源ノイズを抑えること
ができる不揮発性半導体メモリを提供することを目的と
する。The present invention solves such a problem, and reduces the number of power supplies to reduce the chip area, and makes it possible to easily control read, program verify, and erase verify, thereby enabling stable operation. It is another object of the present invention to provide a nonvolatile semiconductor memory capable of reducing a peak of current consumption and suppressing power supply noise.

【００２３】[0023]

【課題を解決するための手段】上記課題を解決するため
に、本発明の請求項１記載の不揮発性半導体メモリは、
フローティングゲートを有するＭＯＳ型メモリセルが、
行および列方向に格子状に多数配置されてなるメモリセ
ルアレイと、メモリセルアレイの行方向を選択する行デ
コーダと、メモリセルアレイの列方向を選択する列デコ
ーダと、外部から入力されるモード信号に応じてメモリ
内部を制御するための制御信号を出力する制御部と、基
準電流を生成する基準電流生成部と、行デコーダおよび
列デコーダによって選択されたＭＯＳ型メモリセルのセ
ル電流と基準電流を基にして作成した判定用しきい値電
流とを比較することによりセンス動作を行う少なくとも
１個のセンスアンプと、センスアンプの出力信号を増幅
する出力バッファとを備えている。そして、センスアン
プは制御部からの制御信号に応じて判定用しきい値電流
が可変で、リード／プログラムベリファイ／イレーズベ
リファイの各モードのうち少なくとも１つのモードは他
のモードとは判定用しきい値電流が異なる。In order to solve the above problems, a nonvolatile semiconductor memory according to claim 1 of the present invention comprises:
A MOS memory cell having a floating gate is
A memory cell array arranged in a matrix in a row and column direction, a row decoder for selecting the row direction of the memory cell array, a column decoder for selecting the column direction of the memory cell array, and a mode signal input from the outside. A control unit for outputting a control signal for controlling the inside of the memory, a reference current generation unit for generating a reference current, and a cell current and a reference current of the MOS memory cell selected by the row decoder and the column decoder. At least one sense amplifier that performs a sensing operation by comparing the threshold current for determination prepared as described above and an output buffer that amplifies an output signal of the sense amplifier are provided. The sense amplifier has a variable determination threshold current in response to a control signal from the control unit, and at least one of the read / program verify / erase verify modes is a threshold for determination from the other modes. Value current is different.

【００２４】この構成によれば、ワード線に２Ｖや４Ｖ
の電圧を供給することなくプログラムベリファイやイレ
ーズベリファイをリードと同じセンスアンプで行うこと
が可能となる。つまり、２Ｖや４Ｖの電圧を生成する電
源が不要となり、チップ面積を削減することが可能であ
る。また、様々な電圧をワード線に供給する必要がなく
なったため、電源の制御が簡略化され、リード、プログ
ラムベリファイ、イレーズベリファイを容易に制御可能
とし、不揮発性半導体メモリの安定動作を実現すること
ができる。According to this configuration, 2 V or 4 V is applied to the word line.
Program supply and erase verify can be performed by the same sense amplifier as that for reading without supplying the voltage of V.sub.V. That is, a power supply for generating a voltage of 2 V or 4 V is not required, and the chip area can be reduced. In addition, since there is no need to supply various voltages to the word lines, control of the power supply is simplified, read, program verify, and erase verify can be easily controlled, and stable operation of the nonvolatile semiconductor memory can be realized. it can.

【００２５】本発明の請求項２記載の不揮発性半導体メ
モリは、請求項１記載の不揮発性半導体メモリにおい
て、外部からデータ入力が可能な少なくとも１個のレジ
スタを設け、レジスタのデータをセンスアンプに対する
制御信号とし、センスアンプの判定用しきい値電流の値
を外部から可変としたことを特徴とする。A nonvolatile semiconductor memory according to a second aspect of the present invention is the nonvolatile semiconductor memory according to the first aspect, wherein at least one register to which data can be input from the outside is provided, and data in the register is transmitted to a sense amplifier. The control signal is used, and the value of the determination threshold current of the sense amplifier is externally variable.

【００２６】この構成によれば、素子のばらつき等で判
定用しきい値電流の値がばらついた場合の対策として、
レジスタのデータをセットもしくはリセットすることに
より、スイッチの制御を変更させ、センスアンプの判定
用しきい値電流をより最適なレベルに調整することが可
能となり、不揮発性半導体メモリの安定動作を実現する
ことができる。その他の作用は、請求項１記載の不揮発
性半導体メモリと同様である。According to this configuration, as a countermeasure against the case where the value of the threshold current for determination varies due to the variation of the elements or the like,
By setting or resetting the data in the register, the control of the switch can be changed, and the threshold current for determination of the sense amplifier can be adjusted to a more optimal level, thereby realizing stable operation of the nonvolatile semiconductor memory. be able to. Other operations are the same as those of the nonvolatile semiconductor memory according to the first aspect.

【００２７】本発明の請求項３記載の不揮発性半導体メ
モリは、請求項２記載の不揮発性半導体メモリにおい
て、センスアンプが複数で、複数のセンスアンプの各々
にレジスタを個別に設け、複数のセンスアンプの判定用
しきい値電流の値を外部から各々独立に可変としたこと
を特徴とする。According to a third aspect of the present invention, there is provided the nonvolatile semiconductor memory according to the second aspect, wherein a plurality of sense amplifiers are provided, and a register is individually provided for each of the plurality of sense amplifiers. It is characterized in that the value of the threshold current for determination of the amplifier is independently and independently variable from outside.

【００２８】この構成によれば、素子のばらつき等で判
定用しきい値電流の値がばらついた場合の対策として、
レジスタのデータをセットもしくはリセットすることに
より、スイッチの制御を変更させ、各々のセンスアンプ
の判定用しきい値電流を独立に、より最適なレベルに調
整することが可能となり、不揮発性半導体メモリの安定
動作を実現することができる。その他の作用は、請求項
２記載の不揮発性半導体メモリと同様である。According to this configuration, as a countermeasure against a case where the value of the threshold current for determination varies due to the variation of the elements, etc.
By setting or resetting the data in the register, the control of the switch can be changed, and the threshold current for determination of each sense amplifier can be independently adjusted to a more optimal level. Stable operation can be realized. Other functions are the same as those of the nonvolatile semiconductor memory according to the second aspect.

【００２９】本発明の請求項４記載の不揮発性半導体メ
モリは、請求項２または３記載の不揮発性半導体メモリ
において、基準電流生成手段の基準電流またはセンスア
ンプの判定用しきい値電流の値を検出する電流検出手段
を設け、電流検出手段により検出された基準電流または
判定用しきい値電流の値に誤差が生じたときに、レジス
タをセットもしくはリセットすることにより、センスア
ンプの判定用しきい値電流の値を自動で調整するように
したことを特徴とする。According to a fourth aspect of the present invention, in the nonvolatile semiconductor memory according to the second or third aspect, the value of the reference current of the reference current generating means or the threshold current for determination of the sense amplifier is set. Current detection means for detecting, and when an error occurs in the value of the reference current or the threshold current for determination detected by the current detection means, the register is set or reset to determine the threshold for the sense amplifier. The value of the value current is automatically adjusted.

【００３０】この構成によれば、素子のばらつき等で基
準電流または判定用しきい値電流の値がばらついた場合
の対策として、基準電流または判定用しきい値電流の値
を検出し、基準値を上回るかまたは下回ると、自動でレ
ジスタのデータをセットもしくはリセットすることによ
り、スイッチの制御を変更させ、各々のセンスアンプの
判定用しきい値電流を、より最適なレベルに調整するこ
とが可能となり、不揮発性半導体メモリの安定動作を実
現することができる。その他の作用は請求項２または３
記載の不揮発性半導体メモリと同様である。According to this configuration, as a countermeasure against the case where the value of the reference current or the threshold current for determination varies due to the variation of the elements, the value of the reference current or the threshold current for determination is detected and When the value exceeds or falls below the limit, the switch control can be changed by automatically setting or resetting the register data, and the threshold current for judgment of each sense amplifier can be adjusted to a more optimal level Thus, a stable operation of the nonvolatile semiconductor memory can be realized. Other functions are described in claim 2 or 3.
This is the same as the described nonvolatile semiconductor memory.

【００３１】本発明の請求項５記載の不揮発性半導体メ
モリは、請求項４記載の不揮発性半導体メモリにおい
て、レジスタのデータを外部に出力する出力手段を設
け、センスアンプの判定用しきい値電流の値の調整量を
外部でモニタできるようにしている。According to a fifth aspect of the present invention, there is provided the nonvolatile semiconductor memory according to the fourth aspect, further comprising an output means for outputting the data of the register to the outside, and a threshold current for determination of the sense amplifier. The amount of adjustment of the value can be monitored externally.

【００３２】この構成によれば、外部へレジスタのデー
タを出力する機構を設けたので、容易にばらつき具合や
調整具合を推定できるようになり、センスアンプや基準
電流生成部の製造上のできばえ等を容易に推定すること
が可能となる。その他の作用は、請求項４記載の不揮発
性半導体メモリと同様である。According to this configuration, since a mechanism for outputting the data of the register to the outside is provided, it is possible to easily estimate the degree of variation and the degree of adjustment. Can be easily estimated. Other operations are the same as those of the nonvolatile semiconductor memory according to the fourth aspect.

【００３３】本発明の請求項６記載の不揮発性半導体メ
モリは、請求項１，２，３，４，または５記載の不揮発
性半導体メモリにおいて、プログラムもしくはイレーズ
またはそれらの両方の回数をカウントしてカウント値を
出力するカウンタを設け、カウンタのカウント値をセン
スアンプに対する制御信号とし、センスアンプの判定用
しきい値電流の値をカウンタのカウント値に応じて可変
としている。A nonvolatile semiconductor memory according to a sixth aspect of the present invention is the nonvolatile semiconductor memory according to the first, second, third, fourth or fifth aspect, wherein the number of the program and / or the erase is counted. A counter for outputting a count value is provided, the count value of the counter is used as a control signal for the sense amplifier, and the value of the threshold current for determination of the sense amplifier is made variable according to the count value of the counter.

【００３４】この構成によれば、プログラムやイレーズ
を繰り返すことによるメモリセル特性の変化にも対応し
て安定リードを可能としたことにより、メモリの書き換
え回数を増加させることが可能となる。その他の作用
は、請求項１，２，３，４，または５記載の不揮発性半
導体メモリと同様である。According to this configuration, stable reading can be performed in response to a change in memory cell characteristics due to repetition of programming and erasing, so that the number of times of rewriting of the memory can be increased. Other functions are the same as those of the nonvolatile semiconductor memory according to the first, second, third, fourth or fifth aspect.

【００３５】本発明の請求項７記載の不揮発性半導体メ
モリは、請求項６記載の不揮発性半導体メモリにおい
て、カウンタに外部出力手段を設け、カウンタのカウン
ト値を出力してプログラムもしくはイレーズまたはそれ
らの両方の回数を外部でモニタできるようにしている。According to a seventh aspect of the present invention, there is provided the nonvolatile semiconductor memory according to the sixth aspect, wherein an external output means is provided in the counter, and the count value of the counter is output to output the program or erase or the program or erase thereof. Both times can be monitored externally.

【００３６】この構成によれば、外部へカウンタのカウ
ント値を出力する機構を設けたので、容易にプログラ
ム、イレーズ回数や調整具合を推定できるようになり、
残りのプログラム、イレーズ回数等を容易に推定するこ
とが可能となる。その他の作用は、請求項６記載の不揮
発性半導体メモリと同様である。According to this configuration, since the mechanism for outputting the count value of the counter to the outside is provided, it is possible to easily estimate the program, the number of times of erasing, and the degree of adjustment.
It is possible to easily estimate the remaining programs, the number of erases, and the like. Other functions are the same as those of the nonvolatile semiconductor memory according to the sixth aspect.

【００３７】本発明の請求項８記載の不揮発性半導体メ
モリは、請求項１，２，３，４，５，６または７記載の
不揮発性半導体メモリにおいて、センスアンプが複数
で、複数のセンスアンプのうちの一部と複数のセンスア
ンプのうちの一部の出力信号を増幅する出力バッファと
の間に、信号を遅延させる遅延素子を設けている。The nonvolatile semiconductor memory according to the eighth aspect of the present invention is the nonvolatile semiconductor memory according to the first, second, third, fourth, fifth, sixth or seventh aspect, wherein a plurality of sense amplifiers are provided and a plurality of sense amplifiers are provided. A delay element for delaying a signal is provided between a part of the plurality of sense amplifiers and an output buffer for amplifying a part of the output signals of the plurality of sense amplifiers.

【００３８】この構成によれば、遅延素子を設けて出力
バッファの動作タイミングをずらせることにより、出力
バッファで消費する電流のピークを抑えることができ、
電源ノイズを抑制することが可能となる。その他の作用
は、請求項１，２，３，４，５，６または７記載の不揮
発性半導体メモリと同様である。According to this structure, the peak of the current consumed by the output buffer can be suppressed by providing the delay element to shift the operation timing of the output buffer.
Power supply noise can be suppressed. Other operations are the same as those of the nonvolatile semiconductor memory according to the first, second, third, fourth, fifth, sixth, or seventh aspect.

【００３９】[0039]

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。Embodiments of the present invention will be described below with reference to the drawings.

【００４０】（第１の実施の形態）図１は本発明の第１
の実施の形態によるセンスアンプ周りの構成を示す回路
図である。図１において、図１４と同一符号は同一また
は相当部分を示す。この実施の形態では、第３のＰチャ
ネルトランジスタＰ３のドレインにスイッチＳ０〜Ｓ３
が並列に接続され、それぞれのスイッチＳ０〜Ｓ３を介
して第６のＮチャネルトランジスタＮ６と第７のＮチャ
ネルトランジスタＮ７と第８のＮチャネルトランジスタ
Ｎ８と第９のＮチャネルトランジスタＮ９のドレインが
接続されて、それぞれのソースは接地されている。スイ
ッチＳ０〜Ｓ３は制御部２１からの制御信号によって制
御される。なお、図１において、破線で囲んだ部分がセ
ンスアンプであり、図１４のセンスアンプ１０〜１ｎを
代表して符号１を付している。(First Embodiment) FIG. 1 shows a first embodiment of the present invention.
FIG. 4 is a circuit diagram showing a configuration around a sense amplifier according to the embodiment. 1, the same reference numerals as those in FIG. 14 denote the same or corresponding parts. In this embodiment, the switches S0 to S3 are connected to the drain of the third P-channel transistor P3.
Are connected in parallel, and the drains of the sixth N-channel transistor N6, the seventh N-channel transistor N7, the eighth N-channel transistor N8, and the ninth N-channel transistor N9 are connected via the respective switches S0 to S3. And each source is grounded. Switches S0 to S3 are controlled by a control signal from control unit 21. In FIG. 1, a portion surrounded by a broken line is a sense amplifier, which is denoted by reference numeral 1 as a representative of the sense amplifiers 10 to 1n in FIG.

【００４１】一方、電源電圧ＶＤＤから基準電流Ｉｒｅ
ｆを生成する電流源２３と第５のＮチャネルトランジス
タＮ５のドレインおよびゲートとが接続され、第５のＮ
チャネルトランジスタＮ５のソースは接地されている。
また、第５のＮチャネルトランジスタＮ５と第６から第
９までのＮチャネルトランジスタＮ６〜Ｎ９はゲートが
共通なカレントミラー接続となっている。なお、不揮発
性半導体メモリとしての構成は図１４に示したものと同
等である。On the other hand, from the power supply voltage VDD, the reference current Ire
f is connected to the drain and the gate of the fifth N-channel transistor N5, and the fifth N
The source of the channel transistor N5 is grounded.
The fifth N-channel transistor N5 and the sixth to ninth N-channel transistors N6 to N9 have a current mirror connection with a common gate. The configuration of the nonvolatile semiconductor memory is the same as that shown in FIG.

【００４２】以上のように構成された不揮発性半導体メ
モリの動作について、特にＦＮプログラム、ＦＮイレー
ズのメモリについて説明する。リード時は、制御部２１
は現在リード動作をするリードモードにあることを示す
ＲＥＡＤ信号を入力とし、スイッチＳ０およびＳ１をオ
ンにするように制御する。この時、電流源２３と第５の
ＮチャネルトランジスタＮ５からなる基準電流生成部２
２は基準電流Ｉｒｅｆ（３μＡ）を生成し、第６から第
９までのＮチャネルトランジスタＮ６〜Ｎ９に伝達す
る。また、スイッチＳ０，Ｓ１はオン状態にあるので、
第３のＰチャネルトランジスタＰ３には、基準電流Ｉｒ
ｅｆの２倍の６μＡの電流が流れ、この電流は差動増幅
回路の基準入力、つまりセンスアンプ１の判定用しきい
値電流となる。The operation of the non-volatile semiconductor memory configured as described above, particularly, an FN program and FN erase memory will be described. At the time of reading, the control unit 21
Receives a READ signal indicating that the current mode is the read mode for performing a read operation, and controls the switches S0 and S1 to be turned on. At this time, the reference current generator 2 including the current source 23 and the fifth N-channel transistor N5
2 generates a reference current Iref (3 μA) and transmits it to the sixth to ninth N-channel transistors N6 to N9. Since the switches S0 and S1 are on,
The third P-channel transistor P3 has a reference current Ir
A current of 6 μA, twice as large as ef, flows and serves as a reference input of the differential amplifier circuit, that is, a determination threshold current of the sense amplifier 1.

【００４３】一方、ＭＯＳ型メモリセルではワード線Ｗ
Ｌおよびカラム線ＣＬが選択され、電源電圧ＶＤＤ＝３
Ｖが印加され、セル電流Ｉｄｃｅｌｌが流れる。ここ
で、セル電流Ｉｄｃｅｌｌが６μＡ以上流れると、イン
バータ５を介して「１」を出力する。逆に、６μＡ以下
の場合は「０」を出力する。On the other hand, in a MOS memory cell, the word line W
L and the column line CL are selected, and the power supply voltage VDD = 3
V is applied, and a cell current Idcell flows. Here, when the cell current Idcell flows by 6 μA or more, “1” is output via the inverter 5. Conversely, if the current is 6 μA or less, “0” is output.

【００４４】プログラムベリファイ時は、制御部２１は
現在プログラムベリファイ動作をするプログラムベリフ
ァイモードにあることを示すＰ．Ｖ．信号を入力とし、
スイッチＳ０〜Ｓ３をオンにするように制御する。この
時、電流源２３と第５のＮチャネルトランジスタＮ５か
らなる基準電流生成部２２は、基準電流Ｉｒｅｆ（３μ
Ａ）を生成し、第６から第９までのＮチャネルトランジ
スタＮ６〜Ｎ９に伝達する。また、Ｓ０〜Ｓ３はオン状
態にあるので、ＰチャネルトランジスタＰ３には、基準
電流Ｉｒｅｆの４倍の１２μＡの電流が流れ、この電流
は差動増幅回路の基準入力、つまりセンスアンプ１の判
定用しきい値電流となる。At the time of program verification, the control unit 21 sets P.O.D. to indicate that the current mode is the program verify mode for performing the program verify operation. V. With the signal as input,
Control is performed to turn on the switches S0 to S3. At this time, the reference current generator 22 including the current source 23 and the fifth N-channel transistor N5 outputs the reference current Iref (3 μm).
A) is generated and transmitted to the sixth to ninth N-channel transistors N6 to N9. Since S0 to S3 are in the ON state, a current of 12 μA, which is four times the reference current Iref, flows through the P-channel transistor P3, and this current is used as a reference input of the differential amplifier circuit, that is, for the determination of the sense amplifier 1. It becomes the threshold current.

【００４５】一方、ＭＯＳ型メモリセルでは、ワード線
ＷＬおよびカラム線ＣＬが選択され、電源電圧ＶＤＤ＝
３Ｖが印加され、セル電流Ｉｄｃｅｌｌが流れる。ここ
で、セル電流Ｉｄｃｅｌｌが１２μＡ以上流れると、イ
ンバータ５を介して「１」を出力しプログラム完了と
し、逆に１２μＡ以下の場合は「０」を出力しプログラ
ム不十分でさらにプログラムを行うことになる。On the other hand, in the MOS memory cell, the word line WL and the column line CL are selected, and the power supply voltage VDD =
3 V is applied, and a cell current Idcell flows. Here, when the cell current Idcell flows 12 μA or more, “1” is output via the inverter 5 to complete the program, and when the cell current Idcell is 12 μA or less, “0” is output and the program is insufficient and the program is further performed. Become.

【００４６】イレーズベリファイ時は、制御部２１は現
在イレーズベリファイ動作をするイレーズベリファイモ
ードにあることを示すＥ．Ｖ．信号を入力とし、スイッ
チＳ０をオンにするように制御する。この時、電流源２
３と第５のＮチャネルトランジスタＮ５からなる基準電
流生成部２２は、基準電流Ｉｒｅｆ（３μＡ）を生成
し、第６から第９までのＮチャネルトランジスタＮ６〜
Ｎ９に伝達する。また、スイッチＳ０はオン状態にある
ので、ＰチャネルトランジスタＰ３には、基準電流Ｉｒ
ｅｆの１倍の３μＡの電流が流れ、この電流は差動増幅
回路の基準入力、つまりセンスアンプ１の判定用しきい
値電流となる。At the time of the erase verify, the control section 21 indicates that the current state is the erase verify mode for performing the erase verify operation. V. A signal is input, and control is performed to turn on the switch S0. At this time, the current source 2
The reference current generator 22 including the third and fifth N-channel transistors N5 generates a reference current Iref (3 μA), and outputs the sixth to ninth N-channel transistors N6 to N6.
Transmit to N9. Since the switch S0 is in the ON state, the reference current Ir is supplied to the P-channel transistor P3.
A current of 3 μA, which is one time ef, flows, and this current becomes a reference input of the differential amplifier circuit, that is, a threshold current for determination of the sense amplifier 1.

【００４７】一方、ＭＯＳ型メモリセルではワード線Ｗ
Ｌおよびカラム線ＣＬが選択され、電源電圧ＶＤＤ＝３
Ｖが印加され、セル電流Ｉｄｃｅｌｌが流れる。ここ
で、セル電流Ｉｄｃｅｌｌが３μＡ以下の場合、インバ
ータ５を介して「０」を出力しイレーズ完了とし、逆に
３μＡ以上の場合は「１」を出力しプログラム不十分で
さらにイレーズを行うことになる。On the other hand, in a MOS memory cell, the word line W
L and the column line CL are selected, and the power supply voltage VDD = 3
V is applied, and a cell current Idcell flows. Here, when the cell current Idcell is 3 μA or less, “0” is output via the inverter 5 to complete the erasure, and when the cell current Idcell is 3 μA or more, “1” is output and the erasure is further performed due to insufficient programming. Become.

【００４８】図１０にプログラムまたはイレーズ後のＭ
ＯＳ型メモリセルの電流特性を示す。図１０でわかるよ
うにワード線電位が３Ｖ±１０％でリードを行った場
合、プログラムセルは２．７Ｖで約８μＡ流れ十分
「１」を出力することができ、イレーズセルは３．３Ｖ
で約５μＡなので十分「０」を出力できる。つまりマー
ジンも含めて誤読み出しを起こさない程度に分離されて
いることがわかる。FIG. 10 shows M after program or erase.
4 shows current characteristics of an OS type memory cell. As can be seen from FIG. 10, when reading is performed at a word line potential of 3 V ± 10%, the program cell flows at about 8 μA at 2.7 V and can sufficiently output “1”, and the erase cell outputs 3.3 V.
Is about 5 μA, so that “0” can be sufficiently output. That is, it can be seen that they are separated to the extent that erroneous reading does not occur, including the margin.

【００４９】以上のように、この第１の実施の形態によ
る不揮発性半導体メモリでは、ワード線に２Ｖや４Ｖを
供給することなくプログラムベリファイやイレーズベリ
ファイをリードと同じセンスアンプ１で行うことが可能
となる。つまり、２Ｖや４Ｖを生成する電源が不要とな
り、チップ面積を削減することが可能である。また、様
々な電圧をワード線に供給する必要がなくなったため、
電源の制御が簡略化され、リード、プログラムベリファ
イ、イレーズベリファイを容易に制御可能とし、不揮発
性半導体メモリの安定動作を実現することができる。As described above, in the nonvolatile semiconductor memory according to the first embodiment, the program verify and the erase verify can be performed by the same sense amplifier 1 as the read without supplying 2 V or 4 V to the word line. Becomes That is, a power supply for generating 2 V or 4 V is not required, and the chip area can be reduced. Also, since it is no longer necessary to supply various voltages to the word lines,
Power supply control is simplified, read, program verify, and erase verify can be easily controlled, and stable operation of the nonvolatile semiconductor memory can be realized.

【００５０】なお、この第１の実施の形態ではＦＮプロ
グラム、ＦＮイレーズについて述べたが、ＣＨＥプログ
ラム、ＦＮイレーズのメモリに対しても特性が逆になる
だけで基本的な動作はかわらず実現可能である。また、
スイッチを含むカレントミラーの数を４つとし、リード
時２つ、プログラムベリファイ時４つ、イレーズベリフ
ァイ時１個のスイッチをオンしたが、カレントミラー数
もそれぞれオンするスイッチの個数もＭＯＳ型メモリセ
ルの特性に合わせて様々な組み合わせが存在することは
言うまでもない。さらに、リード、プログラムベリファ
イ、イレーズベリファイ全てを同一センスアンプで判定
したが、少なくとも２つの動作モードで使用すれば同様
の効果が得られる。Although the first embodiment has described the FN program and the FN erase, the basic operation can be realized without changing the characteristics of the CHE program and the FN erase memory, only the characteristics are reversed. It is. Also,
The number of current mirrors including switches is four, and two switches are turned on at the time of read, four at the time of program verify, and one switch at the time of erase verify. It goes without saying that there are various combinations according to the characteristics of. Further, the read, program verify, and erase verify are all determined by the same sense amplifier. However, similar effects can be obtained by using at least two operation modes.

【００５１】（第２の実施の形態）図２は本発明の第２
の実施の形態によるセンスアンプ周りの構成を示す回路
図である。図２において、図１と同一符号は同一または
相当部分を示す。この実施の形態では、外部からデータ
ＲＥＧｉｎが入力可能なレジスタ６が設けられ、このレ
ジスタ６内のデータを制御部２１は取り込み、レジスタ
６内のデータも含めスイッチＳ０〜Ｓ３を制御する。な
お、不揮発性半導体メモリとしての構成は図１４に示し
たものと同等である。(Second Embodiment) FIG. 2 shows a second embodiment of the present invention.
FIG. 4 is a circuit diagram showing a configuration around a sense amplifier according to the embodiment. 2, the same reference numerals as those in FIG. 1 indicate the same or corresponding parts. In this embodiment, a register 6 to which data REGin can be input from the outside is provided, and the control unit 21 takes in the data in the register 6 and controls the switches S0 to S3 including the data in the register 6. The configuration of the nonvolatile semiconductor memory is the same as that shown in FIG.

【００５２】以上のように構成された不揮発性半導体メ
モリの動作について、特にＦＮプログラム、ＦＮイレー
ズのメモリについて説明する。第１の実施の形態では、
リード、プログラムベリファイ、イレーズベリファイの
３モードについて説明したが、この実施の形態ではプロ
グラムベリファイについては割愛する。The operation of the non-volatile semiconductor memory configured as described above, particularly, an FN program and FN erase memory will be described. In the first embodiment,
Although the three modes of read, program verify, and erase verify have been described, in this embodiment, the program verify is omitted.

【００５３】第１の実施の形態でも示した通り、リード
時には、制御部２１はＲＥＡＤ信号を入力としスイッチ
Ｓ０およびＳ１をオンさせ、基準電流Ｉｒｅｆの２倍の
電流をセンスアンプ１の判定用しきい値電流として判定
を行う。また、イレーズベリファイ時には、制御部２１
はＥ．Ｖ．信号を入力としスイッチＳ０をオンさせ、基
準電流Ｉｒｅｆの１倍の電流をセンスアンプ１の判定用
しきい値電流として判定を行う。As described in the first embodiment, at the time of reading, the control section 21 receives the READ signal as input, turns on the switches S0 and S1, and uses the current twice the reference current Iref for the determination of the sense amplifier 1. The determination is made as a threshold current. At the time of erase verification, the control unit 21
Is E. V. The signal is input, the switch S0 is turned on, and the current that is one time the reference current Iref is determined as the determination threshold current of the sense amplifier 1.

【００５４】以上のように動作する不揮発性半導体メモ
リにおいて、外部からデータが入力可能なレジスタ６の
データが「０」の場合にはデフォルトの設定そのまま
に、また「１」がセットされた場合には、リード時はス
イッチＳ０〜Ｓ３をオンさせ、基準電流Ｉｒｅｆの４倍
の電流をセンスアンプ１の判定用しきい値電流に、イレ
ーズベリファイ時はスイッチＳ０およびＳ１をオンさ
せ、基準電流Ｉｒｅｆの２倍の電流をセンスアンプ１の
判定用しきい値電流にするように制御部２１は動作す
る。In the nonvolatile semiconductor memory operating as described above, when the data of the register 6 to which data can be inputted from the outside is "0", the default setting is left as it is, and when "1" is set, Turns on the switches S0 to S3 at the time of reading, sets the current four times the reference current Iref to the determination threshold current of the sense amplifier 1, turns on the switches S0 and S1 at the time of erase verify, and turns on the switches S0 and S1. The control unit 21 operates so that the doubled current is used as the determination threshold current of the sense amplifier 1.

【００５５】ここで、製造上のばらつきによる素子のば
らつきや、電源電圧の変動などで、基準電流源２３の基
準電流Ｉｒｅｆが変動し、例えば基準電流Ｉｒｅｆが３
μＡから１μＡに変動した場合、リード時の判定用しき
い値電流は２μＡ、イレーズベリファイの判定用しきい
値電流は１μＡという非常に小さな値となる。しかし、
メモリセル電流が流れない「０」データを読み出す時、
１μＡという電流は電源ノイズなどで流れる可能性があ
り、瞬時ではあるがセンスアンプ１が誤判定することも
あり、安定的な判定を行うことが難しくなる。その場合
にレジスタ６に外部から「１」をセットし、制御部２１
を介してスイッチＳ０〜Ｓ３のオンオフの制御を変更す
る。つまり、リード時はスイッチＳ０〜Ｓ３をオンさせ
ることで、判定用しきい値電流は４μＡに、またイレー
ズベリファイの判定用しきい値電流は２μＡと変更さ
れ、センスアンプ１がより安定動作できるレベルに調整
されることになる。Here, the reference current Iref of the reference current source 23 fluctuates due to variations in elements due to manufacturing variations, fluctuations in the power supply voltage, and the like.
When the current fluctuates from μA to 1 μA, the threshold current for determination at the time of reading is 2 μA, and the threshold current for determination of erase verify is a very small value of 1 μA. But,
When reading "0" data where the memory cell current does not flow,
A current of 1 μA may flow due to power supply noise or the like, and the sense amplifier 1 may make an erroneous determination, although instantaneously, making it difficult to perform a stable determination. In that case, “1” is set to the register 6 from the outside, and the control unit 21
To change the on / off control of the switches S0 to S3. That is, by turning on the switches S0 to S3 at the time of reading, the threshold current for determination is changed to 4 μA, and the threshold current for determination of erase verify is changed to 2 μA, which is a level at which the sense amplifier 1 can operate more stably. Will be adjusted.

【００５６】以上のように、この第２の実施の形態によ
る不揮発性半導体メモリでは、ワード線に２Ｖや４Ｖを
供給することなくプログラムベリファイやイレーズベリ
ファイをリードと同じセンスアンプ１で行うことが可能
となる。つまり、２Ｖや４Ｖを生成する電源が不要とな
り、チップ面積を削減することが可能である。また、様
々な電圧をワード線に供給する必要がなくなったため、
電源の制御が簡略化され、リード、プログラムベリファ
イ、イレーズベリファイを容易に制御可能とし、不揮発
性半導体メモリの安定動作を実現することができる。ま
た、素子のばらつき等で基準電流Ｉｒｅｆがばらついた
場合の対策として、レジスタ６のデータをセットもしく
はリセットすることにより、スイッチＳ０〜Ｓ３の制御
を変更させ、センスアンプ１の判定用しきい値電流をよ
り最適なレベルに調整することが可能となり、不揮発性
半導体メモリの安定動作を実現することができる。As described above, in the nonvolatile semiconductor memory according to the second embodiment, the program verify and the erase verify can be performed by the same sense amplifier 1 as the read without supplying 2 V or 4 V to the word line. Becomes That is, a power supply for generating 2 V or 4 V is not required, and the chip area can be reduced. Also, since it is no longer necessary to supply various voltages to the word lines,
Power supply control is simplified, read, program verify, and erase verify can be easily controlled, and stable operation of the nonvolatile semiconductor memory can be realized. In addition, as a countermeasure against the case where the reference current Iref fluctuates due to variations in elements, the control of the switches S0 to S3 is changed by setting or resetting the data in the register 6, and the threshold current for determination of the sense amplifier 1 is changed. Can be adjusted to a more optimal level, and a stable operation of the nonvolatile semiconductor memory can be realized.

【００５７】なお、この第２の実施の形態ではＦＮプロ
グラム、ＦＮイレーズについて述べたが、ＣＨＥプログ
ラム、ＦＮイレーズのメモリに対しても特性が逆になる
だけで基本的な動作はかわらず実現可能である。また、
スイッチを含むカレントミラーの数を４つとしたが、カ
レントミラー数もそれぞれオンするスイッチの個数もＭ
ＯＳ型メモリセルの特性に合わせて様々な組み合わせが
存在することは言うまでもない。さらに、リード、プロ
グラムベリファイ、イレーズベリファイ全てを同一セン
スアンプで判定したが、少なくとも２つの動作モードで
使用すれば同様の効果が得られる。また、今回１ビット
について説明したが多ビットのレジスタを用い、より細
かなスイッチの制御を行うことも可能である。Although the FN program and the FN erase have been described in the second embodiment, the basic operation can be realized without changing the characteristics of the CHE program and the FN erase memory, only the characteristics are reversed. It is. Also,
Although the number of current mirrors including switches is four, the number of current mirrors and the number of switches to be turned on are also M
It goes without saying that there are various combinations depending on the characteristics of the OS type memory cell. Further, the read, program verify, and erase verify are all determined by the same sense amplifier. However, similar effects can be obtained by using at least two operation modes. In addition, although one bit has been described this time, it is also possible to use a multi-bit register to perform finer switch control.

【００５８】（第３の実施の形態）図３は本発明の第３
の実施の形態によるセンスアンプ周りの構成を示す回路
図である。図３において、図１と同一符号は同一または
相当部分を示す。この実施の形態では、外部からデータ
ＲＥＧｉｎ０〜ＲＥＧｉｎｎを入力可能なレジスタ６０
〜６ｎが各々のセンスアンプ１０〜１ｎ毎に設けられ、
このレジスタ６０〜６ｎ内のデータを制御部２１は取り
込み、レジスタ６０〜６ｎ内のデータも含めスイッチＳ
０〜Ｓ３を制御する。なお、不揮発性半導体メモリとし
ての構成は図１４に示したものと同等である。(Third Embodiment) FIG. 3 shows a third embodiment of the present invention.
FIG. 4 is a circuit diagram showing a configuration around a sense amplifier according to the embodiment. 3, the same reference numerals as those in FIG. 1 indicate the same or corresponding parts. In this embodiment, a register 60 capable of externally inputting data REGin0 to REGinn.
To 6n are provided for each of the sense amplifiers 10 to 1n,
The control unit 21 captures the data in the registers 60 to 6n, and switches S including the data in the registers 60 to 6n.
0 to S3 are controlled. The configuration of the nonvolatile semiconductor memory is the same as that shown in FIG.

【００５９】以上のように構成された不揮発性半導体メ
モリの動作について、特にＦＮプログラム、ＦＮイレー
ズのメモリについて説明する。第２の実施の形態と同様
に、この実施の形態ではプログラムベリファイについて
は割愛する。The operation of the non-volatile semiconductor memory configured as described above, particularly, an FN program and FN erase memory will be described. As in the second embodiment, in this embodiment, program verification is omitted.

【００６０】第１および第２の実施の形態でも示した通
り、リード時には、制御部２１はＲＥＡＤ信号を入力と
しスイッチＳ０およびＳ１をオンさせ、基準電流Ｉｒｅ
ｆの２倍の電流をセンスアンプ１０〜１ｎの判定用しき
い値電流として判定を行う。また、イレーズベリファイ
時には、制御部２１はＥ．Ｖ．信号を入力としスイッチ
Ｓ０をオンさせ、基準電流Ｉｒｅｆの１倍の電流をセン
スアンプ１０〜１ｎの判定用しきい値電流として判定を
行う。As described in the first and second embodiments, at the time of reading, the control section 21 receives the READ signal as input, turns on the switches S0 and S1, and sets the reference current Ire
The determination is performed using a current twice as large as f as a threshold current for determination of the sense amplifiers 10 to 1n. At the time of the erase verify, the control unit 21 sets the E.E. V. The switch S0 is turned on by inputting a signal, and a current that is one time the reference current Iref is determined as a threshold current for determination of the sense amplifiers 10 to 1n.

【００６１】以上のように動作する不揮発性半導体メモ
リにおいて、外部からデータが入力可能なレジスタ６０
〜６ｎが全て「０」の場合はデフォルトの設定そのまま
に、また「１」がセットされた場合には、「１」がセッ
トされたレジスタと対をなすセンスアンプのリード時は
スイッチＳ０〜Ｓ３をオンさせ、基準電流Ｉｒｅｆの４
倍の電流をセンスアンプ１０〜１ｎの判定用しきい値電
流に、イレーズベリファイ時はスイッチＳ０およびＳ１
をオンさせ、基準電流Ｉｒｅｆの２倍の電流をセンスア
ンプ１０〜１ｎの判定用しきい値電流にするように制御
部２１は動作する。つまり、制御部２１は各センスアン
プを各々独立に制御可能となる。In the nonvolatile semiconductor memory operating as described above, the register 60 to which data can be externally input is provided.
6n are all set to "0", the default settings are kept as they are, and when "1" is set, switches S0 to S3 are set at the time of reading the sense amplifier paired with the register in which "1" is set. Is turned on, and the reference current Iref of 4
Times the current as the threshold current for determination of the sense amplifiers 10-1n, and the switches S0 and S1
Is turned on, and the control unit 21 operates such that the current twice as large as the reference current Iref is used as the threshold current for determination of the sense amplifiers 10 to 1n. That is, the control unit 21 can independently control each sense amplifier.

【００６２】ここで、製造上のばらつきによる素子のば
らつきや、電源電圧の変動などで、センスアンプ１０の
み基準電流源２２のカレントミラー比が半減すると、例
えば基準電流Ｉｒｅｆが３μＡとした場合、リード時の
判定用しきい値電流は６μＡ、イレーズベリファイの判
定用しきい値電流は３μＡとなるが、カレントミラー比
が半減したセンスアンプ１０はリード時の判定用しきい
値電流が３μＡ、イレーズベリファイ時の判定用しきい
値電流は１．５μＡとなる。Here, if the current mirror ratio of the reference current source 22 of only the sense amplifier 10 is reduced by half due to variations in elements due to manufacturing variations, fluctuations in the power supply voltage, etc., for example, when the reference current Iref is 3 μA, the read current is reduced. The threshold current for determination at the time is 6 μA, and the threshold current for determination of erase verify is 3 μA. However, the sense amplifier 10 with the current mirror ratio halved has the threshold current for read determination of 3 μA and erase verify. The threshold current for determination at this time is 1.5 μA.

【００６３】つまりセンスアンプ１０では、第２の実施
と形態と同じようにメモリセル電流が流れない時の
「０」データを読み出す時、１．５μＡという電流は電
源ノイズなどで流れる可能性があり、瞬時ではあるがセ
ンスアンプ１０が誤判定することもあり、安定的な判定
を行うことが難しくなる。That is, in the sense amplifier 10, as in the second embodiment, when reading “0” data when no memory cell current flows, a current of 1.5 μA may flow due to power supply noise or the like. However, the sense amplifier 10 may make an erroneous determination, albeit instantaneously, making it difficult to make a stable determination.

【００６４】その場合にレジスタ６０に外部から「１」
をセットし、制御部２１を介してセンスアンプ１０のみ
のスイッチＳ０〜Ｓ３のオンオフの制御を変更する。つ
まり、センスアンプ１０では、リード時はスイッチＳ０
〜Ｓ３をオンさせ判定用しきい値電流は６μＡに、また
イレーズベリファイの判定用しきい値電流は３μＡと変
更され、センスアンプ１０がより安定動作できるレベル
に調整される。In this case, "1" is externally stored in the register 60.
To change the on / off control of the switches S0 to S3 of only the sense amplifier 10 via the control unit 21. That is, in the sense amplifier 10, at the time of reading, the switch S0
To S3 are turned on, the threshold current for determination is changed to 6 μA, and the threshold current for determination of erase verify is changed to 3 μA, so that the sense amplifier 10 is adjusted to a level at which the sense amplifier 10 can operate more stably.

【００６５】以上のように、この第３の実施の形態によ
る不揮発性半導体メモリでは、ワード線に２Ｖや４Ｖを
供給することなくプログラムベリファイやイレーズベリ
ファイをリードと同じセンスアンプ１０〜１ｎで行うこ
とが可能となる。つまり、２Ｖや４Ｖを生成する電源が
不要となり、チップ面積を削減することが可能である。
また、様々な電圧をワード線に供給する必要がなくなる
ため、電源の制御が簡略化され、リード、プログラムベ
リファイ、イレーズベリファイを容易に制御可能とし、
不揮発性半導体メモリの安定動作を実現することができ
る。また、素子のばらつき等で基準電流Ｉｒｅｆがばら
ついた場合の対策として、レジスタ６０〜６ｎのデータ
をセットもしくはリセットすることにより、スイッチＳ
０〜Ｓ３の制御を変更させ、各々のセンスアンプ１０〜
１ｎの判定用しきい値電流を独立して最適なレベルに調
整することが可能となり、不揮発性半導体メモリの安定
動作を実現することができる。As described above, in the nonvolatile semiconductor memory according to the third embodiment, the program verify and erase verify are performed by the same sense amplifiers 10 to 1n as the read without supplying 2 V or 4 V to the word line. Becomes possible. That is, a power supply for generating 2 V or 4 V is not required, and the chip area can be reduced.
Also, since it is not necessary to supply various voltages to the word lines, the control of the power supply is simplified, and the read, program verify, and erase verify can be easily controlled.
A stable operation of the nonvolatile semiconductor memory can be realized. As a countermeasure against the case where the reference current Iref fluctuates due to the variation of the elements or the like, by setting or resetting the data of the registers 60 to 6n, the switch S
0 to S3 are changed, and each of the sense amplifiers 10 to 10 is changed.
The 1n determination threshold current can be independently adjusted to an optimum level, and a stable operation of the nonvolatile semiconductor memory can be realized.

【００６６】なお、この第３の実施の形態ではＦＮプロ
グラム、ＦＮイレーズについて述べたが、ＣＨＥプログ
ラム、ＦＮイレーズのメモリに対しても特性が逆になる
だけで基本的な動作はかわらず実現可能である。また、
スイッチを含むカレントミラーの数を４つとしたが、カ
レントミラー数もそれぞれオンするスイッチの個数もＭ
ＯＳ型メモリセルの特性に合わせて様々な組み合わせが
存在することは言うまでもない。さらに、リード、プロ
グラムベリファイ、イレーズベリファイ全てを同一セン
スアンプで判定したが、少なくとも２つの動作モードで
使用すれば同様の効果が得られる。また、今回１ビット
について説明したが、多ビットのレジスタを用いより細
かなスイッチの制御を行うことも可能である。また、レ
ジスタをセンスアンプに各々独立に持たせたが、いくつ
かのグループでレジスタを有し、グループ毎に調整をす
ることも可能である。In the third embodiment, the FN program and the FN erase have been described. However, the basic operation can be realized for the memory of the CHE program and the FN erase only by reversing the characteristics. It is. Also,
Although the number of current mirrors including switches is four, the number of current mirrors and the number of switches to be turned on are also M
It goes without saying that there are various combinations depending on the characteristics of the OS type memory cell. Further, the read, program verify, and erase verify are all determined by the same sense amplifier. However, similar effects can be obtained by using at least two operation modes. Further, although one bit has been described this time, it is also possible to perform more detailed switch control using a multi-bit register. In addition, although the sense amplifiers are independently provided in the sense amplifiers, however, it is also possible to have the registers in several groups and make adjustments for each group.

【００６７】（第４の実施の形態）図４は本発明の第４
の実施の形態によるセンスアンプ周りの構成を示す回路
図である。図４において、図１と同一符号は同一または
相当部分を示す。この実施の形態では、レジスタ６を設
け、このレジスタ６内のデータを制御部２１は取り込
み、レジスタ６内のデータも含めスイッチＳ０〜Ｓ３を
制御する。また、この実施の形態では、基準電流生成部
２２に流れる基準電流Ｉｒｅｆを入力とし基準電流Ｉｒ
ｅｆのレベルを検出し、あらかじめ設定しておいた基準
値を上回ったかまたは下回った場合にレジスタ６をセッ
トもしくはリセットする基準電流検出手段２５を有して
いる。(Fourth Embodiment) FIG. 4 shows a fourth embodiment of the present invention.
FIG. 4 is a circuit diagram showing a configuration around a sense amplifier according to the embodiment. 4, the same reference numerals as those in FIG. 1 indicate the same or corresponding parts. In this embodiment, a register 6 is provided, and the control unit 21 takes in the data in the register 6 and controls the switches S0 to S3 including the data in the register 6. In this embodiment, the reference current Iref flowing through the reference current generation unit 22 is input and the reference current Ir is
There is provided a reference current detecting means 25 for detecting the level of ef and setting or resetting the register 6 when the level exceeds or falls below a preset reference value.

【００６８】上記の基準電流検出手段２５の具体例とし
ては、基準電流検出手段２５がカレントミラーの構成を
採用したものであるので、第５のＮチャネルトランジス
タＮ５のゲート電圧をモニタするものが考えられる。As a specific example of the reference current detecting means 25, since the reference current detecting means 25 employs a current mirror configuration, a method of monitoring the gate voltage of the fifth N-channel transistor N5 is considered. Can be

【００６９】また、センスアンプの場合と同様に、図１
６に示すように、カレントミラーを用いて基準電流を伝
達し、その値を検出するようにしてもよい。図１６にお
いて、Ｎ１１はＮチャネルトランジスタＮ５とでカレン
トミラーを構成するＮチャネルトランジスタ、Ｐ１１は
Ｎチャネルトランジスタと直列接続されたＰチャネルト
ランジスタでゲートとドレインが共通接続されている。
そして、ＮチャネルトランジスタＮ１１とＰチャネルト
ランジスタＰ１１の接続点から電流検出信号を取り出す
ようにしている。As in the case of the sense amplifier, FIG.
As shown in FIG. 6, a reference current may be transmitted using a current mirror, and the value may be detected. In FIG. 16, N11 is an N-channel transistor that forms a current mirror with the N-channel transistor N5, P11 is a P-channel transistor connected in series with the N-channel transistor, and has a gate and a drain commonly connected.
Then, a current detection signal is extracted from a connection point between the N-channel transistor N11 and the P-channel transistor P11.

【００７０】なお、不揮発性半導体メモリとしての構成
は図１４に示したものと同等である。The configuration of the nonvolatile semiconductor memory is the same as that shown in FIG.

【００７１】上記の構成では、基準電流Ｉｒｅｆのレベ
ルを検出しているが、これはセンスアンプ１の判定用し
きい値電流を間接的に検出するということになる。な
お、センスアンプ１における判定用しきい値電流を直接
的に検出してもよい。In the above configuration, the level of the reference current Iref is detected. This means that the determination threshold current of the sense amplifier 1 is indirectly detected. Note that the determination threshold current in the sense amplifier 1 may be directly detected.

【００７２】以上のように構成された不揮発性半導体メ
モリの動作について、特にＦＮプログラム、ＦＮイレー
ズのメモリについて説明する。第１の実施の形態ではリ
ード、プログラムベリファイ、イレーズベリファイの３
モードについて説明したが、この実施の形態ではプログ
ラムベリファイについては割愛する。The operation of the non-volatile semiconductor memory configured as described above will be described, in particular, an FN program and an FN erased memory. In the first embodiment, three of read, program verify, and erase verify
Although the mode has been described, in this embodiment, the program verify is omitted.

【００７３】第１の実施の形態でも示した通り、リード
時には、制御部２１はＲＥＡＤ信号を入力としスイッチ
Ｓ０およびＳ１をオンさせ、基準電流Ｉｒｅｆの２倍の
電流をセンスアンプ１の判定用しきい値電流として判定
を行う。また、イレーズベリファイ時には、制御部２１
はＥ．Ｖ．信号を入力としスイッチＳ０をオンさせ、基
準電流Ｉｒｅｆの１倍の電流をセンスアンプ１の判定用
しきい値電流とし判定を行う。As described in the first embodiment, at the time of reading, the control section 21 receives the READ signal as input, turns on the switches S0 and S1, and uses the current twice as large as the reference current Iref for the determination of the sense amplifier 1. The determination is made as a threshold current. At the time of erase verification, the control unit 21
Is E. V. A signal is input, the switch S0 is turned on, and a current that is one time the reference current Iref is used as a threshold current for determination of the sense amplifier 1, and a determination is made.

【００７４】以上のように動作する不揮発性半導体メモ
リにおいて、レジスタ６が「０」の場合はデフォルトの
設定そのままに、また「１」がセットされた場合には、
リード時はスイッチＳ０〜Ｓ３をオンさせ、基準電流Ｉ
ｒｅｆの４倍の電流をセンスアンプ１の判定用しきい値
電流に、イレーズベリファイ時はスイッチＳ０およびＳ
１をオンさせ、基準電流Ｉｒｅｆの２倍の電流をセンス
アンプ１の判定用しきい値電流にするように制御部２１
は動作する。In the nonvolatile semiconductor memory operating as described above, when the register 6 is "0", the default setting is kept as it is, and when "1" is set, the register 6 is
At the time of reading, the switches S0 to S3 are turned on, and the reference current I
ref is set to the threshold current for determination of the sense amplifier 1, and the switches S0 and S
1 to turn on the control unit 21 so that the current twice as large as the reference current Iref is used as the threshold current for determination of the sense amplifier 1.
Works.

【００７５】ここで、製造上のばらつきによる素子のば
らつきや、電源電圧の変動などで、基準電流源２３の基
準電流Ｉｒｅｆが変動し、例えば基準電流Ｉｒｅｆが３
μＡから１μＡに変動した場合、リード時の判定用しき
い値電流は２μＡ、イレーズベリファイの判定用しきい
値電流は１μＡという非常に小さな値となる。Here, the reference current Iref of the reference current source 23 fluctuates due to variations in elements due to manufacturing variations and fluctuations in the power supply voltage.
When the current fluctuates from μA to 1 μA, the threshold current for determination at the time of reading is 2 μA, and the threshold current for determination of erase verify is a very small value of 1 μA.

【００７６】しかし、メモリセル電流が流れない「０」
データを読み出す時、１μＡという電流は電源ノイズな
どで流れる可能性があり、瞬時ではあるがセンスアンプ
１が誤判定することもあり、安定的な判定を行うことが
難しくなる。この時、基準電流Ｉｒｅｆが２μＡを下回
ると、基準電流検出手段２５が自動でレジスタ６をセッ
トする。しかる後、レジスタ６に「１」がセットされる
と制御部２１はスイッチＳ０〜Ｓ３のオンオフの制御を
変更する。However, "0" where no memory cell current flows.
When reading data, a current of 1 μA may flow due to power supply noise or the like, and the sense amplifier 1 may make an erroneous determination, although instantaneously, making it difficult to perform a stable determination. At this time, when the reference current Iref falls below 2 μA, the reference current detection means 25 automatically sets the register 6. Thereafter, when "1" is set in the register 6, the control unit 21 changes the on / off control of the switches S0 to S3.

【００７７】つまり、リード時はスイッチＳ０〜Ｓ３を
オンさせることで、判定用しきい値電流は４μＡに、ま
たイレーズベリファイの判定用しきい値電流は２μＡと
変更され、センスアンプ１がより安定動作できるレベル
に調整される。That is, by turning on the switches S0 to S3 at the time of reading, the threshold current for determination is changed to 4 μA, and the threshold current for erase verify determination is changed to 2 μA, so that the sense amplifier 1 is more stable. Adjusted to a level that can operate.

【００７８】以上のように、この第４の実施の形態によ
る不揮発性半導体メモリでは、ワード線に２Ｖや４Ｖを
供給することなくプログラムベリファイやイレーズベリ
ファイをリードと同じセンスアンプ１で行うことが可能
となる。つまり、２Ｖや４Ｖを生成する電源が不要とな
り、チップ面積を削減することが可能である。また、様
々な電圧をワード線に供給する必要がなくなるため、電
源の制御が簡略化されリード、プログラムベリファイ、
イレーズベリファイを容易に制御可能とし、不揮発性半
導体メモリの安定動作を実現することができる。また、
素子のばらつき等で基準電流Ｉｒｅｆがばらついた場合
の対策として、基準電流Ｉｒｅｆを検出し基準値を上回
るかまたは下回ると、自動でレジスタ６のデータをセッ
トもしくはリセットすることにより、スイッチＳ０〜Ｓ
３の制御を変更させ、各々のセンスアンプ１の判定用し
きい値電流をより最適なレベルに調整することが可能と
なり、不揮発性半導体メモリの安定動作を実現すること
ができる。As described above, in the nonvolatile semiconductor memory according to the fourth embodiment, program verify and erase verify can be performed by the same sense amplifier 1 as read, without supplying 2 V or 4 V to the word line. Becomes That is, a power supply for generating 2 V or 4 V is not required, and the chip area can be reduced. In addition, since there is no need to supply various voltages to the word lines, control of the power supply is simplified, and read, program verify,
Erase verify can be easily controlled, and stable operation of the nonvolatile semiconductor memory can be realized. Also,
As a countermeasure against the case where the reference current Iref varies due to the variation of the elements or the like, when the reference current Iref is detected and exceeds or falls below the reference value, the data of the register 6 is automatically set or reset, thereby setting the switches S0 to S0.
3, the threshold current for determination of each sense amplifier 1 can be adjusted to a more optimal level, and a stable operation of the nonvolatile semiconductor memory can be realized.

【００７９】なお、この第４の実施の形態ではＦＮプロ
グラム、ＦＮイレーズについて述べたが、ＣＨＥプログ
ラム、ＦＮイレーズのメモリに対しても特性が逆になる
だけで基本的な動作はかわらず実現可能である。また、
スイッチを含むカレントミラーの数を４つとしたが、カ
レントミラー数もそれぞれオンするスイッチの個数もＭ
ＯＳ型メモリセルの特性に合わせて様々な組み合わせが
存在することは言うまでもない。さらに、リード、プロ
グラムベリファイ、イレーズベリファイ全てを同一セン
スアンプで判定したが、少なくとも２つの動作モードで
使用すれば同様の効果が得られる。また、今回１ビット
について説明したが、多ビットのレジスタを用いより細
かなスイッチの制御を行うことも可能である。また、レ
ジスタをセンスアンプに各々独立に持たせてスイッチを
制御することや、いくつかのグループでレジスタを有
し、グループ毎に調整をすることも可能である。また、
基準電流検出手段による基準電流の検出レベルは複数存
在し、それぞれのレベルでレジスタをセットもしくはリ
セットすることも当然可能である。In the fourth embodiment, the FN program and the FN erase have been described. However, the basic operation can be realized for the memory of the CHE program and the FN erase only by reversing the characteristics. It is. Also,
Although the number of current mirrors including switches is four, the number of current mirrors and the number of switches to be turned on are also M
It goes without saying that there are various combinations depending on the characteristics of the OS type memory cell. Further, the read, program verify, and erase verify are all determined by the same sense amplifier. However, similar effects can be obtained by using at least two operation modes. Further, although one bit has been described this time, it is also possible to perform more detailed switch control using a multi-bit register. Further, it is also possible to control the switches by independently providing the sense amplifiers with the sense amplifiers, or to have the registers in several groups and to make adjustments for each group. Also,
There are a plurality of reference current detection levels by the reference current detection means, and it is of course possible to set or reset the register at each level.

【００８０】（第５の実施の形態）図５は本発明の第５
の実施の形態によるセンスアンプ周りの構成を示す回路
図である。図５において、図４と同一符号は同一または
相当部分を示す。この実施の形態では、レジスタ６には
そのデータを出力ＲＥＧｏｕｔとして出力する手段を有
し、レジスタ６のデータを外部に出力する出力バッファ
８を有している。なお、不揮発性半導体メモリとしての
構成は図１４に示したものと同等である。(Fifth Embodiment) FIG. 5 shows a fifth embodiment of the present invention.
FIG. 4 is a circuit diagram showing a configuration around a sense amplifier according to the embodiment. 5, the same reference numerals as those in FIG. 4 indicate the same or corresponding parts. In this embodiment, the register 6 has means for outputting the data as an output REGout, and has an output buffer 8 for outputting the data of the register 6 to the outside. The configuration of the nonvolatile semiconductor memory is the same as that shown in FIG.

【００８１】以上のように構成された不揮発性半導体メ
モリの動作について、特にＦＮプログラム、ＦＮイレー
ズのメモリについて説明する。第１の実施の形態ではリ
ード、プログラムベリファイ、イレーズベリファイの３
モードについて説明したが、この実施の形態ではプログ
ラムベリファイについては割愛する。The operation of the non-volatile semiconductor memory configured as described above will be described, in particular, an FN program and FN erased memory. In the first embodiment, three of read, program verify, and erase verify
Although the mode has been described, in this embodiment, the program verify is omitted.

【００８２】第１の実施の形態でも示した通り、リード
時には、制御部２１はＲＥＡＤ信号を入力としスイッチ
Ｓ０およびＳ１をオンさせ、基準電流Ｉｒｅｆの２倍の
電流をセンスアンプ１の判定用しきい値電流として判定
を行う。また、イレーズベリファイ時は、制御部２１は
Ｅ．Ｖ．信号を入力としスイッチＳ０をオンさせ、基準
電流Ｉｒｅｆの１倍の電流をセンスアンプ１の判定用し
きい値電流として判定を行う。As described in the first embodiment, at the time of reading, the control section 21 receives the READ signal as input, turns on the switches S0 and S1, and uses the current twice the reference current Iref for the determination of the sense amplifier 1. The determination is made as a threshold current. At the time of the erase verify, the control unit 21 sets the E.E. V. The signal is input, the switch S0 is turned on, and the current that is one time the reference current Iref is determined as the determination threshold current of the sense amplifier 1.

【００８３】以上のように動作する不揮発性半導体メモ
リにおいて、レジスタ６が「０」の場合はデフォルトの
設定そのままに、また「１」がセットされた場合には、
リード時はスイッチＳ０〜Ｓ３をオンさせ、基準電流Ｉ
ｒｅｆの４倍の電流をセンスアンプ１の判定用しきい値
電流に、イレーズベリファイ時はスイッチＳ０およびＳ
１をオンさせ、基準電流Ｉｒｅｆの２倍の電流をセンス
アンプ１の判定用しきい値電流にするように制御部２１
は動作する。In the nonvolatile semiconductor memory operating as described above, when the register 6 is "0", the default setting is kept as it is, and when "1" is set, the register 6 is
At the time of reading, the switches S0 to S3 are turned on, and the reference current I
ref is set to the threshold current for determination of the sense amplifier 1, and the switches S0 and S
1 to turn on the control unit 21 so that the current twice as large as the reference current Iref is used as the threshold current for determination of the sense amplifier 1.
Works.

【００８４】ここで、製造上のばらつきによる素子のば
らつきや、電源電圧の変動などで、基準電流源２３の基
準電流Ｉｒｅｆが変動し、例えば基準電流Ｉｒｅｆが３
μＡから１μＡに変動した場合、リード時の判定用しき
い値電流は２μＡ、イレーズベリファイの判定用しきい
値電流は１μＡという非常に小さな値となる。Here, the reference current Iref of the reference current source 23 fluctuates due to variations in elements due to manufacturing variations, fluctuations in the power supply voltage, and the like.
When the current fluctuates from μA to 1 μA, the threshold current for determination at the time of reading is 2 μA, and the threshold current for determination of erase verify is a very small value of 1 μA.

【００８５】しかし、メモリセル電流が流れない「０」
データを読み出す時、１μＡという電流は電源ノイズな
どで流れる可能性があり、瞬時ではあるがセンスアンプ
１が誤判定することもあり、安定的な判定を行うことが
難しくなる。この時、基準電流Ｉｒｅｆが２μＡを下回
ると基準電流検出手段２５が自動でレジスタ６をセット
する。しかる後、レジスタ６に「１」がセットされると
制御部２１はスイッチＳ０〜Ｓ３のオンオフの制御を変
更する。However, "0" at which no memory cell current flows
When reading data, a current of 1 μA may flow due to power supply noise or the like, and the sense amplifier 1 may make an erroneous determination, although instantaneously, making it difficult to perform a stable determination. At this time, when the reference current Iref falls below 2 μA, the reference current detection means 25 automatically sets the register 6. Thereafter, when "1" is set in the register 6, the control unit 21 changes the on / off control of the switches S0 to S3.

【００８６】つまり、リード時はスイッチＳ０〜Ｓ３を
オンさせることで、判定用しきい値電流は４μＡに、ま
たイレーズベリファイの判定用しきい値電流は２μＡと
変更され、センスアンプがより安定動作できるレベルに
調整される。That is, by turning on the switches S0 to S3 at the time of reading, the threshold current for determination is changed to 4 μA and the threshold current for determination of erase verify is changed to 2 μA, so that the sense amplifier operates more stably. Adjusted to the level that can be done.

【００８７】また、レジスタ６のデータを出力バッファ
８を介して外部に出力しているので簡単にモニタでき
る。よって、このレジスタ出力によりセンスアンプ１の
判定用しきい値電流の調整具合や基準電流Ｉｒｅｆのば
らつき具合を外部で容易に推定できる。Since the data in the register 6 is output to the outside via the output buffer 8, the data can be easily monitored. Therefore, the degree of adjustment of the determination threshold current of the sense amplifier 1 and the degree of variation of the reference current Iref can be easily estimated from the register output from the outside.

【００８８】以上のように、この第５の実施の形態によ
る不揮発性半導体メモリでは、ワード線に２Ｖや４Ｖを
供給することなくプログラムベリファイやイレーズベリ
ファイをリードと同じセンスアンプ１で行うことが可能
となる。つまり、２Ｖや４Ｖを生成する電源が不要とな
り、チップ面積を削減することが可能である。また、様
々な電圧をワード線に供給する必要がなくなるため、電
源の制御が簡略化され、リード、プログラムベリファ
イ、イレーズベリファイを容易に制御可能とし、不揮発
性半導体メモリの安定動作を実現することができる。ま
た、素子のばらつき等で基準電流Ｉｒｅｆがばらついた
場合の対策として、基準電流Ｉｒｅｆを検出し基準値を
上回るかまたは下回ると、自動でレジスタ６のデータを
セットもしくはリセットすることにより、スイッチＳ０
〜Ｓ３の制御を変更させ、各々のセンスアンプ１の判定
用しきい値電流をより最適なレベルに調整することが可
能となり、不揮発性半導体メモリの安定動作を実現する
ことができる。また、外部へレジスタ６のデータを出力
する機構を設けたので、容易にばらつき具合や調整具合
を推定できるようになり、センスアンプ１または基準電
流生成部２２の製造上のできばえ等を容易に推定するこ
とが可能となる。As described above, in the nonvolatile semiconductor memory according to the fifth embodiment, the program verify and the erase verify can be performed by the same sense amplifier 1 as the read without supplying 2 V or 4 V to the word line. Becomes That is, a power supply for generating 2 V or 4 V is not required, and the chip area can be reduced. In addition, since there is no need to supply various voltages to the word lines, control of the power supply is simplified, read, program verify, and erase verify can be easily controlled, and stable operation of the nonvolatile semiconductor memory can be realized. it can. As a countermeasure against the case where the reference current Iref fluctuates due to variations in elements, etc., when the reference current Iref is detected and exceeds or falls below the reference value, the data in the register 6 is automatically set or reset, thereby setting the switch S0.
To S3 can be changed, the threshold current for determination of each sense amplifier 1 can be adjusted to a more optimal level, and a stable operation of the nonvolatile semiconductor memory can be realized. Further, since a mechanism for outputting the data of the register 6 to the outside is provided, it is possible to easily estimate the degree of variation and the degree of adjustment, and it is possible to easily manufacture the sense amplifier 1 or the reference current generator 22 in manufacturing. Can be estimated.

【００８９】なお、この第５の実施の形態ではＦＮプロ
グラム、ＦＮイレーズについて述べたが、ＣＨＥプログ
ラム、ＦＮイレーズのメモリに対しても特性が逆になる
だけで基本的な動作はかわらず実現可能である。また、
スイッチを含むカレントミラーの数を４つとしたが、カ
レントミラー数もそれぞれオンするスイッチの個数もＭ
ＯＳ型メモリセルの特性に合わせて様々な組み合わせが
存在することは言うまでもない。さらに、リード、プロ
グラムベリファイ、イレーズベリファイ全てを同一セン
スアンプで判定したが、少なくとも２つの動作モードで
使用すれば同様の効果が得られる。また、今回１ビット
について説明したが、多ビットのレジスタを用いより細
かなスイッチの制御を行うことと各々のレジスタからデ
ータを外部に出力することも可能である。また、レジス
タをセンスアンプに各々独立に持たせてスイッチを制御
することや、いくつかのグループでレジスタを有し、グ
ループ毎に調整をすることも可能である。また、基準電
流検出手段による基準電流の検出レベルは複数存在し、
それぞれのレベルでレジスタをセットもしくはリセット
することも当然可能である。In the fifth embodiment, the FN program and the FN erase have been described. However, the basic operation can be realized for the memory of the CHE program and the FN erase merely by reversing the characteristics. It is. Also,
Although the number of current mirrors including switches is four, the number of current mirrors and the number of switches to be turned on are also M
It goes without saying that there are various combinations depending on the characteristics of the OS type memory cell. Further, the read, program verify, and erase verify are all determined by the same sense amplifier. However, similar effects can be obtained by using at least two operation modes. In addition, although one bit has been described this time, it is also possible to perform finer switch control using a multi-bit register and to output data from each register to the outside. Further, it is also possible to control the switches by independently providing the sense amplifiers with the sense amplifiers, or to have the registers in several groups and to make adjustments for each group. Also, there are a plurality of detection levels of the reference current by the reference current detection means,
It is of course possible to set or reset registers at each level.

【００９０】（第６の実施の形態）図６は本発明の第６
の実施の形態によるセンスアンプ周りの構成を示す回路
図である。図６において、図４と同一符号は同一または
相当部分を示す。この実施の形態では、プログラムとイ
レーズの回数をカウントし、そのカウント値により制御
部２１を制御するカウンタ２４を有している。なお、不
揮発性半導体メモリとしての構成は図１４に示したもの
と同等である。(Sixth Embodiment) FIG. 6 shows a sixth embodiment of the present invention.
FIG. 4 is a circuit diagram showing a configuration around a sense amplifier according to the embodiment. 6, the same reference numerals as those in FIG. 4 denote the same or corresponding parts. In this embodiment, a counter 24 is provided which counts the number of program and erase operations and controls the control unit 21 based on the count values. The configuration of the nonvolatile semiconductor memory is the same as that shown in FIG.

【００９１】以上のように構成された不揮発性半導体メ
モリの動作について、特にＦＮプログラム、ＦＮイレー
ズのメモリについて説明する。第１の実施の形態でも示
した通り、リード時には、制御部２１はＲＥＡＤ信号を
入力としスイッチＳ０およびＳ１をオンさせ、基準電流
Ｉｒｅｆの２倍の電流をセンスアンプ１の判定用しきい
値電流として判定を行う。また、プログラムベリファイ
時は、制御部２１はＰ．Ｖ．信号を入力としスイッチＳ
０〜Ｓ３をオンさせ、基準電流Ｉｒｅｆの４倍の電流を
センスアンプ１の判定用しきい値電流とし判定を行う。
また、イレーズベリファイ時は、制御部２１はＥ．Ｖ．
信号を入力としスイッチＳ０をオンさせ、基準電流Ｉｒ
ｅｆの１倍の電流をセンスアンプ１の判定用しきい値電
流として判定を行う。The operation of the non-volatile semiconductor memory configured as described above will be described, in particular, the FN program and FN erase memory. As described in the first embodiment, at the time of reading, the control section 21 receives the READ signal as input, turns on the switches S0 and S1, and supplies a current twice as large as the reference current Iref to the determination threshold current of the sense amplifier 1. Is determined. At the time of program verification, the control unit 21 sets the P.D. V. Switch S
0 to S3 are turned on, and a current four times as large as the reference current Iref is determined as a threshold current for determination of the sense amplifier 1, and a determination is made.
At the time of the erase verify, the control unit 21 sets the E.E. V.
The signal is input, the switch S0 is turned on, and the reference current Ir
The determination is performed using a current that is one time ef as a threshold current for determination of the sense amplifier 1.

【００９２】つぎに、ＭＯＳ型メモリセルのプログラ
ム、イレーズ回数によるエンデュランス特性を図１１に
示す。横軸はプログラム、イレーズ回数、縦軸は各プロ
グラム、イレーズの時間を一定にした時のしきい値電圧
を示している。図１１を見ると分かるように回数を重ね
る度にＭＯＳ型メモリセルのプログラム、イレーズ特性
は悪化し分離が難しくなってくる。また、そのずれには
差異があり、この場合プログラムセルの特性悪化が顕著
である。また、この場合のＭＯＳ型メモリセルの電流特
性を図１２に示す。図１２を見ると分かるようにプログ
ラム、イレーズの回数が増すと、太い矢印で示すように
特性が変化し、特にプログラムセルのリードにおいて誤
読み出しが発生する場合がある。Next, FIG. 11 shows the endurance characteristics of the MOS type memory cell depending on the number of times of programming and erasing. The horizontal axis shows the program and erase times, and the vertical axis shows the threshold voltage when the time of each program and erase is fixed. As can be seen from FIG. 11, as the number of times is increased, the programming and erasing characteristics of the MOS memory cell are deteriorated, and the separation becomes difficult. Further, there is a difference in the shift, and in this case, the characteristic of the program cell is significantly deteriorated. FIG. 12 shows current characteristics of the MOS memory cell in this case. As can be seen from FIG. 12, as the number of times of programming and erasing increases, the characteristics change as indicated by a thick arrow, and erroneous reading may occur particularly when reading a program cell.

【００９３】そこで、カウンタ２４でのプログラム、イ
レーズ回数のカウント値が予め設定された回数を超える
と、スイッチＳ０のみをオンさせリードを行うように制
御部２１を制御する。つまり、判定用しきい値電流が６
μＡのままだとプログラムセルで誤読み出しを起こして
しまう。そこで判定用しきい値電流を６μＡから３μＡ
にする。以上のことで、プログラムが浅いセルに対して
も、ワード線電圧のばらつきを含め確実に読み出しが行
われる。つまり、プログラムセルとイレーズセルを確実
に読み出しができるようにセンスアンプ１の判定用しき
い値電流を調整する。Therefore, when the count value of the program and the number of times of erasing in the counter 24 exceeds a preset number, the control unit 21 is controlled so that only the switch S0 is turned on to perform reading. That is, the threshold current for determination is 6
If the current remains at μA, an erroneous read will occur in the program cell. Therefore, the threshold current for determination is increased from 6 μA to 3 μA.
To As described above, the reading including the variation of the word line voltage is surely performed even in the cell having a shallow program. That is, the determination threshold current of the sense amplifier 1 is adjusted so that the program cell and the erase cell can be reliably read.

【００９４】以上のように、この第６の実施の形態によ
る不揮発性半導体メモリでは、ワード線に２Ｖや４Ｖを
供給することなくプログラムベリファイやイレーズベリ
ファイをリードと同じセンスアンプ１で行うことが可能
となる。つまり、２Ｖや４Ｖを生成する電源が不要とな
り、チップ面積を削減することが可能である。また、様
々な電圧をワード線に供給する必要がなくなるため、電
源の制御が簡略化され、リード、プログラムベリファ
イ、イレーズベリファイを容易に制御可能とし、不揮発
性半導体メモリの安定動作を実現することができる。ま
た、素子のばらつき等で基準電流Ｉｒｅｆがばらついた
場合の対策として、基準電流Ｉｒｅｆを検出し基準値を
上回るかまたは下回ると、自動でレジスタのデータをセ
ットもしくはリセットすることにより、スイッチＳ０〜
Ｓ３の制御を変更させ、各々のセンスアンプ１の判定用
しきい値電流をより最適なレベルに調整することが可能
となり、不揮発性半導体メモリの安定動作を実現するこ
とができる。また、プログラムやイレーズを繰り返すこ
とによるメモリセル特性の変化にも対応して安定リード
を可能としたことにより、メモリの書き換え回数を増加
させることが可能となる。As described above, in the nonvolatile semiconductor memory according to the sixth embodiment, program verify and erase verify can be performed by the same sense amplifier 1 as read without supplying 2 V or 4 V to the word line. Becomes That is, a power supply for generating 2 V or 4 V is not required, and the chip area can be reduced. In addition, since there is no need to supply various voltages to the word lines, control of the power supply is simplified, read, program verify, and erase verify can be easily controlled, and stable operation of the nonvolatile semiconductor memory can be realized. it can. Further, as a countermeasure against the case where the reference current Iref varies due to variations in the elements, etc., when the reference current Iref is detected and exceeds or falls below the reference value, the data in the register is automatically set or reset, thereby setting the switches S0 to S0.
By changing the control in S3, the threshold current for determination of each sense amplifier 1 can be adjusted to a more optimal level, and a stable operation of the nonvolatile semiconductor memory can be realized. In addition, by enabling stable reading in response to a change in memory cell characteristics due to repetition of programming and erasing, it is possible to increase the number of times of rewriting of the memory.

【００９５】なお、この第６の実施の形態ではＦＮプロ
グラム、ＦＮイレーズについて述べたが、ＣＨＥプログ
ラム、ＦＮイレーズのメモリに対しても特性が逆になる
だけで基本的な動作はかわらず実現可能である。また、
スイッチを含むカレントミラーの数を４つとしたが、カ
レントミラー数もそれぞれオンするスイッチの個数もＭ
ＯＳ型メモリセルの特性に合わせて様々な組み合わせが
存在することは言うまでもない。さらに、リード、プロ
グラムベリファイ、イレーズベリファイ全てを同一セン
スアンプで判定したが、少なくとも２つの動作モードで
使用すれば同様の効果が得られる。また、今回１ビット
について説明したが、多ビットのレジスタを用いより細
かなスイッチの制御を行うことと各々のレジスタからデ
ータを外部に出力することも可能である。また、レジス
タをセンスアンプに各々独立に持たせてスイッチを制御
することや、いくつかのグループでレジスタを有し、グ
ループ毎に調整をすることも可能である。また、基準電
流検出手段による基準電流の検出レベルは複数存在し、
それぞれのレベルでレジスタをセットもしくはリセット
することも当然可能である。また、カウンタによるスイ
ッチ制御をさらに細かく設定することも可能である。In the sixth embodiment, the FN program and the FN erase have been described. However, the basic operation can be realized without changing the characteristics of the CHE program and the FN erase memory only by reversing the characteristics. It is. Also,
Although the number of current mirrors including switches is four, the number of current mirrors and the number of switches to be turned on are also M
It goes without saying that there are various combinations depending on the characteristics of the OS type memory cell. Further, the read, program verify, and erase verify are all determined by the same sense amplifier. However, similar effects can be obtained by using at least two operation modes. In addition, although one bit has been described this time, it is also possible to perform finer switch control using a multi-bit register and to output data from each register to the outside. Further, it is also possible to control the switches by independently providing the sense amplifiers with the sense amplifiers, or to have the registers in several groups and to make adjustments for each group. Also, there are a plurality of detection levels of the reference current by the reference current detection means,
It is of course possible to set or reset registers at each level. Further, the switch control by the counter can be set more finely.

【００９６】（第７の実施の形態）図７は本発明の第７
の実施の形態によるセンスアンプ周りの構成を示す回路
図である。図７において、図６と同一符号は同一または
相当部分を示す。この実施の形態では、カウンタ２４に
はそのカウント値を出力する手段を設け、カウンタ２４
のカウント値を外部に出力信号ＣＯＵＮＴｏｕｔとして
出力する出力バッファ７を設けている。なお、不揮発性
半導体メモリとしての構成は図１４に示したものと同等
である。(Seventh Embodiment) FIG. 7 shows a seventh embodiment of the present invention.
FIG. 4 is a circuit diagram showing a configuration around a sense amplifier according to the embodiment. 7, the same reference numerals as those in FIG. 6 indicate the same or corresponding parts. In this embodiment, the counter 24 is provided with a means for outputting its count value.
Is provided as an output signal COUNTout to the outside. The configuration of the nonvolatile semiconductor memory is the same as that shown in FIG.

【００９７】以上のように構成された不揮発性半導体メ
モリの動作について、特にＦＮプログラム、ＦＮイレー
ズのメモリについて説明する。第１の実施の形態でも示
した通り、リード時には、制御部２１はＲＥＡＤ信号を
入力としスイッチＳ０およびＳ１をオンさせ、基準電流
Ｉｒｅｆの２倍の電流をセンスアンプ１の判定用しきい
値電流として判定を行う。また、プログラムベリファイ
時には、制御部２１はＰ．Ｖ．信号を入力としスイッチ
Ｓ０〜Ｓ３をオンさせ、基準電流Ｉｒｅｆの４倍の電流
をセンスアンプ１の判定用しきい値電流として判定を行
う。イレーズベリファイ時には、制御部２１はＥ．Ｖ．
信号を入力としスイッチＳ０をオンさせ、基準電流Ｉｒ
ｅｆの１倍の電流をセンスアンプ１の判定用しきい値電
流として判定を行う。The operation of the non-volatile semiconductor memory configured as described above will be described, in particular, an FN program and FN erased memory. As described in the first embodiment, at the time of reading, the control section 21 receives the READ signal as input, turns on the switches S0 and S1, and supplies a current twice as large as the reference current Iref to the determination threshold current of the sense amplifier 1. Is determined. Further, at the time of program verification, the control unit 21 sets the P.D. V. The signal is input, the switches S0 to S3 are turned on, and a current four times the reference current Iref is determined as a threshold current for determination of the sense amplifier 1. At the time of the erase verify, the control unit 21 sets the E.E. V.
The signal is input, the switch S0 is turned on, and the reference current Ir
The determination is performed using a current that is one time ef as a threshold current for determination of the sense amplifier 1.

【００９８】つぎに、ＭＯＳ型メモリセルのプログラ
ム、イレーズ回数によるエンデュランス特性を図１１に
示す。横軸はプログラム、イレーズ回数、縦軸は各プロ
グラム、イレーズの時間を一定にした時のしきい値電圧
を示している。図１１を見ると分かるように回数を重ね
る度にＭＯＳ型メモリセルのプログラム、イレーズ特性
は悪化し分離が難しくなってくる。また、そのずれには
差異があり、この場合プログラムセルの特性悪化が顕著
である。また、プログラム、イレーズ回数を重ねた後の
ＭＯＳ型メモリセルの電流特性を図１２に示す。図１２
を見ると分かるようにプログラム、イレーズの回数が増
すと、特にプログラムセルのリードにおいて誤読み出し
が発生する場合がある。Next, FIG. 11 shows endurance characteristics according to the number of times of programming and erasing of a MOS memory cell. The horizontal axis shows the program and erase times, and the vertical axis shows the threshold voltage when the time of each program and erase is fixed. As can be seen from FIG. 11, as the number of times is increased, the programming and erasing characteristics of the MOS memory cell are deteriorated, and the separation becomes difficult. Further, there is a difference in the shift, and in this case, the characteristic of the program cell is significantly deteriorated. FIG. 12 shows the current characteristics of the MOS memory cell after the program and erase times are repeated. FIG.
As can be seen from the figure, when the number of times of programming and erasing is increased, erroneous reading may occur particularly in reading of a programmed cell.

【００９９】そこで、カウンタ９でのプログラム、イレ
ーズ回数のカウント値が予め設定された回数を超える
と、スイッチＳ０のみをオンさせリードを行うように制
御部２１を制御する。つまり、判定用しきい値電流が６
μＡのままだとプログラムセルで誤読み出しを起こして
しまう。そこで判定用しきい値電流を６μＡから３μＡ
にする。以上のことで、プログラムが浅いセルに対して
も、ワード線電圧のばらつきを含め確実に読み出しが行
われる。つまり、プログラムセルとイレーズセルを確実
に読み出しができるようにセンスアンプ１の判定用しき
い値電流を調整する。また、カウンタ２４のカウント値
を出力バッファ７を介して外部に出力しているので簡単
にモニタできる。よって、このカウンタ２４の出力によ
り、現在までのプログラム、イレーズ回数やセンスアン
プ１の判定用しきい値電流の調整具合を外部で容易に推
定できる。Therefore, when the count value of the program and the number of times of erasing in the counter 9 exceeds a preset number, the control unit 21 is controlled so that only the switch S0 is turned on to perform reading. That is, the threshold current for determination is 6
If the current remains at μA, an erroneous read will occur in the program cell. Therefore, the threshold current for determination is increased from 6 μA to 3 μA.
To As described above, the reading including the variation of the word line voltage is surely performed even in the cell having a shallow program. That is, the determination threshold current of the sense amplifier 1 is adjusted so that the program cell and the erase cell can be reliably read. Further, since the count value of the counter 24 is output to the outside via the output buffer 7, it can be easily monitored. Therefore, the output of the counter 24 makes it possible to easily externally estimate the degree of adjustment of the program, the number of erase operations, and the determination threshold current of the sense amplifier 1 up to the present.

【０１００】以上のように、この第７の実施の形態によ
る不揮発性半導体メモリでは、ワード線に２Ｖや４Ｖを
供給することなくプログラムベリファイやイレーズベリ
ファイをリードと同じセンスアンプ１で行うことが可能
となる。つまり、２Ｖや４Ｖを生成する電源が不要とな
り、チップ面積を削減することが可能である。また、様
々な電圧をワード線に供給する必要がなくなるため、電
源の制御が簡略化され、リード、プログラムベリファ
イ、イレーズベリファイを容易に制御可能とし、不揮発
性半導体メモリの安定動作を実現することができる。ま
た、素子のばらつき等で基準電流Ｉｒｅｆがばらついた
場合の対策として、基準電流Ｉｒｅｆを検出し基準値を
上回るかまたは下回ると、自動でレジスタ６のデータを
セットもしくはリセットすることにより、スイッチＳ０
〜Ｓ３の制御を変更させ、各々のセンスアンプ１の判定
用しきい値電流をより最適なレベルに調整することが可
能となり、不揮発性半導体メモリの安定動作を実現する
ことができる。また、プログラムやイレーズを繰り返す
ことによるメモリセル特性の変化にも対応して安定リー
ドを可能としたことにより、メモリの書き換え回数を増
加させることが可能となる。また、外部へカウンタ２４
のカウント値を出力する機構を設けたので、容易にプロ
グラム、イレーズ回数や調整具合を推定できるようにな
り、残りのプログラム、イレーズ回数等を容易に推定す
ることが可能となる。As described above, in the nonvolatile semiconductor memory according to the seventh embodiment, the program verify and the erase verify can be performed by the same sense amplifier 1 as the read without supplying 2 V or 4 V to the word line. Becomes That is, a power supply for generating 2 V or 4 V is not required, and the chip area can be reduced. In addition, since there is no need to supply various voltages to the word lines, control of the power supply is simplified, read, program verify, and erase verify can be easily controlled, and stable operation of the nonvolatile semiconductor memory can be realized. it can. As a countermeasure against the case where the reference current Iref fluctuates due to variations in elements, etc., when the reference current Iref is detected and exceeds or falls below the reference value, the data in the register 6 is automatically set or reset, thereby setting the switch S0.
ＳS3 can be changed, and the threshold current for determination of each sense amplifier 1 can be adjusted to a more optimal level, and a stable operation of the nonvolatile semiconductor memory can be realized. In addition, by enabling stable reading in response to changes in memory cell characteristics due to repeated programming and erasing, it is possible to increase the number of times of rewriting of the memory. In addition, the counter 24
Since the mechanism for outputting the count value is provided, the program, the number of times of erasing and the degree of adjustment can be easily estimated, and the remaining programs, the number of times of erasing and the like can be easily estimated.

【０１０１】なお、この第７の実施の形態ではＦＮプロ
グラム、ＦＮイレーズについて述べたが、ＣＨＥプログ
ラム、ＦＮイレーズのメモリに対しても特性が逆になる
だけで基本的な動作はかわらず実現可能である。また、
スイッチを含むカレントミラーの数を４つとしたが、カ
レントミラー数もそれぞれオンするスイッチの個数もＭ
ＯＳ型メモリセルの特性に合わせて様々な組み合わせが
存在することは言うまでもない。さらに、リード、プロ
グラムベリファイ、イレーズベリファイ全てを同一セン
スアンプで判定したが、少なくとも２つの動作モードで
使用すれば同様の効果が得られる。また、今回１ビット
について説明したが、多ビットのレジスタを用いより細
かなスイッチの制御を行うことと各々のレジスタからデ
ータを外部に出力することも可能である。また、レジス
タをセンスアンプに各々独立に持たせてスイッチを制御
することや、いくつかのグループでレジスタを有し、グ
ループ毎に調整をすることも可能である。また、基準電
流検出手段による基準電流の検出レベルは複数存在し、
それぞれのレベルでレジスタをセットもしくはリセット
することも当然可能である。また、カウンタによるスイ
ッチ制御をさらに細かく設定することも可能である。In the seventh embodiment, the FN program and the FN erase have been described. However, the basic operation can be realized without changing the characteristics of the CHE program and the FN erase memory only by reversing the characteristics. It is. Also,
Although the number of current mirrors including switches is four, the number of current mirrors and the number of switches to be turned on are also M
It goes without saying that there are various combinations depending on the characteristics of the OS type memory cell. Further, the read, program verify, and erase verify are all determined by the same sense amplifier. However, similar effects can be obtained by using at least two operation modes. In addition, although one bit has been described this time, it is also possible to perform finer switch control using a multi-bit register and to output data from each register to the outside. Further, it is also possible to control the switches by independently providing the sense amplifiers with the sense amplifiers, or to have the registers in several groups and to make adjustments for each group. Also, there are a plurality of detection levels of the reference current by the reference current detection means,
It is of course possible to set or reset registers at each level. Further, the switch control by the counter can be set more finely.

【０１０２】（第８の実施の形態）図８は本発明の第８
の実施の形態によるセンスアンプ周りの構成を示す回路
図である。図８において、図１と同一符号は同一または
相当部分を示す。この実施の形態では、奇数番のセンス
アンプの出力は、そのデータを出力を遅延させる遅延素
子９１〜９ｎを介して出力バッファ５１〜５ｎに入力し
ている。なお、不揮発性半導体メモリとしての構成は図
１４に示したものと同等である。(Eighth Embodiment) FIG. 8 shows an eighth embodiment of the present invention.
FIG. 4 is a circuit diagram showing a configuration around a sense amplifier according to the embodiment. 8, the same reference numerals as those in FIG. 1 indicate the same or corresponding parts. In this embodiment, the outputs of the odd-numbered sense amplifiers are input to output buffers 51 to 5n via delay elements 91 to 9n for delaying the output of the data. The configuration of the nonvolatile semiconductor memory is the same as that shown in FIG.

【０１０３】以上のように構成された不揮発性半導体メ
モリの動作について、特にＦＮプログラム、ＦＮイレー
ズのメモリについて説明する。第１の実施の形態ではリ
ード、プログラムベリファイ、イレーズベリファイの３
モードについて説明したが、この実施の形態ではプログ
ラムベリファイについては割愛する。The operation of the non-volatile semiconductor memory configured as described above will be described, in particular, an FN program and FN erase memory. In the first embodiment, three of read, program verify, and erase verify
Although the mode has been described, in this embodiment, the program verify is omitted.

【０１０４】第１の実施の形態でも示した通り、リード
時には、制御部２１はＲＥＡＤ信号を入力としスイッチ
Ｓ０およびＳ１をオンさせ、基準電流Ｉｒｅｆの２倍の
電流をセンスアンプ１の判定用しきい値電流として判定
を行う。イレーズベリファイ時は、制御部２１はＥ．
Ｖ．信号を入力としスイッチＳ０をオンさせ、基準電流
Ｉｒｅｆの１倍の電流をセンスアンプ１の判定用しきい
値電流とし判定を行う。As described in the first embodiment, at the time of reading, the control section 21 receives the READ signal as input, turns on the switches S0 and S1, and uses the current twice the reference current Iref for the determination of the sense amplifier 1. The determination is made as a threshold current. At the time of the erase verify, the control unit 21 sets the E.E.
V. A signal is input, the switch S0 is turned on, and a current that is one time the reference current Iref is used as a threshold current for determination of the sense amplifier 1, and a determination is made.

【０１０５】以上のように動作する不揮発性半導体メモ
リにおいて、レジスタ６が「０」の場合はデフォルトの
設定そのままに、また「１」がセットされた場合には、
リード時はスイッチＳ０〜Ｓ３をオンさせ、基準電流Ｉ
ｒｅｆの４倍の電流をセンスアンプ１の判定用しきい値
電流に、イレーズベリファイ時はスイッチＳ０およびＳ
１をオンさせ、基準電流Ｉｒｅｆの２倍の電流をセンス
アンプ１の判定用しきい値電流にするように制御部２１
は動作する。In the nonvolatile semiconductor memory operating as described above, when the register 6 is “0”, the default setting is kept as it is, and when “1” is set, the register 6 is
At the time of reading, the switches S0 to S3 are turned on, and the reference current I
ref is set to the threshold current for determination of the sense amplifier 1, and the switches S0 and S
1 to turn on the control unit 21 so that the current twice as large as the reference current Iref is used as the threshold current for determination of the sense amplifier 1.
Works.

【０１０６】ここで、製造上のばらつきによる素子のば
らつきや、電源電圧の変動などで、基準電流源２３の基
準電流Ｉｒｅｆが変動し、例えば基準電流Ｉｒｅｆが３
μＡから１μＡに変動した場合、リード時の判定用しき
い値電流は２μＡ、イレーズベリファイの判定用しきい
値電流は１μＡという非常に小さな値となる。しかし、
メモリセル電流が流れない「０」データを読み出す時、
１μＡという電流は電源ノイズなどで流れる可能性があ
り、瞬時ではあるがセンスアンプ１が誤判定することも
あり、安定的な判定を行うことが難しくなる。その場合
にレジスタ６に外部から「１」をセットし制御部２１を
介してスイッチＳ０〜Ｓ３のオンオフの制御を変更す
る。つまり、リード時はスイッチＳ０〜Ｓ３をオンさせ
ることで、判定用しきい値電流は４μＡに、またイレー
ズベリファイの判定用しきい値電流は２μＡと変更さ
れ、センスアンプ１がより安定動作できるレベルに調整
される。Here, the reference current Iref of the reference current source 23 fluctuates due to variations in elements due to manufacturing variations, fluctuations in the power supply voltage, and the like.
When the current fluctuates from μA to 1 μA, the threshold current for determination at the time of reading is 2 μA, and the threshold current for determination of erase verify is a very small value of 1 μA. But,
When reading "0" data where the memory cell current does not flow,
A current of 1 μA may flow due to power supply noise or the like, and the sense amplifier 1 may make an erroneous determination, although instantaneously, making it difficult to perform a stable determination. In this case, “1” is set to the register 6 from the outside, and the control of the on / off of the switches S0 to S3 is changed via the control unit 21. That is, by turning on the switches S0 to S3 at the time of reading, the threshold current for determination is changed to 4 μA, and the threshold current for determination of erase verify is changed to 2 μA, which is a level at which the sense amplifier 1 can operate more stably. It is adjusted to.

【０１０７】図１３に横軸が時間で縦軸に出力バッファ
５０〜５ｎに流れる電源電流（Ｉｄｄ）を示したグラフ
を示す。実際のセンスアンプ出力の出力バッファは駆動
能力を確保するためサイズの大きなトランジスタが用い
られている。よって、出力バッファ５０〜５ｎ全てが同
時に動作する度に図１３（Ａ）のように数ｍＡ〜数十ｍ
Ａ、場合によってはアンペアオーダーの大きなピーク電
流が流れ、電源ノイズとなりセンスアンプ１０〜１ｎの
みならず他の回路ブロックへ悪影響を与える。そこで、
奇数番のセンスアンプ１１，１３，‥‥‥の出力と出力
バッファ５１，５３，‥‥‥の間に遅延素子９１，９
３，‥‥‥を設けて、奇数番出力データのみ多少遅延さ
せて出力する。つまり、図１３（Ｂ）のように電流のピ
ークが２つに分かれ、それぞれピーク電流値も従来の半
分となる。FIG. 13 is a graph showing the time on the horizontal axis and the power supply current (Idd) flowing through the output buffers 50 to 5n on the vertical axis. As the output buffer of the actual sense amplifier output, a large-sized transistor is used in order to secure the driving capability. Therefore, every time all of the output buffers 50 to 5n operate simultaneously, several mA to several tens m as shown in FIG.
A: In some cases, a large peak current of the order of amperes flows, resulting in power supply noise, which adversely affects not only the sense amplifiers 10 to 1n but also other circuit blocks. Therefore,
Delay elements 91, 9 are provided between the outputs of odd-numbered sense amplifiers 11, 13,.
3, ‥‥‥ are provided, and only the odd-numbered output data is output with a slight delay. That is, as shown in FIG. 13B, the peak of the current is divided into two, and the peak current value becomes half of the conventional value.

【０１０８】以上のように、この第８の実施の形態によ
る不揮発性半導体メモリでは、ワード線に２Ｖや４Ｖを
供給することなくプログラムベリファイやイレーズベリ
ファイをリードと同じセンスアンプ１０〜１ｎで行うこ
とが可能となる。つまり、２Ｖや４Ｖを生成する電源が
不要となり、チップ面積を削減することが可能である。
また、様々な電圧をワード線に供給する必要がなくなる
ため、電源の制御が簡略化され、リード、プログラムベ
リファイ、イレーズベリファイを容易に制御可能とし、
不揮発性半導体メモリの安定動作を実現することができ
る。また、素子のばらつき等で基準電流Ｉｒｅｆがばら
ついた場合の対策として、基準電流Ｉｒｅｆを検出し基
準値を上回るかまたは下回ると、自動でレジスタ６のデ
ータをセットもしくはリセットすることにより、スイッ
チＳ０〜Ｓ３の制御を変更させ、各々のセンスアンプ１
０〜１ｎの判定用しきい値電流をより最適なレベルに調
整することが可能となり、不揮発性半導体メモリの安定
動作を実現することができる。また、遅延素子を設けて
センスアンプ１１，１３，‥‥‥の出力バッファ５０〜
５ｎの動作タイミングをずらせることにより出力バッフ
ァ５０〜５ｎで消費する電流のピークを抑えることがで
き、電源ノイズを抑制することが可能となる。As described above, in the nonvolatile semiconductor memory according to the eighth embodiment, the program verify and erase verify are performed by the same sense amplifiers 10-1n as the read without supplying 2V or 4V to the word line. Becomes possible. That is, a power supply for generating 2 V or 4 V is not required, and the chip area can be reduced.
In addition, since it is not necessary to supply various voltages to the word lines, control of the power supply is simplified, and read, program verify, and erase verify can be easily controlled.
A stable operation of the nonvolatile semiconductor memory can be realized. As a countermeasure against the case where the reference current Iref fluctuates due to variations in elements, etc., when the reference current Iref is detected and exceeds or falls below the reference value, the data in the register 6 is automatically set or reset, thereby setting the switches S0 to S0. The control of S3 is changed, and each sense amplifier 1
The determination threshold currents of 0 to 1n can be adjusted to more optimal levels, and a stable operation of the nonvolatile semiconductor memory can be realized. In addition, delay elements are provided so that output buffers 50 to 50 of sense amplifiers 11, 13,.
By shifting the operation timing of 5n, the peak of the current consumed by the output buffers 50 to 5n can be suppressed, and the power supply noise can be suppressed.

【０１０９】なお、この第８の実施の形態ではＦＮプロ
グラム、ＦＮイレーズについて述べたが、ＣＨＥプログ
ラム、ＦＮイレーズのメモリに対しても特性が逆になる
だけで基本的な動作はかわらず実現可能である。また、
スイッチを含むカレントミラーの数を４つとしたが、カ
レントミラー数もそれぞれオンするスイッチの個数もＭ
ＯＳ型メモリセルの特性に合わせて様々な組み合わせが
存在することは言うまでもない。さらに、リード、プロ
グラムベリファイ、イレーズベリファイ全てを同一セン
スアンプで判定したが、少なくとも２つの動作モードで
使用すれば同様の効果が得られる。また、今回１ビット
について説明したが多ビットのレジスタを用いより細か
なスイッチの制御を行うことと、各々のレジスタからデ
ータを外部に出力することも可能である。また、レジス
タをセンスアンプに各々独立に持たせてスイッチを制御
することや、いくつかのグループでレジスタを有し、グ
ループ毎に調整をすることも可能である。また、基準電
流検出手段を設けることや、基準電流検出手段による基
準電流の検出レベルは複数存在し、それぞれのレベルで
レジスタをセットもしくはリセットすることも当然可能
である。また、カウンタを設けることや、カウンタによ
るスイッチ制御をさらに細かく設定することも可能であ
る。また、遅延素子を奇数番のセンスアンプと出力バッ
ファの間に設けたが、少なくとも１個のセンスアンプと
出力バッファの間に遅延素子を設けることでも実施は可
能で、様々な組み合わせにても実施可能である。In the eighth embodiment, the FN program and the FN erase have been described. However, the basic operation can be realized without changing the characteristics of the CHE program and the FN erase memory only by reversing the characteristics. It is. Also,
Although the number of current mirrors including switches is four, the number of current mirrors and the number of switches to be turned on are also M
It goes without saying that there are various combinations depending on the characteristics of the OS type memory cell. Further, the read, program verify, and erase verify are all determined by the same sense amplifier. However, similar effects can be obtained by using at least two operation modes. Further, although one bit has been described this time, it is also possible to perform more detailed switch control using a multi-bit register and to output data from each register to the outside. Further, it is also possible to control the switches by independently providing the sense amplifiers with the sense amplifiers, or to have the registers in several groups and to make adjustments for each group. In addition, it is naturally possible to provide a reference current detecting means, and to set a plurality of reference current detection levels by the reference current detecting means, and to set or reset a register at each level. It is also possible to provide a counter, and to set the switch control by the counter more finely. Although the delay elements are provided between the odd-numbered sense amplifiers and the output buffers, the present invention can be implemented by providing delay elements between at least one sense amplifier and the output buffers. It is possible.

【０１１０】[0110]

【発明の効果】本発明の請求項１の不揮発性半導体メモ
リによれば、ワード線に２Ｖや４Ｖの電圧を供給するこ
となくプログラムベリファイやイレーズベリファイをリ
ードと同じセンスアンプで行うことが可能となる。つま
り、２Ｖや４Ｖの電圧を生成する電源が不要となり、チ
ップ面積を削減することが可能である。また、様々な電
圧をワード線に供給する必要がなくなったため、電源の
制御が簡略化され、リード、プログラムベリファイ、イ
レーズベリファイを容易に制御可能とし、不揮発性半導
体メモリの安定動作を実現することができる。According to the nonvolatile semiconductor memory of the first aspect of the present invention, program verify and erase verify can be performed by the same sense amplifier as read without supplying a voltage of 2 V or 4 V to a word line. Become. That is, a power supply for generating a voltage of 2 V or 4 V is not required, and the chip area can be reduced. In addition, since there is no need to supply various voltages to the word lines, control of the power supply is simplified, read, program verify, and erase verify can be easily controlled, and stable operation of the nonvolatile semiconductor memory can be realized. it can.

【０１１１】本発明の請求項２の不揮発性半導体メモリ
によれば、素子のばらつき等で判定用しきい値電流がば
らついた場合の対策として、レジスタのデータをセット
もしくはリセットすることにより、スイッチの制御を変
更させ、センスアンプの判定用しきい値電流をより最適
なレベルに調整することが可能となり、不揮発性半導体
メモリの安定動作を実現することができる。その他の効
果は請求項１記載の不揮発性半導体メモリと同様であ
る。According to the nonvolatile semiconductor memory of the second aspect of the present invention, as a countermeasure in the case where the threshold current for determination varies due to the variation of the elements or the like, the data of the register is set or reset so that By changing the control, the determination threshold current of the sense amplifier can be adjusted to a more optimal level, and a stable operation of the nonvolatile semiconductor memory can be realized. Other effects are the same as those of the nonvolatile semiconductor memory according to the first aspect.

【０１１２】本発明の請求項３の不揮発性半導体メモリ
によれば、素子のばらつき等で判定用しきい値電流がば
らついた場合の対策として、レジスタのデータをセット
もしくはリセットすることにより、スイッチの制御を変
更させ、各々のセンスアンプの判定用しきい値電流を独
立により最適なレベルに調整することが可能となり、不
揮発性半導体メモリの安定動作を実現することができ
る。その他の効果は請求項２記載の不揮発性半導体メモ
リと同様である。According to the nonvolatile semiconductor memory of the third aspect of the present invention, as a countermeasure against the case where the threshold current for determination is varied due to the variation of the elements, the data of the register is set or reset, and the data of the switch is set. By changing the control, the determination threshold current of each sense amplifier can be independently adjusted to an optimum level, and a stable operation of the nonvolatile semiconductor memory can be realized. Other effects are the same as those of the nonvolatile semiconductor memory according to the second aspect.

【０１１３】本発明の請求項４の不揮発性半導体メモリ
によれば、素子のばらつき等で判定用しきい値電流がば
らついた場合の対策として、基準電流または判定用しき
い値電流を検出し、基準値を上回るかまたは下回ると、
自動でレジスタのデータをセットもしくはリセットする
ことにより、スイッチの制御を変更させ、各々のセンス
アンプの判定用しきい値電流をより最適なレベルに調整
することが可能となり、不揮発性半導体メモリの安定動
作を実現することができる。その他の効果は請求項２ま
たは３記載の不揮発性半導体メモリと同様である。According to the nonvolatile semiconductor memory of the fourth aspect of the present invention, as a countermeasure in the case where the threshold current for judgment varies due to variations in elements, etc., a reference current or a threshold current for judgment is detected. Above or below the threshold,
By automatically setting or resetting the data in the registers, the control of the switches can be changed, and the threshold current for judgment of each sense amplifier can be adjusted to a more optimal level, thereby stabilizing the nonvolatile semiconductor memory. Operation can be realized. Other effects are the same as those of the nonvolatile semiconductor memory according to the second or third aspect.

【０１１４】本発明の請求項５の不揮発性半導体メモリ
によれば、外部へレジスタのデータを出力する機構を設
けたので、容易にばらつき具合や調整具合を推定できる
ようになり、センスアンプまたは基準電流生成部の製造
上のできばえ等を容易に推定することが可能となる。そ
の他の効果は請求項４記載の不揮発性半導体メモリと同
様である。According to the nonvolatile semiconductor memory of the fifth aspect of the present invention, since the mechanism for outputting the data of the register to the outside is provided, it is possible to easily estimate the degree of the variation and the degree of the adjustment. It is possible to easily estimate the manufacturing quality of the current generation unit. Other effects are the same as those of the nonvolatile semiconductor memory according to the fourth aspect.

【０１１５】本発明の請求項６の不揮発性半導体メモリ
によれば、プログラムやイレーズを繰り返すことによる
メモリセル特性の変化にも対応して安定リードを可能と
したことによりメモリの書き換え回数を増加させること
が可能となる。その他の効果は請求項１，２，３，４ま
たは５記載の不揮発性半導体メモリと同様である。According to the nonvolatile semiconductor memory of the sixth aspect of the present invention, the number of times of rewriting of the memory can be increased by enabling stable reading in response to a change in memory cell characteristics due to repetition of program and erase. It becomes possible. Other effects are the same as those of the nonvolatile semiconductor memory according to the first, second, third, fourth, or fifth aspect.

【０１１６】本発明の請求項７の不揮発性半導体メモリ
によれば、外部へカウンタのカウント値を出力する機構
を設けたので、容易にプログラム、イレーズ回数や調整
具合を推定できるようになり、残りのプログラム、イレ
ーズ回数等を容易に推定することが可能となる。その他
の効果は請求項６記載の不揮発性半導体メモリと同様で
ある。According to the nonvolatile semiconductor memory of the seventh aspect of the present invention, since a mechanism for outputting the count value of the counter to the outside is provided, it is possible to easily estimate the program, the number of times of erasing, and the degree of adjustment. It is possible to easily estimate the program, the number of erases, and the like. Other effects are the same as those of the nonvolatile semiconductor memory according to the sixth aspect.

【０１１７】本発明の請求項８の不揮発性半導体メモリ
によれば、遅延素子を設けてセンスアンプの出力バッフ
ァの動作タイミングをずらせることにより、出力バッフ
ァで消費する電流のピークを抑えることができ、電源ノ
イズを抑制することが可能となる。その他の効果は請求
項１，２，３，４，５，６または７記載の不揮発性半導
体メモリと同様である。According to the nonvolatile semiconductor memory of claim 8 of the present invention, the peak of the current consumed by the output buffer can be suppressed by providing the delay element and shifting the operation timing of the output buffer of the sense amplifier. Thus, power supply noise can be suppressed. Other effects are the same as those of the nonvolatile semiconductor memory according to the first, second, third, fourth, fifth, sixth or seventh aspect.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施の形態による不揮発性半導
体メモリのセンスアンプ周りの構成を示す回路図であ
る。FIG. 1 is a circuit diagram showing a configuration around a sense amplifier of a nonvolatile semiconductor memory according to a first embodiment of the present invention;

【図２】本発明の第２の実施の形態による不揮発性半導
体メモリのセンスアンプ周りの構成を示す回路図であ
る。FIG. 2 is a circuit diagram showing a configuration around a sense amplifier of a nonvolatile semiconductor memory according to a second embodiment of the present invention;

【図３】本発明の第３の実施の形態による不揮発性半導
体メモリのセンスアンプ周りの構成を示す回路図であ
る。FIG. 3 is a circuit diagram showing a configuration around a sense amplifier of a nonvolatile semiconductor memory according to a third embodiment of the present invention;

【図４】本発明の第４の実施の形態による不揮発性半導
体メモリのセンスアンプ周りの構成を示す回路図であ
る。FIG. 4 is a circuit diagram showing a configuration around a sense amplifier of a nonvolatile semiconductor memory according to a fourth embodiment of the present invention;

【図５】本発明の第５の実施の形態による不揮発性半導
体メモリのセンスアンプ周りの構成を示す回路図であ
る。FIG. 5 is a circuit diagram showing a configuration around a sense amplifier of a nonvolatile semiconductor memory according to a fifth embodiment of the present invention;

【図６】本発明の第６の実施の形態による不揮発性半導
体メモリのセンスアンプ周りの構成を示す回路図であ
る。FIG. 6 is a circuit diagram showing a configuration around a sense amplifier of a nonvolatile semiconductor memory according to a sixth embodiment of the present invention;

【図７】本発明の第７の実施の形態による不揮発性半導
体メモリのセンスアンプ周りの構成を示す回路図であ
る。FIG. 7 is a circuit diagram showing a configuration around a sense amplifier of a nonvolatile semiconductor memory according to a seventh embodiment;

【図８】本発明の第８の実施の形態による不揮発性半導
体メモリのセンスアンプ周りの構成を示す回路図であ
る。FIG. 8 is a circuit diagram showing a configuration around a sense amplifier of a nonvolatile semiconductor memory according to an eighth embodiment of the present invention;

【図９】従来のベリファイ後のＭＯＳ型メモリセルの電
流特性を示す特性図である。FIG. 9 is a characteristic diagram showing current characteristics of a conventional MOS memory cell after verification.

【図１０】本発明でのベリファイ後のＭＯＳ型メモリセ
ルの電流特性を示す特性図である。FIG. 10 is a characteristic diagram showing current characteristics of a MOS memory cell after verification according to the present invention.

【図１１】ＭＯＳ型メモリセルのプログラム、イレーズ
回数によるエンデュランス特性を示す特性図である。FIG. 11 is a characteristic diagram showing endurance characteristics depending on the number of times of programming and erasing of a MOS memory cell.

【図１２】プログラム、イレーズ回数を重ねた後のＭＯ
Ｓ型メモリセルの電流特性を示す特性図である。FIG. 12 shows the MO after the program and the number of times of erasing are repeated.
FIG. 4 is a characteristic diagram illustrating current characteristics of an S-type memory cell.

【図１３】出力バッファで流れる電源電流を示す波形図
である。FIG. 13 is a waveform diagram showing a power supply current flowing in an output buffer.

【図１４】従来の図揮発性半導体メモリの概略を示す回
路図である。FIG. 14 is a circuit diagram schematically showing a conventional volatile semiconductor memory.

【図１５】従来の電流比較型センスアンプの周りの構成
を示す回路図である。FIG. 15 is a circuit diagram showing a configuration around a conventional current comparison type sense amplifier.

【図１６】基準電流検出手段の構成を示す回路図であ
る。FIG. 16 is a circuit diagram showing a configuration of a reference current detecting means.

【符号の説明】[Explanation of symbols]

１，１０〜１ｎ センスアンプ ２１ 制御部 ２２ 基準電流生成部 ２３ 基準電流源 ２４ カウンタ ２５ 基準電流検出手段 ４１ 列デコーダ ４２ 行デコーダ ５，５０〜５ｎ センスアンプの出力バッファ ６，６０〜６ｎ レジスタ ７ カウンタの出力バッファ ８ レジスタの出力バッファ ９１〜９ｎ 遅延素子 ＣＬ０〜ＣＬｋ カラム線 ＷＬ０〜ＷＬｍ ワード線 ＣＧ００〜ＣＧｎｋ カラムゲート Ｍ０００〜Ｍｍｎｋ ＭＯＳ型メモリセル ＤＭ ダミーセル 1, 10 to 1 n sense amplifier 21 control unit 22 reference current generation unit 23 reference current source 24 counter 25 reference current detection means 41 column decoder 42 row decoder 5, 50 to 5n output buffer of sense amplifier 6, 60 to 6n register 7 counter Output buffer 8 register output buffer 91-9n delay element CL0-CLk column line WL0-WLm word line CG00-CGnk column gate M000-Mmnk MOS memory cell DM dummy cell

フロントページの続き (72)発明者 渕上 郁雄 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 木村 智生 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD00 AD06 AD09 AE01 AE08 Continuing on the front page (72) Inventor Ikuo Fuchigami 1006 Kadoma Kadoma, Osaka Prefecture Matsushita Electric Industrial Co., Ltd. 5B025 AA03 AB01 AC01 AD00 AD06 AD09 AE01 AE08