JP2002023697A - Light emitting device - Google Patents
- ️Wed Jan 23 2002
【０００１】[0001]
【発明の属する技術分野】本発明はＥＬ（エレクトロル
ミネッセンス）素子を基板上に作り込んで形成された電
子ディスプレイに関する。特に半導体素子（半導体薄膜
を用いた素子）を用いたＥＬディスプレイに関する。ま
たＥＬディスプレイを表示部に用いた発光装置に関す
る。The present invention relates to an electronic display formed by forming an EL (electroluminescence) element on a substrate. In particular, the present invention relates to an EL display using a semiconductor element (an element using a semiconductor thin film). Further, the present invention relates to a light emitting device using an EL display as a display portion.
【０００２】[0002]
【従来の技術】近年、基板上にＴＦＴを形成する技術が
大幅に進歩し、アクティブマトリクス型の電子ディスプ
レイへの応用開発が進められている。特に、ポリシリコ
ン膜を用いたＴＦＴは、従来のアモルファスシリコン膜
を用いたＴＦＴよりも電界効果移動度（モビリティとも
いう）が高いので、高速動作が可能である。そのため、
従来基板の外に設けられた駆動回路で行っていた画素の
制御を、画素と同一の基板上に形成した駆動回路で行う
ことが可能となっている。2. Description of the Related Art In recent years, the technology for forming a TFT on a substrate has been greatly advanced, and its application to an active matrix type electronic display has been developed. In particular, a TFT using a polysilicon film has higher field-effect mobility (also referred to as mobility) than a TFT using a conventional amorphous silicon film, and thus can operate at high speed. for that reason,
The control of pixels, which has been performed by a drive circuit provided outside the substrate in the related art, can be performed by a drive circuit formed on the same substrate as the pixels.
【０００３】このようなアクティブマトリクス型の電子
ディスプレイは、同一基板上に様々な回路や素子を作り
込むことで製造コストの低減、電子ディスプレイの小型
化、歩留まりの上昇、スループットの低減など、様々な
利点が得られる。[0003] Such an active matrix type electronic display can be manufactured by various circuits and elements on the same substrate to reduce various manufacturing costs, downsize the electronic display, increase the yield, and reduce the throughput. Benefits are obtained.
【０００４】そしてさらに、自発光型素子としてＥＬ素
子を有したアクティブマトリクス型のＥＬディスプレイ
の研究が活発化している。ＥＬディスプレイは有機ＥＬ
ディスプレイ（ＯＥＬＤ：Organic EL Display）又は有
機ライトエミッティングダイオード（ＯＬＥＤ：Organi
c Light Emitting Diode）とも呼ばれている。Further, active matrix EL displays having EL elements as self-luminous elements have been actively studied. EL display is organic EL
Display (OELD: Organic EL Display) or Organic Light Emitting Diode (OLED: Organic)
c Light Emitting Diode).
【０００５】ＥＬディスプレイは、液晶ディスプレイと
異なり自発光型である。ＥＬ素子は一対の電極（陽極と
陰極）間に電場を加えることでルミネッセンスが発生す
る有機化合物を含む層（以下、ＥＬ層と記す）が挟まれ
た構造となっているが、ＥＬ層は通常、積層構造となっ
ている。代表的には、コダック・イーストマン・カンパ
ニーのTangらが提案した「正孔輸送層／発光層／電子輸
送層」という積層構造が挙げられる。この構造は非常に
発光効率が高く、現在、研究開発が進められているＥＬ
ディスプレイは殆どこの構造を採用している。An EL display is a self-luminous type unlike a liquid crystal display. An EL element has a structure in which a layer containing an organic compound that emits luminescence by applying an electric field between a pair of electrodes (an anode and a cathode) (hereinafter, referred to as an EL layer) is sandwiched. , And has a laminated structure. A typical example is a laminated structure of “hole transport layer / light emitting layer / electron transport layer” proposed by Tang et al. Of Kodak Eastman Company. This structure has a very high luminous efficiency, and EL which is currently being researched and developed
Most displays adopt this structure.
【０００６】また他にも、陽極上に正孔注入層／正孔輸
送層／発光層／電子輸送層、または正孔注入層／正孔輸
送層／発光層／電子輸送層／電子注入層の順に積層する
構造でも良い。発光層に対して蛍光性色素等をドーピン
グしても良い。In addition, a hole injection layer / hole transport layer / light-emitting layer / electron transport layer, or a hole injection layer / hole transport layer / light-emitting layer / electron transport layer / electron injection layer may be provided on the anode. A structure in which layers are sequentially stacked may be used. The light emitting layer may be doped with a fluorescent dye or the like.
【０００７】本明細書において陰極と陽極の間に設けら
れる全ての層を総称してＥＬ層と呼ぶ。よって上述した
正孔注入層、正孔輸送層、発光層、電子輸送層、電子注
入層等は、全てＥＬ層に含まれる。有機化合物における
ルミネッセンスには、一重項励起状態から基底状態に戻
る際の発光（蛍光）と三重項励起状態から基底状態に戻
る際の発光（リン光）とがあるが、本発明の発光装置
は、上述した発光のうちのいずれか一方の発光を用いて
も良いし、または両方の発光を用いても良い。In this specification, all layers provided between a cathode and an anode are collectively called an EL layer. Therefore, the above-described hole injection layer, hole transport layer, light-emitting layer, electron transport layer, electron injection layer, and the like are all included in the EL layer. Luminescence of an organic compound includes light emission (fluorescence) when returning from a singlet excited state to a ground state and light emission (phosphorescence) when returning to a ground state from a triplet excited state. Either one of the above-described light emissions may be used, or both light emissions may be used.
【０００８】そして、上記構造でなるＥＬ層に一対の電
極から所定の電圧をかけ、それにより発光層においてキ
ャリアの再結合が起こって発光する。なお本明細書にお
いてＥＬ素子が発光することを、ＥＬ素子が駆動すると
呼ぶ。また、本明細書中では、陽極、ＥＬ層及び陰極で
形成される発光素子をＥＬ素子と呼ぶ。Then, a predetermined voltage is applied to the EL layer having the above structure from a pair of electrodes, whereby recombination of carriers occurs in the light emitting layer to emit light. Note that in this specification, emission of an EL element is referred to as driving of the EL element. In this specification, a light-emitting element including an anode, an EL layer, and a cathode is referred to as an EL element.
【０００９】ＥＬディスプレイの駆動方法として、アナ
ログ方式の駆動方法（アナログ駆動）が挙げられる。Ｅ
Ｌディスプレイのアナログ駆動について、図２５及び図
２６を用いて説明する。As a method for driving an EL display, there is an analog driving method (analog driving). E
The analog driving of the L display will be described with reference to FIGS.
【００１０】図２５にアナログ駆動のＥＬディスプレイ
の画素部１８００の構造を示す。ゲート信号線駆動回路
からのゲート信号を入力するゲート信号線（Ｇ１〜Ｇ
ｙ）は、各画素が有するスイッチング用ＴＦＴ１８０１
のゲート電極に接続されている。また各画素の有するス
イッチング用ＴＦＴ１８０１のソース領域とドレイン領
域は、一方がアナログのビデオ信号を入力するソース信
号線（データ信号線ともいう）Ｓ１〜Ｓｘに、もう一方
が各画素が有するＥＬ駆動用ＴＦＴ１８０４のゲート電
極及び各画素が有するコンデンサ１８０８にそれぞれ接
続されている。FIG. 25 shows a structure of a pixel portion 1800 of an EL display driven by analog driving. Gate signal lines (G1 to G1) for inputting gate signals from the gate signal line driving circuit
y) is a switching TFT 1801 included in each pixel.
Is connected to the gate electrode of One of a source region and a drain region of the switching TFT 1801 included in each pixel is connected to source signal lines (also referred to as data signal lines) S1 to Sx for inputting analog video signals, and the other is used for EL driving included in each pixel. It is connected to the gate electrode of the TFT 1804 and the capacitor 1808 of each pixel.
【００１１】各画素が有するＥＬ駆動用ＴＦＴ１８０４
のソース領域は電源供給線Ｖ１〜Ｖｘに接続されてお
り、ドレイン領域はＥＬ素子１８０６に接続されてい
る。電源供給線Ｖ１〜Ｖｘの電位を電源電位と呼ぶ。ま
た電源供給線Ｖ１〜Ｖｘは、各画素が有するコンデンサ
１８０８に接続されている。An EL driving TFT 1804 included in each pixel
Are connected to power supply lines V1 to Vx, and the drain region is connected to an EL element 1806. The potentials of the power supply lines V1 to Vx are called power supply potentials. The power supply lines V1 to Vx are connected to a capacitor 1808 included in each pixel.
【００１２】ＥＬ素子１８０６は陽極と、陰極と、陽極
と陰極の間に設けられたＥＬ層とを有する。ＥＬ素子１
８０６の陽極がＥＬ駆動用ＴＦＴ１８０４のドレイン領
域と接続している場合、ＥＬ素子１８０６の陽極が画素
電極、陰極が対向電極となる。逆にＥＬ素子１８０６の
陰極がＥＬ駆動用ＴＦＴ１８０４のドレイン領域と接続
している場合、ＥＬ素子１８０６の陽極が対向電極、陰
極が画素電極となる。The EL element 1806 has an anode, a cathode, and an EL layer provided between the anode and the cathode. EL element 1
When the anode 806 is connected to the drain region of the EL driving TFT 1804, the anode of the EL element 1806 is a pixel electrode and the cathode is a counter electrode. Conversely, when the cathode of the EL element 1806 is connected to the drain region of the EL driving TFT 1804, the anode of the EL element 1806 serves as a counter electrode and the cathode serves as a pixel electrode.
【００１３】なお本明細書において、対向電極の電位を
対向電位と呼ぶ。なお対向電極に対向電位を与える電源
を対向電源と呼ぶ。画素電極の電位と対向電極の電位の
電位差がＥＬ駆動電圧であり、このＥＬ駆動電圧がＥＬ
層にかかる。In this specification, the potential of the counter electrode is called a counter potential. Note that a power supply that applies a counter potential to the counter electrode is referred to as a counter power supply. The potential difference between the potential of the pixel electrode and the potential of the counter electrode is the EL drive voltage.
Hang on layers.
【００１４】図２５で示したＥＬディスプレイを、アナ
ログ方式で駆動させた場合のタイミングチャートを図２
６に示す。１つのゲート信号線が選択されてから、その
次に別のゲート信号線が選択されるまでの期間を１ライ
ン期間（Ｌ）と呼ぶ。また１つの画像が表示されてから
次の画像が表示されるまでの期間が１フレーム期間
（Ｆ）に相当する。図２５のＥＬディスプレイの場合、
ゲート信号線はｙ本あるので、１フレーム期間中にｙ個
のライン期間（Ｌ１〜Ｌｙ）が設けられている。FIG. 2 is a timing chart when the EL display shown in FIG. 25 is driven in an analog system.
6 is shown. A period from when one gate signal line is selected to when another gate signal line is selected next is called one line period (L). The period from the display of one image to the display of the next image corresponds to one frame period (F). In the case of the EL display of FIG. 25,
Since there are y gate signal lines, y line periods (L1 to Ly) are provided in one frame period.
【００１５】解像度が高くなるにつれて１フレーム期間
中のライン期間の数も増え、駆動回路を高い周波数で駆
動しなければならなくなる。As the resolution increases, the number of line periods in one frame period also increases, and the driving circuit must be driven at a high frequency.
【００１６】まず電源供給線Ｖ１〜Ｖｘは一定の電源電
位に保たれている。そして対向電極の電位である対向電
位も一定の電位に保たれている。対向電位は、ＥＬ素子
が発光する程度に電源電位との間に電位差を有してい
る。First, the power supply lines V1 to Vx are maintained at a constant power supply potential. The counter potential, which is the potential of the counter electrode, is also kept at a constant potential. The opposing potential has a potential difference from the power supply potential to such an extent that the EL element emits light.
【００１７】第１のライン期間（Ｌ１）において、ゲー
ト信号線駆動回路からゲート信号線Ｇ１に入力されるゲ
ート信号によって、ゲート信号線Ｇ１が選択される。In the first line period (L1), the gate signal line G1 is selected by a gate signal input from the gate signal line driving circuit to the gate signal line G1.
【００１８】なお本明細書においてゲート信号線が選択
されるとは、該ゲート信号線にゲート電極が接続された
薄膜トランジスタが全てオンの状態になることを意味す
る。Note that in this specification, selecting a gate signal line means that all the thin film transistors whose gate electrodes are connected to the gate signal line are turned on.
【００１９】そして、ソース信号線Ｓ１〜Ｓｘに順にア
ナログのビデオ信号が入力される。ゲート信号線Ｇ１に
接続された全てのスイッチング用ＴＦＴ１８０１はオン
の状態になっているので、ソース信号線Ｓ１〜Ｓｘに入
力されたアナログのビデオ信号は、スイッチング用ＴＦ
Ｔ１８０１を介してＥＬ駆動用ＴＦＴ１８０４のゲート
電極に入力される。Then, analog video signals are sequentially input to the source signal lines S1 to Sx. Since all the switching TFTs 1801 connected to the gate signal line G1 are turned on, the analog video signals input to the source signal lines S1 to Sx are
The signal is input to the gate electrode of the EL driving TFT 1804 through T1801.
【００２０】ＥＬ駆動用ＴＦＴ１８０４のチャネル形成
領域を流れる電流の量は、ＥＬ駆動用ＴＦＴ１８０４の
ゲート電極に入力される信号の電位の高さ（電圧）によ
って制御される。よって、ＥＬ素子１８０６の画素電極
にかかる電位は、ＥＬ駆動用ＴＦＴ１８０４のゲート電
極に入力されたアナログのビデオ信号の電位の高さによ
って決まる。そしてＥＬ素子１８０６はアナログのビデ
オ信号の電位に制御されて発光を行う。The amount of current flowing through the channel forming region of the EL driving TFT 1804 is controlled by the height (voltage) of the signal input to the gate electrode of the EL driving TFT 1804. Therefore, the potential applied to the pixel electrode of the EL element 1806 is determined by the level of the potential of the analog video signal input to the gate electrode of the EL driving TFT 1804. The EL element 1806 emits light under the control of the potential of the analog video signal.
【００２１】上述した動作を繰り返し、にソース信号線
Ｓ１〜Ｓｘへのアナログのビデオ信号の入力が終了する
と、第１のライン期間（Ｌ１）が終了する。なお、ソー
ス信号線Ｓ１〜Ｓｘへのアナログのビデオ信号の入力が
終了するまでの期間と水平帰線期間とを合わせて１つの
ライン期間としても良い。When the above operation is repeated and the input of the analog video signal to the source signal lines S1 to Sx ends, the first line period (L1) ends. Note that the period until the input of the analog video signal to the source signal lines S1 to Sx ends and the horizontal retrace period may be combined into one line period.
【００２２】そして次に第２のライン期間（Ｌ２）とな
り、ゲート信号によってゲート信号線Ｇ２が選択され
る。そして第１のライン期間（Ｌ１）と同様にソース信
号線Ｓ１〜Ｓｘに順にアナログのビデオ信号が入力され
る。Then, the second line period (L2) starts, and the gate signal line G2 is selected by the gate signal. Then, analog video signals are sequentially input to the source signal lines S1 to Sx as in the first line period (L1).
【００２３】そして全てのゲート信号線（Ｇ１〜Ｇｙ）
にゲート信号が入力されると、全てのライン期間（Ｌ１
〜Ｌｙ）が終了する。全てのライン期間（Ｌ１〜Ｌｙ）
が終了すると、１フレーム期間が終了する。１フレーム
期間中において全ての画素が表示を行い、１つの画像が
形成される。なお全てのライン期間（Ｌ１〜Ｌｙ）と垂
直帰線期間とを合わせて１フレーム期間としても良い。Then, all the gate signal lines (G1 to Gy)
When the gate signal is input to all the line periods (L1
To Ly) ends. All line periods (L1 to Ly)
Is completed, one frame period ends. All the pixels display during one frame period, and one image is formed. Note that all the line periods (L1 to Ly) and the vertical flyback period may be combined into one frame period.
【００２４】以上のように、アナログのビデオ信号によ
ってＥＬ素子の発光量が制御され、その発光量の制御に
よって階調表示がなされる。この方式はいわゆるアナロ
グ駆動方法と呼ばれる駆動方式であり、ソース信号線に
入力されるアナログのビデオ信号の電位の変化で階調表
示が行われる。As described above, the light emission amount of the EL element is controlled by the analog video signal, and the gradation display is performed by controlling the light emission amount. This method is a so-called analog driving method, and gradation display is performed by changing the potential of an analog video signal input to a source signal line.
【００２５】[0025]
【発明が解決しようとする課題】上述したアナログ駆動
方法において、ＥＬ素子に供給される電流量がＥＬ駆動
用ＴＦＴのゲート電圧によって制御される様子を図２７
を用いて詳しく説明する。FIG. 27 shows how the amount of current supplied to the EL element is controlled by the gate voltage of the EL driving TFT in the analog driving method described above.
This will be described in detail with reference to FIG.
【００２６】図２７（Ａ）はＥＬ駆動用ＴＦＴのトラン
ジスタ特性を示すグラフであり、２８０１はＩDS−ＶGS
特性（又はＩDS−ＶGS曲線）と呼ばれている。ここでＩ
DSはドレイン電流であり、ＶGSはゲート電極とソース領
域間の電圧（ゲート電圧）である。このグラフにより任
意のゲート電圧に対して流れる電流量を知ることができ
る。FIG. 27A is a graph showing the transistor characteristics of the EL driving TFT, and 2801 is I DS -V GS.
It is called the characteristic (or I DS -V GS curve). Where I
DS is a drain current, and V GS is a voltage (gate voltage) between the gate electrode and the source region. From this graph, the amount of current flowing for an arbitrary gate voltage can be known.
【００２７】アナログ駆動方法において階調表示を行う
場合、ＥＬ素子は上記ＩDS−ＶGS特性の点線２８０２で
示した領域を用いて駆動する。２８０２で囲んだ領域の
拡大図を図２７（Ｂ）に示す。When gradation display is performed by the analog driving method, the EL element is driven by using the area indicated by the dotted line 2802 of the above I DS -V GS characteristics. FIG. 27B is an enlarged view of a region surrounded by 2802.
【００２８】図２７（Ｂ）において、斜線で示す領域は
飽和領域と呼ばれている。具体的には、しきい値電圧を
ＶTHとすると、｜ＶGS−ＶTH｜＜｜ＶDS｜を満たすよう
なゲート電圧である領域を指し、この領域ではゲート電
圧の変化に対して指数関数的にドレイン電流が変化す
る。この領域を使ってゲート電圧による電流制御を行
う。In FIG. 27B, a region indicated by oblique lines is called a saturation region. Specifically, assuming that the threshold voltage is V TH , it indicates a region where the gate voltage satisfies | V GS −V TH | <| V DS | The drain current changes functionally. The current control by the gate voltage is performed using this region.
【００２９】スイッチング用ＴＦＴがオンとなって画素
内に入力されたアナログのビデオ信号はＥＬ駆動用ＴＦ
Ｔのゲート電圧となる。このとき、図２７（Ａ）に示し
たＩ DS−ＶGS特性に従ってゲート電圧に対してドレイン
電流が１対１で決まる。即ち、ＥＬ駆動用ＴＦＴのゲー
ト電極に入力されるアナログのビデオ信号の電圧に対応
して、ドレイン領域の電位が定まり、所定のドレイン電
流がＥＬ素子に流れ、その電流量に対応した発光量で前
記ＥＬ素子が発光する。When the switching TFT is turned on, the pixel
The analog video signal input into the
It becomes the gate voltage of T. At this time, as shown in FIG.
I DS-VGSDrain to gate voltage according to characteristics
The current is determined on a one-to-one basis. That is, the game of the EL driving TFT
Compatible with analog video signal voltage input to
As a result, the potential of the drain region is determined, and a predetermined drain voltage is set.
Current flows to the EL element, and the light emission amount
The EL element emits light.
【００３０】以上のように、ビデオ信号によってＥＬ素
子の発光量が制御され、その発光量の制御によって階調
表示がなされる。As described above, the light emission amount of the EL element is controlled by the video signal, and gradation display is performed by controlling the light emission amount.
【００３１】しかしながら、上記アナログ駆動はＴＦＴ
の特性のバラツキに非常に弱いという欠点がある。仮に
各画素のＥＬ駆動用ＴＦＴに等しいゲート電圧がかかっ
たとしても、ＥＬ駆動用ＴＦＴのＩDS−ＶGS特性にバラ
ツキがあれば、同じドレイン電流を出力することはでき
ない。さらに、図２７（Ａ）からも明らかなようにゲー
ト電圧の変化に対して指数関数的にドレイン電流が変化
する飽和領域を使っているため、ＩDS−ＶGS特性が僅か
でもずれれば、等しいゲート電圧がかかっても出力され
る電流量は大きく異なるといった事態が生じうる。こう
なってしまうと、僅かなＩDS−ＶGS特性のバラツキによ
って、同じ電圧の信号を入力してもＥＬ素子の発光量が
隣接画素で大きく異なってしまう。However, the analog driving is performed by using a TFT.
Has the drawback that it is very weak to the variation in the characteristics. Even if the same gate voltage is applied to the EL driving TFT of each pixel, the same drain current cannot be output if the I DS -V GS characteristics of the EL driving TFT vary. Further, as is apparent from FIG. 27A, since the saturation region where the drain current changes exponentially with respect to the change in the gate voltage is used, even if the I DS -V GS characteristics are slightly shifted, Even if the same gate voltage is applied, a situation may occur in which the amount of output current is significantly different. In such a case, even if a signal of the same voltage is input, the light emission amount of the EL element greatly differs between the adjacent pixels due to slight variations in the I DS -V GS characteristics.
【００３２】このように、アナログ駆動はＥＬ駆動用Ｔ
ＦＴの特性バラツキに対して極めて敏感であり、その点
が従来のアクティブマトリクス型のＥＬディスプレイの
階調表示における障害となっていた。As described above, the analog driving is performed by the EL driving T
It is extremely sensitive to variations in the characteristics of the FT, which has been an obstacle in the gradation display of the conventional active matrix EL display.
【００３３】本発明は上記問題点を鑑みてなされたもの
であり、鮮明な多階調カラー表示の可能なアクティブマ
トリクス型のＥＬディスプレイを提供することを課題と
する。そして、そのようなアクティブマトリクス型ＥＬ
ディスプレイを表示用ディスプレイとして具備する高性
能な発光装置（電子機器）を提供することを課題とす
る。The present invention has been made in view of the above problems, and it is an object of the present invention to provide an active matrix type EL display capable of displaying clear multi-tone colors. And such an active matrix EL
It is an object to provide a high-performance light-emitting device (electronic device) including a display as a display.
【００３４】[0034]
【課題を解決するための手段】本発明者は、アナログ駆
動の問題は、ゲート電圧の変化に対してドレイン電流が
指数関数的に変化するためにＩDS−ＶGS特性のばらつき
の影響を受けやすい飽和領域を用いて階調表示を行って
いることに起因すると考えた。The inventor of the present invention has found that the problem of the analog drive is affected by the variation of the I DS -V GS characteristic because the drain current changes exponentially with the change of the gate voltage. This is considered to be caused by performing gradation display using an easily saturated region.
【００３５】即ち、ＩDS−ＶGS特性のばらつきがあった
場合に、飽和領域はゲート電圧の変化に対してドレイン
電流が指数関数的に変化するため、等しいゲート電圧が
かかってもでも異なる電流（ドレイン電流）が出力され
てしまい、その結果、所望の階調が得られないという不
具合が生じるのである。That is, when there is a variation in the I DS -V GS characteristics, the drain current changes exponentially with respect to the change in the gate voltage in the saturation region. (Drain current) is output, and as a result, a problem occurs that a desired gradation cannot be obtained.
【００３６】そこで本発明人は、ＥＬ素子の発する光の
量の制御を、飽和領域を用いた電流の制御により行うの
ではなく、主にＥＬ素子が発光する時間の制御によって
行うことを考えた。つまり本発明ではＥＬ素子の発する
光の量を時間で制御し、階調表示を行う。ＥＬ素子の発
光時間を制御することで階調表示を行う時分割方式の駆
動方法（以下、デジタル駆動という）と呼ぶ。なお時分
割方式の駆動方法によって行われる階調表示を時分割階
調表示と呼ぶ。Accordingly, the present inventor has considered that the amount of light emitted from the EL element is controlled not by controlling the current using the saturation region, but mainly by controlling the time during which the EL element emits light. . That is, in the present invention, the amount of light emitted from the EL element is controlled by time to perform gradation display. This is referred to as a time-division driving method (hereinafter referred to as digital driving) in which gradation display is performed by controlling the emission time of an EL element. Note that the gradation display performed by the time-division driving method is referred to as time-division gradation display.
【００３７】上記構成によって本発明では、ＥＬ駆動用
ＴＦＴのＩDS−ＶGS特性に多少のばらつきがあっても、
同じ電圧の信号を入力したときにＥＬ素子の発光量が隣
接画素で大きく異なってしまうという事態を避けること
が可能になる。With the above structure, according to the present invention, even if the I DS -V GS characteristics of the EL driving TFT are slightly varied,
It is possible to avoid a situation in which the light emission amount of the EL element greatly differs between adjacent pixels when a signal of the same voltage is input.
【００３８】[0038]
【発明の実施の形態】以下に、本発明のＥＬディスプレ
イの構造及びその駆動方法について説明する。ここでは
ｎビットのデジタルビデオ信号により２n階調の表示を
行う場合について説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The structure of an EL display according to the present invention and a method for driving the EL display will be described below. Here, a case where 2 n gray scale display is performed by an n-bit digital video signal will be described.
【００３９】図１に本発明のＥＬディスプレイのブロッ
ク図の一例を示す。図１のＥＬディスプレイは、基板上
に形成されたＴＦＴによって画素部１０１、画素部１０
１の周辺に配置されたソース信号線駆動回路１０２、書
き込み用ゲート信号線駆動回路（第１のゲート信号線駆
動回路）１０３、消去用ゲート信号線駆動回路（第２の
ゲート信号線駆動回路）１０４を有している。なお、本
実施の形態において示すＥＬディスプレイはソース信号
線駆動回路を１つ有しているが、本発明はこれに限定さ
れず、ソース信号線駆動回路を２つ以上有していてもよ
い。FIG. 1 shows an example of a block diagram of an EL display of the present invention. The EL display shown in FIG. 1 includes a pixel portion 101 and a pixel portion 10 formed by TFTs formed on a substrate.
1, a source signal line driving circuit 102, a writing gate signal line driving circuit (first gate signal line driving circuit) 103, and an erasing gate signal line driving circuit (second gate signal line driving circuit) 104. Note that although the EL display described in this embodiment has one source signal line driver circuit, the present invention is not limited to this, and may have two or more source signal line driver circuits.
【００４０】また本発明において、ソース信号線駆動回
路１０２、書き込み用ゲート信号線駆動回路１０３また
は消去用ゲート信号線駆動回路１０４は、画素部１０１
が設けられている基板上に設けても良いし、ＩＣチップ
上に設けてＦＰＣまたはＴＡＢを介して画素部１０１と
接続されるようにしても良い。In the present invention, the source signal line driving circuit 102, the writing gate signal line driving circuit 103 or the erasing gate signal line driving circuit 104 includes the pixel portion 101.
May be provided on a substrate provided with, or may be provided on an IC chip and connected to the pixel portion 101 via FPC or TAB.
【００４１】画素部１０１の拡大図を図２に示す。ソー
ス信号線Ｓ１〜Ｓｘ、電源供給線Ｖ１〜Ｖｘ、書き込み
用ゲート信号線（第１のゲート信号線）Ｇａ１〜Ｇａ
ｙ、消去用ゲート信号線（第２のゲート信号線）Ｇｅ１
〜Ｇｅｙが画素部１０１に設けられている。FIG. 2 is an enlarged view of the pixel portion 101. Source signal lines S1 to Sx, power supply lines V1 to Vx, write gate signal lines (first gate signal lines) Ga1 to Ga
y, erase gate signal line (second gate signal line) Ge1
To Gey are provided in the pixel portion 101.
【００４２】ソース信号線Ｓ１〜Ｓｘと、電源供給線Ｖ
１〜Ｖｘと、書き込み用ゲート信号線Ｇａ１〜Ｇａｙ
と、消去用ゲート信号線Ｇｅ１〜Ｇｅｙとを１つづつ有
する領域が画素１０５である。画素部１０１にはマトリ
クス状に複数の画素１０５が配列されることになる。The source signal lines S1 to Sx and the power supply line V
1 to Vx and write gate signal lines Ga1 to Gay
And a region having one of the erasing gate signal lines Ge1 to Gey is a pixel 105. In the pixel portion 101, a plurality of pixels 105 are arranged in a matrix.
【００４３】画素１０５の拡大図を図３に示す。１０７
はスイッチング用ＴＦＴ、１０８はＥＬ駆動用ＴＦＴ、
１０９は消去用ＴＦＴ、１１０はＥＬ素子、１１１は対
向電源、１１２はコンデンサである。ＥＬ駆動用ＴＦＴ
１０８は２つのＥＬ駆動用ＴＦＴ（第１のＥＬ駆動用Ｔ
ＦＴと第２のＥＬ駆動用ＴＦＴ）が並列に接続されたも
のである。本明細書において、第１のＥＬ駆動用ＴＦＴ
と第２のＥＬ駆動用ＴＦＴとを合わせて、ＥＬ駆動用Ｔ
ＦＴと呼ぶFIG. 3 is an enlarged view of the pixel 105. 107
Is a switching TFT, 108 is an EL driving TFT,
109 is an erasing TFT, 110 is an EL element, 111 is a counter power supply, and 112 is a capacitor. EL drive TFT
Reference numeral 108 denotes two EL driving TFTs (first EL driving TFTs).
FT and the second EL driving TFT) are connected in parallel. In this specification, the first EL driving TFT
And the second EL driving TFT, the EL driving TFT
Call it FT
【００４４】スイッチング用ＴＦＴ１０７のゲート電極
は、書き込み用ゲート信号線Ｇａ（Ｇａ１〜Ｇａｙのい
ずれか１つ）に接続されている。スイッチング用ＴＦＴ
１０７のソース領域とドレイン領域は、一方がソース信
号線Ｓ（Ｓ１〜Ｓｘのいずれか１つ）に接続されてお
り、もう一方がＥＬ駆動用ＴＦＴ１０８のゲート電極、
各画素が有するコンデンサ１１２及び消去用ＴＦＴ１０
９のソース領域又はドレイン領域に接続されている。The gate electrode of the switching TFT 107 is connected to a write gate signal line Ga (any one of Ga1 to Gay). Switching TFT
One of the source region and the drain region 107 is connected to the source signal line S (one of S1 to Sx), and the other is connected to the gate electrode of the EL driving TFT 108,
Capacitor 112 and erasing TFT 10 of each pixel
9 are connected to the source region or the drain region.
【００４５】コンデンサ１１２はスイッチング用ＴＦＴ
１０７が非選択状態（オフの状態）にある時、ＥＬ駆動
用ＴＦＴ１０８のゲート電圧を保持するために設けられ
ている。なお本実施の形態ではコンデンサ１１２を設け
る構成を示したが、本発明はこの構成に限定されず、コ
ンデンサ１１２を設けない構成にしても良い。The capacitor 112 is a switching TFT
When the gate 107 is in a non-selected state (off state), it is provided to hold a gate voltage of the EL driving TFT 108. Note that although a structure in which the capacitor 112 is provided is described in this embodiment, the present invention is not limited to this structure, and a structure without the capacitor 112 may be employed.
【００４６】また、ＥＬ駆動用ＴＦＴ１０８のソース領
域は、一方が電源供給線Ｖ（Ｖ１〜Ｖｘのいずれか１
つ）に接続され、ドレイン領域はＥＬ素子１１０に接続
される。電源供給線Ｖはコンデンサ１１２に接続されて
いる。One of the source regions of the EL driving TFT 108 has a power supply line V (any one of V1 to Vx).
), And the drain region is connected to the EL element 110. The power supply line V is connected to the capacitor 112.
【００４７】また消去用ＴＦＴ１０９のソース領域とド
レイン領域のうち、ＥＬ駆動用ＴＦＴ１０８のゲート電
極に接続されていない方は、電源供給線Ｖに接続されて
いる。そして消去用ＴＦＴ１０９のゲート電極は、消去
用ゲート信号線Ｇｅ（Ｇｅ１〜Ｇｅｙのいずれか１つ）
に接続されている。The other of the source region and the drain region of the erasing TFT 109 that is not connected to the gate electrode of the EL driving TFT 108 is connected to the power supply line V. The gate electrode of the erasing TFT 109 is connected to the erasing gate signal line Ge (any one of Ge1 to Gey).
It is connected to the.
【００４８】ＥＬ素子１１０は陽極と陰極と、陽極と陰
極との間に設けられたＥＬ層とからなる。陽極がＥＬ駆
動用ＴＦＴ１０８のドレイン領域と接続している場合、
陽極が画素電極、陰極が対向電極となる。逆に陰極がＥ
Ｌ駆動用ＴＦＴ１０８のドレイン領域と接続している場
合、陰極が画素電極、陽極が対向電極となる。The EL element 110 includes an anode and a cathode, and an EL layer provided between the anode and the cathode. When the anode is connected to the drain region of the EL driving TFT 108,
The anode serves as a pixel electrode and the cathode serves as a counter electrode. Conversely, the cathode is E
When connected to the drain region of the L driving TFT 108, the cathode serves as a pixel electrode and the anode serves as a counter electrode.
【００４９】ＥＬ素子１１０の対向電極は、画素部１０
１を有する基板の外部に設けられた対向電源１１１に接
続されており、常に対向電位が与えられている。また電
源供給線Ｖは画素部１０１を有する基板の外部に設けら
れた電源（図示せず）に接続されており、常に電源電位
が与えられている。そして対向電位と電源電位は、電源
電位が画素電極に与えられたときにＥＬ素子が発光する
程度の電位差に常に保たれている。The counter electrode of the EL element 110 is
1 is connected to a counter power supply 111 provided outside the substrate having the counter 1 and is always supplied with a counter potential. The power supply line V is connected to a power supply (not shown) provided outside the substrate having the pixel portion 101, and is always supplied with a power supply potential. The opposite potential and the power supply potential are always kept at such a level that the EL element emits light when the power supply potential is applied to the pixel electrode.
【００５０】現在の典型的なＥＬディスプレイは、画素
部の面積あたりの発光量が２００ｃｄ／ｍ2の場合、画
素部の面積あたりの電流が数ｍＡ／ｃｍ2程度必要とな
る。そのため画素部のサイズが大きくなると、ＩＣ等に
設けられた電源から電源供給線に与えられる電位をスイ
ッチで制御することが難しくなる。本発明においては、
電源電位と対向電位は常に一定に保たれており、ＩＣに
設けられた電源から与えられる電位の高さをスイッチで
制御する必要がないので、より大きな画面サイズのパネ
ルの実現に有用である。In a current typical EL display, when the amount of light emission per pixel area is 200 cd / m 2 , a current per pixel area is required to be about several mA / cm 2 . Therefore, when the size of the pixel portion is increased, it becomes difficult to control a potential applied to a power supply line from a power supply provided in an IC or the like with a switch. In the present invention,
The power supply potential and the counter potential are always kept constant, and it is not necessary to control the height of the potential given from the power supply provided in the IC with a switch, which is useful for realizing a panel with a larger screen size.
【００５１】スイッチング用ＴＦＴ１０７、ＥＬ駆動用
ＴＦＴ１０８、消去用ＴＦＴ１０９は、ｎチャネル型Ｔ
ＦＴでもｐチャネル型ＴＦＴでもどちらでも用いること
ができる。ただし、第１のＥＬ駆動用ＴＦＴと第２のＥ
Ｌ駆動用ＴＦＴは同じ極性を有していることが必要であ
る。そして、ＥＬ素子１１０の陽極が画素電極で陰極が
対向電極の場合、ＥＬ駆動用ＴＦＴ１０８はｐチャネル
型ＴＦＴであることが好ましい。また逆にＥＬ素子１１
０の陽極が対向電極で陰極が画素電極の場合、ＥＬ駆動
用ＴＦＴ１０８はｎチャネル型ＴＦＴであることが好ま
しい。The switching TFT 107, the EL driving TFT 108, and the erasing TFT 109 are n-channel TFTs.
Either FT or p-channel TFT can be used. However, the first EL driving TFT and the second E
The L driving TFTs need to have the same polarity. When the anode of the EL element 110 is a pixel electrode and the cathode is a counter electrode, the EL driving TFT 108 is preferably a p-channel TFT. Conversely, the EL element 11
In the case where the positive electrode is a counter electrode and the negative electrode is a pixel electrode, the EL driving TFT is preferably an n-channel TFT.
【００５２】またスイッチング用ＴＦＴ１０７、ＥＬ駆
動用ＴＦＴ１０８、消去用ＴＦＴ１０９は、シングルゲ
ート構造ではなく、ダブルゲート構造、やトリプルゲー
ト構造などのマルチゲート構造を有していても良い。The switching TFT 107, the EL driving TFT 108, and the erasing TFT 109 may have a multi-gate structure such as a double gate structure or a triple gate structure instead of a single gate structure.
【００５３】次に図１〜図３で示した本発明のＥＬディ
スプレイの駆動方法について、図４を用いて説明する。Next, a method of driving the EL display of the present invention shown in FIGS. 1 to 3 will be described with reference to FIG.
【００５４】はじめに、書き込み用ゲート信号線駆動回
路１０３から書き込み用ゲート信号線Ｇａ１に入力され
る書き込み用ゲート信号（第１のゲート信号）によって
書き込み用ゲート信号線Ｇａ１が選択される。そして書
き込み用ゲート信号線Ｇａ１に接続されている全ての画
素（１ライン目の画素）のスイッチング用ＴＦＴ１０７
がオンの状態になる。First, the write gate signal line Ga1 is selected by the write gate signal (first gate signal) input from the write gate signal line drive circuit 103 to the write gate signal line Ga1. The switching TFTs 107 of all the pixels (pixels on the first line) connected to the write gate signal line Ga1
Is turned on.
【００５５】そして同時に、ソース信号線駆動回路１０
２からソース信号線Ｓ１〜Ｓｘに入力される１ビット目
のデジタルビデオ信号が、スイッチング用ＴＦＴ１０７
を介してＥＬ駆動用ＴＦＴ１０８のゲート電極に入力さ
れる。なお本明細書において、デジタルビデオ信号がス
イッチング用ＴＦＴ１０７を介してＥＬ駆動用ＴＦＴ１
０８のゲート電極に入力されることを、画素にデジタル
ビデオ信号が入力されるとする。At the same time, the source signal line driving circuit 10
2 is input to the source signal lines S1 to Sx.
Is input to the gate electrode of the EL driving TFT 108 through the. In this specification, the digital video signal is transmitted through the switching TFT 107 to the EL driving TFT 1.
It is assumed that the input to the gate electrode 08 is a digital video signal input to the pixel.
【００５６】デジタルビデオ信号は「０」または「１」
の情報を有しており、「０」と「１」のデジタルビデオ
信号は、一方がＨｉ、一方がＬｏの電圧を有する信号で
ある。The digital video signal is "0" or "1"
The digital video signals of “0” and “1” are signals having one Hi voltage and one Lo voltage.
【００５７】本実施の形態では、デジタルビデオ信号が
「０」の情報を有していた場合、ＥＬ駆動用ＴＦＴ１０
８はオフの状態となる。よってＥＬ素子１１０の画素電
極に電源電位が与えられない。その結果、「０」の情報
を有するデジタルビデオ信号が入力された画素が有する
ＥＬ素子１１０は発光しない。In this embodiment, when the digital video signal has information of “0”, the EL driving TFT 10
8 turns off. Therefore, no power supply potential is applied to the pixel electrode of the EL element 110. As a result, the EL element 110 included in the pixel to which the digital video signal having the information “0” is input does not emit light.
【００５８】逆に、デジタルビデオ信号が「１」の情報
を有していた場合、ＥＬ駆動用ＴＦＴ１０８はオンの状
態となる。よってＥＬ素子１１０の画素電極に電源電位
が与えられる。その結果、「１」の情報を有するデジタ
ルビデオ信号が入力された画素が有するＥＬ素子１１０
は発光する。Conversely, when the digital video signal has information of "1", the EL driving TFT 108 is turned on. Accordingly, a power supply potential is applied to the pixel electrode of the EL element 110. As a result, the EL element 110 included in the pixel to which the digital video signal having the information of “1” is input is provided.
Emits light.
【００５９】なお本実施の形態ではデジタルビデオ信号
が「０」の情報を有していた場合、ＥＬ駆動用ＴＦＴ１
０８はオフの状態となり、「１」の情報を有していた場
合ＥＬ駆動用ＴＦＴ１０８はオンの状態となるが、本発
明はこの構成に限定されない。デジタルビデオ信号が
「０」の情報を有していた場合、ＥＬ駆動用ＴＦＴ１０
８がオンの状態となり、「１」の情報を有していた場合
ＥＬ駆動用ＴＦＴ１０８オフの状態となっても良い。In this embodiment, when the digital video signal has information of “0”, the EL driving TFT 1
08 is in an off state, and when the information has “1”, the EL driving TFT 108 is in an on state, but the present invention is not limited to this configuration. If the digital video signal has information of “0”, the EL driving TFT 10
8 may be turned on, and if the information of “1” is included, the EL driving TFT 108 may be turned off.
【００６０】このように、１ライン目の画素にデジタル
ビデオ信号が入力されると同時に、ＥＬ素子１１０が発
光、または非発光を行い、１ライン目の画素は表示を行
う。画素が表示を行っている期間を表示期間Ｔｒと呼
ぶ。特に１ビット目のデジタルビデオ信号が画素に入力
されたことで開始する表示期間をＴｒ１と呼ぶ。各ライ
ンの表示期間が開始されるタイミングはそれぞれ時間差
を有している。As described above, at the same time when the digital video signal is input to the pixels on the first line, the EL element 110 emits light or does not emit light, and the pixels on the first line perform display. A period during which the pixel performs display is called a display period Tr. In particular, a display period started when the first bit digital video signal is input to the pixel is referred to as Tr1. The timing at which the display period of each line is started has a time difference.
【００６１】次に書き込み用ゲート信号線Ｇａ１の選択
が終了すると、書き込み用ゲート信号線Ｇａ２が書き込
み用ゲート信号によって選択される。そして書き込み用
ゲート信号線Ｇａ２に接続されている全ての画素のスイ
ッチング用ＴＦＴ１０７がオンの状態になり、２ライン
目の画素にソース信号線Ｓ１〜Ｓｘから１ビット目のデ
ジタルビデオ信号が入力される。Next, when the selection of the write gate signal line Ga1 is completed, the write gate signal line Ga2 is selected by the write gate signal. Then, the switching TFTs 107 of all the pixels connected to the writing gate signal line Ga2 are turned on, and the first bit digital video signals are input to the pixels of the second line from the source signal lines S1 to Sx. .
【００６２】そして順に、全ての書き込み用ゲート信号
線Ｇａ１〜Ｇａｙが選択され、全ての画素に１ビット目
のデジタルビデオ信号が入力される。全ての画素に１ビ
ット目のデジタルビデオ信号が入力されるまでの期間
が、書き込み期間Ｔａ１である。Then, all the write gate signal lines Ga1 to Gay are sequentially selected, and the first bit digital video signal is input to all the pixels. The period until the digital video signal of the first bit is input to all the pixels is the writing period Ta1.
【００６３】一方、全ての画素に１ビット目のデジタル
ビデオ信号が入力される前、言い換えると書き込み期間
Ｔａ１が終了する前に、画素への１ビット目のデジタル
ビデオ信号の入力と並行して、消去用ゲート信号線駆動
回路１０４から消去用ゲート信号線Ｇｅ１に入力される
消去用ゲート信号（第２のゲート信号）によって、消去
用ゲート信号線Ｇｅ１が選択される。そして、消去用ゲ
ート信号線Ｇｅ１に接続されている全ての画素（１ライ
ン目の画素）の消去用ＴＦＴ１０９がオンの状態にな
る。そして電源供給線Ｖ１〜Ｖｘの電源電位が消去用Ｔ
ＦＴ１０９を介してＥＬ駆動用ＴＦＴ１０８のゲート電
極に与えられる。On the other hand, before the digital video signal of the first bit is input to all the pixels, in other words, before the end of the writing period Ta1, in parallel with the input of the digital video signal of the first bit to the pixels, The erase gate signal line Ge1 is selected by the erase gate signal (second gate signal) input from the erase gate signal line drive circuit 104 to the erase gate signal line Ge1. Then, the erasing TFTs 109 of all the pixels (pixels on the first line) connected to the erasing gate signal line Ge1 are turned on. Then, the power supply potentials of the power supply lines V1 to Vx are
This is supplied to the gate electrode of the EL driving TFT 108 via the FT 109.
【００６４】電源電位がＥＬ駆動用ＴＦＴ１０８のゲー
ト電極に与えられると、ＥＬ駆動用ＴＦＴ１０８のゲー
ト電極とソース領域の電位が同じになり、ゲート電圧が
０Ｖになる。よってＥＬ駆動用ＴＦＴ１０８はオフの状
態となる。つまり、書き込み用ゲート信号線Ｇａ１が書
き込み用ゲート信号によって選択されたときからＥＬ駆
動用ＴＦＴのゲート電極が保持していたデジタルビデオ
信号は、ＥＬ駆動用ＴＦＴのゲート電極に電源電位が与
えられることで消去される。よって電源電位はＥＬ素子
１１０の画素電極に与えられなくなり、１ライン目の画
素が有するＥＬ素子１１０は全て非発光の状態になり、
１ライン目の画素が表示を行わなくなる。When the power supply potential is applied to the gate electrode of the EL driving TFT 108, the potential of the gate electrode of the EL driving TFT 108 becomes equal to the potential of the source region, and the gate voltage becomes 0V. Therefore, the EL driving TFT 108 is turned off. That is, the digital video signal held by the gate electrode of the EL driving TFT from the time when the writing gate signal line Ga1 is selected by the writing gate signal is obtained by applying the power supply potential to the gate electrode of the EL driving TFT. To be erased. Therefore, the power supply potential is not applied to the pixel electrode of the EL element 110, and the EL elements 110 included in the pixels on the first line are all in a non-light emitting state.
The pixels on the first line stop displaying.
【００６５】画素が表示を行わない期間を非表示期間Ｔ
ｄと呼ぶ。１ライン目の画素において、消去用ゲート信
号線Ｇｅ１が選択されると同時に表示期間Ｔｒ１が終了
し、非表示期間Ｔｄ１となる。表示期間と同様に、各ラ
インの非表示期間が開始されるタイミングはそれぞれ時
間差を有している。A period in which the pixel does not perform display is a non-display period T
Called d. In the pixels on the first line, the display period Tr1 ends at the same time when the erasing gate signal line Ge1 is selected, and the non-display period Td1 is set. Similarly to the display period, the start timing of the non-display period of each line has a time difference.
【００６６】そして消去用ゲート信号線Ｇｅ１の選択が
終了すると、消去用ゲート信号線Ｇｅ２が選択され、消
去用ゲート信号線Ｇｅ２に接続されている全ての画素
（２ライン目の画素）の消去用ＴＦＴ１０９がオンの状
態になる。そして電源供給線Ｖ１〜Ｖｘの電源電位が消
去用ＴＦＴ１０９を介してＥＬ駆動用ＴＦＴ１０８のゲ
ート電極に与えられる。電源電位がＥＬ駆動用ＴＦＴ１
０８のゲート電極に与えられると、ＥＬ駆動用ＴＦＴ１
０８はオフの状態となる。よって電源電位はＥＬ素子１
１０の画素電極に与えられなくなる。その結果２ライン
目の画素が有するＥＬ素子は全て非発光の状態になり、
２ライン目の画素が表示を行わない非表示の状態とな
る。When the selection of the erasing gate signal line Ge1 is completed, the erasing gate signal line Ge2 is selected, and all the pixels (pixels on the second line) connected to the erasing gate signal line Ge2 are erased. The TFT 109 is turned on. The power supply potentials of the power supply lines V1 to Vx are supplied to the gate electrode of the EL driving TFT 108 via the erasing TFT 109. Power supply potential is EL driving TFT1
08, the EL driving TFT 1
08 is turned off. Therefore, the power supply potential is the EL element 1
No longer provided to the ten pixel electrodes. As a result, all the EL elements of the pixels on the second line are in a non-light emitting state,
The pixels on the second line are in a non-display state in which display is not performed.
【００６７】そして順に、全ての消去用ゲート信号線に
消去用ゲート信号が入力されていく。全ての消去用ゲー
ト信号線Ｇｅ１〜Ｇｅｙが選択され、全ての画素が保持
している１ビット目のデジタルビデオ信号が消去される
までの期間が消去期間Ｔｅ１である。Then, the erase gate signal is sequentially input to all the erase gate signal lines. An erasing period Te1 is a period from when all the erasing gate signal lines Ge1 to Gey are selected and when the first bit digital video signal held by all the pixels is erased.
【００６８】一方、全ての画素が保持している１ビット
目のデジタルビデオ信号が消去される前、言い換えると
消去期間Ｔｅ１が終了する前に、画素が保持している１
ビット目のデジタルビデオ信号の消去と並行して、再び
書き込み用ゲート信号による書き込み用ゲート信号線Ｇ
ａ１の選択が行われる。そして１ライン目の画素に、２
ビット目のデジタルビデオ信号が入力される。その結
果、１ライン目の画素は再び表示を行うので、非表示期
間Ｔｄ１が終了して表示期間Ｔｒ２となる。On the other hand, before the digital video signal of the first bit held by all the pixels is erased, in other words, before the end of the erasing period Te1, 1 is held by the pixels.
In parallel with the erasure of the digital video signal of the bit, the write gate signal line G is again generated by the write gate signal.
a1 is selected. Then, in the pixels on the first line, 2
The digital video signal of the bit is input. As a result, the pixels on the first line perform display again, so that the non-display period Td1 ends and the display period Tr2 starts.
【００６９】そして同様に、順に全ての書き込み用ゲー
ト信号線が選択され、２ビット目のデジタルビデオ信号
が全ての画素に入力される。全ての画素に２ビット目の
デジタルビデオ信号が入力し終わるまでの期間を、書き
込み期間Ｔａ２と呼ぶ。Similarly, all the write gate signal lines are sequentially selected, and the digital video signal of the second bit is input to all the pixels. A period until the input of the second bit digital video signal to all the pixels is called a writing period Ta2.
【００７０】そして一方、全ての画素に２ビット目のデ
ジタルビデオ信号が入力される前、言い換えると書き込
み期間Ｔａ２が終了する前に、画素への２ビット目のデ
ジタルビデオ信号の入力と並行して、消去用ゲート信号
による消去用ゲート信号線Ｇｅ１の選択が行われる。よ
って１ライン目の画素が有するＥＬ素子は全て非発光の
状態になり、１ライン目の画素が表示を行わなくなる。
よって１ライン目の画素において表示期間Ｔｒ２は終了
し、非表示期間Ｔｄ２となる。On the other hand, before the digital video signal of the second bit is input to all the pixels, in other words, before the end of the writing period Ta2, the input of the digital video signal of the second bit to the pixels is performed in parallel. Then, the erase gate signal line Ge1 is selected by the erase gate signal. Accordingly, the EL elements of the pixels on the first line are all in a non-light emitting state, and the pixels on the first line do not perform display.
Accordingly, the display period Tr2 ends in the pixels on the first line, and the non-display period Td2 is set.
【００７１】そして順に、全ての消去用ゲート信号線Ｇ
ｅ１〜Ｇｅｙが選択され、全ての画素が保持している２
ビット目のデジタルビデオ信号が消去される。全ての画
素が保持している２ビット目のデジタルビデオ信号が消
去されるまでの期間が消去期間Ｔｅ２である。Then, in order, all the erase gate signal lines G
e1 to Gey are selected and all pixels hold 2
The digital video signal of the bit is deleted. The period until the second bit digital video signal held by all the pixels is erased is the erase period Te2.
【００７２】上述した動作はｍビット目のデジタルビデ
オ信号が画素に入力されるまで繰り返し行われ、表示期
間Ｔｒと非表示期間Ｔｄとが繰り返し出現する。表示期
間Ｔｒ１は、書き込み期間Ｔａ１が開始されてから消去
期間Ｔｅ１が開始されるまでの期間である。また非表示
期間Ｔｄ１は、消去期間Ｔｅ１が開始されてから次に出
現する書き込み期間（この場合書き込み期間Ｔａ２）が
開始されるまでの期間である。そして表示期間Ｔｒ２、
Ｔｒ３、…、Ｔｒ（ｍ−１）と非表示期間Ｔｄ２、Ｔｄ
３、…、Ｔｄ（ｍ−１）も、表示期間Ｔｒ１と非表示期
間Ｔｄ１と同様に、それぞれ書き込み期間Ｔａ１、Ｔａ
２、…、Ｔａｍと消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ
（ｍ−１）とによって、その期間が定められる。The above operation is repeated until the m-th bit digital video signal is input to the pixel, and the display period Tr and the non-display period Td appear repeatedly. The display period Tr1 is a period from the start of the write period Ta1 to the start of the erase period Te1. The non-display period Td1 is a period from the start of the erase period Te1 to the start of the next appearing write period (in this case, the write period Ta2). Then, the display period Tr2,
Tr3,..., Tr (m-1) and non-display periods Td2, Td
,..., Td (m−1), as in the display period Tr1 and the non-display period Td1, the write periods Ta1, Ta, respectively.
, Tam, and the erasing periods Te1, Te2,.
(M-1) defines the period.
【００７３】説明をわかりやすくするために、図４では
ｍ＝ｎ−２の場合を例にとって示すが、本発明はこれに
限定されないのは言うまでもない。本発明においてｍ
は、１からｎまでの値を任意に選択することが可能であ
る。For the sake of simplicity, FIG. 4 shows the case where m = n−2 as an example, but it goes without saying that the present invention is not limited to this. In the present invention, m
Can arbitrarily select a value from 1 to n.
【００７４】ｍ〔ｎ−２（以下、括弧内はｍ＝ｎ−２の
場合を示す）〕ビット目のデジタルビデオ信号が１ライ
ン目の画素に入力されると、１ライン目の画素は表示期
間Ｔｒｍ〔ｎ−２〕となり表示を行う。そして次のビッ
トのデジタルビデオ信号が入力されるまで、ｍ〔ｎ−
２〕ビット目のデジタルビデオ信号は画素に保持され
る。When the digital video signal of the m [n-2 (hereinafter, parentheses indicate m = n-2)] bit is input to the pixels of the first line, the pixels of the first line are displayed. During the period Trm [n-2], display is performed. Until the next bit of digital video signal is input, m [n-
2] The digital video signal of the bit is held in the pixel.
【００７５】そして次に（ｍ＋１）〔ｎ−１〕ビット目
のデジタルビデオ信号が１ライン目の画素に入力される
と、画素に保持されていたｍ〔ｎ−２〕ビット目のデジ
タルビデオ信号は、（ｍ＋１）〔ｎ−１〕ビット目のデ
ジタルビデオ信号に書き換えられる。そして１ライン目
の画素は表示期間Ｔｒ（ｍ＋１）〔ｎ−１〕となり、表
示を行う。（ｍ＋１）〔ｎ−１〕ビット目のデジタルビ
デオ信号は、次のビットのデジタルビデオ信号が入力さ
れるまで画素に保持される。Next, when the (m + 1) [n-1] th bit digital video signal is input to the pixels on the first line, the m [n-2] th bit digital video signal held in the pixels is held. Is rewritten to the (m + 1) [n-1] th bit digital video signal. Then, the pixels on the first line enter a display period Tr (m + 1) [n-1], and display is performed. The (m + 1) [n-1] th bit digital video signal is held in the pixel until the next bit digital video signal is input.
【００７６】上述した動作をｎビット目のデジタルビデ
オ信号が画素に入力されるまで繰り返し行われる。表示
期間Ｔｒｍ〔ｎ−２〕、…、Ｔｒｎは、書き込み期間Ｔ
ａｍ〔ｎ−２〕、…、Ｔａｎが開始されてから、その次
に出現する書き込み期間が開始されるまでの期間であ
る。The above operation is repeated until the n-th bit digital video signal is input to the pixel. The display period Trm [n−2],.
am [n-2],..., Tan, from the start to the start of the next appearing write period.
【００７７】全ての表示期間Ｔｒ１〜Ｔｒｎが終了する
と、１つの画像を表示することができる。本発明におい
て、１つの画像が表示される期間を１フレーム期間
（Ｆ）と呼ぶ。When all the display periods Tr1 to Trn are completed, one image can be displayed. In the present invention, a period during which one image is displayed is called one frame period (F).
【００７８】そして１フレーム期間終了後は、再び書き
込み用ゲート信号線Ｇａ１が書き込み用ゲート信号によ
って選択される。そして、１ビット目のデジタルビデオ
信号が画素に入力され、１ライン目の画素が再び表示期
間Ｔｒ１となる。そして再び上述した動作を繰り返す。After the end of one frame period, the write gate signal line Ga1 is selected again by the write gate signal. Then, the digital video signal of the first bit is input to the pixel, and the pixel of the first line again becomes the display period Tr1. Then, the above operation is repeated again.
【００７９】ＥＬディスプレイは１秒間に６０以上のフ
レーム期間を設けることが好ましい。１秒間に表示され
る画像の数が６０より少なくなると、視覚的に画像のち
らつきが目立ち始めることがある。The EL display preferably has 60 or more frame periods per second. When the number of images displayed in one second is less than 60, flickering of the images may start to be noticeable.
【００８０】また本発明では、全ての書き込み期間の長
さの和が１フレーム期間よりも短いことが重要である。
なおかつ表示期間の長さをＴｒ１：Ｔｒ２：Ｔｒ３：
…：Ｔｒ（ｎ−１）：Ｔｒｎ＝２0：２1：２2：…：２
(n-2)：２(n-1)とすることが必要である。この表示期間
の組み合わせで２n階調のうち所望の階調表示を行うこ
とができる。In the present invention, it is important that the sum of the lengths of all the writing periods is shorter than one frame period.
In addition, the length of the display period is Tr1: Tr2: Tr3:
...: Tr (n-1): Trn = 2 0 : 2 1 : 2 2 : ...: 2
(n-2) : 2 It is necessary to set (n-1) . A desired gradation display out of 2 n gradations can be performed by the combination of the display periods.
【００８１】１フレーム期間中にＥＬ素子が発光した表
示期間の長さの総和を求めることによって、当該フレー
ム期間におけるその画素の表示した階調がきまる。例え
ば、ｎ＝８のとき、全部の表示期間で画素が発光した場
合の輝度を１００％とすると、Ｔｒ１とＴｒ２において
画素が発光した場合には１％の輝度が表現でき、Ｔｒ３
とＴｒ５とＴｒ８を選択した場合には６０％の輝度が表
現できる。By calculating the sum of the lengths of the display periods during which the EL element emits light during one frame period, the displayed gradation of the pixel in the frame period is determined. For example, assuming that when the pixel emits light in all display periods when n = 8, the luminance is 100%, and when the pixel emits light in Tr1 and Tr2, 1% luminance can be expressed.
When Tr5 and Tr8 are selected, 60% luminance can be expressed.
【００８２】ｍビット目のデジタルビデオ信号が画素に
書き込まれる書き込み期間Ｔａｍは、表示期間Ｔｒｍの
長さよりも短いことが肝要である。よってビット数ｍの
値は、１〜ｎのうち、書き込み期間Ｔａｍが表示期間Ｔ
ｒｍの長さよりも短くなるような値であることが必要で
ある。It is important that the writing period Tam in which the m-bit digital video signal is written to the pixel is shorter than the length of the display period Trm. Therefore, the value of the bit number m is such that the writing period Tam is the display period T among 1 to n.
The value must be shorter than the length of rm.
【００８３】また表示期間Ｔｒ１〜Ｔｒｎは、どのよう
な順序で出現させても良い。例えば１フレーム期間中に
おいて、Ｔｒ１の次にＴｒ３、Ｔｒ５、Ｔｒ２、…とい
う順序で表示期間を出現させることも可能である。ただ
し、表示期間Ｔｒ１〜Ｔｒｎが互いに重ならない順序の
方がより好ましい。また消去期間Ｔｅ１〜Ｔｅｎも、互
いに重ならない順序の方がより好ましい。The display periods Tr1 to Trn may appear in any order. For example, during one frame period, the display periods can appear in the order of Tr1, Tr5, Tr2,... Next to Tr1. However, the order in which the display periods Tr1 to Trn do not overlap each other is more preferable. Further, it is more preferable that the erasing periods Te1 to Ten are not overlapped with each other.
【００８４】本発明は上記構成によって、ＴＦＴによっ
てＩDS−ＶGS特性に多少のばらつきがあっても、ＥＬ駆
動用ＴＦＴに等しいゲート電圧がかかったときに出力さ
れる電流量のばらつきを抑えることができる。よってＩ
DS−ＶGS特性のバラツキによって、同じ電圧の信号を入
力してもＥＬ素子の発光量が隣接画素で大きく異なって
しまうという事態を避けることが可能になる。According to the present invention, it is possible to suppress the variation in the amount of current output when the same gate voltage is applied to the EL driving TFT, even if the I DS -V GS characteristics vary somewhat depending on the TFT. Can be. Therefore I
The variation of DS -V GS characteristic, the amount of light emitted from the EL element even if a signal is input with the same voltage it is possible to avoid a situation that greatly different in neighboring pixels.
【００８５】また本発明ではＥＬ駆動用ＴＦＴとして、
第１のＥＬ駆動用ＴＦＴと第２のＥＬ駆動用ＴＦＴとが
並列に設けられている。これによって、ＥＬ駆動用ＴＦ
Ｔの活性層を流れる電流によって発生した熱の放射を効
率的に行うことができ、ＥＬ駆動用ＴＦＴの劣化を抑え
ることができる。また、ＥＬ駆動用ＴＦＴのしきい値や
移動度などの特性のばらつきによって生じるドレイン電
流のばらつきを抑えることができる。In the present invention, as the EL driving TFT,
A first EL driving TFT and a second EL driving TFT are provided in parallel. Thereby, the EL driving TF
The heat generated by the current flowing through the active layer of T can be efficiently radiated, and deterioration of the EL driving TFT can be suppressed. In addition, variation in drain current caused by variation in characteristics such as the threshold value and mobility of the EL driving TFT can be suppressed.
【００８６】なお本実施の形態ではＥＬ駆動用ＴＦＴと
して、第１のＥＬ駆動用ＴＦＴと第２のＥＬ駆動用ＴＦ
Ｔの２つのＴＦＴを用いたが、本発明はこれに限定され
ない。各画素において、ＥＬ駆動用ＴＦＴとして用いる
ＴＦＴの数は、２以上であれば良い。In this embodiment mode, the first EL driving TFT and the second EL driving TF are used as the EL driving TFTs.
Although two TFTs of T are used, the present invention is not limited to this. In each pixel, the number of TFTs used as EL driving TFTs may be two or more.
【００８７】また、本発明では、表示を行わない非発光
期間を設けることができる。従来のアナログ駆動の場
合、ＥＬディスプレイに全白の画像を表示させると、常
にＥＬ素子が発光することになり、ＥＬ層の劣化を早め
る原因となってしまう。本発明は非発光期間を設けるこ
とができるので、ＥＬ層の劣化をある程度抑えることが
できる。In the present invention, a non-light emitting period in which no display is performed can be provided. In the case of the conventional analog drive, when an all-white image is displayed on the EL display, the EL element always emits light, which causes deterioration of the EL layer earlier. According to the present invention, since a non-light emitting period can be provided, deterioration of the EL layer can be suppressed to some extent.
【００８８】なお本発明においては、表示期間と書き込
み期間とが一部重なっている。言い換えると書き込み期
間においても画素を表示させることが可能である。その
ため、１フレーム期間における表示期間の長さの総和の
割合（デューティー比）が、書き込み期間の長さによっ
てのみ決定されない。In the present invention, the display period and the writing period partially overlap. In other words, the pixels can be displayed even in the writing period. Therefore, the ratio (duty ratio) of the total length of the display periods in one frame period is not determined only by the length of the writing period.
【００８９】なお本実施の形態では、ＥＬ駆動用ＴＦＴ
のゲート電極にかかる電圧を保持するためにコンデンサ
を設ける構造としているが、コンデンサを省略すること
も可能である。ＥＬ駆動用ＴＦＴが、ゲート絶縁膜を介
してゲート電極に重なるように設けられたＬＤＤ領域を
有している場合、この重なり合った領域には一般的にゲ
ート容量と呼ばれる寄生容量が形成される。このゲート
容量をＥＬ駆動用ＴＦＴのゲート電極にかかる電圧を保
持するためのコンデンサとして積極的に用いても良い。In this embodiment, the EL driving TFT
Although a capacitor is provided to hold the voltage applied to the gate electrode, the capacitor may be omitted. When the EL driving TFT has an LDD region provided so as to overlap the gate electrode via the gate insulating film, a parasitic capacitance generally called a gate capacitance is formed in the overlapping region. This gate capacitance may be positively used as a capacitor for holding a voltage applied to the gate electrode of the EL driving TFT.
【００９０】このゲート容量の容量値は、上記ゲート電
極とＬＤＤ領域とが重なり合った面積によって変化する
ため、その重なり合った領域に含まれるＬＤＤ領域の長
さによって決まる。Since the capacitance value of the gate capacitance changes depending on the area where the gate electrode and the LDD region overlap, the capacitance value is determined by the length of the LDD region included in the overlapping region.
【００９１】なお、上述した本発明の構成はＥＬディス
プレイへの適用だけに限らず、他の電気光学素子を用い
た装置に適用することも可能である。また応答時間が数
１０μｓｅｃ程度以下の、高速応答する液晶が開発され
た場合には、液晶ディスプレイに適用することも可能で
ある。The above-described configuration of the present invention is not limited to application to an EL display, but can be applied to an apparatus using another electro-optical element. Further, when a liquid crystal that responds at a high speed with a response time of about several tens of microseconds or less has been developed, it can be applied to a liquid crystal display.
【００９２】[0092]
【実施例】以下に、本発明の実施例を説明する。Embodiments of the present invention will be described below.
【００９３】（実施例１）本実施例では、本発明のＥＬ
ディスプレイにおいて、６ビットのデジタルビデオ信号
により２6階調の表示を行う場合について図５を用いて
説明する。なお本実施例のＥＬディスプレイは、図１〜
図３に示した構造を有する。Example 1 In this example, the EL of the present invention was used.
The case where a display of 26 gradations is performed on a display using a 6-bit digital video signal will be described with reference to FIG. The EL display according to the present embodiment is shown in FIGS.
It has the structure shown in FIG.
【００９４】はじめに書き込み用ゲート信号線駆動回路
１０３から書き込み用ゲート信号線Ｇａ１に入力される
書き込み用ゲート信号によって、書き込み用ゲート信号
線Ｇａ１が選択される。そして書き込み用ゲート信号線
Ｇａ１に接続されている全ての画素（１ライン目の画
素）のスイッチング用ＴＦＴ１０７がオンの状態にな
る。First, the write gate signal line Ga1 is selected by the write gate signal input from the write gate signal line drive circuit 103 to the write gate signal line Ga1. Then, the switching TFTs 107 of all the pixels (pixels of the first line) connected to the write gate signal line Ga1 are turned on.
【００９５】そして同時に、ソース信号線Ｓ１〜Ｓｘに
ソース信号線駆動回路１０２から、１ビット目のデジタ
ルビデオ信号が入力される。デジタルビデオ信号はスイ
ッチング用ＴＦＴ１０７を介してＥＬ駆動用ＴＦＴ１０
８のゲート電極に入力される。At the same time, the first bit digital video signal is input from the source signal line drive circuit 102 to the source signal lines S1 to Sx. The digital video signal is supplied to the EL driving TFT 10 through the switching TFT 107.
8 is input to the gate electrode.
【００９６】本実施例では、デジタルビデオ信号が
「０」の情報を有していた場合、ＥＬ駆動用ＴＦＴ１０
８はオフの状態となる。よってＥＬ素子１１０の画素電
極には電源電位は与えられない。その結果、「０」の情
報を有するデジタルビデオ信号が入力された画素が有す
るＥＬ素子１１０は発光しない。In this embodiment, when the digital video signal has information of “0”, the EL driving TFT 10
8 turns off. Therefore, no power supply potential is applied to the pixel electrode of the EL element 110. As a result, the EL element 110 included in the pixel to which the digital video signal having the information “0” is input does not emit light.
【００９７】逆に、「１」の情報を有していた場合、Ｅ
Ｌ駆動用ＴＦＴ１０８はオンの状態となる。よってＥＬ
素子１１０の画素電極には電源電位が与えられる。その
結果、「１」の情報を有するデジタルビデオ信号が入力
された画素が有するＥＬ素子１１０は発光する。On the other hand, when the information has the information “1”,
The L driving TFT 108 is turned on. Therefore EL
A power supply potential is applied to a pixel electrode of the element 110. As a result, the EL element 110 included in the pixel to which the digital video signal having the information “1” is input emits light.
【００９８】このように１ライン目の画素は、デジタル
ビデオ信号が入力されると同時に、ＥＬ素子１１０が発
光、または非発光を行い、表示期間Ｔｒ１となる。各ラ
インの表示期間が開始されるタイミングはそれぞれ時間
差を有している。As described above, in the pixels on the first line, at the same time as the input of the digital video signal, the EL element 110 emits light or does not emit light, and the display period Tr1 starts. The timing at which the display period of each line is started has a time difference.
【００９９】次に書き込み用ゲート信号線Ｇａ１の選択
が終了すると、書き込み用ゲート信号によって書き込み
用ゲート信号線Ｇａ２が選択される。そして書き込み用
ゲート信号線Ｇａ２に接続されている全ての画素のスイ
ッチング用ＴＦＴ１０７がオンの状態になり、２ライン
目の画素にソース信号線Ｓ１〜Ｓｘから１ビット目のデ
ジタルビデオ信号が入力される。Next, when the selection of the write gate signal line Ga1 is completed, the write gate signal line Ga2 is selected by the write gate signal. Then, the switching TFTs 107 of all the pixels connected to the writing gate signal line Ga2 are turned on, and the first bit digital video signals are input to the pixels of the second line from the source signal lines S1 to Sx. .
【０１００】そして全ての書き込み用ゲート信号線Ｇａ
１〜Ｇａｙが選択され、全ての画素に１ビット目のデジ
タルビデオ信号が入力される。全ての画素に１ビット目
のデジタルビデオ信号が入力されるまでの期間が書き込
み期間Ｔａ１である。Then, all the write gate signal lines Ga
1 to Gay are selected, and the first bit digital video signal is input to all the pixels. The period until the digital video signal of the first bit is input to all the pixels is the writing period Ta1.
【０１０１】一方、全ての画素に１ビット目のデジタル
ビデオ信号が入力される前、言い換えると書き込み期間
Ｔａ１が終了する前に、画素への１ビット目のデジタル
ビデオ信号の入力と並行して、消去用ゲート信号線駆動
回路１０４から消去用ゲート信号線Ｇｅ１に入力される
消去用ゲート信号によって、消去用ゲート信号線Ｇｅ１
が選択される。On the other hand, before the digital video signal of the first bit is input to all the pixels, in other words, before the end of the writing period Ta1, in parallel with the input of the digital video signal of the first bit to the pixels, The erasing gate signal input from the erasing gate signal line driving circuit 104 to the erasing gate signal line Ge1 causes the erasing gate signal line Ge1 to be erased.
Is selected.
【０１０２】そして消去用ゲート信号線Ｇｅ１に接続さ
れている全ての画素（１ライン目の画素）の消去用ＴＦ
Ｔ１０９がオンの状態になる。そして電源供給線Ｖ１〜
Ｖｘの電源電位が消去用ＴＦＴ１０９を介してＥＬ駆動
用ＴＦＴ１０８のゲート電極に与えられる。The erasing TFs of all the pixels (pixels on the first line) connected to the erasing gate signal line Ge1
T109 is turned on. And the power supply lines V1 to V1
The power supply potential of Vx is applied to the gate electrode of the EL driving TFT 108 via the erasing TFT 109.
【０１０３】電源電位がＥＬ駆動用ＴＦＴ１０８のゲー
ト電極に与えられると、ＥＬ駆動用ＴＦＴ１０８はオフ
の状態となる。よって電源電位はＥＬ素子１１０の画素
電極に与えられなくなり、１ライン目の画素が有するＥ
Ｌ素子は全て非発光の状態になり、１ライン目の画素が
表示を行わなくなる。つまり、書き込み用ゲート信号線
Ｇａ１が書き込み用ゲート信号によって選択されたとき
からＥＬ駆動用ＴＦＴ１０８のゲート電極が保持してい
たデジタルビデオ信号は、ＥＬ駆動用ＴＦＴのゲート電
極に電源電位が与えられることで消去される。よって１
ライン目の画素が表示を行わなくなる。When the power supply potential is applied to the gate electrode of the EL driving TFT 108, the EL driving TFT 108 is turned off. Therefore, the power supply potential is not given to the pixel electrode of the EL element 110, and the E
All the L elements are in a non-light emitting state, and the pixels on the first line do not perform display. That is, the digital video signal held by the gate electrode of the EL driving TFT 108 from when the writing gate signal line Ga1 is selected by the writing gate signal is obtained by applying the power supply potential to the gate electrode of the EL driving TFT. To be erased. Therefore 1
The pixels on the line do not display.
【０１０４】消去用ゲート信号線Ｇｅ１が選択されると
同時に１ライン目の画素の表示期間Ｔｒ１が終了し、非
表示期間Ｔｄ１となる。表示期間と同様に、各ラインの
非表示期間が開始されるタイミングはそれぞれ時間差を
有している。At the same time that the erasing gate signal line Ge1 is selected, the display period Tr1 of the pixels on the first line ends, and the non-display period Td1 starts. Similarly to the display period, the start timing of the non-display period of each line has a time difference.
【０１０５】そして消去用ゲート信号線Ｇｅ１の選択が
終了すると、消去用ゲート信号によって消去用ゲート信
号線Ｇｅ２が選択され、消去用ゲート信号線Ｇｅ２に接
続されている全ての画素（２ライン目の画素）の消去用
ＴＦＴ１０９がオンの状態になる。そして電源供給線Ｖ
１〜Ｖｘの電源電位が消去用ＴＦＴ１０９を介してＥＬ
駆動用ＴＦＴ１０８のゲート電極に与えられる。電源電
位がＥＬ駆動用ＴＦＴ１０８のゲート電極に与えられる
と、ＥＬ駆動用ＴＦＴ１０８はオフの状態となる。よっ
て電源電位はＥＬ素子１１０の画素電極に与えられなく
なる。その結果２ライン目の画素が有するＥＬ素子は全
て非発光の状態になり、２ライン目の画素が表示を行わ
なくなり、非表示の状態となる。When the selection of the erasing gate signal line Ge1 is completed, the erasing gate signal line Ge2 is selected by the erasing gate signal, and all the pixels (the second line) connected to the erasing gate signal line Ge2 are selected. The erasing TFT 109 of the pixel is turned on. And the power supply line V
A power supply potential of 1 to Vx is applied to the EL
This is supplied to the gate electrode of the driving TFT. When the power supply potential is applied to the gate electrode of the EL driving TFT 108, the EL driving TFT 108 is turned off. Therefore, the power supply potential is not applied to the pixel electrode of the EL element 110. As a result, the EL elements of the pixels on the second line are all in a non-light emitting state, the pixels on the second line do not display, and are in a non-display state.
【０１０６】そして全ての消去用ゲート信号線Ｇｅ１〜
Ｇｅｙが選択され、全ての画素が保持している１ビット
目のデジタルビデオ信号が消去される。全ての画素が保
持している１ビット目のデジタルビデオ信号が消去され
るまでの期間が消去期間Ｔｅ１である。Then, all the erasing gate signal lines Ge1 to Ge1
Gey is selected, and the first bit digital video signal held by all pixels is erased. The period until the first bit digital video signal held by all the pixels is erased is the erase period Te1.
【０１０７】一方、全ての画素が保持している１ビット
目のデジタルビデオ信号が消去される前、言い換えると
消去期間Ｔｅ１が終了する前に、画素に保持されている
１ビット目のデジタルビデオ信号の消去と並行して、再
び書き込み用ゲート信号線Ｇａ１の選択が行われる。そ
の結果、１ライン目の画素は再び表示を行うので、非表
示期間Ｔｄ１が終了して表示期間Ｔｒ２となる。On the other hand, before the first bit digital video signal held by all the pixels is erased, in other words, before the end of the erasing period Te1, the first bit digital video signal held by the pixels is erased. In parallel with the erasing, the selection of the write gate signal line Ga1 is performed again. As a result, the pixels on the first line perform display again, so that the non-display period Td1 ends and the display period Tr2 starts.
【０１０８】そして同様に、順に全ての書き込み用ゲー
ト信号線が選択され、２ビット目のデジタルビデオ信号
が全ての画素に入力される。全ての画素に２ビット目の
デジタルビデオ信号が入力し終わるまでの期間を、書き
込み期間Ｔａ２と呼ぶ。Similarly, all the write gate signal lines are sequentially selected, and the digital video signal of the second bit is input to all the pixels. A period until the input of the second bit digital video signal to all the pixels is called a writing period Ta2.
【０１０９】そして一方、全ての画素に２ビット目のデ
ジタルビデオ信号が入力される前、言い換えると書き込
み期間Ｔａ２が終了する前に、画素への２ビット目のデ
ジタルビデオ信号の入力と並行して、消去用ゲート信号
線Ｇｅ１の選択が行われる。よって１ライン目の画素が
有するＥＬ素子は全て非発光の状態になり、１ライン目
の画素が表示を行わなくなる。よって１ライン目の画素
において表示期間Ｔｒ２は終了し、非表示期間Ｔｄ２と
なる。On the other hand, before the digital video signal of the second bit is input to all the pixels, in other words, before the end of the writing period Ta2, in parallel with the input of the digital video signal of the second bit to the pixels. , The gate signal line for erasing Ge1 is selected. Accordingly, the EL elements of the pixels on the first line are all in a non-light emitting state, and the pixels on the first line do not perform display. Accordingly, the display period Tr2 ends in the pixels on the first line, and the non-display period Td2 is set.
【０１１０】そして全ての消去用ゲート信号線Ｇｅ１〜
Ｇｅｙが選択され、全ての画素が保持している２ビット
目のデジタルビデオ信号が消去される。全ての画素が保
持している２ビット目のデジタルビデオ信号が消去され
るまでの期間が、消去期間Ｔｅ２である。Then, all the erase gate signal lines Ge1 to Ge1
Gey is selected, and the second bit digital video signal held by all pixels is erased. A period until the second bit digital video signal held by all the pixels is erased is an erasing period Te2.
【０１１１】上述した動作は５ビット目のデジタルビデ
オ信号が画素に入力されるまで繰り返し行われ、表示期
間Ｔｒと非表示期間Ｔｄとが繰り返し出現する。表示期
間Ｔｒ１は、書き込み期間Ｔａ１が開始されてから消去
期間Ｔｅ１が開始されるまでの期間である。また非表示
期間Ｔｄ１は、消去期間Ｔｅ１が開始されてから次に出
現する書き込み期間（本実施例では書き込み期間Ｔａ
２）が開始されるまでの期間である。そして表示期間Ｔ
ｒ２、Ｔｒ３、Ｔｒ４と非表示期間Ｔｄ２、Ｔｄ３、Ｔ
ｄ４も、表示期間Ｔｒ１と非表示期間Ｔｄ１と同様に、
それぞれ書き込み期間Ｔａ１、Ｔａ２、…、Ｔａ５と消
去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ４とによって、その期
間が定められる。The above operation is repeated until the fifth bit digital video signal is input to the pixel, and the display period Tr and the non-display period Td appear repeatedly. The display period Tr1 is a period from the start of the write period Ta1 to the start of the erase period Te1. The non-display period Td1 is a writing period (the writing period Ta in this embodiment) which appears next after the erasing period Te1 starts.
This is the period until 2) starts. And the display period T
r2, Tr3, Tr4 and non-display periods Td2, Td3, T
d4 is also the same as the display period Tr1 and the non-display period Td1,
Each of the writing periods Ta1, Ta2,..., Ta5 and the erasing periods Te1, Te2,.
【０１１２】５ビット目のデジタルビデオ信号が１ライ
ン目の画素に入力されると、１ライン目の画素は表示期
間Ｔｒ５となり表示を行う。そして次のビットのデジタ
ルビデオ信号が入力されるまで、５ビット目のデジタル
ビデオ信号は画素に保持される。When the digital video signal of the fifth bit is input to the pixels of the first line, the pixels of the first line enter a display period Tr5 to perform display. Then, the digital video signal of the fifth bit is held in the pixel until the digital video signal of the next bit is input.
【０１１３】そして次に６ビット目のデジタルビデオ信
号が１ライン目の画素に入力されると、画素に保持され
ていた５ビット目のデジタルビデオ信号は、６ビット目
のデジタルビデオ信号に書き換えられる。そして１ライ
ン目の画素は表示期間Ｔｒ６となり、表示を行う。６ビ
ット目のデジタルビデオ信号は、再び次のフレーム期間
の１ビット目のデジタルビデオ信号が入力されるまで画
素に保持される。Next, when the 6-bit digital video signal is input to the pixels on the first line, the 5-bit digital video signal held in the pixels is rewritten to the 6-bit digital video signal. . Then, the pixels on the first line are in the display period Tr6, and display is performed. The 6-bit digital video signal is held in the pixel until the 1-bit digital video signal in the next frame period is input again.
【０１１４】再び次のフレーム期間の１ビット目のデジ
タルビデオ信号が画素に入力されると、表示期間Ｔｒ６
は終了し、同時にフレーム期間が終了する。全ての表示
期間（Ｔｒ１〜Ｔｒ６）が終了すると、１つの画像を表
示することができる。そして上述した動作を繰り返す。When the digital video signal of the first bit in the next frame period is again input to the pixel, the display period Tr6
Ends, and the frame period ends at the same time. When all the display periods (Tr1 to Tr6) end, one image can be displayed. Then, the above operation is repeated.
【０１１５】表示期間Ｔｒ５は、書き込み期間Ｔａ５が
開始されてから、書き込み期間Ｔａ６が開始されるまで
の期間である。そして表示期間Ｔｒ６は、書き込み期間
Ｔａ６が開始されてから、次のフレーム期間の書き込み
期間Ｔａ１が開始されるまでの期間である。[0115] The display period Tr5 is a period from the start of the writing period Ta5 to the start of the writing period Ta6. The display period Tr6 is a period from the start of the writing period Ta6 to the start of the writing period Ta1 of the next frame period.
【０１１６】表示期間Ｔｒの長さは、Ｔｒ１：Ｔｒ２：
…：Ｔｒ５：Ｔｒ６＝２0：２1：…：２4：２5となるよ
うに設定する。この表示期間の組み合わせで２6階調の
うち所望の階調表示を行うことができる。The length of the display period Tr is Tr1: Tr2:
…: Tr5: Tr6 = 2 0 : 2 1 :…: 2 4 : 2 5 A desired gradation display among the 26 gradations can be performed by the combination of the display periods.
【０１１７】１フレーム期間中にＥＬ素子が発光した表
示期間の長さの総和を求めることによって、当該フレー
ム期間におけるその画素の表示した階調がきまる。全部
の表示期間で画素が発光した場合の輝度を１００％とす
ると、Ｔｒ１とＴｒ２において画素が発光した場合には
５％の輝度が表現でき、Ｔｒ３とＴｒ５を選択した場合
には３２％の輝度が表現できる。By calculating the sum of the lengths of the display periods in which the EL elements emit light during one frame period, the displayed gray scale of the pixel in the frame period is determined. Assuming that the luminance when the pixel emits light in all display periods is 100%, the luminance of 5% can be expressed when the pixel emits light in Tr1 and Tr2, and the luminance of 32% when Tr3 and Tr5 are selected. Can be expressed.
【０１１８】本実施例において、５ビット目のデジタル
ビデオ信号が画素に書き込まれる書き込み期間Ｔａ５
は、表示期間Ｔｒ５の長さよりも短いことが肝要であ
る。In this embodiment, a write period Ta5 in which the digital video signal of the fifth bit is written to the pixel
Is shorter than the length of the display period Tr5.
【０１１９】また表示期間（Ｔｒ１〜Ｔｒ６）は、どの
ような順序で出現させても良い。例えば１フレーム期間
中において、Ｔｒ１の次にＴｒ３、Ｔｒ５、Ｔｒ２、…
という順序で表示期間を出現させることも可能である。
ただし、消去期間（Ｔｅ１〜Ｔｅ６）が互いに重ならな
い順序の方がより好ましい。また表示期間（Ｔｒ１〜Ｔ
ｒ６）も互いに重ならない順序の方がより好ましい。The display periods (Tr1 to Tr6) may appear in any order. For example, during one frame period, Tr1, Tr5, Tr2,.
It is also possible to make the display periods appear in this order.
However, the order in which the erasing periods (Te1 to Te6) do not overlap each other is more preferable. The display period (Tr1 to T
The order in which r6) does not overlap with each other is more preferable.
【０１２０】本発明は上記構成によって、ＴＦＴによっ
てＩDS−ＶGS特性に多少のばらつきがあっても、等しい
ゲート電圧がかかったときに出力される電流量のばらつ
きを抑えることができる。よってＩDS−ＶGS特性のバラ
ツキによって、同じ電圧の信号を入力してもＥＬ素子の
発光量が隣接画素で大きく異なってしまうという事態を
避けることが可能になる。According to the present invention, with the above structure, even if the I DS -V GS characteristics vary somewhat depending on the TFT, the variation in the amount of current output when the same gate voltage is applied can be suppressed. Therefore, even if a signal of the same voltage is input, it is possible to avoid a situation in which the amount of light emitted from the EL element greatly differs between adjacent pixels due to the variation of the I DS -V GS characteristics.
【０１２１】また、本発明では、表示を行わない非発光
期間を設けることができる。従来のアナログ駆動の場
合、ＥＬディスプレイに全白の画像を表示させると、常
にＥＬ素子が発光することになり、ＥＬ層の劣化を早め
る原因となってしまう。本発明は非発光期間を設けるこ
とができるので、ＥＬ層の劣化をある程度抑えることが
できる。In the present invention, a non-light emitting period in which no display is performed can be provided. In the case of the conventional analog drive, when an all-white image is displayed on the EL display, the EL element always emits light, which causes deterioration of the EL layer earlier. According to the present invention, since a non-light emitting period can be provided, deterioration of the EL layer can be suppressed to some extent.
【０１２２】（実施例２）本実施例では、６ビットのデ
ジタルビデオ信号に対応した本発明の駆動方法におい
て、表示期間Ｔｒ１〜Ｔｒ６の出現する順序について説
明する。Embodiment 2 In this embodiment, the order in which the display periods Tr1 to Tr6 appear in the driving method of the present invention corresponding to a 6-bit digital video signal will be described.
【０１２３】図６に本実施例の駆動方法を示すタイミン
グチャートを示す。画素の詳しい駆動の仕方については
実施例１を参照すれば良いので、ここでは省略する。本
実施例の駆動方法では、１フレーム期間中で１番長い非
表示期間（本実施例ではＴｄ１）を１フレーム期間の最
後に設ける。上記構成によって、非表示期間Ｔｄ１と、
次のフレーム期間の最初の表示期間（本実施例ではＴｒ
４）との間にフレーム期間の区切れがあるように人間の
目に映る。これによって、中間階調の表示を行ったとき
に、隣り合うフレーム期間同士で発光する表示期間が隣
接することによって起きていた表示むらを、人間の目に
認識されずらくすることができる。FIG. 6 is a timing chart showing the driving method of this embodiment. A detailed driving method of the pixel may be referred to in the first embodiment, and thus the description is omitted here. In the driving method of this embodiment, the longest non-display period (Td1 in this embodiment) in one frame period is provided at the end of one frame period. With the above configuration, the non-display period Td1
The first display period of the next frame period (in this embodiment, Tr
4) It appears to the human eye that there is a break in the frame period. This makes it possible to make it difficult for human eyes to recognize display unevenness caused by adjacent display periods that emit light between adjacent frame periods when displaying an intermediate gradation.
【０１２４】なお本実施例では、６ビットのデジタルビ
デオ信号の場合について説明したが、本発明はこれに限
定されない。本実施例はデジタルビデオ信号のビット数
に限定されることなく実施することが可能である。Although the present embodiment has been described in connection with a 6-bit digital video signal, the present invention is not limited to this. This embodiment can be implemented without being limited to the number of bits of the digital video signal.
【０１２５】（実施例３）本実施例では、本発明のＥＬ
ディスプレイにおいて、４ビットのデジタルビデオ信号
により２4階調の表示を行う場合について図７を用いて
説明する。なお本実施例のＥＬディスプレイは、図１〜
図３に示した構造を有する。(Embodiment 3) In this embodiment, the EL of the present invention is used.
In the display, it will be described with reference to FIG. 7, the case of displaying the 2 4 gradations by 4 bit digital video signal. The EL display according to the present embodiment is shown in FIGS.
It has the structure shown in FIG.
【０１２６】はじめに書き込み用ゲート信号線駆動回路
１０３から書き込み用ゲート信号線Ｇａ１に入力される
書き込み用ゲート信号によって、書き込み用ゲート信号
線Ｇａ１が選択される。そして書き込み用ゲート信号線
Ｇａ１に接続されている全ての画素（１ライン目の画
素）のスイッチング用ＴＦＴ１０７がオンの状態にな
る。First, the write gate signal line Ga1 is selected by the write gate signal input from the write gate signal line drive circuit 103 to the write gate signal line Ga1. Then, the switching TFTs 107 of all the pixels (pixels of the first line) connected to the write gate signal line Ga1 are turned on.
【０１２７】そして同時に、ソース信号線Ｓ１〜Ｓｘに
ソース信号線駆動回路１０２から、１ビット目のデジタ
ルビデオ信号が入力される。デジタルビデオ信号はスイ
ッチング用ＴＦＴ１０７を介してＥＬ駆動用ＴＦＴ１０
８のゲート電極に入力される。At the same time, the first bit digital video signal is input from the source signal line drive circuit 102 to the source signal lines S1 to Sx. The digital video signal is supplied to the EL driving TFT 10 through the switching TFT 107.
8 is input to the gate electrode.
【０１２８】本実施例では、デジタルビデオ信号が
「０」の情報を有していた場合、ＥＬ駆動用ＴＦＴ１０
８はオフの状態となる。よってＥＬ素子１１０の画素電
極には電源電位は与えられない。その結果、「０」の情
報を有するデジタルビデオ信号が入力された画素が有す
るＥＬ素子１１０は発光しない。In this embodiment, when the digital video signal has information of “0”, the EL driving TFT 10
8 turns off. Therefore, no power supply potential is applied to the pixel electrode of the EL element 110. As a result, the EL element 110 included in the pixel to which the digital video signal having the information “0” is input does not emit light.
【０１２９】逆に、「１」の情報を有していた場合、Ｅ
Ｌ駆動用ＴＦＴ１０８はオンの状態となる。よってＥＬ
素子１１０の画素電極には電源電位が与えられる。その
結果、「１」の情報を有するデジタルビデオ信号が入力
された画素が有するＥＬ素子１１０は発光する。Conversely, if the information has the information “1”,
The L driving TFT 108 is turned on. Therefore EL
A power supply potential is applied to a pixel electrode of the element 110. As a result, the EL element 110 included in the pixel to which the digital video signal having the information “1” is input emits light.
【０１３０】このように１ライン目の画素は、デジタル
ビデオ信号が入力されると同時に、ＥＬ素子１１０が発
光、または非発光を行い、表示期間Ｔｒ１となる。各ラ
インの表示期間が開始されるタイミングはそれぞれ時間
差を有している。As described above, in the pixels on the first line, at the same time when the digital video signal is input, the EL element 110 emits light or does not emit light, and the display period Tr1 is established. The timing at which the display period of each line is started has a time difference.
【０１３１】次に書き込み用ゲート信号線Ｇａ１の選択
が終了すると、書き込み用ゲート信号によって書き込み
用ゲート信号線Ｇａ２が選択される。そして書き込み用
ゲート信号線Ｇａ２に接続されている全ての画素のスイ
ッチング用ＴＦＴ１０７がオンの状態になり、２ライン
目の画素にソース信号線Ｓ１〜Ｓｘから１ビット目のデ
ジタルビデオ信号が入力される。Next, when the selection of the write gate signal line Ga1 is completed, the write gate signal line Ga2 is selected by the write gate signal. Then, the switching TFTs 107 of all the pixels connected to the writing gate signal line Ga2 are turned on, and the first bit digital video signals are input to the pixels of the second line from the source signal lines S1 to Sx. .
【０１３２】そして全ての書き込み用ゲート信号線Ｇａ
１〜Ｇａｙが選択され、全ての画素に１ビット目のデジ
タルビデオ信号が入力される。全ての画素に１ビット目
のデジタルビデオ信号が入力されるまでの期間が書き込
み期間Ｔａ１である。Then, all the write gate signal lines Ga
1 to Gay are selected, and the first bit digital video signal is input to all the pixels. The period until the digital video signal of the first bit is input to all the pixels is the writing period Ta1.
【０１３３】一方、全ての画素に１ビット目のデジタル
ビデオ信号が入力される前、言い換えると書き込み期間
Ｔａ１が終了する前に、画素への１ビット目のデジタル
ビデオ信号の入力と並行して、消去用ゲート信号線駆動
回路１０４から消去用ゲート信号線Ｇｅ１に入力される
消去用ゲート信号によって、消去用ゲート信号線Ｇｅ１
が選択される。On the other hand, before the digital video signal of the first bit is input to all the pixels, in other words, before the end of the writing period Ta1, in parallel with the input of the digital video signal of the first bit to the pixels, The erasing gate signal input from the erasing gate signal line driving circuit 104 to the erasing gate signal line Ge1 causes the erasing gate signal line Ge1 to be erased.
Is selected.
【０１３４】そして消去用ゲート信号線Ｇｅ１に接続さ
れている全ての画素（１ライン目の画素）の消去用ＴＦ
Ｔ１０９がオンの状態になる。そして電源供給線Ｖ１〜
Ｖｘの電源電位が消去用ＴＦＴ１０９を介してＥＬ駆動
用ＴＦＴ１０８のゲート電極に与えられる。The erasing TFs of all the pixels (pixels on the first line) connected to the erasing gate signal line Ge1
T109 is turned on. And the power supply lines V1 to V1
The power supply potential of Vx is applied to the gate electrode of the EL driving TFT 108 via the erasing TFT 109.
【０１３５】電源電位がＥＬ駆動用ＴＦＴ１０８のゲー
ト電極に与えられると、ＥＬ駆動用ＴＦＴ１０８はオフ
の状態となる。よって電源電位はＥＬ素子１１０の画素
電極に与えられなくなり、１ライン目の画素が有するＥ
Ｌ素子は全て非発光の状態になり、１ライン目の画素が
表示を行わなくなる。つまり、書き込み用ゲート信号線
Ｇａ１が書き込み用ゲート信号によって選択されたとき
からＥＬ駆動用ＴＦＴ１０８のゲート電極が保持してい
たデジタルビデオ信号は、ＥＬ駆動用ＴＦＴのゲート電
極に電源電位が与えられることで消去される。よって１
ライン目の画素が表示を行わなくなる。When a power supply potential is applied to the gate electrode of the EL driving TFT 108, the EL driving TFT 108 is turned off. Therefore, the power supply potential is not given to the pixel electrode of the EL element 110, and the E
All the L elements are in a non-light emitting state, and the pixels on the first line do not perform display. That is, the digital video signal held by the gate electrode of the EL driving TFT 108 from when the writing gate signal line Ga1 is selected by the writing gate signal is obtained by applying the power supply potential to the gate electrode of the EL driving TFT. To be erased. Therefore 1
The pixels on the line do not display.
【０１３６】消去用ゲート信号線Ｇｅ１が選択されると
同時に１ライン目の画素の表示期間Ｔｒ１が終了し、非
表示期間Ｔｄ１となる。表示期間と同様に、各ラインの
非表示期間が開始されるタイミングはそれぞれ時間差を
有している。At the same time that the erasing gate signal line Ge1 is selected, the display period Tr1 of the pixels on the first line ends, and the non-display period Td1 starts. Similarly to the display period, the start timing of the non-display period of each line has a time difference.
【０１３７】そして消去用ゲート信号線Ｇｅ１の選択が
終了すると、消去用ゲート信号によって消去用ゲート信
号線Ｇｅ２が選択され、消去用ゲート信号線Ｇｅ２に接
続されている全ての画素（２ライン目の画素）の消去用
ＴＦＴ１０９がオンの状態になる。そして電源供給線Ｖ
１〜Ｖｘの電源電位が消去用ＴＦＴ１０９を介してＥＬ
駆動用ＴＦＴ１０８のゲート電極に与えられる。電源電
位がＥＬ駆動用ＴＦＴ１０８のゲート電極に与えられる
と、ＥＬ駆動用ＴＦＴ１０８はオフの状態となる。よっ
て電源電位はＥＬ素子１１０の画素電極に与えられなく
なる。その結果２ライン目の画素が有するＥＬ素子は全
て非発光の状態になり、２ライン目の画素が表示を行わ
なくなり、非表示の状態となる。When the selection of the erasing gate signal line Ge1 is completed, the erasing gate signal line Ge2 is selected by the erasing gate signal, and all the pixels (second line) connected to the erasing gate signal line Ge2 are selected. The erasing TFT 109 of the pixel is turned on. And the power supply line V
A power supply potential of 1 to Vx is applied to the EL
This is supplied to the gate electrode of the driving TFT. When the power supply potential is applied to the gate electrode of the EL driving TFT 108, the EL driving TFT 108 is turned off. Therefore, the power supply potential is not applied to the pixel electrode of the EL element 110. As a result, the EL elements of the pixels on the second line are all in a non-light emitting state, the pixels on the second line do not display, and are in a non-display state.
【０１３８】そして全ての消去用ゲート信号線Ｇｅ１〜
Ｇｅｙが選択され、全ての画素が保持している１ビット
目のデジタルビデオ信号が消去される。全ての画素が保
持している１ビット目のデジタルビデオ信号が消去され
るまでの期間が消去期間Ｔｅ１である。Then, all the erase gate signal lines Ge1 to Ge1
Gey is selected, and the first bit digital video signal held by all pixels is erased. The period until the first bit digital video signal held by all the pixels is erased is the erase period Te1.
【０１３９】一方、全ての画素が保持している１ビット
目のデジタルビデオ信号が消去される前、言い換えると
消去期間Ｔｅ１が終了する前に、画素に保持されている
１ビット目のデジタルビデオ信号の消去と並行して、再
び書き込み用ゲート信号線Ｇａ１の選択が行われる。そ
の結果、１ライン目の画素は再び表示を行うので、非表
示期間Ｔｄ１が終了して表示期間Ｔｒ２となる。On the other hand, before the first bit digital video signal held by all the pixels is erased, in other words, before the erasing period Te1 ends, the first bit digital video signal held by the pixels is erased. In parallel with the erasing, the selection of the write gate signal line Ga1 is performed again. As a result, the pixels on the first line perform display again, so that the non-display period Td1 ends and the display period Tr2 starts.
【０１４０】そして同様に、順に全ての書き込み用ゲー
ト信号線が選択され、２ビット目のデジタルビデオ信号
が全ての画素に入力される。全ての画素に２ビット目の
デジタルビデオ信号が入力し終わるまでの期間を、書き
込み期間Ｔａ２と呼ぶ。Similarly, all the write gate signal lines are sequentially selected, and the digital video signal of the second bit is input to all the pixels. A period until the input of the second bit digital video signal to all the pixels is called a writing period Ta2.
【０１４１】そして一方、全ての画素に２ビット目のデ
ジタルビデオ信号が入力される前、言い換えると書き込
み期間Ｔａ２が終了する前に、画素への２ビット目のデ
ジタルビデオ信号の入力と並行して、消去用ゲート信号
線Ｇｅ１の選択が行われる。よって１ライン目の画素が
有するＥＬ素子は全て非発光の状態になり、１ライン目
の画素が表示を行わなくなる。よって１ライン目の画素
において表示期間Ｔｒ２は終了し、非表示期間Ｔｄ２と
なる。On the other hand, before the input of the second bit digital video signal to all the pixels, in other words, before the end of the writing period Ta2, in parallel with the input of the second bit digital video signal to the pixels. , The gate signal line for erasing Ge1 is selected. Accordingly, the EL elements of the pixels on the first line are all in a non-light emitting state, and the pixels on the first line do not perform display. Accordingly, the display period Tr2 ends in the pixels on the first line, and the non-display period Td2 is set.
【０１４２】そして全ての消去用ゲート信号線Ｇｅ１〜
Ｇｅｙが選択され、全ての画素が保持している２ビット
目のデジタルビデオ信号が消去される。全ての画素が保
持している２ビット目のデジタルビデオ信号が消去され
るまでの期間が、消去期間Ｔｅ２である。Then, all the erasing gate signal lines Ge1 to Ge1
Gey is selected, and the second bit digital video signal held by all pixels is erased. A period until the second bit digital video signal held by all the pixels is erased is an erasing period Te2.
【０１４３】表示期間Ｔｒ１は、書き込み期間Ｔａ１が
開始されてから消去期間Ｔｅ１が開始されるまでの期間
である。また非表示期間Ｔｄ１は、消去期間Ｔｅ１が開
始されてから次に出現する書き込み期間（本実施例では
書き込み期間Ｔａ２）が開始されるまでの期間である。
そして表示期間Ｔｒ２は、書き込み期間Ｔａ２が開始さ
れてから消去期間Ｔｅ２が開始されるまでの期間であ
る。また非表示期間Ｔｄ２は、消去期間Ｔｅ２が開始さ
れてから次に出現する書き込み期間（本実施例では書き
込み期間Ｔａ３）が開始されるまでの期間である。The display period Tr1 is a period from the start of the write period Ta1 to the start of the erase period Te1. The non-display period Td1 is a period from the start of the erase period Te1 to the start of the next appearing write period (write period Ta2 in this embodiment).
The display period Tr2 is a period from the start of the write period Ta2 to the start of the erase period Te2. The non-display period Td2 is a period from the start of the erase period Te2 to the start of the next appearing write period (the write period Ta3 in this embodiment).
【０１４４】３ビット目のデジタルビデオ信号が１ライ
ン目の画素に入力されると、１ライン目の画素は表示期
間Ｔｒ３となり表示を行う。そして次のビットのデジタ
ルビデオ信号が入力されるまで、３ビット目のデジタル
ビデオ信号は画素に保持される。When the digital video signal of the third bit is input to the pixels of the first line, the pixels of the first line enter a display period Tr3 to perform display. Then, the digital video signal of the third bit is held in the pixel until the digital video signal of the next bit is input.
【０１４５】そして次に４ビット目のデジタルビデオ信
号が１ライン目の画素に入力されると、画素に保持され
ていた３ビット目のデジタルビデオ信号は、４ビット目
のデジタルビデオ信号に書き換えられる。そして１ライ
ン目の画素は表示期間Ｔｒ４となり、表示を行う。４ビ
ット目のデジタルビデオ信号は、再び次のフレーム期間
の１ビット目のデジタルビデオ信号が入力されるまで画
素に保持される。Next, when the digital video signal of the fourth bit is input to the pixel of the first line, the digital video signal of the third bit held in the pixel is rewritten to the digital video signal of the fourth bit. . Then, the pixels on the first line are in the display period Tr4, and display is performed. The fourth bit digital video signal is held in the pixel until the first bit digital video signal in the next frame period is input again.
【０１４６】再び次のフレーム期間の１ビット目のデジ
タルビデオ信号が画素に入力されると、表示期間Ｔｒ４
は終了し、同時にフレーム期間が終了する。全ての表示
期間（Ｔｒ１〜Ｔｒ４）が終了すると、１つの画像を表
示することができる。そして上述した動作を繰り返す。When the digital video signal of the first bit in the next frame period is input to the pixel again, the display period Tr4
Ends, and the frame period ends at the same time. When all the display periods (Tr1 to Tr4) end, one image can be displayed. Then, the above operation is repeated.
【０１４７】表示期間Ｔｒ３は、書き込み期間Ｔａ３が
開始されてから、書き込み期間Ｔａ４が開始されるまで
の期間である。そして表示期間Ｔｒ４は、書き込み期間
Ｔａ４が開始されてから、次のフレーム期間の書き込み
期間Ｔａ１が開始されるまでの期間である。The display period Tr3 is a period from the start of the writing period Ta3 to the start of the writing period Ta4. The display period Tr4 is a period from the start of the writing period Ta4 to the start of the writing period Ta1 of the next frame period.
【０１４８】表示期間Ｔｒの長さは、Ｔｒ１：Ｔｒ２：
Ｔｒ３：Ｔｒ４＝２0：２1：２2：２3となるように設定
する。この表示期間の組み合わせで２4階調のうち所望
の階調表示を行うことができる。The length of the display period Tr is Tr1: Tr2:
It is set so that Tr3: Tr4 = 2 0 : 2 1 : 2 2 : 2 3 . It can perform a desired gradation display among 2 4 gradations by a combination of the display periods.
【０１４９】１フレーム期間中にＥＬ素子が発光した表
示期間の長さの総和を求めることによって、当該フレー
ム期間におけるその画素の表示した階調がきまる。全部
の表示期間で画素が発光した場合の輝度を１００％とす
ると、Ｔｒ１とＴｒ２において画素が発光した場合には
２０％の輝度が表現でき、Ｔｒ３のみ選択した場合には
２７％の輝度が表現できる。By calculating the sum of the lengths of the display periods in which the EL elements emit light during one frame period, the displayed gray scale of the pixel in the frame period is determined. Assuming that the luminance when the pixel emits light in all display periods is 100%, 20% luminance can be expressed when the pixel emits light in Tr1 and Tr2, and 27% luminance is expressed when only Tr3 is selected. it can.
【０１５０】本実施例において、３ビット目のデジタル
ビデオ信号が画素に書き込まれる書き込み期間Ｔａ３
は、表示期間Ｔｒ３の長さよりも短いことが肝要であ
る。In this embodiment, a writing period Ta3 in which the digital video signal of the third bit is written to the pixel
Is shorter than the length of the display period Tr3.
【０１５１】また表示期間（Ｔｒ１〜Ｔｒ４）は、どの
ような順序で出現させても良い。例えば１フレーム期間
中において、Ｔｒ１の次にＴｒ３、Ｔｒ４、Ｔｒ２とい
う順序で表示期間を出現させることも可能である。ただ
し、消去期間（Ｔｅ１〜Ｔｅ４）が互いに重ならない順
序の方がより好ましい。また表示期間（Ｔｒ１〜Ｔｒ
４）も互いに重ならない順序の方がより好ましい。The display periods (Tr1 to Tr4) may appear in any order. For example, during one frame period, a display period can appear in the order of Tr1, Tr4, and Tr2 next to Tr1. However, the order in which the erasing periods (Te1 to Te4) do not overlap each other is more preferable. In addition, the display period (Tr1 to Tr
It is more preferable that the order of 4) does not overlap with each other.
【０１５２】本発明は上記構成によって、ＴＦＴによっ
てＩDS−ＶGS特性に多少のばらつきがあっても、等しい
ゲート電圧がかかったときに出力される電流量のばらつ
きを抑えることができる。よってＩDS−ＶGS特性のバラ
ツキによって、同じ電圧の信号を入力してもＥＬ素子の
発光量が隣接画素で大きく異なってしまうという事態を
避けることが可能になる。According to the present invention, with the above structure, even if the I DS -V GS characteristics vary slightly depending on the TFT, the variation in the amount of current output when the same gate voltage is applied can be suppressed. Therefore, even if a signal of the same voltage is input, it is possible to avoid a situation in which the amount of light emitted from the EL element greatly differs between adjacent pixels due to the variation of the I DS -V GS characteristics.
【０１５３】また、本発明では、表示を行わない非発光
期間を設けることができる。従来のアナログ駆動の場
合、ＥＬディスプレイに全白の画像を表示させると、常
にＥＬ素子が発光することになり、ＥＬ層の劣化を早め
る原因となってしまう。本発明は非発光期間を設けるこ
とができるので、ＥＬ層の劣化をある程度抑えることが
できる。In the present invention, a non-light emitting period in which no display is performed can be provided. In the case of the conventional analog drive, when an all-white image is displayed on the EL display, the EL element always emits light, which causes deterioration of the EL layer earlier. According to the present invention, since a non-light emitting period can be provided, deterioration of the EL layer can be suppressed to some extent.
【０１５４】なお本実施例は、実施例２と組み合わせて
実施することが可能である。Note that this embodiment can be implemented in combination with the second embodiment.
【０１５５】（実施例４）本実施例では、図３に示した
本発明のＥＬディスプレイの画素の上面図（図８）につ
いて説明する。図３と図８では共通の符号を用いるので
互いに参照すれば良い。(Embodiment 4) In this embodiment, a top view (FIG. 8) of the pixel of the EL display of the present invention shown in FIG. 3 will be described. FIGS. 3 and 8 use the same reference numerals and may be referred to each other.
【０１５６】図８において、ソース信号線（Ｓ）と、電
源供給線（Ｖ）と、書き込み用ゲート信号線（Ｇａ）
と、消去用ゲート信号線（Ｇｅ）とをそれぞれ１つづつ
有する領域１０５が画素である。画素１０５はスイッチ
ング用ＴＦＴ１０７と、ＥＬ駆動用ＴＦＴ１０８と、消
去用ＴＦＴ１０９とを有している。ＥＬ駆動用ＴＦＴ１
０８は第１及び第２のＥＬ駆動用ＴＦＴを有しており、
第１及び第２のＥＬ駆動用ＴＦＴは並列に接続してい
る。In FIG. 8, a source signal line (S), a power supply line (V), and a write gate signal line (Ga)
And a region 105 having one pixel signal line and one gate signal line for erasing (Ge). The pixel 105 has a switching TFT 107, an EL driving TFT 108, and an erasing TFT 109. EL drive TFT1
08 has first and second EL driving TFTs,
The first and second EL driving TFTs are connected in parallel.
【０１５７】スイッチング用ＴＦＴ１０７は、活性層１
０７ａと、書き込み用ゲート信号線（Ｇａ）の一部であ
るゲート電極１０７ｂとを有している。ＥＬ駆動用ＴＦ
Ｔ１０８は、活性層１０８ａと、ゲート配線１２１の一
部であるゲート電極１０８ｂとを有している。消去用Ｔ
ＦＴ１０９は、活性層１０９ａと、書き込み用ゲート信
号線（Ｇｅ）の一部であるゲート電極１０９ｂとを有し
ている。The switching TFT 107 includes the active layer 1
07a and a gate electrode 107b which is a part of the write gate signal line (Ga). EL drive TF
T108 has an active layer 108a and a gate electrode 108b which is a part of the gate wiring 121. T for erasure
The FT 109 has an active layer 109a and a gate electrode 109b which is a part of a write gate signal line (Ge).
【０１５８】スイッチング用ＴＦＴ１０７の活性層１０
７ａが有するソース領域とドレイン領域は、いずれか一
方はソース信号線に、もう一方は接続配線１１３を介し
てゲート配線１２１に接続されている。なお１１３はソ
ース信号線（Ｓ）に入力される信号の電位によって、ソ
ース配線と呼んだり、ドレイン配線と呼んだりする。Active layer 10 of switching TFT 107
One of the source region and the drain region of 7a is connected to the source signal line, and the other is connected to the gate line 121 via the connection line 113. Note that reference numeral 113 denotes a source wiring or a drain wiring depending on the potential of a signal input to the source signal line (S).
【０１５９】消去用ＴＦＴ１０９の活性層１０９ａが有
するソース領域とドレイン領域は、いずれか一方は電源
供給線に、もう一方は接続配線１１５を介してゲート配
線１２１に接続されている。なお１１３は電源供給線
（Ｖ）の電源電位によって、ソース配線と呼んだり、ド
レイン配線と呼んだりする。One of a source region and a drain region of the active layer 109a of the erasing TFT 109 is connected to a power supply line and the other is connected to a gate line 121 via a connection line 115. Note that 113 is called a source wiring or a drain wiring depending on the power supply potential of the power supply line (V).
【０１６０】ＥＬ駆動用ＴＦＴ１０８の活性層１０８ａ
が有するソース領域とドレイン領域は、それぞれ電源供
給線（Ｖ）とドレイン配線１１４に接続されている。ド
レイン配線１１４は画素電極１１７に接続されている。Active layer 108a of EL driving TFT 108
Are connected to a power supply line (V) and a drain wiring 114, respectively. The drain wiring 114 is connected to the pixel electrode 117.
【０１６１】容量配線１１６は半導体膜で形成されてい
る。コンデンサ１１２は、電源供給線（Ｖ）と電気的に
接続された容量配線１１６、ゲート絶縁膜と同一層の絶
縁膜（図示せず）及びゲート配線１２１との間で形成さ
れる。また、ゲート配線１２１、第１層間絶縁膜と同一
の層（図示せず）及び電源供給線（Ｖ）で形成される容
量もコンデンサとして用いることが可能である。The capacitance wiring 116 is formed of a semiconductor film. The capacitor 112 is formed between the capacitor wiring 116 electrically connected to the power supply line (V), an insulating film (not shown) in the same layer as the gate insulating film, and the gate wiring 121. Further, a capacitor formed by the gate wiring 121, the same layer (not shown) as the first interlayer insulating film, and the power supply line (V) can also be used as a capacitor.
【０１６２】なお画素電極１１７上には有機樹脂膜をエ
ッチングすることで開口部１３１を設けたバンクが形成
されている。そして図示しないが、画素電極１１７上に
ＥＬ層と対向電極が順に積層される。画素電極１０５と
ＥＬ層とはバンクの開口部１３１において接しており、
ＥＬ層は対向電極と画素電極とに接して挟まれている部
分のみ発光する。A bank having an opening 131 is formed on the pixel electrode 117 by etching the organic resin film. Although not shown, an EL layer and a counter electrode are sequentially stacked on the pixel electrode 117. The pixel electrode 105 and the EL layer are in contact at the opening 131 of the bank,
The EL layer emits light only in a portion sandwiched between the counter electrode and the pixel electrode.
【０１６３】なお本発明のＥＬディスプレイの画素部の
上面図は、図８に示した構成に限定されない。The top view of the pixel portion of the EL display of the present invention is not limited to the structure shown in FIG.
【０１６４】本実施例は実施例１〜３と組み合わせて実
施することが可能である。This embodiment can be implemented in combination with the first to third embodiments.
【０１６５】（実施例５）本実施例では、図１で示した
本発明のＥＬディスプレイの駆動回路の詳しい構成につ
いて、図９を用いて説明する。(Embodiment 5) In this embodiment, the detailed structure of the driving circuit of the EL display of the present invention shown in FIG. 1 will be described with reference to FIG.
【０１６６】ソース信号線駆動回路１０２は基本的にシ
フトレジスタ１０２ａ、ラッチ（Ａ）（第１のラッチ）
１０２ｂ、ラッチ（Ｂ）（第２のラッチ）１０２ｃを有
している。The source signal line driving circuit 102 basically includes a shift register 102a, a latch (A) (first latch)
102b, and a latch (B) (second latch) 102c.
【０１６７】ソース信号線駆動回路１０２において、シ
フトレジスタ１０２ａにクロック信号（ＣＬＫ）および
スタートパルス（ＳＰ）が入力される。シフトレジスタ
１０２ａは、これらのクロック信号（ＣＬＫ）およびス
タートパルス（ＳＰ）に基づきタイミング信号を順に生
成し、ラッチ（Ａ）１０２ｂに入力する。In the source signal line driving circuit 102, a clock signal (CLK) and a start pulse (SP) are input to the shift register 102a. The shift register 102a sequentially generates a timing signal based on the clock signal (CLK) and the start pulse (SP) and inputs the timing signal to the latch (A) 102b.
【０１６８】なお図９では図示しなかったが、シフトレ
ジスタ１０２ａから出力されたタイミング信号をバッフ
ァ等（図示せず）によって緩衝増幅してから、後段の回
路であるラッチ（Ａ）１０２ｂに入力しても良い。タイ
ミング信号が供給される配線には、多くの回路あるいは
素子が接続されているために負荷容量（寄生容量）が大
きい。この負荷容量が大きいために生ずるタイミング信
号の立ち上がりまたは立ち下がりの”鈍り”を防ぐため
に、このバッファが設けられる。Although not shown in FIG. 9, the timing signal output from shift register 102a is buffer-amplified by a buffer or the like (not shown) and then input to latch (A) 102b, which is a subsequent circuit. May be. The wiring to which the timing signal is supplied has a large load capacitance (parasitic capacitance) because many circuits or elements are connected. This buffer is provided to prevent "dulling" of the rise or fall of the timing signal caused by the large load capacitance.
【０１６９】ラッチ（Ａ）１０２ｂは、ｎビットのデジ
タルビデオ信号（n bit digital video signals）を処
理する複数のステージのラッチを有している。ラッチ
（Ａ）１０２ｂは、タイミング信号が入力されると、ソ
ース信号線駆動回路１０２の外部から入力されるｎビッ
トのデジタルビデオ信号を順次取り込み、保持する。The latch (A) 102b has a plurality of stages of latches for processing n-bit digital video signals. When the timing signal is input, the latch (A) 102b sequentially captures and holds an n-bit digital video signal input from outside the source signal line driving circuit 102.
【０１７０】なお、ラッチ（Ａ）１０２ｂにデジタルビ
デオ信号を取り込む際に、ラッチ（Ａ）１０２ｂが有す
る複数のステージのラッチに、順にデジタルビデオ信号
を入力しても良い。しかし本発明はこの構成に限定され
ない。ラッチ（Ａ）１０２ｂが有する複数のステージの
ラッチをいくつかのグループに分け、各グループごとに
並行して同時にデジタルビデオ信号を入力する、いわゆ
る分割駆動を行っても良い。なおこのときのグループの
数を分割数と呼ぶ。例えば４つのステージごとにラッチ
をグループに分けた場合、４分割で分割駆動すると言
う。When a digital video signal is taken into the latch (A) 102b, the digital video signal may be sequentially input to a plurality of stages of latches of the latch (A) 102b. However, the present invention is not limited to this configuration. The latches of the plurality of stages included in the latch (A) 102b may be divided into several groups, and a so-called divided drive in which digital video signals are input simultaneously in parallel for each group may be performed. The number of groups at this time is called a division number. For example, when the latch is divided into groups for every four stages, it is referred to as divided drive in four divisions.
【０１７１】ラッチ（Ａ）１０２ｂの全てのステージの
ラッチにデジタルビデオ信号の書き込みが一通り終了す
るまでの時間を、ライン期間と呼ぶ。すなわち、ラッチ
（Ａ）１０２ｂ中で一番左側のステージのラッチにデジ
タルビデオ信号の書き込みが開始される時点から、一番
右側のステージのラッチにデジタルビデオ信号の書き込
みが終了する時点までの時間間隔がライン期間である。
実際には、上記ライン期間に水平帰線期間が加えられた
期間をライン期間に含むことがある。The time until the writing of the digital video signal to the latches of all the stages of the latch (A) 102b is completed is called a line period. That is, a time interval from the time when the writing of the digital video signal to the latch of the leftmost stage in the latch (A) 102b starts to the time when the writing of the digital video signal to the latch of the rightmost stage ends. Is a line period.
Actually, the line period may include a period obtained by adding the horizontal retrace period to the line period.
【０１７２】１ライン期間が終了すると、ラッチ（Ｂ）
１０２ｃにラッチシグナル（LatchSignal）が供給され
る。この瞬間、ラッチ（Ａ）１０２ｂに書き込まれ保持
されているデジタルビデオ信号は、ラッチ（Ｂ）１０２
ｃに一斉に送出され、ラッチ（Ｂ）１０２ｃの全ステー
ジのラッチに書き込まれ、保持される。When one line period ends, latch (B)
A latch signal (LatchSignal) is supplied to 102c. At this moment, the digital video signal written and held in the latch (A) 102b is
c, and is written to and held by the latches of all the stages of the latch (B) 102c.
【０１７３】デジタルビデオ信号をラッチ（Ｂ）１０２
ｃに送出し終えたラッチ（Ａ）１０２ｂには、シフトレ
ジスタ１０２ａからのタイミング信号に基づき、ソース
信号線駆動回路１０２の外部から入力されるデジタルビ
デオ信号の書き込みが順次行われる。The digital video signal is latched (B) 102
The digital video signal input from the outside of the source signal line driving circuit 102 is sequentially written into the latch (A) 102b which has finished sending the data to c, based on the timing signal from the shift register 102a.
【０１７４】この２順目の１ライン期間中には、ラッチ
（Ｂ）１０２ｃに書き込まれ、保持されているデジタル
ビデオ信号がソース信号線に入力される。During the second one line period, the digital video signal written and held in the latch (B) 102c is input to the source signal line.
【０１７５】一方、書き込み用ゲート信号線駆動回路１
０３及び消去用ゲート信号線駆動回路１０４は、それぞ
れシフトレジスタ、バッファ（いずれも図示せず）を有
している。また場合によっては、書き込み用ゲート信号
線駆動回路１０３及び消去用ゲート信号線駆動回路１０
４が、シフトレジスタ、バッファの他にレベルシフトを
有していても良い。On the other hand, write gate signal line drive circuit 1
03 and the erasing gate signal line driving circuit 104 each have a shift register and a buffer (both not shown). In some cases, the write gate signal line drive circuit 103 and the erase gate signal line drive circuit 10
4 may have a level shift in addition to the shift register and the buffer.
【０１７６】書き込み用ゲート信号線駆動回路１０３及
び消去用ゲート信号線駆動回路１０４において、シフト
レジスタ（図示せず）からのタイミング信号がバッファ
（図示せず）に供給され、対応するゲート信号線（走査
線とも呼ぶ）に供給される。ゲート信号線には、１ライ
ン分の画素ＴＦＴのゲート電極が接続されており、１ラ
イン分全ての画素ＴＦＴを同時にＯＮにしなくてはなら
ないので、バッファは大きな電流を流すことが可能なも
のが用いられる。In the write gate signal line drive circuit 103 and the erase gate signal line drive circuit 104, a timing signal from a shift register (not shown) is supplied to a buffer (not shown), and a corresponding gate signal line ( Scan lines). The gate signal lines are connected to the gate electrodes of pixel TFTs for one line, and all pixel TFTs for one line must be turned on at the same time. Used.
【０１７７】なお本実施例は、実施例１〜４と組み合わ
せて実施することが可能である。This embodiment can be implemented in combination with Embodiments 1 to 4.
【０１７８】（実施例６）本実施例では、本発明のＥＬ
ディスプレイの画素部とその周辺に設けられる駆動回路
部（ソース信号線駆動回路、書き込み用ゲート信号線駆
動回路、消去用ゲート信号線駆動回路）のＴＦＴを同時
に作製する方法について説明する。但し、説明を簡単に
するために、駆動回路に関しては基本単位であるＣＭＯ
Ｓ回路を図示することとする。また消去用ＴＦＴについ
ては、スイッチング用ＴＦＴまたはＥＬ駆動用ＴＦＴの
作製方法を参照して作製することが可能であるので、こ
こでは省略する。またＥＬ駆動用ＴＦＴは第１のＥＬ駆
動用ＴＦＴについてのみ説明するが、第２のＥＬ駆動用
ＴＦＴも第１のＥＬ駆動用ＴＦＴと同様に作製すること
が可能である。(Embodiment 6) In this embodiment, the EL of the present invention is used.
A method for simultaneously manufacturing TFTs of a pixel portion of a display and a driver circuit portion (a source signal line driver circuit, a write gate signal line driver circuit, and an erase gate signal line driver circuit) provided therearound will be described. However, for the sake of simplicity, the driving circuit is a basic unit CMO.
The S circuit is illustrated. Further, the erasing TFT can be manufactured with reference to the manufacturing method of the switching TFT or the EL driving TFT, and thus is omitted here. Although only the first EL driving TFT will be described as the EL driving TFT, the second EL driving TFT can be manufactured in the same manner as the first EL driving TFT.
【０１７９】まず、図１０（Ａ）に示すように、ガラス
基板５００上に下地膜５０１を３００ｎｍの厚さに形成
する。本実施例では下地膜５０１として窒化酸化珪素膜
を積層して用いる。この時、ガラス基板５００に接する
方の窒素濃度を１０〜２５ｗｔ％としておくと良い。ま
た、下地膜５０１に放熱効果を持たせることは有効であ
り、ＤＬＣ（ダイヤモンドライクカーボン）膜を設けて
も良い。First, as shown in FIG. 10A, a base film 501 is formed on a glass substrate 500 to a thickness of 300 nm. In this embodiment, a silicon nitride oxide film is stacked and used as the base film 501. At this time, the nitrogen concentration in contact with the glass substrate 500 is preferably set to 10 to 25 wt%. It is effective to give the base film 501 a heat radiation effect, and a DLC (diamond-like carbon) film may be provided.
【０１８０】次に下地膜５０１の上に５０ｎｍの厚さの
非晶質珪素膜（図示せず））を公知の成膜法で形成す
る。なお、非晶質珪素膜に限定する必要はなく、非晶質
構造を含む半導体膜（微結晶半導体膜を含む）であれば
良い。さらに非晶質シリコンゲルマニウム膜などの非晶
質構造を含む化合物半導体膜でも良い。また、膜厚は２
０〜１００ｎｍの厚さであれば良い。Next, an amorphous silicon film (not shown) having a thickness of 50 nm is formed on the base film 501 by a known film forming method. Note that the present invention is not limited to an amorphous silicon film, and may be any semiconductor film including an amorphous structure (including a microcrystalline semiconductor film). Further, a compound semiconductor film having an amorphous structure such as an amorphous silicon germanium film may be used. The film thickness is 2
The thickness may be 0 to 100 nm.
【０１８１】そして、公知の技術により非晶質珪素膜を
結晶化し、結晶質珪素膜（多結晶シリコン膜若しくはポ
リシリコン膜ともいう）５０２を形成する。公知の結晶
化方法としては、電熱炉を使用した熱結晶化方法、レー
ザー光を用いたレーザーアニール結晶化法、赤外光を用
いたランプアニール結晶化法がある。本実施例では、Ｘ
ｅＣｌガスを用いたエキシマレーザー光を用いて結晶化
する。Then, the amorphous silicon film is crystallized by a known technique to form a crystalline silicon film (also referred to as a polycrystalline silicon film or a polysilicon film) 502. Known crystallization methods include a thermal crystallization method using an electric furnace, a laser annealing crystallization method using laser light, and a lamp annealing crystallization method using infrared light. In this embodiment, X
Crystallization is performed using excimer laser light using eCl gas.
【０１８２】なお、本実施例では線状に加工したパルス
発振型のエキシマレーザー光を用いるが、矩形であって
も良いし、連続発振型のアルゴンレーザー光や連続発振
型のエキシマレーザー光を用いることもできる。In this embodiment, a pulse oscillation type excimer laser beam processed into a linear shape is used, but a rectangular shape may be used, or a continuous oscillation type argon laser beam or a continuous oscillation type excimer laser beam may be used. You can also.
【０１８３】また、本実施例では結晶質珪素膜をＴＦＴ
の活性層として用いるが、非晶質珪素膜を活性層として
用いることも可能である。In this embodiment, the crystalline silicon film is formed by a TFT.
However, it is also possible to use an amorphous silicon film as the active layer.
【０１８４】なお、オフ電流を低減する必要のあるスイ
ッチング用ＴＦＴの活性層を非晶質珪素膜で形成し、Ｅ
Ｌ駆動用ＴＦＴの活性層を結晶質珪素膜で形成すること
は有効である。非晶質珪素膜はキャリア移動度が低いた
め電流を流しにくくオフ電流が流れにくい。即ち、電流
を流しにくい非晶質珪素膜と電流を流しやすい結晶質珪
素膜の両者の利点を生かすことができる。It is to be noted that the active layer of the switching TFT for which the off current needs to be reduced is formed of an amorphous silicon film,
It is effective to form the active layer of the L driving TFT with a crystalline silicon film. Since the amorphous silicon film has a low carrier mobility, it is difficult for an electric current to flow and an off current is hard to flow. That is, the advantages of both an amorphous silicon film through which a current is hard to flow and a crystalline silicon film through which a current easily flows can be utilized.
【０１８５】次に、図１０（Ｂ）に示すように、結晶質
珪素膜５０２上に酸化珪素膜でなる保護膜５０３を１３
０ｎｍの厚さに形成する。この厚さは１００〜２００ｎ
ｍ（好ましくは１３０〜１７０ｎｍ）の範囲で選べば良
い。また、珪素を含む絶縁膜であれば他の膜でも良い。
この保護膜５０３は不純物を添加する際に結晶質珪素膜
が直接プラズマに曝されないようにするためと、微妙な
濃度制御を可能にするために設ける。Next, as shown in FIG. 10B, a protective film 503 made of a silicon oxide film is
It is formed to a thickness of 0 nm. This thickness is 100-200n
m (preferably 130 to 170 nm). Further, any other insulating film containing silicon may be used.
This protective film 503 is provided to prevent the crystalline silicon film from being directly exposed to plasma when adding impurities and to enable fine concentration control.
【０１８６】そして、その上にレジストマスク５０４
a、５０４bを形成し、保護膜５０３を介してｎ型を付与
する不純物元素（以下、ｎ型不純物元素という）を添加
する。なお、ｎ型不純物元素としては、代表的には周期
表の１５族に属する元素、典型的にはリン又は砒素を用
いることができる。なお、本実施例ではフォスフィン
（ＰＨ3）を質量分離しないでプラズマ励起したプラズ
マドーピング法を用い、リンを１×１０18atoms/cm3の
濃度で添加する。勿論、質量分離を行うイオンインプラ
ンテーション法を用いても良い。Then, a resist mask 504 is formed thereon.
a and 504b are formed, and an impurity element imparting n-type (hereinafter, referred to as an n-type impurity element) is added via the protective film 503. Note that, as the n-type impurity element, an element belonging to Group 15 of the periodic table, typically, phosphorus or arsenic can be used. In this embodiment, phosphorus is added at a concentration of 1 × 10 18 atoms / cm 3 by using a plasma doping method in which phosphine (PH 3 ) is not plasma-excited without mass separation. Of course, an ion implantation method for performing mass separation may be used.
【０１８７】この工程により形成されるｎ型不純物領域
（b）５０５には、ｎ型不純物元素が２×１０16〜５×
１０19atoms/cm3（代表的には５×１０17〜５×１０18a
toms/cm3）の濃度で含まれるようにドーズ量を調節す
る。In the n-type impurity region (b) 505 formed by this step, the n-type impurity element is 2 × 10 16 to 5 ×.
10 19 atoms / cm 3 (typically 5 × 10 17 to 5 × 10 18 a
Adjust the dose so that it is contained at a concentration of toms / cm 3 ).
【０１８８】次に、図１０（Ｃ）に示すように、保護膜
５０３、レジストマスク５０４a、５０４bを除去し、添
加したｎ型不純物元素の活性化を行う。活性化手段は公
知の技術を用いれば良いが、本実施例ではエキシマレー
ザー光の照射（レーザーアニール）により活性化する。
勿論、パルス発振型でも連続発振型でも良いし、エキシ
マレーザー光に限定する必要はない。但し、添加された
不純物元素の活性化が目的であるので、結晶質珪素膜が
溶融しない程度のエネルギーで照射することが好まし
い。なお、保護膜５０３をつけたままレーザー光を照射
しても良い。Next, as shown in FIG. 10C, the protective film 503 and the resist masks 504a and 504b are removed, and the added n-type impurity element is activated. As the activating means, a known technique may be used. In this embodiment, the activating means is activated by excimer laser light irradiation (laser annealing).
Of course, either a pulse oscillation type or a continuous oscillation type may be used, and it is not necessary to limit to the excimer laser light. However, since the purpose is to activate the added impurity element, it is preferable that the irradiation be performed with energy that does not melt the crystalline silicon film. Note that laser light irradiation may be performed with the protective film 503 attached.
【０１８９】なお、このレーザー光による不純物元素の
活性化に際して、熱処理（ファーネスアニール）による
活性化を併用しても構わない。熱処理による活性化を行
う場合は、基板の耐熱性を考慮して４５０〜５５０℃程
度の熱処理を行えば良い。When activating the impurity element by the laser beam, activation by heat treatment (furnace annealing) may be used in combination. When activation by heat treatment is performed, heat treatment at about 450 to 550 ° C. may be performed in consideration of the heat resistance of the substrate.
【０１９０】この工程によりｎ型不純物領域（b）５０
５の端部、即ち、ｎ型不純物領域（b）５０５の周囲に
存在するｎ型不純物元素を添加していない領域との境界
部（接合部）が明確になる。このことは、後にＴＦＴが
完成した時点において、ＬＤＤ領域とチャネル形成領域
とが非常に良好な接合部を形成しうることを意味する。By this step, n-type impurity region (b) 50
A boundary portion (junction portion) between the end portion of No. 5, that is, a region around the n-type impurity region (b) 505 where the n-type impurity element is not added becomes clear. This means that when the TFT is completed later, a very good junction can be formed between the LDD region and the channel forming region.
【０１９１】次に、図１０（Ｄ）に示すように、結晶質
珪素膜の不要な部分を除去して、島状の半導体膜（以
下、活性層という）５０６〜５０９を形成する。Next, as shown in FIG. 10D, unnecessary portions of the crystalline silicon film are removed to form island-shaped semiconductor films (hereinafter, referred to as active layers) 506 to 509.
【０１９２】次に、図１０（Ｅ）に示すように、活性層
５０６〜５０９を覆ってゲート絶縁膜５１０を形成す
る。ゲート絶縁膜５１０としては、１０〜２００ｎｍ、
好ましくは５０〜１５０ｎｍの厚さの珪素を含む絶縁膜
を用いれば良い。これは単層構造でも積層構造でも良
い。本実施例では１１０ｎｍ厚の窒化酸化珪素膜を用い
る。Next, as shown in FIG. 10E, a gate insulating film 510 is formed to cover the active layers 506 to 509. 10 to 200 nm as the gate insulating film 510;
Preferably, an insulating film containing silicon with a thickness of 50 to 150 nm is used. This may have a single-layer structure or a laminated structure. In this embodiment, a 110-nm-thick silicon nitride oxide film is used.
【０１９３】次に、２００〜４００ｎｍ厚の導電膜を形
成し、パターニングしてゲート電極５１１〜５１５を形
成する。なお、本実施例ではゲート電極と、ゲート電極
に電気的に接続された引き回しのための配線（以下、ゲ
ート配線という）とを別の材料で形成する。具体的には
ゲート電極よりも低抵抗な材料をゲート配線として用い
る。これは、ゲート電極としては微細加工が可能な材料
を用い、ゲート配線には微細加工はできなくとも配線抵
抗が小さい材料を用いるためである。勿論、ゲート電極
とゲート配線とを同一材料で形成してしまっても構わな
い。Next, a conductive film having a thickness of 200 to 400 nm is formed and patterned to form gate electrodes 511 to 515. Note that in this embodiment, the gate electrode and a wiring for wiring (hereinafter, referred to as a gate wiring) electrically connected to the gate electrode are formed using different materials. Specifically, a material having lower resistance than the gate electrode is used for the gate wiring. This is because a material that can be finely processed is used for the gate electrode, and a material that does not allow fine processing and has low wiring resistance is used for the gate wiring. Of course, the gate electrode and the gate wiring may be formed of the same material.
【０１９４】また、ゲート電極は単層の導電膜で形成し
ても良いが、必要に応じて二層、三層といった積層膜と
することが好ましい。ゲート電極の材料としては公知の
あらゆる導電膜を用いることができる。ただし、上述の
ように微細加工が可能、具体的には２μm以下の線幅に
パターニング可能な材料が好ましい。Although the gate electrode may be formed of a single-layer conductive film, it is preferable to form a two-layer or three-layer film as necessary. As a material for the gate electrode, any known conductive film can be used. However, a material that can be finely processed as described above, specifically, a material that can be patterned into a line width of 2 μm or less is preferable.
【０１９５】代表的には、タンタル（Ｔａ）、チタン
（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、
クロム（Ｃｒ）、シリコン（Ｓｉ）から選ばれた元素で
なる膜、または前記元素の窒化物膜（代表的には窒化タ
ンタル膜、窒化タングステン膜、窒化チタン膜）、また
は前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ
合金、Ｍｏ−Ｔａ合金）、または前記元素のシリサイド
膜（代表的にはタングステンシリサイド膜、チタンシリ
サイド膜）を用いることができる。勿論、単層で用いて
も積層して用いても良い。Typically, tantalum (Ta), titanium (Ti), molybdenum (Mo), tungsten (W),
A film made of an element selected from chromium (Cr) and silicon (Si), a nitride film of the above element (typically, a tantalum nitride film, a tungsten nitride film, a titanium nitride film), or an alloy combining the above elements Membrane (typically Mo-W
Alloy, a Mo—Ta alloy), or a silicide film of the above element (typically, a tungsten silicide film or a titanium silicide film) can be used. Of course, they may be used as a single layer or stacked.
【０１９６】本実施例では、３０ｎｍ厚の窒化タングス
テン（ＷＮ）膜と、３７０ｎｍ厚のタングステン（Ｗ）
膜とでなる積層膜を用いる。これはスパッタ法で形成す
れば良い。また、スパッタガスとしてＸｅ、Ｎｅ等の不
活性ガスを添加すると応力による膜はがれを防止するこ
とができる。In this embodiment, a 30 nm thick tungsten nitride (WN) film and a 370 nm thick tungsten (W)
A laminated film composed of a film is used. This may be formed by a sputtering method. When an inert gas such as Xe or Ne is added as a sputtering gas, the film can be prevented from peeling due to stress.
【０１９７】またこの時、ゲート電極５１２はｎ型不純
物領域（b）５０５の一部とゲート絶縁膜５１０を介し
て重なるように形成する。この重なった部分が後にゲー
ト電極と重なったＬＤＤ領域となる。（図１０（Ｅ））At this time, the gate electrode 512 is formed so as to overlap with a part of the n-type impurity region (b) 505 via the gate insulating film 510. This overlapping portion later becomes an LDD region overlapping with the gate electrode. (FIG. 10E)
【０１９８】次に、図１１（Ａ）に示すように、ゲート
電極５１１〜５１５をマスクとして自己整合的にｎ型不
純物元素（本実施例ではリン）を添加する。こうして形
成されるｎ型不純物領域（c）５１６〜５２３にはｎ型
不純物領域（b）５０５の１／２〜１／１０（代表的に
は１／３〜１／４）の濃度でリンが添加されるように調
節する。具体的には、１×１０16〜５×１０18atoms/cm
3（典型的には３×１０1 7〜３×１０18atoms/cm3）の濃
度が好ましい。Next, as shown in FIG. 11A, an n-type impurity element (phosphorus in this embodiment) is added in a self-aligned manner using the gate electrodes 511 to 515 as a mask. The n-type impurity regions (c) 516 to 523 thus formed contain phosphorus at a concentration of 1/2 to 1/10 (typically 1/3 to 1/4) of the n-type impurity region (b) 505. Adjust to be added. Specifically, 1 × 10 16 to 5 × 10 18 atoms / cm
The concentration of 3 (typically 3 × 10 1 7 ~3 × 10 18 atoms / cm 3) is preferable.
【０１９９】次に、図１１（Ｂ）に示すように、ゲート
電極５１１、５１３〜５１５等を覆う形でレジストマス
ク５２４a〜５２４dを形成し、ｎ型不純物元素（本実施
例ではリン）を添加して高濃度にリンを含むｎ型不純物
領域（a）５２５〜５２９を形成する。ここでもフォス
フィン（ＰＨ3）を用いたイオンドープ法で行い、この
領域のリンの濃度は１×１０20〜１×１０21atoms/cm3
（代表的には２×１０2 0〜５×１０21atoms/cm3）とな
るように調節する。Next, as shown in FIG. 11B, resist masks 524a to 524d are formed so as to cover the gate electrodes 511, 513 to 515, etc., and an n-type impurity element (phosphorus in this embodiment) is added. Then, n-type impurity regions (a) 525 to 529 containing phosphorus at a high concentration are formed. Also in this case, the ion doping method using phosphine (PH 3 ) is performed, and the concentration of phosphorus in this region is 1 × 10 20 to 1 × 10 21 atoms / cm 3.
(Typically 2 × 10 2 0 ~5 × 10 21 atoms / cm 3) is adjusted to be.
【０２００】この工程によってｎチャネル型ＴＦＴのソ
ース領域若しくはドレイン領域が形成されるが、スイッ
チング用ＴＦＴでは、図１１（Ａ）の工程で形成したｎ
型不純物領域（c）５１９〜５２１の一部を残す。この
残された領域が、スイッチング用ＴＦＴのＬＤＤ領域と
なる。In this step, the source region or the drain region of the n-channel TFT is formed. In the switching TFT, the n-channel TFT formed in the step of FIG.
A part of the type impurity regions (c) 519 to 521 is left. This remaining region becomes the LDD region of the switching TFT.
【０２０１】次に、図１１（Ｃ）に示すように、レジス
トマスク５２４a〜５２４dを除去し、新たにレジストマ
スク５３０を形成する。そして、ｐ型不純物元素（本実
施例ではボロン）を添加し、高濃度にボロンを含むｐ型
不純物領域５３１〜５３４を形成する。ここではジボラ
ン（Ｂ2Ｈ6）を用いたイオンドープ法により３×１０ 20
〜３×１０21atoms/cm3（代表的には５×１０20〜１×
１０21atoms/cm3ノ）濃度となるようにボロンを添加す
る。Next, as shown in FIG.
Masks 524a to 524d are removed and a new resist mask is formed.
A mask 530 is formed. Then, the p-type impurity element (the actual
In this embodiment, boron is added, and p-type containing boron in high concentration
The impurity regions 531 to 534 are formed. Here is Zebola
(BTwoH63) by ion doping method using 20
~ 3 × 10twenty oneatoms / cmThree(Typically 5 × 1020~ 1 ×
10twenty oneatoms / cmThreeG) Add boron so as to obtain a concentration.
You.
【０２０２】なお、ｐ型不純物領域５３１〜５３４には
既に１×１０20〜１×１０21atoms/cm3の濃度でリンが
添加されているが、ここで添加されるボロンはその少な
くとも３倍以上の濃度で添加される。そのため、予め形
成されていたｎ型の不純物領域は完全にｐ型に反転し、
ｐ型の不純物領域として機能する。Note that phosphorus is already added to the p-type impurity regions 531 to 534 at a concentration of 1 × 10 20 to 1 × 10 21 atoms / cm 3 , and the amount of boron added here is at least three times that of the above. It is added at the above concentration. Therefore, the previously formed n-type impurity region is completely inverted to p-type,
It functions as a p-type impurity region.
【０２０３】次に、レジストマスク５３０を除去した
後、それぞれの濃度で添加されたｎ型またはｐ型不純物
元素を活性化する。活性化手段としては、ファーネスア
ニール法、レーザーアニール法、またはランプアニール
法で行うことができる。本実施例では電熱炉において窒
素雰囲気中、５５０℃、４時間の熱処理を行う。Next, after removing the resist mask 530, the n-type or p-type impurity element added at each concentration is activated. As the activation means, a furnace annealing method, a laser annealing method, or a lamp annealing method can be used. In this embodiment, heat treatment is performed in an electric furnace at 550 ° C. for 4 hours in a nitrogen atmosphere.
【０２０４】このとき雰囲気中の酸素を極力排除するこ
とが重要である。なぜならば酸素が少しでも存在してい
ると露呈したゲート電極の表面が酸化され、抵抗の増加
を招くと共に後にオーミックコンタクトを取りにくくな
るからである。従って、上記活性化工程における処理雰
囲気中の酸素濃度は１ｐｐｍ以下、好ましくは０．１ｐ
ｐｍ以下とすることが望ましい。At this time, it is important to eliminate oxygen in the atmosphere as much as possible. This is because the presence of even a small amount of oxygen oxidizes the exposed surface of the gate electrode, causing an increase in resistance and making it difficult to obtain an ohmic contact later. Therefore, the oxygen concentration in the processing atmosphere in the activation step is 1 ppm or less, preferably 0.1 ppm or less.
pm or less.
【０２０５】次に、活性化工程が終了したら３００ｎｍ
厚のゲート配線（ゲート信号線）５３５を形成する。ゲ
ート配線５３５の材料としては、アルミニウム（Ａｌ）
又は銅（Ｃｕ）を主成分（組成として５０〜１００％を
占める。）とする金属膜を用いれば良い。ゲート配線５
３５は、スイッチング用ＴＦＴのゲート電極５１３、５
１４を電気的に接続するように形成する。（図１１
（Ｄ））Next, when the activation step is completed,
A thick gate wiring (gate signal line) 535 is formed. The material of the gate wiring 535 is aluminum (Al).
Alternatively, a metal film containing copper (Cu) as a main component (having a composition of 50 to 100%) may be used. Gate wiring 5
35 is a gate electrode 513, 5 of the switching TFT.
14 are formed so as to be electrically connected. (FIG. 11
(D))
【０２０６】このような構造とすることでゲート配線の
配線抵抗を非常に小さくすることができるため、面積の
大きい画像表示領域（表示部）を形成することができ
る。即ち、画面の大きさが対角１０インチ以上（さらに
は３０インチ以上）のＥＬディスプレイを実現する上
で、本実施例の画素構造は極めて有効である。With such a structure, the wiring resistance of the gate wiring can be extremely reduced, so that an image display area (display section) having a large area can be formed. That is, the pixel structure of this embodiment is extremely effective in realizing an EL display having a screen size of 10 inches or more (more preferably, 30 inches or more) diagonally.
【０２０７】次に、図１２（Ａ）に示すように、第１層
間絶縁膜５３７を形成する。第１層間絶縁膜５３７とし
ては、珪素を含む絶縁膜を単層で用いるか、その中で組
み合わせた積層膜を用いれば良い。また、膜厚は４００
ｎｍ〜１．５μmとすれば良い。本実施例では、２００
ｎｍ厚の窒化酸化珪素膜の上に８００ｎｍ厚の酸化珪素
膜を積層した構造とする。Next, as shown in FIG. 12A, a first interlayer insulating film 537 is formed. As the first interlayer insulating film 537, an insulating film containing silicon may be used as a single layer or a stacked film in which the insulating film is combined. The film thickness is 400
It may be in the range of nm to 1.5 μm. In this embodiment, 200
A structure in which a silicon oxide film having a thickness of 800 nm is stacked over a silicon nitride oxide film having a thickness of nm.
【０２０８】さらに、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行い
水素化処理を行う。この工程は熱的に励起された水素に
より半導体膜の不対結合手を水素終端する工程である。
水素化の他の手段として、プラズマ水素化（プラズマに
より励起された水素を用いる）を行っても良い。Further, in an atmosphere containing 3 to 100% hydrogen, heat treatment is performed at 300 to 450 ° C. for 1 to 12 hours to perform hydrogenation treatment. This step is a step of terminating dangling bonds of the semiconductor film with thermally excited hydrogen.
As another means of hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) may be performed.
【０２０９】なお、水素化処理は第１層間絶縁膜５３７
を形成する間に入れても良い。即ち、２００ｎｍ厚の窒
化酸化珪素膜を形成した後で上記のように水素化処理を
行い、その後で残り８００ｎｍ厚の酸化珪素膜を形成し
ても構わない。Note that the hydrogenation treatment is performed in the first interlayer insulating film 537.
May be inserted during formation. That is, a hydrogenation treatment may be performed as described above after a 200-nm-thick silicon nitride oxide film is formed, and then a remaining 800-nm-thick silicon oxide film may be formed.
【０２１０】次に、第１層間絶縁膜５３７に対してコン
タクトホールを形成し、ソース配線５３８〜５４１と、
ドレイン配線５４２〜５４４を形成する。なお、本実施
例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むア
ルミニウム膜を３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッ
タ法で連続形成した３層構造の積層膜とする。勿論、他
の導電膜でも良い。Next, a contact hole is formed in the first interlayer insulating film 537, and source wirings 538 to 541 are formed.
Drain wirings 542 to 544 are formed. In this embodiment, this electrode is a laminated film having a three-layer structure in which a Ti film is continuously formed by sputtering, a 100 nm thick Ti film, a 300 nm thick aluminum film containing Ti, and a 150 nm thick Ti film. Of course, other conductive films may be used.
【０２１１】次に、図１２（Ａ）に示すように５０〜５
００ｎｍ（代表的には２００〜３００ｎｍ）の厚さで第
１パッシベーション膜５４７を形成する。本実施例では
第１パッシベーション膜５４７として３００ｎｍ厚の窒
化酸化珪素膜を用いる。これは窒化珪素膜で代用しても
良い。なお、窒化酸化珪素膜の形成に先立ってＨ2、Ｎ
Ｈ3等水素を含むガスを用いてプラズマ処理を行うこと
は有効である。この前処理により励起された水素が第１
層間絶縁膜５３７に供給され、熱処理を行うことで、第
１パッシベーション膜５４７の膜質が改善される。それ
と同時に、第１層間絶縁膜５３７に添加された水素が下
層側に拡散するため、効果的に活性層を水素化すること
ができる。Next, as shown in FIG.
The first passivation film 547 is formed to a thickness of 00 nm (typically 200 to 300 nm). In this embodiment, a silicon nitride oxide film having a thickness of 300 nm is used as the first passivation film 547. This may be replaced by a silicon nitride film. Note that H 2 , N 2
It is effective to perform plasma treatment using a gas containing hydrogen such as H 3 . Hydrogen excited by this pretreatment is first
The film quality of the first passivation film 547 is improved by being supplied to the interlayer insulating film 537 and performing a heat treatment. At the same time, the hydrogen added to the first interlayer insulating film 537 diffuses to the lower layer side, so that the active layer can be effectively hydrogenated.
【０２１２】次に、有機樹脂からなる第２層間絶縁膜５
４８を形成する。有機樹脂としてはポリイミド、ポリア
ミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使
用することができる。特に、第２層間絶縁膜５４８は平
坦化の意味合いが強いので、平坦性に優れたアクリルが
好ましい。本実施例ではＴＦＴによって形成される段差
を十分に平坦化しうる膜厚でアクリル膜を形成する。好
ましくは１〜５μm（さらに好ましくは２〜４μm）とす
れば良い。（図１２（Ｂ））Next, a second interlayer insulating film 5 made of an organic resin
48 are formed. As the organic resin, polyimide, polyamide, acrylic, BCB (benzocyclobutene), or the like can be used. In particular, since the second interlayer insulating film 548 has a strong meaning of flattening, acrylic having excellent flatness is preferable. In this embodiment, an acrylic film is formed with a thickness that can sufficiently flatten a step formed by a TFT. The thickness is preferably 1 to 5 μm (more preferably 2 to 4 μm). (FIG. 12 (B))
【０２１３】次に第２層間絶縁膜５４８及び第１パッシ
ベーション膜５４７に、ドレイン配線５４４に達するコ
ンタクトホールを形成し、画素電極５５５を形成する。
本実施例では酸化インジウム・スズ（ＩＴＯ）膜を１１
０ｎｍの厚さに形成し、パターニングを行って画素電極
５５５を形成する。また、酸化インジウムに２〜２０％
の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても
良い。この画素電極５５５がＥＬ素子の陽極となる。Next, a contact hole reaching the drain wiring 544 is formed in the second interlayer insulating film 548 and the first passivation film 547, and a pixel electrode 555 is formed.
In this embodiment, the indium tin oxide (ITO) film is
The pixel electrode 555 is formed by forming a thickness of 0 nm and performing patterning. In addition, 2-20% of indium oxide
A transparent conductive film in which zinc oxide (ZnO) is mixed may be used. This pixel electrode 555 becomes the anode of the EL element.
【０２１４】次に有機樹脂膜を画素電極５５５及び第２
層間絶縁膜５４８上に形成し、該有機樹脂膜をパターニ
ングすることで、バンク５５６を形成する。バンク５５
６は、隣り合う画素の発光層またはＥＬ層を分離するた
めに、画素と画素との間にマトリクス状に形成される。
特にバンク部５５６を、画素電極５５５とＥＬ駆動用Ｔ
ＦＴ５８３のドレイン配線５４４とが接続されている部
分の上に設けることで、コンタクトホールの部分におい
て生じる画素電極５５５の段差によるＥＬ層５５７の発
光不良を防ぐことができる。なおバンク５５６を形成し
ている樹脂材料に顔料等を混ぜ、バンク５５６を遮蔽膜
として用いても良い。Next, an organic resin film is formed on the pixel electrode 555 and the second
A bank 556 is formed over the interlayer insulating film 548 by patterning the organic resin film. Bank 55
Numerals 6 are formed in a matrix between pixels in order to separate light emitting layers or EL layers of adjacent pixels.
In particular, the bank section 556 is connected to the pixel electrode 555 and the EL driving T
When the EL layer 557 is provided over a portion of the FT 583 which is connected to the drain wiring 544, light emission failure of the EL layer 557 due to a step of the pixel electrode 555 generated in a contact hole portion can be prevented. Note that the bank 556 may be used as a shielding film by mixing a pigment or the like with the resin material forming the bank 556.
【０２１５】次に、ＥＬ層５５７及び陰極（ＭｇＡｇ電
極）５５８を、真空蒸着法を用いて大気解放しないで連
続形成する。なお、ＥＬ層５５７の膜厚は８０〜２００
ｎｍ（典型的には１００〜１２０ｎｍ）、陰極５５８の
厚さは１８０〜３００ｎｍ（典型的には２００〜２５０
ｎｍ）とすれば良い。なお、本実施例では一画素しか図
示されていないが、このとき同時に赤色に発光するＥＬ
層、緑色に発光するＥＬ層及び青色に発光するＥＬ層が
形成される。Next, an EL layer 557 and a cathode (MgAg electrode) 558 are continuously formed by using a vacuum evaporation method without opening to the atmosphere. Note that the thickness of the EL layer 557 is 80 to 200.
nm (typically 100-120 nm), and the thickness of the cathode 558 is 180-300 nm (typically 200-250 nm).
nm). Although only one pixel is shown in this embodiment, an EL that simultaneously emits red light at this time is illustrated.
A layer, an EL layer emitting green light and an EL layer emitting blue light are formed.
【０２１６】この工程では、赤色に対応する画素、緑色
に対応する画素及び青色に対応する画素に対して順次Ｅ
Ｌ層５５７及び陰極５５８を形成する。但し、ＥＬ層５
５７は溶液に対する耐性に乏しいためフォトリソグラフ
ィ技術を用いずに各色個別に形成しなくてはならない。
そこでメタルマスクを用いて所望の画素以外を隠し、必
要箇所だけ選択的にＥＬ層５５７及び陰極５５８を形成
するのが好ましい。In this step, a pixel corresponding to red, a pixel corresponding to green, and a pixel corresponding to blue are sequentially subjected to E.
An L layer 557 and a cathode 558 are formed. However, the EL layer 5
57 has poor resistance to a solution and must be formed individually for each color without using photolithography technology.
Therefore, it is preferable to hide a pixel other than a desired pixel by using a metal mask and selectively form the EL layer 557 and the cathode 558 only at a necessary portion.
【０２１７】即ち、まず赤色に対応する画素以外を全て
隠すマスクをセットし、そのマスクを用いて赤色発光の
ＥＬ層及び陰極を選択的に形成する。次いで、緑色に対
応する画素以外を全て隠すマスクをセットし、そのマス
クを用いて緑色発光のＥＬ層及び陰極を選択的に形成す
る。次いで、同様に青色に対応する画素以外を全て隠す
マスクをセットし、そのマスクを用いて青色発光のＥＬ
層及び陰極を選択的に形成する。なお、ここでは全て異
なるマスクを用いるように記載しているが、同じマスク
を使いまわしても構わない。また、全画素にＥＬ層及び
陰極を形成するまで真空を破らずに処理することが好ま
しい。That is, first, a mask for hiding all pixels other than the pixels corresponding to red is set, and the EL layer and the cathode for emitting red light are selectively formed using the mask. Next, a mask for hiding all pixels other than pixels corresponding to green is set, and the EL layer and the cathode for emitting green light are selectively formed using the mask. Next, similarly, a mask for hiding all pixels other than the pixel corresponding to blue is set, and the EL for blue light emission is set using the mask.
The layer and the cathode are selectively formed. Note that all the masks are described herein as being different, but the same mask may be used again. In addition, it is preferable to perform processing without breaking vacuum until an EL layer and a cathode are formed in all pixels.
【０２１８】なお、本実施例ではＥＬ層５５７を発光層
のみからなる単層構造とするが、ＥＬ層は発光層の他に
正孔輸送層、正孔注入層、電子輸送層、電子注入層等を
有していても構わない。このように組み合わせは既に様
々な例が報告されており、そのいずれの構成を用いても
構わない。ＥＬ層５５７としては公知の材料を用いるこ
とができる。公知の材料としては、ＥＬ駆動電圧を考慮
すると有機材料を用いるのが好ましい。また、本実施例
ではＥＬ素子の陰極としてＭｇＡｇ電極を用いた例を示
すが、公知の他の材料を用いることが可能である。In this embodiment, the EL layer 557 has a single-layer structure composed of only the light emitting layer. However, the EL layer is a hole transport layer, a hole injection layer, an electron transport layer, and an electron injection layer in addition to the light emitting layer. Etc. may be provided. Various examples of such combinations have already been reported, and any of these configurations may be used. As the EL layer 557, a known material can be used. As a known material, it is preferable to use an organic material in consideration of the EL driving voltage. In this embodiment, an example is shown in which an MgAg electrode is used as a cathode of an EL element. However, other known materials can be used.
【０２１９】こうして図１２（Ｃ）に示すような構造の
アクティブマトリクス基板が完成する。なお、バンク５
５６を形成した後、陰極５５８を形成するまでの工程を
マルチチャンバー方式（またはインライン方式）の薄膜
形成装置を用いて、大気解放せずに連続的に処理するこ
とは有効である。Thus, an active matrix substrate having a structure as shown in FIG. 12C is completed. Bank 5
It is effective to continuously perform the steps from the formation of the electrode 56 to the formation of the cathode 558 without opening to the atmosphere using a multi-chamber type (or in-line type) thin film forming apparatus.
【０２２０】本実施例において、スイッチング用ＴＦＴ
５８２の活性層は、ソース領域５６０、ドレイン領域５
６１、ＬＤＤ領域５６２〜５６５、チャネル形成領域５
６６、５６７及び分離領域５６８を含んでいる。ＬＤＤ
領域５６２〜５６５はゲート絶縁膜５１０を介してゲー
ト電極５１３、５１４と重ならないように設ける。この
ような構造はオフ電流を低減する上で非常に効果的であ
る。In this embodiment, the switching TFT
The active layer 582 includes a source region 560 and a drain region 5.
61, LDD regions 562 to 565, channel forming region 5
66, 567 and an isolation region 568. LDD
The regions 562 to 565 are provided so as not to overlap with the gate electrodes 513 and 514 with the gate insulating film 510 interposed therebetween. Such a structure is very effective in reducing off-state current.
【０２２１】また、スイッチング用ＴＦＴ５８２はダブ
ルゲート構造としており、ダブルゲート構造とすること
で実質的に二つのＴＦＴが直列された構造となり、オフ
電流を低減することができるという利点がある。なお、
本実施例ではダブルゲート構造としているが、シングル
ゲート構造でも構わないし、トリプルゲート構造やそれ
以上のゲート本数を持つマルチゲート構造でも構わな
い。Further, the switching TFT 582 has a double gate structure. By adopting the double gate structure, the switching TFT 582 has a structure in which two TFTs are substantially connected in series, and there is an advantage that the off current can be reduced. In addition,
Although a double gate structure is used in this embodiment, a single gate structure, a triple gate structure, or a multi-gate structure having more gates may be used.
【０２２２】なお、本実施例のアクティブマトリクス基
板は、画素部だけでなく駆動回路部にも最適な構造のＴ
ＦＴを配置することにより、非常に高い信頼性を示し、
動作特性も向上しうる。Note that the active matrix substrate of this embodiment has a structure which is optimal not only for the pixel portion but also for the drive circuit portion.
By placing the FT, it shows very high reliability,
Operating characteristics can also be improved.
【０２２３】まず、極力動作速度を落とさないようにホ
ットキャリア注入を低減させる構造を有するＴＦＴを、
駆動回路部を形成するＣＭＯＳ回路のｎチャネル型ＴＦ
Ｔ５８１として用いる。なお、ここでいう駆動回路とし
ては、シフトレジスタ、バッファ、レベルシフタ、サン
プリング回路（サンプル及びホールド回路）などが含ま
れる。デジタル駆動を行う場合には、Ｄ／Ａコンバータ
などの信号変換回路も含まれ得る。First, a TFT having a structure in which hot carrier injection is reduced so as not to lower the operation speed as much as possible,
N-channel type TF of CMOS circuit forming drive circuit section
Used as T581. Note that the drive circuit here includes a shift register, a buffer, a level shifter, a sampling circuit (a sample and hold circuit), and the like. When digital driving is performed, a signal conversion circuit such as a D / A converter may be included.
【０２２４】本実施例の場合、ｎチャネル型ＴＦＴ５８
１の活性層は、ソース領域５９１、ドレイン領域５９
２、ＬＤＤ領域５９３及びチャネル形成領域５９４を含
み、ＬＤＤ領域５９３はゲート絶縁膜５１０を介してゲ
ート電極５１２と重なっている。In the case of this embodiment, the n-channel TFT 58
One active layer includes a source region 591 and a drain region 59.
2, which includes an LDD region 593 and a channel formation region 594, and the LDD region 593 overlaps with the gate electrode 512 via the gate insulating film 510.
【０２２５】ドレイン領域５９２側のみにＬＤＤ領域５
９３を形成しているのは、動作速度を落とさないための
配慮である。また、このｎチャネル型ＴＦＴ５８１はオ
フ電流をあまり気にする必要はなく、それよりも動作速
度を重視した方が良い。従って、ＬＤＤ領域５９３は完
全にゲート電極５１２に重ねてしまい、極力抵抗成分を
少なくすることが望ましい。即ち、いわゆるオフセット
はなくした方がよい。The LDD region 5 is formed only on the drain region 592 side.
The reason why 93 is formed is that the operation speed is not reduced. In addition, the n-channel TFT 581 does not require much attention to the off-state current, and it is better to emphasize the operation speed. Therefore, it is desirable that the LDD region 593 be completely overlapped with the gate electrode 512 and the resistance component be reduced as much as possible. That is, it is better to eliminate the so-called offset.
【０２２６】また、ＣＭＯＳ回路のｐチャネル型ＴＦＴ
５８０は、ホットキャリア注入による劣化が殆ど気にな
らないので、特にＬＤＤ領域を設けなくても良い。勿
論、ｎチャネル型ＴＦＴ５８１と同様にＬＤＤ領域を設
け、ホットキャリア対策を講じることも可能である。Also, a p-channel type TFT of a CMOS circuit
In the case of 580, there is almost no concern about deterioration due to hot carrier injection. Therefore, it is not necessary to provide an LDD region. Needless to say, it is also possible to provide an LDD region similarly to the n-channel TFT 581 and take measures against hot carriers.
【０２２７】なお、実際には図１２（Ｃ）まで完成した
ら、さらに外気に曝されないように気密性が高く、脱ガ
スの少ない保護フィルム（ラミネートフィルム、紫外線
硬化樹脂フィルム等）や透光性のシーリング材でパッケ
ージング（封入）することが好ましい。その際、シーリ
ング材の内部を不活性雰囲気にしたり、内部に吸湿性材
料（例えば酸化バリウム）を配置したりするとＥＬ素子
の信頼性が向上する。In fact, when completed up to FIG. 12C, a protective film (laminate film, ultraviolet curable resin film, etc.) with high airtightness and low degassing so as not to be further exposed to the outside air, It is preferable to package (enclose) with a sealing material. At this time, the reliability of the EL element is improved by setting the inside of the sealing material to an inert atmosphere or disposing a hygroscopic material (for example, barium oxide) inside.
【０２２８】また、パッケージング等の処理により気密
性を高めたら、基板上に形成された素子又は回路から引
き回された端子と外部信号端子とを接続するためのコネ
クター（フレキシブルプリントサーキット：ＦＰＣ）を
取り付けて製品として完成する。このような出荷できる
までした状態を本明細書中ではＥＬディスプレイ（ＥＬ
モジュール）という。When the airtightness is improved by processing such as packaging, a connector (flexible printed circuit: FPC) for connecting terminals routed from elements or circuits formed on the substrate to external signal terminals. To complete the product. In this specification, such a state up to shipment can be referred to as an EL display (EL display).
Module).
【０２２９】なお本実施例は、実施例１〜５と組み合わ
せて実施することが可能である。This embodiment can be implemented in combination with Embodiments 1 to 5.
【０２３０】（実施例７）本実施例では、本発明のＥＬ
ディスプレイの断面構造の概略について、図１２とは別
の例を図１３を用いて説明する。図１２では、スイッチ
ング用ＴＦＴ、消去用ＴＦＴ、第１及び第２のＥＬ駆動
用ＴＦＴがトップゲート型のＴＦＴである例について示
したが、本実施例ではＴＦＴにボトムゲート型の薄膜ト
ランジスタを用いた例について説明する。(Embodiment 7) In this embodiment, the EL of the present invention is used.
An example of a cross-sectional structure of the display, which is different from FIG. 12, will be described with reference to FIG. FIG. 12 shows an example in which the switching TFT, the erasing TFT, and the first and second EL driving TFTs are top-gate TFTs. In this embodiment, bottom-gate TFTs are used. An example will be described.
【０２３１】図１３において、８１１は基板、８１２は
下地となる絶縁膜（以下、下地膜という）である。基板
８１１としては透光性基板、代表的にはガラス基板、石
英基板、ガラスセラミックス基板、又は結晶化ガラス基
板を用いることができる。但し、作製プロセス中の最高
処理温度に耐えるものでなくてはならない。In FIG. 13, reference numeral 811 denotes a substrate, and 812, an insulating film serving as a base (hereinafter, referred to as a base film). As the substrate 811, a light-transmitting substrate, typically, a glass substrate, a quartz substrate, a glass ceramic substrate, or a crystallized glass substrate can be used. However, it must withstand the maximum processing temperature during the manufacturing process.
【０２３２】また、下地膜８１２は特に可動イオンを含
む基板や導電性を有する基板を用いる場合に有効である
が、石英基板には設けなくても構わない。下地膜８１２
としては、珪素（シリコン）を含む絶縁膜を用いれば良
い。なお、本明細書において「珪素を含む絶縁膜」と
は、具体的には酸化珪素膜、窒化珪素膜若しくは窒化酸
化珪素膜（ＳｉＯｘＮｙ：ｘ、ｙは任意の整数、で示さ
れる）など珪素に対して酸素若しくは窒素を所定の割合
で含ませた絶縁膜を指す。The base film 812 is particularly effective when a substrate containing mobile ions or a substrate having conductivity is used, but need not be provided on a quartz substrate. Base film 812
May be used as an insulating film containing silicon (silicon). Note that, in this specification, the “insulating film containing silicon” refers specifically to silicon such as a silicon oxide film, a silicon nitride film, or a silicon nitride oxide film (SiOxNy: x and y are arbitrary integers). On the other hand, it refers to an insulating film containing oxygen or nitrogen at a predetermined ratio.
【０２３３】８２０１はスイッチング用ＴＦＴ、８２０
２は第１のＥＬ駆動用ＴＦＴであり、それぞれｎチャネ
ル型ＴＦＴ、ｐチャネル型ＴＦＴで形成されている。Ｅ
Ｌの発光方向が基板の下面（ＴＦＴ及びＥＬ層が設けら
れていない面）の場合、上記構成であることが好まし
い。しかし本発明はこの構成に限定されない。スイッチ
ング用ＴＦＴと第１のＥＬ駆動用ＴＦＴは、ｎチャネル
型ＴＦＴでもｐチャネル型ＴＦＴでも、どちらでも構わ
ない。なお本実施例では消去用ＴＦＴを示していない
が、スイッチング用ＴＦＴと同様に形成することが可能
であるので、消去用ＴＦＴの詳しい構成については、こ
こでは省略する。また第２のＥＬ駆動用ＴＦＴは、第１
のＥＬ駆動用ＴＦＴと同じ構成を有しているため、ここ
ではその詳しい構成についての説明は省略する。8201 is a switching TFT, 820
Reference numeral 2 denotes a first EL driving TFT, which is formed of an n-channel TFT and a p-channel TFT, respectively. E
When the light emitting direction of L is the lower surface of the substrate (the surface on which the TFT and the EL layer are not provided), the above configuration is preferable. However, the present invention is not limited to this configuration. The switching TFT and the first EL driving TFT may be either n-channel TFTs or p-channel TFTs. Although the erasing TFT is not shown in this embodiment, the erasing TFT can be formed in the same manner as the switching TFT, so that the detailed configuration of the erasing TFT is omitted here. In addition, the second EL driving TFT includes the first EL driving TFT.
Since it has the same configuration as that of the EL driving TFT described above, a detailed description of the configuration is omitted here.
【０２３４】スイッチング用ＴＦＴ８２０１は、ソース
領域８１３、ドレイン領域８１４、ＬＤＤ領域８１５a
〜８１５d、分離領域８１６及びチャネル形成領域８１
７a、８１７bを含む活性層と、ゲート絶縁膜８１８と、
ゲート電極８１９a、８１９bと、第１層間絶縁膜８２０
と、ソース信号線８２１と、ドレイン配線８２２とを有
している。なお、ゲート絶縁膜８１８又は第１層間絶縁
膜８２０は基板上の全ＴＦＴに共通であっても良いし、
回路又は素子に応じて異ならせても良い。The switching TFT 8201 includes a source region 813, a drain region 814, and an LDD region 815a.
To 815d, the isolation region 816 and the channel formation region 81
An active layer including 7a and 817b, a gate insulating film 818,
Gate electrodes 819a and 819b and first interlayer insulating film 820
And a source signal line 821 and a drain wiring 822. Note that the gate insulating film 818 or the first interlayer insulating film 820 may be common to all TFTs on the substrate,
It may be different depending on the circuit or element.
【０２３５】また、図１３に示すスイッチング用ＴＦＴ
８２０１はゲート電極８１７a、８１７bが電気的に接続
されており、いわゆるダブルゲート構造となっている。
勿論、ダブルゲート構造だけでなく、トリプルゲート構
造などいわゆるマルチゲート構造（直列に接続された二
つ以上のチャネル形成領域を有する活性層を含む構造）
であっても良い。Also, the switching TFT shown in FIG.
8201 is a so-called double gate structure in which gate electrodes 817a and 817b are electrically connected.
Of course, not only a double gate structure but also a so-called multi-gate structure such as a triple gate structure (a structure including an active layer having two or more channel formation regions connected in series)
It may be.
【０２３６】マルチゲート構造はオフ電流を低減する上
で極めて有効であり、スイッチング用ＴＦＴのオフ電流
を十分に低くすれば、それだけ第１のＥＬ駆動用ＴＦＴ
８２０２のゲート電極に接続されたコンデンサが必要と
する最低限の容量を抑えることができる。即ち、コンデ
ンサの面積を小さくすることができるので、マルチゲー
ト構造とすることはＥＬ素子の有効発光面積を広げる上
でも有効である。The multi-gate structure is extremely effective in reducing the off-state current. If the off-state current of the switching TFT is sufficiently reduced, the first EL driving TFT can be reduced accordingly.
The minimum capacitance required by the capacitor connected to the gate electrode 8202 can be suppressed. That is, since the area of the capacitor can be reduced, the multi-gate structure is effective in increasing the effective light emitting area of the EL element.
【０２３７】さらに、スイッチング用ＴＦＴ８２０１に
おいては、ＬＤＤ領域８１５a〜８１５dは、ゲート絶縁
膜８１８を介してゲート電極８１９a、８１９bと重なら
ないように設ける。このような構造はオフ電流を低減す
る上で非常に効果的である。また、ＬＤＤ領域８１５a
〜８１５dの長さ（幅）は０．５〜３．５μｍ、代表的
には２．０〜２．５μｍとすれば良い。Further, in the switching TFT 8201, the LDD regions 815a to 815d are provided so as not to overlap with the gate electrodes 819a and 819b via the gate insulating film 818. Such a structure is very effective in reducing off-state current. Also, the LDD region 815a
The length (width) of .about.815d may be 0.5-3.5 .mu.m, typically 2.0-2.5 .mu.m.
【０２３８】なお、チャネル形成領域とＬＤＤ領域との
間にオフセット領域（チャネル形成領域と同一組成の半
導体層でなり、ゲート電圧が加えられない領域）を設け
ることはオフ電流を下げる上でさらに好ましい。また、
二つ以上のゲート電極を有するマルチゲート構造の場
合、チャネル形成領域の間に設けられた分離領域８１６
（ソース領域又はドレイン領域と同一の濃度で同一の不
純物元素が添加された領域）がオフ電流の低減に効果的
である。Note that it is more preferable to provide an offset region (a region formed of a semiconductor layer having the same composition as the channel formation region and to which a gate voltage is not applied) between the channel formation region and the LDD region from the viewpoint of reducing off-state current. . Also,
In the case of a multi-gate structure having two or more gate electrodes, an isolation region 816 provided between channel formation regions
(A region where the same impurity element is added at the same concentration as the source region or the drain region) is effective in reducing off-state current.
【０２３９】次に、第１のＥＬ駆動用ＴＦＴ８２０２
は、ソース領域８２６、ドレイン領域８２７及びチャネ
ル形成領域８２９を含む活性層と、ゲート絶縁膜８１８
と、ゲート電極８３０と、第１層間絶縁膜８２０と、ソ
ース信号線８３１並びにドレイン配線８３２を有して形
成される。本実施例において第１のＥＬ駆動用ＴＦＴ８
２０２はｐチャネル型ＴＦＴである。Next, the first EL driving TFT 8202
An active layer including a source region 826, a drain region 827, and a channel formation region 829;
, A gate electrode 830, a first interlayer insulating film 820, a source signal line 831, and a drain wiring 832. In this embodiment, the first EL driving TFT 8 is used.
Reference numeral 202 denotes a p-channel TFT.
【０２４０】また、スイッチング用ＴＦＴ８２０１のド
レイン領域８１４は第１のＥＬ駆動用ＴＦＴ８２０２の
ゲート８３０に接続されている。図示してはいないが、
具体的には第１のＥＬ駆動用ＴＦＴ８２０２のゲート電
極８２９はスイッチング用ＴＦＴ８２０１のドレイン領
域８１４とドレイン配線（接続配線とも言える）８２２
を介して電気的に接続されている。なお図示していない
が、ゲート電極８３０とソース領域８２６とドレイン領
域８２７とは、第２のＥＬ駆動用ＴＦＴのゲート電極と
ソース領域とドレイン領域と、それぞれ電気的に接続さ
れている。これにより、ＥＬ駆動用ＴＦＴの活性層を流
れる電流によって発生した熱の放射を効率的に行うこと
ができ、ＥＬ駆動用ＴＦＴの劣化を抑えることができ
る。また、ＥＬ駆動用ＴＦＴのしきい値や移動度などの
特性のばらつきによって生じるドレイン電流のばらつき
を抑えることができる。また、第１のＥＬ駆動用ＴＦＴ
８２０２のソース信号線８３１は電源供給線（図示せ
ず）に接続される。The drain region 814 of the switching TFT 8201 is connected to the gate 830 of the first EL driving TFT 8202. Although not shown,
Specifically, the gate electrode 829 of the first EL driving TFT 8202 includes a drain region 814 of the switching TFT 8201 and a drain wiring (also referred to as a connection wiring) 822.
Are electrically connected via Although not shown, the gate electrode 830, the source region 826, and the drain region 827 are electrically connected to the gate electrode, the source region, and the drain region of the second EL driving TFT, respectively. Accordingly, heat generated by the current flowing through the active layer of the EL driving TFT can be efficiently radiated, and deterioration of the EL driving TFT can be suppressed. In addition, variation in drain current caused by variation in characteristics such as the threshold value and mobility of the EL driving TFT can be suppressed. Also, the first EL driving TFT
A source signal line 831 of 8202 is connected to a power supply line (not shown).
【０２４１】第１のＥＬ駆動用ＴＦＴ８２０２及び第２
のＥＬ駆動用ＴＦＴ（図示せず）はＥＬ素子８２０６に
供給される電流量を制御するための素子であり、比較的
多くの電流が流れる。そのため、第１のＥＬ駆動用ＴＦ
Ｔ８２０２と第２のＥＬ駆動用ＴＦＴのチャネル幅
（Ｗ）を合わせた長さは、スイッチング用ＴＦＴ８２０
１のチャネル幅よりも長くなるように設計することが好
ましい。また、第１及び第２のＥＬ駆動用ＴＦＴに過剰
な電流が流れないように、チャネル長（Ｌ）はそれぞれ
長めに設計することが好ましい。望ましくはそれぞれ
０．５〜２μＡ（好ましくは１〜１．５μＡ）となるよ
うにする。The first EL driving TFT 8202 and the second EL driving TFT 8202
The EL driving TFT (not shown) is an element for controlling the amount of current supplied to the EL element 8206, and a relatively large amount of current flows. Therefore, the first EL driving TF
The total length of T8202 and the channel width (W) of the second EL driving TFT is equal to the switching TFT 820.
It is preferable to design so as to be longer than one channel width. In addition, it is preferable that the channel length (L) is designed to be long so that an excessive current does not flow through the first and second EL driving TFTs. Desirably, they are 0.5 to 2 μA (preferably 1 to 1.5 μA).
【０２４２】またさらに、第１及び第２のＥＬ駆動用Ｔ
ＦＴの活性層（特にチャネル形成領域）の膜厚を厚くす
る（好ましくは５０〜１００ｎｍ、さらに好ましくは６
０〜８０ｎｍ）ことによって、ＴＦＴの劣化を抑えても
よい。逆に、スイッチング用ＴＦＴ８２０１の場合はオ
フ電流を小さくするという観点から見れば、活性層（特
にチャネル形成領域）の膜厚を薄くする（好ましくは２
０〜５０ｎｍ、さらに好ましくは２５〜４０ｎｍ）こと
も有効である。Furthermore, the first and second EL driving T
Increase the thickness of the FT active layer (particularly the channel formation region) (preferably 50 to 100 nm, more preferably 6
(0 to 80 nm), deterioration of the TFT may be suppressed. Conversely, in the case of the switching TFT 8201, from the viewpoint of reducing the off-state current, the thickness of the active layer (particularly, the channel formation region) is reduced (preferably 2).
(0 to 50 nm, more preferably 25 to 40 nm) is also effective.
【０２４３】以上は画素内に設けられたＴＦＴの構造に
ついて説明したが、このとき同時に駆動回路も形成され
る。図１３には駆動回路を形成する基本単位となるＣＭ
ＯＳ回路が図示されている。The structure of the TFT provided in the pixel has been described above. At this time, a driving circuit is also formed at the same time. FIG. 13 shows a CM which is a basic unit forming a drive circuit.
The OS circuit is shown.
【０２４４】図１３においては極力動作速度を落とさな
いようにしつつホットキャリア注入を低減させる構造を
有するＴＦＴをＣＭＯＳ回路のｎチャネル型ＴＦＴ８２
０４として用いる。なお、ここでいう駆動回路として
は、ソース信号線駆動回路、ゲート信号線駆動回路を指
す。勿論、他の論理回路（レベルシフタ、Ａ／Ｄコンバ
ータ、信号分割回路等）を形成することも可能である。In FIG. 13, a TFT having a structure for reducing hot carrier injection while keeping the operating speed as low as possible is replaced with an n-channel TFT 82 of a CMOS circuit.
04. Note that a driver circuit here refers to a source signal line driver circuit and a gate signal line driver circuit. Of course, other logic circuits (such as a level shifter, an A / D converter, and a signal dividing circuit) can be formed.
【０２４５】ＣＭＯＳ回路のｎチャネル型ＴＦＴ８２０
４の活性層は、ソース領域８３５、ドレイン領域８３
６、ＬＤＤ領域８３７及びチャネル形成領域８３８を含
み、ＬＤＤ領域８３７はゲート絶縁膜８１８を介してゲ
ート電極８３９と重なっている。An n-channel TFT 820 of a CMOS circuit
The active layer 4 has a source region 835 and a drain region 83.
6, an LDD region 837 and a channel formation region 838, and the LDD region 837 overlaps with the gate electrode 839 via the gate insulating film 818.
【０２４６】ドレイン領域８３６側のみにＬＤＤ領域８
３７を形成しているのは、動作速度を落とさないための
配慮である。また、このｎチャネル型ＴＦＴ８２０４は
オフ電流をあまり気にする必要はなく、それよりも動作
速度を重視した方が良い。従って、オフセットはなくし
た方がよい。The LDD region 8 is formed only on the drain region 836 side.
The reason why 37 is formed is that the operation speed is not reduced. In addition, the n-channel TFT 8204 does not require much attention to the off-state current, and it is better to attach importance to the operation speed. Therefore, it is better to eliminate the offset.
【０２４７】また、ＣＭＯＳ回路のｐチャネル型ＴＦＴ
８２０５は、ホットキャリア注入による劣化が殆ど気に
ならないので、特にＬＤＤ領域を設けなくても良い。従
って活性層はソース領域８４０、ドレイン領域８４１及
びチャネル形成領域８４２を含み、その上にはゲート絶
縁膜８１８とゲート電極８４３が設けられる。勿論、ｎ
チャネル型ＴＦＴ８２０４と同様にＬＤＤ領域を設け、
ホットキャリア対策を講じることも可能である。A p-channel type TFT of a CMOS circuit
In the case of 8205, the deterioration due to hot carrier injection is hardly noticeable, so that an LDD region does not need to be provided. Therefore, the active layer includes a source region 840, a drain region 841, and a channel formation region 842, over which a gate insulating film 818 and a gate electrode 843 are provided. Of course, n
An LDD region is provided similarly to the channel type TFT 8204,
It is also possible to take hot carrier measures.
【０２４８】なお８６１〜８６５はチャネル形成領域８
４２、８３８、８１７ａ、８１７ｂ、８２９を形成する
ためのマスクである。Reference numerals 861 to 865 denote channel formation regions 8
42, 838, 817a, 817b, and 829.
【０２４９】また、ｎチャネル型ＴＦＴ８２０４及びｐ
チャネル型ＴＦＴ８２０５はそれぞれソース領域上に第
１層間絶縁膜８２０を間に介して、ソース信号線８４
４、８４５を有している。また、ドレイン配線８４６に
よってｎチャネル型ＴＦＴ８２０４とｐチャネル型ＴＦ
Ｔ８２０５のドレイン領域は互いに電気的に接続され
る。The n-channel TFT 8204 and the p-channel TFT
Each of the channel type TFTs 8205 has a source signal line 84 on a source region with a first interlayer insulating film 820 interposed therebetween.
4,845. Further, an n-channel TFT 8204 and a p-channel TF
The drain regions of T8205 are electrically connected to each other.
【０２５０】次に、８４７は第１パッシベーション膜で
あり、膜厚は１０ｎｍ〜１μm（好ましくは２００〜５
００ｎｍ）とすれば良い。材料としては、珪素を含む絶
縁膜（特に窒化酸化珪素膜又は窒化珪素膜が好ましい）
を用いることができる。このパッシベーション膜８４７
は形成されたＴＦＴをアルカリ金属や水分から保護する
役割金属を有する。最終的にＴＦＴ（特にＥＬ駆動用Ｔ
ＦＴ）の上方に設けられるＥＬ層にはナトリウム等のア
ルカリ金属が含まれている。即ち、第１パッシベーショ
ン膜８４７はこれらのアルカリ金属（可動イオン）をＴ
ＦＴ側に侵入させない保護層としても働く。Next, reference numeral 847 denotes a first passivation film having a thickness of 10 nm to 1 μm (preferably 200 to 5 μm).
00 nm). As a material, an insulating film containing silicon (especially a silicon nitride oxide film or a silicon nitride film is preferable)
Can be used. This passivation film 847
Has a role of protecting the formed TFT from alkali metals and moisture. Finally, the TFT (especially the EL driving T
The EL layer provided above the FT) contains an alkali metal such as sodium. That is, the first passivation film 847 converts these alkali metals (mobile ions) to T
It also functions as a protective layer that does not penetrate the FT side.
【０２５１】また、８４８は第２層間絶縁膜であり、Ｔ
ＦＴによってできる段差の平坦化を行う平坦化膜として
の機能を有する。第２層間絶縁膜８４８としては、有機
樹脂膜が好ましく、ポリイミド、ポリアミド、アクリ
ル、ＢＣＢ（ベンゾシクロブテン）等を用いると良い。
これらの有機樹脂膜は良好な平坦面を形成しやすく、比
誘電率が低いという利点を有する。ＥＬ層は凹凸に非常
に敏感であるため、ＴＦＴによる段差は第２層間絶縁膜
８４８で殆ど吸収してしまうことが望ましい。また、ゲ
ート信号線やソース信号線とＥＬ素子の陰極との間に形
成される寄生容量を低減する上で、比誘電率の低い材料
を厚く設けておくことが望ましい。従って、膜厚は０．
５〜５μm（好ましくは１．５〜２．５μm）が好まし
い。Reference numeral 848 denotes a second interlayer insulating film.
It has a function as a flattening film for flattening a step formed by FT. As the second interlayer insulating film 848, an organic resin film is preferable, and polyimide, polyamide, acrylic, BCB (benzocyclobutene), or the like is preferably used.
These organic resin films have an advantage that a good flat surface is easily formed and the relative dielectric constant is low. Since the EL layer is very sensitive to unevenness, it is desirable that the step due to the TFT is almost completely absorbed by the second interlayer insulating film 848. In order to reduce the parasitic capacitance formed between the gate signal line or the source signal line and the cathode of the EL element, it is desirable to provide a thick material having a low relative dielectric constant. Therefore, the film thickness is 0.
5-5 μm (preferably 1.5-2.5 μm) is preferred.
【０２５２】また、８４９は透明導電膜でなる画素電極
（ＥＬ素子の陽極）であり、第２層間絶縁膜８４８及び
第１パッシベーション膜８４７にコンタクトホール（開
孔）を開けた後、形成された開孔部において第１のＥＬ
駆動用ＴＦＴ８２０２のドレイン配線８３２に接続され
るように形成される。なお、図１３のように画素電極８
４９とドレイン領域８２７とが直接接続されないように
しておくと、ＥＬ層のアルカリ金属が画素電極を経由し
て活性層へ侵入することを防ぐことができる。Reference numeral 849 denotes a pixel electrode (anode of an EL element) made of a transparent conductive film, which is formed after opening a contact hole (opening) in the second interlayer insulating film 848 and the first passivation film 847. The first EL at the opening
It is formed so as to be connected to the drain wiring 832 of the driving TFT 8202. In addition, as shown in FIG.
If the connection between 49 and the drain region 827 is not made directly, it is possible to prevent the alkali metal of the EL layer from entering the active layer via the pixel electrode.
【０２５３】画素電極８４９の上には酸化珪素膜、窒化
酸化珪素膜または有機樹脂膜でなる第３層間絶縁膜８５
０が０．３〜１μmの厚さに設けられる。この第３層間
絶縁膜８５０はバンクとして機能する。画素電極８４９
の上にエッチングにより開口部が設けられ、その開口部
の縁はテーパー形状となるようにエッチングする。テー
パーの角度は１０〜６０°（好ましくは３０〜５０°）
とすると良い。特に第３層間絶縁膜８５０を、画素電極
８４９と第１のＥＬ駆動用ＴＦＴ８２０２及び第２のＥ
Ｌ駆動用ＴＦＴのドレイン配線８３２とが接続されてい
る部分の上に設けることで、コンタクトホールの部分に
おいて生じる画素電極８４９の段差によるＥＬ層８５１
の発光不良を防ぐことができる。A third interlayer insulating film 85 made of a silicon oxide film, a silicon nitride oxide film or an organic resin film is formed on the pixel electrode 849.
0 is provided for a thickness of 0.3-1 μm. This third interlayer insulating film 850 functions as a bank. Pixel electrode 849
An opening is provided on the substrate by etching, and the edge of the opening is etched so as to have a tapered shape. The angle of the taper is 10-60 ° (preferably 30-50 °)
It is good to In particular, the third interlayer insulating film 850 is formed by forming the pixel electrode 849, the first EL driving TFT 8202, and the second E
The EL layer 851 is provided over a portion where the drain wiring 832 of the L driving TFT is connected to the EL layer 851 due to a step of the pixel electrode 849 generated in a contact hole portion.
Can be prevented from failing to emit light.
【０２５４】第３層間絶縁膜８５０の上にはＥＬ層８５
１が設けられる。ＥＬ層８５１は単層又は積層構造で用
いられるが、積層構造で用いた方が発光効率は良い。一
般的には画素電極上に正孔注入層／正孔輸送層／発光層
／電子輸送層の順に形成されるが、正孔輸送層／発光層
／電子輸送層、または正孔注入層／正孔輸送層／発光層
／電子輸送層／電子注入層のような構造でも良い。本発
明では公知のいずれの構造を用いても良いし、ＥＬ層に
対して蛍光性色素等をドーピングしても良い。On the third interlayer insulating film 850, an EL layer 85 is formed.
1 is provided. The EL layer 851 is used in a single layer or a stacked structure; however, the use of the EL layer 851 in a stacked structure has higher luminous efficiency. Generally, a hole injection layer / a hole transport layer / a light emitting layer / an electron transport layer are formed in this order on a pixel electrode. A structure such as a hole transport layer / light emitting layer / electron transport layer / electron injection layer may be used. In the present invention, any known structure may be used, and the EL layer may be doped with a fluorescent dye or the like.
【０２５５】図１３の構造はＲＧＢに対応した三種類の
ＥＬ素子を形成する方式を用いた場合の例である。な
お、図１３には一つの画素しか図示していないが、同一
構造の画素が赤、緑又は青のそれぞれの色に対応して形
成され、これによりカラー表示を行うことができる。本
発明は発光方式に関わらず実施することが可能である。The structure shown in FIG. 13 is an example in the case where a method of forming three types of EL elements corresponding to RGB is used. Although only one pixel is shown in FIG. 13, pixels having the same structure are formed corresponding to the respective colors of red, green, and blue, whereby color display can be performed. The present invention can be implemented regardless of the light emitting method.
【０２５６】ＥＬ層８５１の上にはＥＬ素子の陰極８５
２が設けられる。陰極８５２としては、仕事関数の小さ
いマグネシウム（Ｍｇ）、リチウム（Ｌｉ）若しくはカ
ルシウム（Ｃａ）を含む材料を用いる。好ましくはＭｇ
Ａｇ（ＭｇとＡｇをＭｇ：Ａｇ＝１０：１で混合した材
料）でなる電極を用いれば良い。他にもＭｇＡｇＡｌ電
極、ＬｉＡｌ電極、また、ＬｉＦＡｌ電極が挙げられ
る。On the EL layer 851, the cathode 85 of the EL element is provided.
2 are provided. As the cathode 852, a material containing magnesium (Mg), lithium (Li), or calcium (Ca) having a small work function is used. Preferably Mg
An electrode made of Ag (a material obtained by mixing Mg and Ag at a ratio of Mg: Ag = 10: 1) may be used. Other examples include a MgAgAl electrode, a LiAl electrode, and a LiFAl electrode.
【０２５７】陰極８５２はＥＬ層８５１を形成した後、
大気解放しないで連続的に形成することが望ましい。陰
極８５２とＥＬ層８５１との界面状態はＥＬ素子の発光
効率に大きく影響するからである。なお、本明細書中で
は、画素電極（陽極）、ＥＬ層及び陰極で形成される発
光素子をＥＬ素子８２０６と呼ぶ。After the EL layer 851 is formed, the cathode 852 is
It is desirable to form continuously without opening to the atmosphere. This is because the interface state between the cathode 852 and the EL layer 851 greatly affects the luminous efficiency of the EL element. Note that in this specification, a light-emitting element formed using a pixel electrode (anode), an EL layer, and a cathode is referred to as an EL element 8206.
【０２５８】ＥＬ層８５１と陰極８５２とでなる積層体
は、各画素で個別に形成する必要があるが、ＥＬ層８５
１は水分に極めて弱いため、通常のフォトリソグラフィ
技術を用いることができない。従って、メタルマスク等
の物理的なマスク材を用い、真空蒸着法、スパッタ法、
プラズマＣＶＤ法等の気相法で選択的に形成することが
好ましい。A laminate composed of the EL layer 851 and the cathode 852 must be formed individually for each pixel.
Since No. 1 is extremely weak to moisture, ordinary photolithography cannot be used. Therefore, using a physical mask material such as a metal mask, a vacuum evaporation method, a sputtering method,
It is preferable to selectively form by a gas phase method such as a plasma CVD method.
【０２５９】なお、ＥＬ層を選択的に形成する方法とし
て、インクジェット法、スクリーン印刷法又はスピンコ
ート法等を用いることも可能であるが、これらは現状で
は陰極の連続形成ができないので、上述の方法の方が好
ましいと言える。As a method for selectively forming the EL layer, an ink-jet method, a screen printing method, a spin coating method, or the like can be used. It can be said that the method is more preferable.
【０２６０】また、８５３は保護電極であり、陰極８５
２を外部の水分等から保護すると同時に、各画素の陰極
８５２を接続するための電極である。保護電極８５３と
しては、アルミニウム（Ａｌ）、銅（Ｃｕ）若しくは銀
（Ａｇ）を含む低抵抗な材料を用いることが好ましい。
この保護電極８５３にはＥＬ層の発熱を緩和する放熱効
果も期待できる。また、上記ＥＬ層８５１、陰極８５２
を形成した後、大気解放しないで連続的に保護電極８５
３まで形成することも有効である。Reference numeral 853 denotes a protective electrode, and the cathode 85
2 is an electrode for protecting the pixel 2 from external moisture and the like and for connecting the cathode 852 of each pixel. As the protective electrode 853, a low-resistance material including aluminum (Al), copper (Cu), or silver (Ag) is preferably used.
This protective electrode 853 can also be expected to have a heat radiation effect of reducing heat generation of the EL layer. In addition, the EL layer 851, the cathode 852,
After forming the protective electrode 85 continuously without opening to the atmosphere
Forming up to 3 is also effective.
【０２６１】また、８５４は第２パッシベーション膜で
あり、膜厚は１０ｎｍ〜１μm（好ましくは２００〜５
００ｎｍ）とすれば良い。第２パッシベーション膜８５
４を設ける目的は、ＥＬ層８５１を水分から保護する目
的が主であるが、放熱効果をもたせることも有効であ
る。但し、上述のようにＥＬ層は熱に弱いので、なるべ
く低温（好ましくは室温から１２０℃までの温度範囲）
で成膜するのが望ましい。従って、プラズマＣＶＤ法、
スパッタ法、真空蒸着法、イオンプレーティング法又は
溶液塗布法（スピンコーティング法）が望ましい成膜方
法と言える。Reference numeral 854 denotes a second passivation film having a thickness of 10 nm to 1 μm (preferably 200 to 5 μm).
00 nm). Second passivation film 85
The purpose of providing 4 is mainly to protect the EL layer 851 from moisture, but it is also effective to have a heat radiation effect. However, since the EL layer is weak to heat as described above, the temperature should be as low as possible (preferably in a temperature range from room temperature to 120 ° C.)
It is desirable to form a film. Therefore, the plasma CVD method,
It can be said that a sputtering method, a vacuum evaporation method, an ion plating method or a solution coating method (spin coating method) is a desirable film forming method.
【０２６２】なお、図１３に図示されたＴＦＴは全て、
本発明で用いるポリシリコン膜を活性層として有してい
ても良いことは言うまでもない。Note that all the TFTs shown in FIG.
It goes without saying that the polysilicon film used in the present invention may be provided as an active layer.
【０２６３】本発明は、図１３のＥＬディスプレイの構
造に限定されるものではなく、図１３の構造は本発明を
実施する上での好ましい形態の一つに過ぎない。The present invention is not limited to the structure of the EL display shown in FIG. 13, and the structure shown in FIG. 13 is only one of preferred modes for carrying out the present invention.
【０２６４】なお本実施例は、実施例１〜５と組み合わ
せて実施することが可能である。This embodiment can be implemented in combination with Embodiments 1 to 5.
【０２６５】（実施例８）本実施例では、ＥＬ素子が形
成された基板を、ＥＬ素子が大気に触れないように封止
して、本発明のＥＬディスプレイを作製する工程につい
て説明する。なお、図１４（Ａ）は本発明のＥＬディス
プレイの上面図であり、図１４（Ｂ）はその断面図であ
る。(Embodiment 8) In this embodiment, a process of manufacturing an EL display of the present invention by sealing a substrate on which an EL element is formed so that the EL element does not come into contact with the atmosphere will be described. FIG. 14A is a top view of the EL display of the present invention, and FIG. 14B is a cross-sectional view thereof.
【０２６６】図１４（Ａ）、（Ｂ）において、４００１
は基板、４００２は画素部、４００３はソース信号線駆
動回路、４００４ａは書き込み用ゲート信号線駆動回
路、４００４ｂは消去用ゲート信号線駆動回路であり、
それぞれの駆動回路は配線４００５を経てＦＰＣ（フレ
キシブルプリントサーキット）４００６に至り、外部機
器へと接続される。In FIGS. 14A and 14B, 4001
Is a substrate, 4002 is a pixel portion, 4003 is a source signal line driver circuit, 4004a is a write gate signal line driver circuit, 4004b is an erase gate signal line driver circuit,
Each drive circuit reaches a flexible printed circuit (FPC) 4006 via a wiring 4005 and is connected to an external device.
【０２６７】このとき、画素部４００２、ソース信号線
駆動回路４００３、書き込み用ゲート信号線駆動回路４
００４ａ及び消去用ゲート信号線駆動回路４００４ｂを
囲むようにして第１シール材４１０１、カバー材４１０
２、充填材４１０３及び第２シール材４１０４が設けら
れている。At this time, the pixel portion 4002, the source signal line driving circuit 4003, the write gate signal line driving circuit 4
The first sealing member 4101 and the cover member 410 surround the 004a and the erasing gate signal line driving circuit 4004b.
2, a filler 4103 and a second sealant 4104 are provided.
【０２６８】図１４（Ｂ）は図１４（Ａ）をＡ−Ａ’で
切断した断面図に相当し、基板４００１の上にソース信
号線駆動回路４００３に含まれる駆動ＴＦＴ（但し、こ
こではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示
している。）４２０１及び画素部４００２に含まれるＥ
Ｌ駆動用ＴＦＴ（ＥＬ素子を流れる電流を制御するＴＦ
Ｔ）４２０２が形成されている。FIG. 14B corresponds to a cross-sectional view taken along line AA ′ of FIG. 14A, and a driving TFT (here, n) included in a source signal line driving circuit 4003 is provided over a substrate 4001. A channel type TFT and a p-channel type TFT are illustrated.) 4201 and E included in the pixel portion 4002 are illustrated.
L driving TFT (TF controlling current flowing through EL element)
T) 4202 is formed.
【０２６９】本実施例では、駆動ＴＦＴ４２０１には公
知の方法で作製されたｐチャネル型ＴＦＴまたはｎチャ
ネル型ＴＦＴが用いられ、ＥＬ駆動用ＴＦＴ４２０２に
は公知の方法で作製されたｐチャネル型ＴＦＴが用いら
れる。また、画素部４００２にはＥＬ駆動用ＴＦＴ４２
０２のゲートに接続されたコンデンサ（図示せず）が設
けられる。In this embodiment, a p-channel TFT or an n-channel TFT manufactured by a known method is used for the driving TFT 4201, and a p-channel TFT manufactured by a known method is used for the EL driving TFT 4202. Used. The pixel portion 4002 includes an EL driving TFT 42.
There is provided a capacitor (not shown) connected to the gate of No. 02.
【０２７０】駆動ＴＦＴ４２０１及び画素ＴＦＴ４２０
２の上には樹脂材料でなる層間絶縁膜（平坦化膜）４３
０１が形成され、その上に画素ＴＦＴ４２０２のドレイ
ンと電気的に接続する画素電極（陽極）４３０２が形成
される。画素電極４３０２としては仕事関数の大きい透
明導電膜が用いられる。透明導電膜としては、酸化イン
ジウムと酸化スズとの化合物、酸化インジウムと酸化亜
鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウ
ムを用いることができる。また、前記透明導電膜にガリ
ウムを添加したものを用いても良い。Driving TFT 4201 and Pixel TFT 420
An interlayer insulating film (flattening film) 43 made of a resin material is formed on
01 is formed thereon, and a pixel electrode (anode) 4302 electrically connected to the drain of the pixel TFT 4202 is formed thereon. As the pixel electrode 4302, a transparent conductive film having a large work function is used. As the transparent conductive film, a compound of indium oxide and tin oxide, a compound of indium oxide and zinc oxide, zinc oxide, tin oxide, or indium oxide can be used. Further, a material obtained by adding gallium to the transparent conductive film may be used.
【０２７１】そして、画素電極４３０２の上には絶縁膜
４３０３が形成され、絶縁膜４３０３は画素電極４３０
２の上に開口部が形成されている。この開口部におい
て、画素電極４３０２の上にはＥＬ層４３０４が形成さ
れる。ＥＬ層４３０４は公知の有機ＥＬ材料または無機
ＥＬ材料を用いることができる。また、有機ＥＬ材料に
は低分子系（モノマー系）材料と高分子系（ポリマー
系）材料があるがどちらを用いても良い。[0271] An insulating film 4303 is formed on the pixel electrode 4302, and the insulating film 4303 is formed on the pixel electrode 430.
2, an opening is formed. In this opening, an EL layer 4304 is formed over the pixel electrode 4302. For the EL layer 4304, a known organic EL material or inorganic EL material can be used. As the organic EL material, there are a low-molecular (monomer) material and a high-molecular (polymer) material, and either may be used.
【０２７２】ＥＬ層４３０４の形成方法は公知の蒸着技
術もしくは塗布法技術を用いれば良い。また、ＥＬ層の
構造は正孔注入層、正孔輸送層、発光層、電子輸送層ま
たは電子注入層を自由に組み合わせて積層構造または単
層構造とすれば良い。As a method for forming the EL layer 4304, a known vapor deposition technique or coating technique may be used. The EL layer may have a stacked structure or a single-layer structure by freely combining a hole injection layer, a hole transport layer, a light-emitting layer, an electron transport layer, or an electron injection layer.
【０２７３】ＥＬ層４３０４の上には遮光性を有する導
電膜（代表的にはアルミニウム、銅もしくは銀を主成分
とする導電膜またはそれらと他の導電膜との積層膜）か
らなる陰極４３０５が形成される。また、陰極４３０５
とＥＬ層４３０４の界面に存在する水分や酸素は極力排
除しておくことが望ましい。従って、真空中で両者を連
続成膜するか、ＥＬ層４３０４を窒素または希ガス雰囲
気で形成し、酸素や水分に触れさせないまま陰極４３０
５を形成するといった工夫が必要である。本実施例では
マルチチャンバー方式（クラスターツール方式）の成膜
装置を用いることで上述のような成膜を可能とする。On the EL layer 4304, a cathode 4305 made of a light-shielding conductive film (typically, a conductive film containing aluminum, copper, or silver as a main component or a laminated film of these and another conductive film) is provided. It is formed. In addition, the cathode 4305
It is desirable that moisture and oxygen existing at the interface between the EL layer and the EL layer 4304 be eliminated as much as possible. Therefore, the two layers are continuously formed in a vacuum or the EL layer 4304 is formed in a nitrogen or rare gas atmosphere, and the cathode 430 is not exposed to oxygen or moisture.
5 is required. In this embodiment, the above-described film formation is made possible by using a multi-chamber type (cluster tool type) film formation apparatus.
【０２７４】そして陰極４３０５は４３０６で示される
領域において配線４００５に電気的に接続される。配線
４００５は陰極４３０５に所定の電圧を与えるための配
線であり、異方導電性フィルム４３０７を介してＦＰＣ
４００６に電気的に接続される。The cathode 4305 is electrically connected to the wiring 4005 in a region indicated by 4306. A wiring 4005 is a wiring for applying a predetermined voltage to the cathode 4305, and an FPC through an anisotropic conductive film 4307.
4006.
【０２７５】以上のようにして、画素電極（陽極）４３
０２、ＥＬ層４３０４及び陰極４３０５からなるＥＬ素
子が形成される。このＥＬ素子は、第１シール材４１０
１及び第１シール材４１０１によって基板４００１に貼
り合わされたカバー材４１０２で囲まれ、充填材４１０
３により封入されている。As described above, the pixel electrode (anode) 43
02, an EL element including the EL layer 4304 and the cathode 4305 is formed. This EL element has a first sealing material 410
Are surrounded by a cover material 4102 bonded to the substrate 4001 by the first and first seal materials 4101,
3 enclosed.
【０２７６】カバー材４１０２としては、ガラス材、金
属材（代表的にはステンレス材）、セラミックス材、プ
ラスチック材（プラスチックフィルムも含む）を用いる
ことができる。プラスチック材としては、ＦＲＰ（Ｆｉ
ｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔ
ｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィル
ム、マイラーフィルム、ポリエステルフィルムまたはア
クリル樹脂フィルムを用いることができる。また、アル
ミニウムホイルをＰＶＦフィルムやマイラーフィルムで
挟んだ構造のシートを用いることもできる。As the cover material 4102, a glass material, a metal material (typically, a stainless steel material), a ceramic material, and a plastic material (including a plastic film) can be used. As a plastic material, FRP (Fi
Berglass-Reinforced Plast
ics) plate, PVF (polyvinyl fluoride) film, mylar film, polyester film or acrylic resin film. Further, a sheet having a structure in which an aluminum foil is sandwiched between PVF films or mylar films can also be used.
【０２７７】但し、ＥＬ素子からの光の放射方向がカバ
ー材側に向かう場合にはカバー材は透明でなければなら
ない。その場合には、ガラス板、プラスチック板、ポリ
エステルフィルムまたはアクリルフィルムのような透明
物質を用いる。However, when the direction of light emission from the EL element is directed to the cover material side, the cover material must be transparent. In that case, a transparent material such as a glass plate, a plastic plate, a polyester film or an acrylic film is used.
【０２７８】また、充填材４１０３としては紫外線硬化
樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポ
リビニルクロライド）、アクリル、ポリイミド、エポキ
シ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラ
ル）またはＥＶＡ（エチレンビニルアセテート）を用い
ることができる。この充填材４１０３の内部に吸湿性物
質（好ましくは酸化バリウム）もしくは酸素を吸着しう
る物質を設けておくとＥＬ素子の劣化を抑制できる。As the filler 4103, an ultraviolet curable resin or a thermosetting resin can be used, and PVC (polyvinyl chloride), acrylic, polyimide, epoxy resin, silicone resin, PVB (polyvinyl butyral) or EVA (ethylene vinyl) Acetate) can be used. By providing a hygroscopic substance (preferably barium oxide) or a substance capable of adsorbing oxygen inside the filler 4103, deterioration of the EL element can be suppressed.
【０２７９】また、充填材４１０３の中にスペーサを含
有させてもよい。このとき、スペーサを酸化バリウムで
形成すればスペーサ自体に吸湿性をもたせることが可能
である。また、スペーサを設けた場合、スペーサからの
圧力を緩和するバッファ層として陰極４３０５上に樹脂
膜を設けることも有効である。[0279] The filler 4103 may contain a spacer. At this time, if the spacer is made of barium oxide, the spacer itself can have hygroscopicity. In the case where a spacer is provided, it is also effective to provide a resin film on the cathode 4305 as a buffer layer for relaxing pressure from the spacer.
【０２８０】また、配線４００５は異方導電性フィルム
４３０７を介してＦＰＣ４００６に電気的に接続され
る。配線４００５は画素部４００２、ソース信号線駆動
回路４００３、書き込み用ゲート信号線駆動回路４００
４ａ及び消去用ゲート信号線駆動回路４００４ｂに送ら
れる信号をＦＰＣ４００６に伝え、ＦＰＣ４００６によ
り外部機器と電気的に接続される。[0280] The wiring 4005 is electrically connected to the FPC 4006 via the anisotropic conductive film 4307. The wiring 4005 includes a pixel portion 4002, a source signal line driver circuit 4003, and a writing gate signal line driver circuit 400.
4A and a signal sent to the erasing gate signal line driving circuit 4004b are transmitted to the FPC 4006, and the FPC 4006 is electrically connected to an external device.
【０２８１】また、本実施例では第１シール材４１０１
の露呈部及びＦＰＣ４００６の一部を覆うように第２シ
ール材４１０４を設け、ＥＬ素子を徹底的に外気から遮
断する構造となっている。こうして図１４（Ｂ）の断面
構造を有するＥＬディスプレイとなる。Also, in this embodiment, the first sealing material 4101
A second sealing material 4104 is provided so as to cover the exposed part of the FPC 4006 and a part of the FPC 4006, and the EL element is completely shut off from the outside air. Thus, an EL display having the cross-sectional structure of FIG.
【０２８２】なお本実施例は、実施例１〜７と組み合わ
せて実施することが可能である。This embodiment can be implemented in combination with Embodiments 1 to 7.
【０２８３】（実施例９）本実施例では、図３とは異な
る構造を有する画素の回路図について、図１５（Ａ）、
（Ｂ）を用いて説明する。なお、本実施例において、４
８０１はソース信号線、４８０２はスイッチング用ＴＦ
Ｔ、４８０３は書き込み用ゲート信号線、４８０４はＥ
Ｌ駆動用ＴＦＴ、４８０５はコンデンサ、４８０６は電
源供給線、４８０７は消去用ＴＦＴ、４８０８は消去用
ゲート信号線、４８０９はＥＬ素子である。[Embodiment 9] In this embodiment, a circuit diagram of a pixel having a structure different from that of FIG.
This will be described with reference to FIG. In this embodiment, 4
801 is a source signal line, 4802 is a switching TF
T and 4803 are write gate signal lines, and 4804 is E
L driving TFT, 4805 is a capacitor, 4806 is a power supply line, 4807 is an erasing TFT, 4808 is an erasing gate signal line, and 4809 is an EL element.
【０２８４】図１５（Ａ）は、二つの画素間で電源供給
線４８０６を共通とした場合の例である。即ち、二つの
画素が電源供給線４８０６を中心に線対称となるように
形成されている点に特徴がある。この場合、電源供給線
の本数を減らすことができるため、画素部をさらに高精
細化することができる。FIG. 15A shows an example in which a power supply line 4806 is shared between two pixels. That is, the feature is that two pixels are formed so as to be line-symmetric with respect to the power supply line 4806. In this case, the number of power supply lines can be reduced, so that the pixel portion can have higher definition.
【０２８５】また、図１５（Ｂ）は、書き込み用ゲート
信号線４８０３と平行に電源供給線４８０６を設け、ソ
ース信号線４８０１と平行に消去用ゲート信号線４８０
８を設けた場合の例である。In FIG. 15B, a power supply line 4806 is provided in parallel with the write gate signal line 4803, and the erase gate signal line 480 is provided in parallel with the source signal line 4801.
This is an example in the case where 8 is provided.
【０２８６】電源供給線４８０６と書き込み用ゲート信
号線４８０３とが異なる層に形成される配線であれば、
絶縁膜を介して重なるように設けることもできる。この
場合、電源供給線４８０６と書き込み用ゲート信号線４
８０３とで専有面積を共有させることができるため、画
素部をさらに高精細化することができる。If the power supply line 4806 and the write gate signal line 4803 are wirings formed in different layers,
They can be provided so as to overlap with each other via an insulating film. In this case, the power supply line 4806 and the write gate signal line 4
Since the occupied area can be shared with the pixel portion 803, the pixel portion can have higher definition.
【０２８７】またさらに、電源供給線４８０６と消去用
ゲート信号線４８０８とが異なる層に形成される配線で
あれば、絶縁膜を介して重なるように設けることもでき
る。この場合、電源供給線４８０６と消去用ゲート信号
線４８０８とで専有面積を共有させることができるた
め、画素部をさらに高精細化することができる。Further, if the power supply line 4806 and the erasing gate signal line 4808 are formed in different layers, they can be provided so as to overlap with each other via an insulating film. In this case, the power supply line 4806 and the erasing gate signal line 4808 can share an occupied area, so that the pixel portion can have higher definition.
【０２８８】前記複数の第１のゲート信号線と、前記複
数の第２のゲート信号線が、絶縁膜を間に挟んで重なっ
ていても良い。[0288] The plurality of first gate signal lines and the plurality of second gate signal lines may overlap with an insulating film interposed therebetween.
【０２８９】前記複数の第１のゲート信号線と、前記複
数の電源供給線が、間に絶縁膜を挟んで重なっていても
良い。The plurality of first gate signal lines and the plurality of power supply lines may overlap with an insulating film interposed therebetween.
【０２９０】なお、本実施例の構成は、実施例１〜８の
構成と組み合わせて実施することが可能である。The structure of this embodiment can be implemented in combination with the structures of Embodiments 1 to 8.
【０２９１】（実施例１０）本実施例では、図９で示し
たソース信号線駆動回路１０２の詳しい構成について説
明する。(Embodiment 10) In this embodiment, a detailed configuration of the source signal line driving circuit 102 shown in FIG. 9 will be described.
【０２９２】シフトレジスタ８０１、ラッチ（Ａ）（８
０２）、ラッチ（Ｂ）（８０３）、が図１６に示すよう
に配置されている。なお本実施例では、１組のラッチ
（Ａ）（８０２）と１組のラッチ（Ｂ）（８０３）が、
４本のソース信号線Ｓｔ〜Ｓ（ｔ＋３）に対応してい
る。また本実施例では信号が有する電圧の振幅の幅を変
えるレベルシフトを設けなかったが、設計者が適宜設け
るようにしても良い。Shift register 801, latch (A) (8
02) and the latch (B) (803) are arranged as shown in FIG. In this embodiment, one set of latches (A) (802) and one set of latches (B) (803)
It corresponds to four source signal lines St to S (t + 3). In this embodiment, the level shift for changing the amplitude of the voltage of the signal is not provided. However, the level shift may be appropriately provided by the designer.
【０２９３】クロック信号ＣＬＫ、ＣＬＫの極性が反転
したクロック信号ＣＬＫＢ、スタートパルス信号ＳＰ、
駆動方向切り替え信号ＳＬ／Ｒはそれぞれ図に示した配
線からシフトレジスタ８０１に入力される。また外部か
ら入力されるデジタルビデオ信号ＶＤは図に示した配線
からラッチ（Ａ）（８０２）に入力される。ラッチ信号
Ｓ＿ＬＡＴ、Ｓ＿ＬＡＴの極性が反転した信号Ｓ＿ＬＡ
Ｔｂはそれぞれ図に示した配線からラッチ（Ｂ）（８０
３）に入力される。The clock signals CLK, the clock signal CLKB whose polarity is inverted, the start pulse signal SP,
The driving direction switching signals SL / R are input to the shift register 801 from the wirings shown in the figure. A digital video signal VD input from the outside is input to the latch (A) (802) from the wiring shown in the figure. Latch signal S_LAT, signal S_LA with inverted polarity of S_LAT
Tb is calculated from the wiring shown in FIG.
Input to 3).
【０２９４】ラッチ（Ａ）（８０２）の詳しい構成につ
いて、ソース信号線Ｓｔに対応するラッチ（Ａ）（８０
２）の一部８０４を例にとって説明する。ラッチ（Ａ）
（８０２）の一部８０４は２つのクロックドインバータ
ーと２つのインバーターを有している。About the detailed configuration of the latches (A) (802), the latches (A) (80) corresponding to the source signal line St
A description will be given by taking a part 804 of 2) as an example. Latch (A)
Part 804 of (802) has two clocked inverters and two inverters.
【０２９５】ラッチ（Ａ）（８０２）の一部８０４の上
面図を図１７に示す。８３１ａ、８３１ｂはそれぞれ、
ラッチ（Ａ）（８０２）の一部８０４が有するインバー
ターの１つを形成するＴＦＴの活性層であり、８３６は
該インバータの１つを形成するＴＦＴの共通のゲート電
極である。また８３２ａ、８３２ｂはそれぞれ、ラッチ
（Ａ）（８０２）の一部８０４が有するもう１つのイン
バーターを形成するＴＦＴの活性層であり、８３７ａ、
８３７ｂは活性層８３２ａ、８３２ｂ上にそれぞれ設け
られたゲート電極である。なおゲート電極８３７ａ、８
３７ｂは電気的に接続されている。FIG. 17 is a top view of a part 804 of the latch (A) (802). 831a and 831b are respectively
A part 804 of the latch (A) (802) is an active layer of a TFT forming one of the inverters, and 836 is a common gate electrode of the TFT forming one of the inverters. Reference numerals 832a and 832b denote active layers of a TFT forming another inverter included in a part 804 of the latch (A) (802).
837b is a gate electrode provided on each of the active layers 832a and 832b. Note that the gate electrodes 837a and 837a
37b is electrically connected.
【０２９６】８３３ａ、８３３ｂはそれぞれ、ラッチ
（Ａ）（８０２）の一部８０４が有するクロックドイン
バーターの１つを形成するＴＦＴの活性層である。活性
層８３３ａ上にはゲート電極８３８ａ、８３８ｂが設け
られており、ダブルゲート構造となっている。また活性
層８３３ｂ上にはゲート電極８３８ｂ、８３９が設けら
れており、ダブルゲート構造となっている。Reference numerals 833a and 833b denote active layers of a TFT forming one of the clocked inverters included in a part 804 of the latch (A) (802). Gate electrodes 838a and 838b are provided on the active layer 833a, and have a double gate structure. On the active layer 833b, gate electrodes 838b and 839 are provided to form a double gate structure.
【０２９７】８３４ａ、８３４ｂはそれぞれ、ラッチ
（Ａ）（８０２）の一部８０４が有するもう１つのクロ
ックドインバーターを形成するＴＦＴの活性層である。
活性層８３４ａ上にはゲート電極８３９、８４０が設け
られており、ダブルゲート構造となっている。また活性
層８３４ｂ上にはゲート電極８４０、８４１が設けられ
ており、ダブルゲート構造となっている。Reference numerals 834a and 834b denote active layers of a TFT forming another clocked inverter included in a part 804 of the latch (A) (802).
Gate electrodes 839 and 840 are provided on the active layer 834a to form a double gate structure. Further, gate electrodes 840 and 841 are provided on the active layer 834b to form a double gate structure.
【０２９８】（実施例１１）本発明のＥＬディスプレイ
において、ＥＬ素子が有するＥＬ層に用いられる材料
は、有機ＥＬ材料に限定されず、無機ＥＬ材料を用いて
も実施できる。但し、現在の無機ＥＬ材料は非常に駆動
電圧が高いため、そのような駆動電圧に耐えうる耐圧特
性を有するＴＦＴを用いなければならない。(Embodiment 11) In the EL display of the present invention, the material used for the EL layer of the EL element is not limited to the organic EL material, but may be an inorganic EL material. However, since a current inorganic EL material has a very high driving voltage, a TFT having a withstand voltage characteristic capable of withstanding such a driving voltage must be used.
【０２９９】または、将来的にさらに駆動電圧の低い無
機ＥＬ材料が開発されれば、本発明に適用することは可
能である。Alternatively, if an inorganic EL material having a further lower driving voltage is developed in the future, it can be applied to the present invention.
【０３００】また、本実施例の構成は、実施例１〜１０
と組み合わせて実施することが可能である。The structure of this embodiment is similar to those of the first to tenth embodiments.
It is possible to implement in combination with.
【０３０１】（実施例１２）本発明において、ＥＬ層と
して用いる有機物質は低分子系有機物質であってもポリ
マー系（高分子系）有機物質であっても良い。低分子系
有機物質はＡｌｑ3（トリス−８−キノリライト−アル
ミニウム）、ＴＰＤ（トリフェニルアミン誘導体）等を
中心とした材料が知られている。ポリマー系有機物質と
して、π共役ポリマー系の物質が挙げられる。代表的に
は、ＰＰＶ（ポリフェニレンビニレン）、ＰＶＫ（ポリ
ビニルカルバゾール）、ポリカーボネート等が挙げられ
る。Embodiment 12 In the present invention, the organic substance used for the EL layer may be a low molecular organic substance or a polymer (high molecular) organic substance. As the low molecular weight organic substance, materials mainly including Alq 3 (tris-8-quinolilite-aluminum), TPD (triphenylamine derivative) and the like are known. Examples of the polymer-based organic substance include a π-conjugated polymer-based substance. Typically, PPV (polyphenylene vinylene), PVK (polyvinyl carbazole), polycarbonate and the like can be mentioned.
【０３０２】ポリマー系（高分子系）有機物質は、スピ
ンコーティング法（溶液塗布法ともいう）、ディッピン
グ法、ディスペンス法、印刷法またはインクジェット法
など簡易な薄膜形成方法で形成でき、低分子系有機物質
に比べて耐熱性が高い。The polymer (polymer) organic substance can be formed by a simple thin film forming method such as a spin coating method (also referred to as a solution coating method), a dipping method, a dispensing method, a printing method or an ink jet method. High heat resistance compared to substances.
【０３０３】また本発明のＥＬディスプレイが有するＥ
Ｌ素子において、そのＥＬ素子が有するＥＬ層が、電子
輸送層と正孔輸送層とを有している場合、電子輸送層と
正孔輸送層とを無機の材料、例えば非晶質のＳｉまたは
非晶質のＳｉ1-xＣx等の非晶質半導体で構成しても良
い。The EL display of the present invention has the E
In the L element, when the EL layer of the EL element has an electron transporting layer and a hole transporting layer, the electron transporting layer and the hole transporting layer are made of an inorganic material such as amorphous Si or It may be made of an amorphous semiconductor such as amorphous Si 1-x C x .
【０３０４】非晶質半導体には多量のトラップ準位が存
在し、かつ非晶質半導体が他の層と接する界面において
多量の界面準位を形成する。そのため、ＥＬ素子は低い
電圧で発光させることができるとともに、高輝度化を図
ることもできる。[0304] A large amount of trap states exist in an amorphous semiconductor, and a large amount of interface states are formed at an interface where the amorphous semiconductor is in contact with another layer. Therefore, the EL element can emit light at a low voltage and can achieve high luminance.
【０３０５】また有機ＥＬ層にドーパント（不純物）を
添加し、有機ＥＬ層の発光の色を変化させても良い。ド
ーパントとして、ＤＣＭ１、ナイルレッド、ルブレン、
クマリン６、ＴＰＢ、キナクリドン等が挙げられる。Further, a dopant (impurity) may be added to the organic EL layer to change the light emission color of the organic EL layer. As a dopant, DCM1, Nile Red, Rubrene,
Coumarin 6, TPB, quinacridone and the like.
【０３０６】なお本実施例は、実施例１〜１１と組み合
わせて実施することが可能である。This embodiment can be implemented in combination with Embodiments 1 to 11.
【０３０７】（実施例１３）本実施例では、本発明のＥ
Ｌディスプレイの駆動方法を用いた場合、どの様な電圧
電流特性を有する領域でＥＬ駆動用ＴＦＴ（第１のＥＬ
駆動用ＴＦＴ及び第２のＥＬ駆動用ＴＦＴ）を駆動させ
るのが好ましいか、図１８〜２０を用いて説明する。(Embodiment 13) In this embodiment, the E of the present invention will be described.
When the driving method of the L display is used, the EL driving TFT (first EL) is used in a region having any voltage-current characteristics.
Whether it is preferable to drive the driving TFT and the second EL driving TFT) will be described with reference to FIGS.
【０３０８】ＥＬ素子は、印加される電圧が少しでも変
化すると、それに対してＥＬ素子を流れる電流が指数関
数的に大きく変化する。別の見方をすると、ＥＬ素子を
流れる電流の大きさが変化しても、ＥＬ素子に印加され
る電圧値はあまり変化しない。そして、ＥＬ素子の輝度
は、ＥＬ素子に流れる電流にほぼ正比例して大きくな
る。よって、ＥＬ素子に印加される電圧の大きさ（電圧
値）を制御することによりＥＬ素子の輝度を制御するよ
りも、ＥＬ素子を流れる電流の大きさ（電流量）を制御
することによりＥＬ素子の輝度を制御する方が、ＴＦＴ
の特性に左右されずらく、ＥＬ素子の輝度の制御が容易
である。In the EL element, even if the applied voltage slightly changes, the current flowing through the EL element greatly changes exponentially. From another viewpoint, even when the magnitude of the current flowing through the EL element changes, the voltage value applied to the EL element does not change much. The luminance of the EL element increases almost directly in proportion to the current flowing through the EL element. Therefore, rather than controlling the brightness (voltage value) of the voltage applied to the EL element to control the luminance of the EL element, the EL element is controlled by controlling the magnitude of the current flowing through the EL element (current amount). It is better to control the brightness of the TFT
And the luminance of the EL element can be easily controlled.
【０３０９】図１８を参照する。図１８（Ａ）は、図３
に示した本発明のＥＬディスプレイの画素において、Ｅ
Ｌ駆動用ＴＦＴ１０８およびＥＬ素子１１０の構成部分
のみを図示したものである。なお、図１８では説明を簡
略にするため図示していないが、ＥＬ駆動用ＴＦＴ１０
８は第１のＥＬ駆動用ＴＦＴと第２のＥＬ駆動用ＴＦＴ
が並列に接続されたものである。Referring to FIG. FIG. 18A shows FIG.
In the pixel of the EL display of the present invention shown in FIG.
FIG. 2 illustrates only constituent parts of the L driving TFT 108 and the EL element 110. Although not shown in FIG. 18 for simplicity, the EL driving TFT 10
8 is a first EL driving TFT and a second EL driving TFT
Are connected in parallel.
【０３１０】図１８（Ｂ）には、図１８（Ａ）で示した
ＥＬ駆動用ＴＦＴ１０８およびＥＬ素子１１０の電圧電
流特性を示す。なお図１８で示すＥＬ駆動用ＴＦＴ１０
８の電圧電流特性のグラフは、ソース領域とドレイン領
域の間の電圧であるＶDSに対する、ＥＬ駆動用ＴＦＴ１
０８のドレイン領域に流れる電流の大きさを示してお
り、図１８にはＥＬ駆動用ＴＦＴ１０８のソース領域と
ゲート電極の間の電圧であるＶGSの値の異なる複数のグ
ラフを示している。[0310] FIG. 18B shows the voltage-current characteristics of the EL driving TFT 108 and the EL element 110 shown in FIG. The EL driving TFT 10 shown in FIG.
8 is a graph showing the voltage-current characteristics of the EL driving TFT 1 with respect to the voltage V DS between the source region and the drain region.
08 shows the magnitude of the current flowing in the drain region, and FIG. 18 shows a plurality of graphs having different values of V GS which is the voltage between the source region and the gate electrode of the EL driving TFT 108.
【０３１１】図１８（Ａ）に示したように、ＥＬ素子１
１０の画素電極と対向電極１１１の間にかかる電圧をＶ
EL、電源供給線に接続される端子３６０１とＥＬ素子１
１０の対向電極１１１の間にかかる電圧をＶTとする。
なおＶTは電源供給線の電位によってその値が固定され
る。またＥＬ駆動用ＴＦＴ１０８のソース領域・ドレイ
ン領域間の電圧をＶDS、ＥＬ駆動用ＴＦＴ１０８のゲー
ト電極に接続される配線３６０２とソース領域との間の
電圧、つまりＥＬ駆動用ＴＦＴ１０８のゲート電極とソ
ース領域の間の電圧をＶGSとする。As shown in FIG. 18A, the EL element 1
The voltage applied between the pixel electrode 10 and the counter electrode 111 is V
EL , terminal 3601 connected to power supply line and EL element 1
10 voltage applied between the opposing electrodes 111 of the V T.
Note V T is the value is fixed by the potential of the power supply line. The voltage between the source region and the drain region of the EL driving TFT 108 is V DS , the voltage between the wiring 3602 connected to the gate electrode of the EL driving TFT 108 and the source region, that is, the gate electrode and the source of the EL driving TFT 108 The voltage between the regions is V GS .
【０３１２】ＥＬ駆動用ＴＦＴ１０８はｎチャネル型Ｔ
ＦＴでもｐチャネル型ＴＦＴでもどちらでも良い。ただ
し、第１のＥＬ駆動用ＴＦＴと第２のＥＬ駆動用ＴＦＴ
は、同じ極性を有している必要がある。The EL driving TFT 108 is an n-channel type TFT.
Either FT or p-channel TFT may be used. However, the first EL driving TFT and the second EL driving TFT
Need to have the same polarity.
【０３１３】また、ＥＬ駆動用ＴＦＴ１０８とＥＬ素子
１１０とは直列に接続されている。よって、両素子（Ｅ
Ｌ駆動用ＴＦＴ１０８とＥＬ素子１１０）を流れる電流
量は同じである。従って、図１８（Ａ）に示したＥＬ駆
動用ＴＦＴ１０８とＥＬ素子１１０とは、両素子の電圧
電流特性を示すグラフの交点（動作点）において駆動す
る。図１８（Ｂ）において、ＶELは、対向電極１１１の
電位と動作点での電位との間の電圧になる。ＶDSは、Ｅ
Ｌ駆動用ＴＦＴ１０８の端子３６０１での電位と動作点
での電位との間の電圧になる。つまり、ＶTは、ＶELと
ＶDSの和に等しい。The EL driving TFT 108 and the EL element 110 are connected in series. Therefore, both elements (E
The amount of current flowing through the L driving TFT 108 and the EL element 110) is the same. Therefore, the EL driving TFT 108 and the EL element 110 shown in FIG. 18A are driven at the intersection (operating point) of the graph showing the voltage-current characteristics of both elements. In FIG. 18B, V EL is a voltage between the potential of the counter electrode 111 and the potential at the operating point. V DS is E
It becomes a voltage between the potential at the terminal 3601 of the L driving TFT 108 and the potential at the operating point. In other words, V T is equal to the sum of V EL and V DS.
【０３１４】ここで、ＶGSを変化させた場合について考
える。図１８（Ｂ）から分かるように、ＥＬ駆動用ＴＦ
Ｔ１０８の｜ＶGS−ＶTH｜が大きくなるにつれて、言い
換えると｜ＶGS｜が大きくなるにつれて、ＥＬ駆動用Ｔ
ＦＴ１０８に流れる電流量が大きくなる。なお、ＶTHは
ＥＬ駆動用ＴＦＴ１０８のしきい値電圧である。よって
図１８（Ｂ）から分かるように、｜ＶGS｜が大きくなる
と、動作点においてＥＬ素子１１０を流れる電流量も当
然大きくなる。ＥＬ素子１１０の輝度は、ＥＬ素子１１
０を流れる電流量に比例して高くなる。Here, the case where V GS is changed will be considered. As can be seen from FIG.
As | V GS −V TH | of T108 increases, in other words, as | V GS | increases, the EL driving T
The amount of current flowing to the FT 108 increases. V TH is a threshold voltage of the EL driving TFT 108. Therefore, as can be seen from FIG. 18B, when | V GS | increases, the amount of current flowing through the EL element 110 at the operating point naturally increases. The luminance of the EL element 110 is
It increases in proportion to the amount of current flowing through zero.
【０３１５】｜ＶGS｜が大きくなることによってＥＬ素
子１１０を流れる電流量が大きくなると、電流量に応じ
てＶELの値も大きくなる。そしてＶTの大きさは電源供
給線の電位によって定まっているので、ＶELが大きくな
ると、その分ＶDSが小さくなる。When the amount of current flowing through EL element 110 increases due to the increase in | V GS |, the value of V EL also increases in accordance with the amount of current. And the size of the V T is definite by the potential of the power supply line, the V EL increases, correspondingly V DS becomes smaller.
【０３１６】また図１８（Ｂ）に示したように、ＥＬ駆
動用ＴＦＴの電圧電流特性は、ＶGSとＶDSの値によって
２つの領域に分けられる。｜ＶGS−ＶTH｜＜｜ＶDS｜で
ある領域が飽和領域、｜ＶGS−ＶTH｜＞｜ＶDS｜である
領域が線形領域である。As shown in FIG. 18B, the voltage-current characteristics of the EL driving TFT are divided into two regions according to the values of V GS and V DS . The region where | V GS −V TH | <| V DS | is the saturation region, and the region where | V GS −V TH |> | V DS | is the linear region.
【０３１７】飽和領域においては以下の式１が成り立
つ。なおＩDSはＥＬ駆動用ＴＦＴ１０８のチャネル形成
領域を流れる電流量である。またβ＝μＣ0Ｗ／Ｌであ
り、μはＥＬ駆動用ＴＦＴ１０８の移動度、Ｃ0は単位
面積あたりのゲート容量、Ｗ／Ｌはチャネル形成領域の
チャネル幅Ｗとチャネル長Ｌの比である。The following equation 1 is satisfied in the saturation region. Note that I DS is the amount of current flowing through the channel forming region of the EL driving TFT 108. Β = μC 0 W / L, μ is the mobility of the EL driving TFT 108, C 0 is the gate capacitance per unit area, and W / L is the ratio of the channel width W to the channel length L of the channel formation region. .
【０３１８】[0318]
【式１】ＩDS＝β（ＶGS−ＶTH）2／２[Equation 1] I DS = β (V GS -V TH) 2/2
【０３１９】また線形領域においては以下の式２が成り
立つ。In the linear region, the following equation 2 holds.
【０３２０】[0320]
【式２】ＩDS＝β｛（ＶGS−ＶTH）ＶDS−ＶDS 2／２｝[Formula 2] I DS = β {(V GS -V TH) V DS -V DS 2/2}
【０３２１】式１からわかるように、飽和領域において
電流量はＶDSによってほとんど変化せず、ＶGSのみによ
って電流量が定まる。As can be seen from Equation 1, the amount of current hardly changes with V DS in the saturation region, and the amount of current is determined only by V GS .
【０３２２】一方、式２からわかるように、線形領域
は、ＶDSとＶGSとにより電流量が定まる。｜ＶGS｜を大
きくしていくと、ＥＬ駆動用ＴＦＴ１０８は線形領域で
動作するようになる。そして、ＶELも徐々に大きくなっ
ていく。よって、ＶELが大きくなった分だけ、ＶDSが小
さくなっていく。線形領域では、ＶDSが小さくなると電
流量も小さくなる。そのため、|ＶGS|を大きくしていっ
ても、電流量は増加しにくくなってくる。｜ＶGS｜＝∞
になった時、電流量＝ＩMAXとなる。つまり、｜ＶGS｜
をいくら大きくしても、ＩMAX以上の電流は流れない。
ここで、ＩMAXは、ＶEL＝ＶTの時に、ＥＬ素子１１０を
流れる電流量である。On the other hand, as can be seen from Equation 2, in the linear region, the amount of current is determined by V DS and V GS . As | V GS | is increased, the EL driving TFT 108 operates in the linear region. And VEL gradually increases. Thus, by an amount corresponding to V EL is increased, V DS becomes smaller. In the linear region, the amount of current decreases as V DS decreases. Therefore, even if | V GS | is increased, the amount of current becomes difficult to increase. | V GS | = ∞
, The current amount = I MAX . That is, | V GS |
No matter how large, I MAX or more current does not flow.
Here, I MAX is the amount of current flowing through the EL element 110 when V EL = V T.
【０３２３】このように｜ＶGS｜の大きさを制御するこ
とによって、動作点を飽和領域にしたり、線形領域にし
たりすることができる。By controlling the magnitude of | V GS | in this manner, the operating point can be set to a saturation region or a linear region.
【０３２４】ところで、全てのＥＬ駆動用ＴＦＴの特性
は理想的には全て同じであることが望ましいが、実際に
は個々のＥＬ駆動用ＴＦＴでしきい値ＶTHと移動度μと
が異なっていることが多い。そして個々のＥＬ駆動用Ｔ
ＦＴのしきい値ＶTHと移動度μとが互いに異なると、式
１及び式２からわかるように、ＶGSの値が同じでもＥＬ
駆動用ＴＦＴ１０８のチャネル形成領域を流れる電流量
が異なってしまう。By the way, it is desirable that all the EL driving TFTs have ideally the same characteristics. However, in practice, the threshold V TH and the mobility μ are different between the individual EL driving TFTs. Often. And each EL drive T
When the threshold value V TH of the FT and the mobility μ are different from each other, as can be seen from Expressions 1 and 2, even if the value of V GS is the same, EL
The amount of current flowing through the channel forming region of the driving TFT 108 differs.
【０３２５】図１９にしきい値ＶTHと移動度μとがずれ
たＥＬ駆動用ＴＦＴの電流電圧特性を示す。実線３７０
１が理想の電流電圧特性のグラフであり、３７０２、３
７０３がそれぞれしきい値ＶTHと移動度μとが理想とす
る値と異なってしまった場合のＥＬ駆動用ＴＦＴの電流
電圧特性である。電流電圧特性のグラフ３７０２、３７
０３は飽和領域においては同じ電流量ΔＩ1だけ、理想
の特性を有する電流電圧特性のグラフ３７０１からずれ
ていて、電流電圧特性のグラフ３７０２の動作点３７０
５は飽和領域にあり、電流電圧特性のグラフ３７０３の
動作点３７０６は線形領域にあったとする。その場合、
理想の特性を有する電流電圧特性のグラフ３７０１の動
作点３７０４における電流量と、動作点３７０５及び動
作点３７０６における電流量のずれをそれぞれΔＩ2、
ΔＩ3とすると、飽和領域における動作点３７０５より
も線形領域における動作点３７０６の方が小さい。FIG. 19 shows current-voltage characteristics of the EL driving TFT in which the threshold value V TH and the mobility μ are different from each other. Solid line 370
1 is a graph of ideal current-voltage characteristics, and 3702, 3
Reference numeral 703 denotes the current-voltage characteristics of the EL driving TFT when the threshold value V TH and the mobility μ are different from ideal values. Graphs of current-voltage characteristics 3702, 37
03 deviates from the graph 3701 of the current-voltage characteristic having the ideal characteristic by the same amount of current ΔI 1 in the saturation region, and the operating point 370 of the graph 3702 of the current-voltage characteristic.
5 is in the saturation region, and the operating point 3706 of the graph 3703 of the current-voltage characteristic is in the linear region. In that case,
The difference between the current amount at the operating point 3704 and the current amount at the operating point 3705 and the operating point 3706 in the graph 3701 of the current-voltage characteristic having ideal characteristics is ΔI 2 ,
Assuming that ΔI 3 , the operating point 3706 in the linear region is smaller than the operating point 3705 in the saturated region.
【０３２６】よって本発明で示したデジタル方式の駆動
方法を用いる場合、動作点が線形領域に存在するように
ＥＬ駆動用ＴＦＴとＥＬ素子を駆動させることで、ＥＬ
駆動用ＴＦＴの特性のずれによるＥＬ素子の輝度むらを
抑えた階調表示を行うことができる。Therefore, when the digital driving method described in the present invention is used, the EL driving TFT and the EL element are driven so that the operating point exists in the linear region, and the EL driving is performed.
It is possible to perform gradation display in which unevenness in luminance of an EL element due to a shift in characteristics of a driving TFT is suppressed.
【０３２７】また従来のアナログ駆動の場合は、｜ＶGS
｜のみによって電流量を制御することが可能な飽和領域
に動作点が存在するようにＥＬ駆動用ＴＦＴとＥＬ素子
を駆動させる方が好ましい。In the case of the conventional analog drive, | V GS
It is preferable to drive the EL driving TFT and the EL element such that the operating point exists in a saturation region where the current amount can be controlled only by |.
【０３２８】以上の動作分析のまとめとして、ＥＬ駆動
用ＴＦＴのゲート電圧｜ＶGS｜に対する電流量のグラフ
を図２０に示す。｜ＶGS｜を大きくしていき、ＥＬ駆動
用ＴＦＴのしきい値電圧の絶対値｜ＶTH｜よりも大きく
なると、ＥＬ駆動用ＴＦＴが導通状態となり、電流が流
れ始める。本明細書ではこの時の｜ＶGS｜を点灯開始電
圧と呼ぶことにする。そして、さらに｜ＶGS｜を大きく
していくと、｜ＶGS｜が｜ＶGS−ＶTH｜＝｜ＶDS｜を満
たすような値（ここでは仮にＡとする）となり、飽和領
域３８０１から線形領域３８０２になる。さらに｜ＶGS
｜を大きくしていくと、電流量が大きくなり、遂には、
電流量が飽和してくる。その時｜ＶGS｜＝∞となる。As a summary of the above operation analysis, FIG. 20 shows a graph of the amount of current with respect to the gate voltage | V GS | of the EL driving TFT. When | V GS | is increased and becomes larger than the absolute value | V TH | of the threshold voltage of the EL driving TFT, the EL driving TFT becomes conductive and current starts to flow. In this specification, | V GS | at this time is referred to as a lighting start voltage. When | V GS | is further increased, | V GS | becomes a value that satisfies | V GS −V TH | = | V DS | (here, temporarily assumed to be A). It becomes a linear region 3802. More | V GS
As | increases, the amount of current increases and finally
The amount of current is saturated. At that time, | V GS | = ∞.
【０３２９】図２０から分かる通り、｜ＶGS｜≦｜ＶTH
｜の領域では、電流がほとんど流れない。｜ＶTH｜≦｜
ＶGS｜≦Ａの領域は飽和領域であり、｜ＶGS｜によって
電流量が変化する。そして、Ａ≦｜ＶGS｜の領域は線形
領域であり、ＥＬ素子に流れる電流量は｜ＶGS｜及び｜
ＶDS｜よって電流量が変化する。As can be seen from FIG. 20, | V GS | ≦ | V TH
In the region of |, almost no current flows. | V TH | ≦ |
The region where V GS | ≦ A is a saturation region, and the amount of current changes according to | V GS |. The region where A ≦ | V GS | is a linear region, and the amount of current flowing through the EL element is | V GS | and |
V DS | changes the amount of current.
【０３３０】本発明のデジタル駆動では、｜ＶGS｜≦｜
ＶTH｜の領域及びＡ≦｜ＶGS｜の線形領域を用いること
が好ましい。In the digital drive of the present invention, | V GS | ≦ |
It is preferable to use a region of V TH | and a linear region of A ≦ | V GS |.
【０３３１】なお本実施例は、実施例１〜１２と組み合
わせて実施することが可能である。This embodiment can be implemented in combination with Embodiments 1 to 12.
【０３３２】（実施例１４）本実施例では、本発明のＥ
Ｌディスプレイと電源との接続構成が図１４（Ａ）とは
異なる例について説明する。(Embodiment 14) In this embodiment, the E of the present invention will be described.
An example in which the connection configuration between the L display and the power supply is different from that in FIG.
【０３３３】図２１に本発明のＥＬディスプレイの上面
図を示す。図２１において、５００２は画素部、５００
３はソース信号線駆動回路、５００４ａは書き込み用ゲ
ート信号線駆動回路、５００４ｂは消去用ゲート信号線
駆動回路であり、それぞれの駆動回路は配線５００５を
経てＦＰＣ（フレキシブルプリントサーキット）５００
６に至り、外部機器へと接続される。FIG. 21 is a top view of the EL display of the present invention. In FIG. 21, reference numeral 5002 denotes a pixel portion;
3 is a source signal line driving circuit, 5004a is a writing gate signal line driving circuit, 5004b is an erasing gate signal line driving circuit, and each driving circuit is connected to a FPC (flexible print circuit) 500 via a wiring 5005.
Then, the connection is made to an external device.
【０３３４】このとき、画素部５００２、ソース信号線
駆動回路５００３、書き込み用ゲート信号線駆動回路５
００４ａ及び消去用ゲート信号線駆動回路５００４ｂを
囲むようにして第１シール材５１０１、カバー材５１０
２、充填材（図示せず）及び第２シール材５１０４が設
けられている。At this time, the pixel portion 5002, the source signal line driving circuit 5003, and the write gate signal line driving circuit 5
The first sealing member 5101 and the cover member 510 surround the first sealing member 5101 and the erasing gate signal line driving circuit 5004b.
2, a filler (not shown) and a second sealing material 5104 are provided.
【０３３５】そして画素部５００２が有する電源供給線
（図示せず）は、画素電極配線５２０１に接続されて外
部機器へと接続される。また画素部５００２が有する全
てのＥＬ素子の対向電極（図示せず）は、対向電極配線
５２０２に接続されて外部機器へと接続される。A power supply line (not shown) included in the pixel portion 5002 is connected to a pixel electrode wiring 5201 and connected to an external device. The counter electrodes (not shown) of all the EL elements included in the pixel portion 5002 are connected to a counter electrode wiring 5202 and connected to an external device.
【０３３６】画素電極配線５２０１と対向電極配線５２
０２は、導電性を有する材料であれば、公知の材料を用
いることが可能である。本実施例では銅を用いた。The pixel electrode wiring 5201 and the counter electrode wiring 52
02 is a known material as long as it has conductivity. In this embodiment, copper is used.
【０３３７】画素電極配線５２０１と対向電極配線５２
０２の線幅は、ＦＰＣ５００６のピン幅に比べて、ある
程度自由に設定することが可能である。よって、画素電
極配線５２０１と対向電極配線５２０２は、ＦＰＣ５０
０６に比べて配線抵抗を抑えることが可能であり、上記
構成によって、ＥＬ素子の対向電極または電源供給線
と、外部機器との間の配線抵抗を抑えることができる。The pixel electrode wiring 5201 and the counter electrode wiring 52
The line width of 02 can be set to some extent freely as compared with the pin width of the FPC 5006. Therefore, the pixel electrode wiring 5201 and the counter electrode wiring 5202 are
06, it is possible to suppress the wiring resistance, and with the above configuration, the wiring resistance between the counter electrode or the power supply line of the EL element and the external device can be suppressed.
【０３３８】そしてＦＰＣ５００６のピン数を削減する
ことができ、ＥＬディスプレイ自体の機械的強度が増
す。[0338] The number of pins of the FPC 5006 can be reduced, and the mechanical strength of the EL display itself increases.
【０３３９】なお本実施例は、実施例１〜１３と組み合
わせて実施することが可能である。This embodiment can be implemented in combination with Embodiments 1 to 13.
【０３４０】（実施例１５）本実施例では、本発明を実
施する上で有効な画素部の駆動方法について、図２２を
用いて説明する。(Embodiment 15) In this embodiment, a driving method of a pixel portion effective in carrying out the present invention will be described with reference to FIG.
【０３４１】図２２（Ａ）に示した本実施例のＥＬディ
スプレイは、画素部が２つに分割されており、画素部Ａ
６５０１と画素部Ｂ６５０２とを有している。そしてソ
ース信号線駆動回路Ａ６５０３、書き込み用ゲート信号
線駆動回路Ａ６５０４及び消去用ゲート信号線駆動回路
Ａ６５０５が駆動することによって、画素部Ａ６５０１
に画像の半分が表示される。またソース信号線駆動回路
Ｂ６５０６、書き込み用ゲート信号線駆動回路Ｂ６５０
７及び消去用ゲート信号線駆動回路Ｂ６５０８が駆動す
ることによって、画素部Ｂ６５０２に画像の半分が表示
される。In the EL display of this embodiment shown in FIG. 22A, the pixel portion is divided into two, and the pixel portion A
6501 and a pixel portion B6502. The pixel portion A6501 is driven by driving the source signal line driver circuit A6503, the write gate signal line driver circuit A6504, and the erase gate signal line driver circuit A6505.
Displays half of the image. Further, a source signal line driving circuit B6506 and a write gate signal line driving circuit B650
7 and the gate signal line drive circuit for erasing B6508 are driven, so that half of the image is displayed in the pixel portion B6502.
【０３４２】そして画素部Ａ６５０１に表示された半分
の画像と、画素部Ｂ６５０２に表示された半分の画像と
を合わせて、１つの画像が形成される。[0342] Then, one image is formed by combining the half image displayed in the pixel portion A6501 and the half image displayed in the pixel portion B6502.
【０３４３】図２２（Ｂ）に示したＥＬディスプレイ
は、ソース信号線駆動回路Ａ６５１３から奇数番目のソ
ース信号線にデジタルビデオ信号が入力される。そして
ソース信号線駆動回路Ｂ６５１４とによってから偶数番
目のソース信号線にデジタルビデオ信号が入力される。In the EL display shown in FIG. 22B, a digital video signal is input to an odd-numbered source signal line from a source signal line driver circuit A6513. Then, a digital video signal is input to the even-numbered source signal lines by the source signal line driver circuit B6514.
【０３４４】また書き込み用ゲート信号線駆動回路６５
１５は同時に２本の書き込み用ゲート信号線駆動回路を
選択することで、奇数番目と偶数番目のソース信号線に
同時に入力されたデジタルビデオ信号を画素に入力す
る。具体的には画素の有するスイッチング用ＴＦＴを介
してＥＬ駆動用ＴＦＴのゲート電極にデジタルビデオ信
号を入力する。The write gate signal line drive circuit 65
Numeral 15 selects two write gate signal line driving circuits at the same time, thereby inputting digital video signals simultaneously input to the odd-numbered and even-numbered source signal lines to the pixels. Specifically, a digital video signal is input to the gate electrode of the EL driving TFT via the switching TFT included in the pixel.
【０３４５】消去用ゲート信号線駆動回路Ａ６５１６は
同時に２本の消去用ゲート信号線駆動回路を選択するこ
とで、電源供給線の電源電位を画素に入力する。具体的
には画素の有する消去用ＴＦＴを介してＥＬ駆動用ＴＦ
Ｔのゲート電極に電源電位を与える。The erasing gate signal line driving circuit A6516 selects the two erasing gate signal line driving circuits at the same time, and inputs the power supply potential of the power supply line to the pixel. Specifically, an EL driving TF is provided through an erasing TFT of a pixel.
A power supply potential is applied to the gate electrode of T.
【０３４６】上記構成によって画素部６５１１に画像が
形成される。With the above structure, an image is formed in the pixel portion 6511.
【０３４７】なお本実施例は、実施例１〜１４と組み合
わせて実施することが可能である。Note that this embodiment can be implemented in combination with Embodiments 1 to 14.
【０３４８】（実施例１６）本発明において、三重項励
起子からの燐光を発光に利用できるＥＬ材料を用いるこ
とで、外部発光量子効率を飛躍的に向上させることがで
きる。これにより、ＥＬ素子の低消費電力化、長寿命
化、および軽量化が可能になる。(Embodiment 16) In the present invention, by using an EL material capable of utilizing phosphorescence from triplet excitons for light emission, external light emission quantum efficiency can be remarkably improved. Thus, low power consumption, long life, and light weight of the EL element can be achieved.
【０３４９】ここで、三重項励起子を利用し、外部発光
量子効率を向上させた報告を示す。(T.Tsutsui, C.Adac
hi, S.Saito, Photochemical Processes in Organized
Molecular Systems, ed.K.Honda, (Elsevier Sci.Pub.,
Tokyo,1991) p.437.)Here, a report is shown in which the triplet exciton is used to improve the external emission quantum efficiency. (T.Tsutsui, C.Adac
hi, S. Saito, Photochemical Processes in Organized
Molecular Systems, ed.K. Honda, (Elsevier Sci. Pub.,
Tokyo, 1991) p.437.)
【０３５０】上記の論文により報告されたＥＬ材料（ク
マリン色素）の分子式を以下に示す。The molecular formula of the EL material (coumarin dye) reported in the above article is shown below.
【０３５１】[0351]
【化１】 Embedded image
【０３５２】(M.A.Baldo, D.F.O'Brien, Y.You, A.Shou
stikov, S.Sibley, M.E.Thompson,S.R.Forrest, Nature
395 (1998) p.151.)(MABaldo, DFO'Brien, Y. You, A. Shou
stikov, S. Sibley, METhompson, SRForrest, Nature
395 (1998) p.151.)
【０３５３】上記の論文により報告されたＥＬ材料（Ｐ
ｔ錯体）の分子式を以下に示す。The EL materials (P
The molecular formula of (t complex) is shown below.
【０３５４】[0354]
【化２】 Embedded image
【０３５５】(M.A.Baldo, S.Lamansky, P.E.Burrrows,
M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75 (199
9) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamu
ra,T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Ma
yaguchi, Jpn.Appl.Phys.,38 (12B) (1999) L1502.)(MABaldo, S. Lamansky, PEBurrrows,
METhompson, SRForrest, Appl.Phys.Lett., 75 (199
9) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamu
ra, T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Ma
yaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)
【０３５６】上記の論文により報告されたＥＬ材料（Ｉ
ｒ錯体）の分子式を以下に示す。The EL materials (I
The molecular formula of (r complex) is shown below.
【０３５７】[0357]
【化３】 Embedded image
【０３５８】以上のように三重項励起子からの燐光発光
を利用できれば原理的には一重項励起子からの蛍光発光
を用いる場合より３〜４倍の高い外部発光量子効率の実
現が可能となる。As described above, if the phosphorescence emission from the triplet exciton can be used, the external emission quantum efficiency three to four times higher than the case of using the fluorescence emission from the singlet exciton can be realized in principle. .
【０３５９】なお本実施例は、実施例１〜１５と組み合
わせて実施することが可能である。This embodiment can be implemented in combination with Embodiments 1 to 15.
【０３６０】（実施例１７）本発明を実施して形成され
たＥＬディスプレイは、自発光型であるため液晶表示装
置に比べて明るい場所での視認性に優れ、しかも視野角
が広い。従って、様々な電子機器（発光装置）の表示部
に用いることができる。例えば、ＴＶ放送等を大画面で
鑑賞するには対角３０インチ以上（典型的には４０イン
チ以上）のディスプレイの表示部として本発明のＥＬデ
ィスプレイを用いるとよい。(Embodiment 17) An EL display formed by carrying out the present invention is of a self-luminous type, so that it has better visibility in a bright place than a liquid crystal display and has a wide viewing angle. Therefore, it can be used for display portions of various electronic devices (light-emitting devices). For example, to watch a TV broadcast or the like on a large screen, the EL display of the present invention may be used as a display unit of a display having a diagonal of 30 inches or more (typically, 40 inches or more).
【０３６１】なお、ＥＬディスプレイには、パソコン用
ディスプレイ、ＴＶ放送受信用ディスプレイ、広告表示
用ディスプレイ等の全ての情報表示用ディスプレイが含
まれる。また、その他にも様々な電子機器の表示部とし
て本発明のＥＬディスプレイを用いることができる。The EL display includes all information displays such as a personal computer display, a TV broadcast reception display, and an advertisement display. In addition, the EL display of the present invention can be used as a display portion of various electronic devices.
【０３６２】その様な本発明の電子機器としては、ビデ
オカメラ、デジタルカメラ、ゴーグル型ディスプレイ
（ヘッドマウントディスプレイ）、ナビゲーションシス
テム、音響再生装置（カーオーディオ、オーディオコン
ポ等）、ノート型パーソナルコンピュータ、ゲーム機
器、携帯情報端末（モバイルコンピュータ、携帯電話、
携帯型ゲーム機または電子書籍等）、記録媒体を備えた
画像再生装置（具体的にはデジタルビデオディスク（Ｄ
ＶＤ）等の記録媒体を再生し、その画像を表示しうるデ
ィスプレイを備えた装置）などが挙げられる。特に、斜
め方向から見ることの多い携帯情報端末は視野角の広さ
が重要視されるため、ＥＬディスプレイを用いることが
望ましい。それら電子機器の具体例を図２３、図２４に
示す。[0362] Such electronic devices of the present invention include a video camera, a digital camera, a goggle-type display (head-mounted display), a navigation system, a sound reproducing device (car audio, audio component, etc.), a notebook personal computer, and a game. Devices, personal digital assistants (mobile computers, mobile phones,
An image reproducing apparatus provided with a recording medium (specifically, a digital video disc (D
VD) and the like, which reproduces a recording medium and has a display capable of displaying the image. In particular, for a portable information terminal that is often viewed from an oblique direction, a wide viewing angle is regarded as important, and it is desirable to use an EL display. Specific examples of these electronic devices are shown in FIGS.
【０３６３】図２３（Ａ）はディスプレイであり、筐体
２００１、支持台２００２、表示部２００３等を含む。
本発明のＥＬディスプレイは表示部２００３に用いるこ
とができる。ＥＬディスプレイは自発光型であるためバ
ックライトが必要なく、液晶ディスプレイよりも薄い表
示部とすることができる。[0363] FIG. 23A shows a display, which includes a housing 2001, a support base 2002, a display portion 2003, and the like.
The EL display of the present invention can be used for the display portion 2003. Since the EL display is a self-luminous type, it does not require a backlight and can be a display portion thinner than a liquid crystal display.
【０３６４】図２３（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６等を含む。本発明のＥＬディスプレイは表示部２１０
２に用いることができる。FIG. 23B shows a video camera, which includes a main body 2101, a display portion 2102, an audio input portion 2103, operation switches 2104, a battery 2105, and an image receiving portion 210.
6 and so on. The EL display of the present invention has a display unit 210.
2 can be used.
【０３６５】図２３（Ｃ）は頭部取り付け型の発光装置
の一部（右片側）であり、本体２２０１、信号ケーブル
２２０２、頭部固定バンド２２０３、スクリーン部２２
０４、光学系２２０５、表示部２２０６等を含む。本発
明のＥＬディスプレイは表示部２２０６に用いることが
できる。FIG. 23C shows a part (right side) of a head-mounted light emitting device, and includes a main body 2201, a signal cable 2202, a head fixing band 2203, and a screen section 22.
04, an optical system 2205, a display unit 2206, and the like. The EL display of the present invention can be used for the display portion 2206.
【０３６６】図２３（Ｄ）は記録媒体を備えた画像再生
装置（具体的にはＤＶＤ再生装置）であり、本体２３０
１、記録媒体（ＤＶＤ等）２３０２、操作スイッチ２３
０３、表示部（ａ）２３０４、表示部（ｂ）２３０５等
を含む。表示部（ａ）２３０４は主として画像情報を表
示し、表示部（ｂ）２３０５は主として文字情報を表示
するが、本発明のＥＬディスプレイはこれら表示部
（ａ）、（ｂ）２３０４、２３０５に用いることができ
る。なお、記録媒体を備えた画像再生装置には家庭用ゲ
ーム機器なども含まれる。FIG. 23D shows an image reproducing apparatus (specifically, a DVD reproducing apparatus) provided with a recording medium.
1, recording medium (DVD or the like) 2302, operation switch 23
03, a display unit (a) 2304, a display unit (b) 2305, and the like. The display portion (a) 2304 mainly displays image information, and the display portion (b) 2305 mainly displays character information. The EL display of the present invention is used for these display portions (a) and (b) 2304 and 2305. be able to. Note that the image reproducing device provided with the recording medium includes a home game machine and the like.
【０３６７】図２３（Ｅ）はゴーグル型ディスプレイ
（ヘッドマウントディスプレイ）であり、本体２４０
１、表示部２４０２、アーム部２４０３を含む。本発明
のＥＬディスプレイは表示部２４０２に用いることがで
きる。FIG. 23 (E) shows a goggle type display (head mounted display).
1, a display unit 2402, and an arm unit 2403. The EL display of the present invention can be used for the display portion 2402.
【０３６８】図２３（Ｆ）はパーソナルコンピュータで
あり、本体２５０１、筐体２５０２、表示部２５０３、
キーボード２５０４等を含む。本発明のＥＬディスプレ
イは表示部２５０３に用いることができる。[0368] FIG. 23F illustrates a personal computer, which includes a main body 2501, a housing 2502, a display portion 2503,
A keyboard 2504 and the like are included. The EL display of the present invention can be used for the display portion 2503.
【０３６９】なお、将来的にＥＬ材料の発光輝度が高く
なれば、出力した画像情報を含む光をレンズ等で拡大投
影してフロント型若しくはリア型のプロジェクターに用
いることも可能となる。If the emission luminance of the EL material becomes higher in the future, it becomes possible to enlarge and project the light containing the output image information with a lens or the like and use it for a front-type or rear-type projector.
【０３７０】また、上記電子機器はインターネットやＣ
ＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて
配信された情報を表示することが多くなり、特に動画情
報を表示する機会が増してきている。ＥＬ材料の応答速
度は非常に高いため、ＥＬディスプレイは動画表示に好
ましい。[0370] Further, the above-mentioned electronic equipment is connected to the Internet or C
Information distributed through an electronic communication line such as an ATV (cable television) is frequently displayed, and in particular, opportunities to display moving image information are increasing. Since the response speed of the EL material is very high, the EL display is preferable for displaying moving images.
【０３７１】また、ＥＬディスプレイは発光している部
分が電力を消費するため、発光部分が極力少なくなるよ
うに情報を表示することが望ましい。従って、携帯情報
端末、特に携帯電話や音響再生装置のような文字情報を
主とする表示部にＥＬディスプレイを用いる場合には、
非発光部分を背景として文字情報を発光部分で形成する
ように駆動することが望ましい。In the EL display, since the light emitting portion consumes power, it is desirable to display information so that the light emitting portion is reduced as much as possible. Therefore, when an EL display is used for a portable information terminal, particularly a display unit mainly including character information such as a mobile phone or a sound reproducing device,
It is desirable to drive such that character information is formed in the light emitting portion with the non-light emitting portion as a background.
【０３７２】ここで図２４（Ａ）は携帯電話であり、本
体２６０１、音声出力部２６０２、音声入力部２６０
３、表示部２６０４、操作スイッチ２６０５、アンテナ
２６０６を含む。本発明のＥＬディスプレイは表示部２
６０４に用いることができる。なお、表示部２６０４は
黒色の背景に白色の文字を表示することで携帯電話の消
費電力を抑えることができる。FIG. 24A shows a mobile phone, which includes a main body 2601, an audio output unit 2602, and an audio input unit 260.
3, including a display unit 2604, operation switches 2605, and an antenna 2606. The EL display of the present invention has a display unit 2
604. Note that the display portion 2604 can display power of the mobile phone by displaying white characters on a black background.
【０３７３】また、図２４（Ｂ）は音響再生装置、具体
的にはカーオーディオであり、本体２７０１、表示部２
７０２、操作スイッチ２７０３、２７０４を含む。本発
明のＥＬディスプレイは表示部２７０２に用いることが
できる。また、本実施例では車載用オーディオを示す
が、携帯型や家庭用の音響再生装置に用いても良い。な
お、表示部２７０２は黒色の背景に白色の文字を表示す
ることで消費電力を抑えられる。これは携帯型の音響再
生装置において特に有効である。FIG. 24B shows an audio reproducing apparatus, specifically, a car audio system.
702, and operation switches 2703 and 2704. The EL display of the present invention can be used for the display portion 2702. In this embodiment, the in-vehicle audio is shown, but the present invention may be applied to a portable or home-use audio reproducing apparatus. Note that the display portion 2702 can suppress power consumption by displaying white characters on a black background. This is particularly effective in a portable sound reproducing device.
【０３７４】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器に適用することが可能であ
る。また、本実施例は、実施例１〜１６と組み合わせて
実施することが可能である。As described above, the applicable range of the present invention is extremely wide, and can be applied to electronic devices in all fields. This embodiment can be implemented in combination with Embodiments 1 to 16.
【０３７５】[0375]
【発明の効果】本発明は上記構成によって、ＴＦＴによ
ってＩDS−ＶGS特性に多少のばらつきがあっても、等し
いゲート電圧がかかったときに出力される電流量のばら
つきを抑えることができる。よってＩDS−ＶGS特性のバ
ラツキによって、同じ電圧の信号を入力してもＥＬ素子
の発光量が隣接画素で大きく異なってしまうという事態
を避けることが可能になる。As described above, according to the present invention, even if the I DS -V GS characteristics vary somewhat depending on the TFT, the variation in the amount of current output when the same gate voltage is applied can be suppressed. Therefore, even if a signal of the same voltage is input, it is possible to avoid a situation in which the amount of light emitted from the EL element greatly differs between adjacent pixels due to the variation of the I DS -V GS characteristics.
【０３７６】また、本発明では、表示を行わない非発光
期間を設けることができる。従来のアナログ駆動の場
合、ＥＬディスプレイに全白の画像を表示させると、常
にＥＬ素子が発光することになり、ＥＬ層の劣化を早め
る原因となってしまう。本発明は非発光期間を設けるこ
とができるので、ＥＬ層の劣化をある程度抑えることが
できる。In the present invention, a non-light emitting period in which no display is performed can be provided. In the case of the conventional analog drive, when an all-white image is displayed on the EL display, the EL element always emits light, which causes deterioration of the EL layer earlier. According to the present invention, since a non-light emitting period can be provided, deterioration of the EL layer can be suppressed to some extent.
【図１】 本発明のＥＬディスプレイの回路構成を示
すブロック図。FIG. 1 is a block diagram showing a circuit configuration of an EL display of the present invention.
【図２】 本発明のＥＬディスプレイの画素部の回路
図。FIG. 2 is a circuit diagram of a pixel portion of an EL display according to the present invention.
【図３】 本発明のＥＬディスプレイの画素の回路
図。FIG. 3 is a circuit diagram of a pixel of the EL display of the present invention.
【図４】 本発明のＥＬディスプレイの駆動方法を示
す図。FIG. 4 is a diagram showing a driving method of an EL display of the present invention.
【図５】 本発明のＥＬディスプレイの駆動方法を示
す図。FIG. 5 is a diagram showing a driving method of an EL display according to the present invention.
【図６】 本発明のＥＬディスプレイの駆動方法を示
す図。FIG. 6 is a diagram showing a driving method of an EL display of the present invention.
【図７】 本発明のＥＬディスプレイの駆動方法を示
す図。FIG. 7 is a diagram showing a driving method of an EL display of the present invention.
【図８】 本発明のＥＬディスプレイの画素上面図。FIG. 8 is a top view of a pixel of the EL display of the present invention.
【図９】 本発明のＥＬディスプレイの駆動回路の構
成を示すブロック図。FIG. 9 is a block diagram illustrating a configuration of a driving circuit of an EL display of the present invention.
【図１０】 本発明のＥＬディスプレイの作製行程を示
す図。FIG. 10 is a diagram showing a manufacturing process of the EL display of the present invention.
【図１１】 本発明のＥＬディスプレイの作製行程を示
す図。FIG. 11 is a view showing a manufacturing process of the EL display of the present invention.
【図１２】 本発明のＥＬディスプレイの作製行程を示
す図。FIG. 12 is a diagram showing a manufacturing process of the EL display of the present invention.
【図１３】 本発明のＥＬディスプレイの断面詳細図。FIG. 13 is a detailed sectional view of the EL display of the present invention.
【図１４】 本発明のＥＬディスプレイの上面図及び断
面図。FIG. 14 is a top view and a cross-sectional view of an EL display of the present invention.
【図１５】 本発明のＥＬディスプレイの画素回路図。FIG. 15 is a pixel circuit diagram of the EL display of the present invention.
【図１６】 本発明のＥＬディスプレイのソース信号線
駆動回路の回路図。FIG. 16 is a circuit diagram of a source signal line driving circuit of an EL display according to the present invention.
【図１７】 本発明のＥＬディスプレイのソース信号線
駆動回路のラッチ上面図。FIG. 17 is a top view of a latch of a source signal line driving circuit of an EL display according to the present invention.
【図１８】 ＥＬ素子とＥＬ駆動用ＴＦＴの接続の構成
を示す図と、ＥＬ素子とＥＬ駆動用ＴＦＴの電圧電流特
性を示す図。18A and 18B are diagrams illustrating a connection structure between an EL element and an EL driving TFT, and a diagram illustrating voltage-current characteristics of the EL element and the EL driving TFT.
【図１９】 ＥＬ素子とＥＬ駆動用ＴＦＴの電圧電流特
性を示す図。FIG. 19 shows voltage-current characteristics of an EL element and an EL driving TFT.
【図２０】 ＥＬ駆動用ＴＦＴのゲート電圧とドレイン
電流の関係を示す図。FIG. 20 illustrates a relationship between a gate voltage and a drain current of an EL driving TFT.
【図２１】 本発明のＥＬディスプレイの上面図。FIG. 21 is a top view of the EL display of the present invention.
【図２２】 本発明のＥＬディスプレイの回路構成を示
すブロック図。FIG. 22 is a block diagram showing a circuit configuration of an EL display of the present invention.
【図２３】 本発明のＥＬディスプレイを用いた電子機
器。FIG. 23 illustrates an electronic device using the EL display of the present invention.
【図２４】 本発明のＥＬディスプレイを用いた電子機
器。FIG. 24 shows an electronic device using the EL display of the present invention.
【図２５】 従来のＥＬディスプレイの画素部の回路
図。FIG. 25 is a circuit diagram of a pixel portion of a conventional EL display.
【図２６】 従来のＥＬディスプレイの駆動方法を示す
タイミングチャート。FIG. 26 is a timing chart showing a conventional EL display driving method.
【図２７】 ＴＦＴのＩDS−ＶGS特性を示す図。FIG. 27 is a diagram showing I DS -V GS characteristics of a TFT.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６４１ Ｇ０９Ｇ 3/20 ６４１Ａ ６４１Ｆ ６７０ ６７０Ｋ ６８０ ６８０Ｐ ６８０Ｓ ６８０Ｖ Ｈ０５Ｂ 33/08 Ｈ０５Ｂ 33/08 33/12 33/12 Ｂ 33/14 33/14 Ｂ Ｆターム(参考） 3K007 AB02 AB04 AB13 BA06 BB01 BB05 CA01 CA02 CB01 DA00 DB03 EB00 FA01 5C080 AA06 BB05 DD05 DD29 EE29 FF11 JJ02 JJ03 JJ04 JJ05 JJ06 KK02 KK43 5C094 AA03 AA31 BA03 BA29 CA19 DA14 DA15 DB01 DB04 EA04 EA07 EB02 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme court ゛ (Reference) G09G 3/20 641 G09G 3/20 641A 641F 670 670K 680 680P 680S 680V H05B 33/08 H05B 33/08 33 / 12 33/12 B 33/14 33/14 BF term (reference) CA19 DA14 DA15 DB01 DB04 EA04 EA07 EB02