【０００１】
【発明の属する技術分野】
本発明は、データを表す信号からクロック信号を再生するためのクロック再生用ＰＬＬ（ｐｈａｓｅ−ｌｏｃｋｅｄ ｌｏｏｐ）回路に関するものである。
【０００２】
【従来の技術】
一般にＰＬＬ回路は、位相比較器と、チャージポンプを有する駆動回路と、電圧制御型発振器（ＶＣＯ：ｖｏｌｔａｇｅ−ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ）を有する発振回路とをループ状に結合してなるものである。
【０００３】
クロック再生用の従来のＰＬＬ回路において、ロック時のデータ信号と再生クロック信号との間の位相オフセット、つまり位相比較器の２入力間の位相オフセットをループ内の情報に基づいて減少させる技術が知られている（特許文献１参照）。
【０００４】
【特許文献１】
特開平６−１０４７４５号公報
【０００５】
【発明が解決しようとする課題】
ＰＬＬ回路からデータ信号と再生クロック信号とをデジタル信号処理回路へ伝送する場合には、デジタル信号処理回路の前段にＤフリップフロップ等の同期化回路を設ける必要がある。
【０００６】
ところが、ＰＬＬ回路から同期化回路に至る伝送経路上でデータ信号と再生クロック信号との間にスキュー（時間的な「ずれ」）が生じると、位相比較器の２入力間に位相オフセットがなくても、同期化回路の２入力間に位相オフセットが生じてしまう。その結果、同期化回路において必要なセットアップ時間、ホールド時間のうちいずれかが確保されず、データのミスラッチが生じる可能性がある。特に、再生クロック信号の周波数が高い場合には、ミスラッチの発生確率が高くなる。
【０００７】
本発明の目的は、再生クロック信号の周波数が高くなっても正しいデータを後段のデジタル信号処理回路へ供給することができるクロック再生用ＰＬＬ回路を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明は、同期化回路の２入力間の位相オフセットに応じて位相比較器と、駆動回路と、発振回路と、同期化回路とのうち少なくとも１つの動作を制御することにより、同期化回路において十分なセットアップ時間及びホールド時間を確保することとしたものである。
【０００９】
具体的に説明すると、本発明に係るクロック再生用ＰＬＬ回路は、テストモードにおけるテストデータ信号を供給するためのテスト信号源と、通常モードにおける入力データ信号と前記テストデータ信号とのうちいずれかをデータ信号として選択するためのセレクタと、再生クロック信号の立ち上がりエッジと立ち下がりエッジとのうち一方を第１のクロックエッジ、他方を第２のクロックエッジとするとき、前記データ信号のエッジと前記再生クロック信号の第１のクロックエッジとの位相を比較して位相誤差信号を生成するための位相比較器と、前記位相誤差信号から制御電圧を生成するための駆動回路と、前記制御電圧に応じた周波数を持つ信号を前記再生クロック信号として生成するための発振回路と、前記データ信号と前記再生クロック信号とを入力として受け取り、かつ前記再生クロック信号の第２のクロックエッジに同期するように前記データ信号をラッチして、同期化データ信号と、該同期化データ信号を取り込むべきタイミングを表す同期化クロック信号とを出力するための同期化回路と、前記入力データ信号から再生されるべきクロック信号の周期をＴとするとき、前記テストモードにおける前記同期化回路の入力において、前記再生クロック信号の第２のクロックエッジに対する前記テストデータ信号のセットアップ時間及びホールド時間として各々最低限前記周期Ｔの半分が確保されるように、前記テストデータ信号のエッジと前記再生クロック信号の第１のクロックエッジとの間の位相オフセットに応じて前記位相比較器と、前記駆動回路と、前記発振回路と、前記同期化回路とのうち少なくとも１つを制御する調整信号を見出し、かつ該見出した調整信号を前記通常モードにおいて保持するための制御回路とを備えた構成を採用したものである。
【００１０】
前記テスト信号源は、ｊ、ｋをそれぞれ整数とするとき、ハイレベル期間（ｊ＋０．５）Ｔと、ローレベル期間（ｋ＋０．５）Ｔとを有する信号を前記テストデータ信号として供給する機能を有するものとする。前記制御回路は、前記テストデータ信号に対する前記同期化データ信号が、ハイレベル期間（ｊ＋１）Ｔと、ローレベル期間ｋＴとを有する状態から、ハイレベル期間ｊＴと、ローレベル期間（ｋ＋１）Ｔとを有する状態へ遷移した時点の前記調整信号を保持する機能を有する。
【００１１】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態を詳しく説明する。
【００１２】
図１は、本発明に係るクロック再生用ＰＬＬ回路の構成例を示している。図１に示すクロック再生用ＰＬＬ回路は、テスト信号源１と、セレクタ２と、位相比較器３と、駆動回路４と、ループフィルタ５と、発振回路６と、分周器７と、同期化回路８と、制御回路９とを備えている。ＩＤＡＴＡは入力データ信号、ＴＤＡＴＡはテストデータ信号、ＤＡＴＡはデータ信号、ＵＰＩ／ＤＮＩはループ内位相誤差信号、ＣＮＴＶは制御電圧、ＡＣＬＯＣＫは逓倍クロック信号、ＣＬＯＣＫは再生クロック信号、ＵＰＯ／ＤＮＯはループ外位相誤差信号、ＡＤＪは調整信号、ＳＤＡＴＡは同期化データ信号、ＳＣＬＯＣＫは同期化クロック信号である。
【００１３】
テスト信号源１は、テストモードにおいてテストデータ信号ＴＤＡＴＡを供給するものである。このテスト信号源１は、テストデータ信号ＴＤＡＴＡの周波数及びデューティを任意に設定できる機能を有し、通常モードにおいて入力データ信号ＩＤＡＴＡから再生されるべきクロック信号の周期をＴとするとき、例えばハイレベル期間４．５Ｔと、ローレベル期間３．５Ｔとを有する信号をテストデータ信号ＴＤＡＴＡとして供給する。セレクタ２は、入力データ信号ＩＤＡＴＡと、テスト信号源１からのテストデータ信号ＴＤＡＴＡとのうちいずれかをデータ信号ＤＡＴＡとして選択する。
【００１４】
位相比較器３は、通常モードではデータ信号ＤＡＴＡ（＝ＩＤＡＴＡ）の立ち上がり及び立ち下がりの両エッジと再生クロック信号ＣＬＯＣＫの立ち上がりエッジとの位相を比較し、テストモードではデータ信号ＤＡＴＡ（＝ＴＤＡＴＡ）の立ち上がりエッジのみと再生クロック信号ＣＬＯＣＫの立ち上がりエッジとの位相を比較して、ループ内位相誤差信号ＵＰＩ／ＤＮＩを生成する。駆動回路４は、ループ内位相誤差信号ＵＰＩ／ＤＮＩからチャージポンプにより制御電圧ＣＮＴＶを生成する。ループフィルタ５は、制御電圧ＣＮＴＶをコンデンサにより平滑化する。発振回路６は、平滑化された制御電圧ＣＮＴＶに応じた周波数を持つ信号を、ＶＣＯにより逓倍クロック信号ＡＣＬＯＣＫとして生成する。分周器７は、逓倍クロック信号ＡＣＬＯＣＫを分周して得た信号を再生クロック信号ＣＬＯＣＫとして位相比較器３へフィードバックする。
【００１５】
同期化回路８は、データ信号ＤＡＴＡ（＝ＩＤＡＴＡ又はＴＤＡＴＡ）と再生クロック信号ＣＬＯＣＫとを入力として受け取り、かつ再生クロック信号ＣＬＯＣＫの立ち下がりエッジに同期するように当該データ信号ＤＡＴＡを例えばＤフリップフロップでラッチして、同期化データ信号ＳＤＡＴＡと、この同期化データ信号ＳＤＡＴＡを取り込むべきタイミングを表す同期化クロック信号ＳＣＬＯＣＫとを次段のデジタル信号処理回路へ出力するものである。この同期化回路８は、更にテストモードにおける入力、すなわちテストデータ信号ＴＤＡＴＡと再生クロック信号ＣＬＯＣＫとについて、テストデータ信号ＴＤＡＴＡの立ち上がりエッジと再生クロック信号ＣＬＯＣＫの立ち上がりエッジとの間の位相オフセットを表すループ外位相誤差信号ＵＰＯ／ＤＮＯを供給する機能をも有する。
【００１６】
制御回路９は、テストモードにおけるロック時の同期化回路８の入力において、再生クロック信号ＣＬＯＣＫの立ち下がりエッジに対するテストデータ信号ＴＤＡＴＡのセットアップ時間及びホールド時間として各々最低限Ｔ／２が確保されるように、同期化回路８から供給されたループ外位相誤差信号ＵＰＯ／ＤＮＯに応じて位相比較器３と、駆動回路４と、発振回路６と、同期化回路８とのうち少なくとも１つを制御する調整信号ＡＤＪを見出し、かつ該見出した調整信号ＡＤＪを通常モードにおいて保持する機能を有するものである。具体的には、上記テストデータ信号ＴＤＡＴＡに対する同期化データ信号ＳＤＡＴＡがハイレベル期間５Ｔと、ローレベル期間３Ｔとを有する状態（５Ｔ／３Ｔ状態という。）から、ハイレベル期間４Ｔと、ローレベル期間４Ｔとを有する状態（４Ｔ／４Ｔ状態という。）へ遷移した時点の調整信号ＡＤＪを保持する機能を、制御回路９は有する。
【００１７】
図２、図３及び図４を用いて、テストモードにおける図１中の制御回路９の動作を説明する。制御回路９は、テストデータ信号ＴＤＡＴＡの立ち上がりエッジに対する再生クロック信号ＣＬＯＣＫの立ち上がりエッジの位相を、進み方向に順次ずらすように制御する。図２〜図４では、これらの立ち上がりエッジが白い三角形で表されている。黒い三角形は、再生クロック信号ＣＬＯＣＫの立ち下がりエッジ、すなわち同期化回路８のラッチタイミングを表している。
【００１８】
図２は、同期化回路８の入力において再生クロック信号ＣＬＯＣＫがテストデータ信号ＴＤＡＴＡより進んでいる状態を示している。この状態は同期化データ信号ＳＤＡＴＡの５Ｔ／３Ｔ状態であって、再生クロック信号ＣＬＯＣＫの立ち下がりエッジに対するテストデータ信号ＴＤＡＴＡのセットアップ時間がＴ／２より短くなっている。
【００１９】
図３は、同期化回路８の入力において再生クロック信号ＣＬＯＣＫがテストデータ信号ＴＤＡＴＡと同相である状態を示している。この状態は同期化データ信号ＳＤＡＴＡの４Ｔ／４Ｔ状態であって、再生クロック信号ＣＬＯＣＫの立ち下がりエッジに対するテストデータ信号ＴＤＡＴＡのセットアップ時間及びホールド時間として各々最低限Ｔ／２が確保されている。したがって、この状態でテストデータ信号ＴＤＡＴＡに代えて入力データ信号ＩＤＡＴＡが供給された場合、同期化回路８におけるミスラッチの発生確率が最も低くなる。
【００２０】
図４は、同期化回路８の入力において再生クロック信号ＣＬＯＣＫがテストデータ信号ＴＤＡＴＡより遅れている状態を示している。この状態は同期化データ信号ＳＤＡＴＡの４Ｔ／４Ｔ状態であって、再生クロック信号ＣＬＯＣＫの立ち下がりエッジに対するテストデータ信号ＴＤＡＴＡのホールド時間がＴ／２より短くなっている。
【００２１】
したがって、制御回路９は上記テストデータ信号ＴＤＡＴＡに対する同期化データ信号ＳＤＡＴＡが５Ｔ／３Ｔ状態から４Ｔ／４Ｔ状態へと遷移した時点の調整信号ＡＤＪを見出し、かつ該見出した調整信号ＡＤＪを通常モードにおいて保持するのである。これにより、同期化回路８におけるミスラッチの発生確率が低減される。再生クロック信号ＣＬＯＣＫのジッタの影響で同期化データ信号ＳＤＡＴＡが５Ｔ／３Ｔ状態と４Ｔ／４Ｔ状態との間を往復する場合には、当該往復の際の調整信号ＡＤＪの幅の中心点を採用すればよい。
【００２２】
なお、上記と同様に同期化回路８が再生クロック信号ＣＬＯＣＫの立ち下がりエッジに同期してデータ信号ＤＡＴＡをラッチする限り、テストモードにおけるループ内位相誤差信号ＵＰＩ／ＤＮＩ及びループ外位相誤差信号ＵＰＯ／ＤＮＯの各々の生成にあたり、テストデータ信号ＴＤＡＴＡの立ち下がりエッジと再生クロック信号ＣＬＯＣＫの立ち上がりエッジとの位相を比較することとしてもよい。
【００２３】
また、同期化回路８が再生クロック信号ＣＬＯＣＫの立ち上がりエッジに同期してデータ信号ＤＡＴＡをラッチする場合には、テストモードにおけるループ内位相誤差信号ＵＰＩ／ＤＮＩ及びループ外位相誤差信号ＵＰＯ／ＤＮＯの各々の生成にあたり、テストデータ信号ＴＤＡＴＡの立ち上がりエッジと再生クロック信号ＣＬＯＣＫの立ち下がりエッジとの位相比較、又はテストデータ信号ＴＤＡＴＡの立ち下がりエッジと再生クロック信号ＣＬＯＣＫの立ち下がりエッジとの位相比較のいずれをも採用可能である。
【００２４】
以下、図１中の位相比較器３、駆動回路４、発振回路６、同期化回路８の各々における調整信号ＡＤＪの使用例を説明する。
【００２５】
図５は、図１中の位相比較器３の内部構成例を示している。図５において、１０は位相比較回路、１１は遅延バッファ、１２は遅延回路、ＤＤＡＴＡは遅延データ信号、ＤＣＬＯＣＫは遅延クロック信号である。遅延バッファ１１は、データ信号ＤＡＴＡ（＝ＩＤＡＴＡ又はＴＤＡＴＡ）を固定の遅延時間ｔｄ１だけ遅延させた遅延データ信号ＤＤＡＴＡを位相比較回路１０へ供給する。遅延回路１２は、再生クロック信号ＣＬＯＣＫを可変の遅延時間ｔｄ２だけ遅延させた遅延クロック信号ＤＣＬＯＣＫを位相比較回路１０へ供給する。調整信号ＡＤＪは、この遅延時間ｔｄ２を調整するための信号として使用される。位相比較回路１０は、遅延データ信号ＤＤＡＴＡの立ち上がりエッジと遅延クロック信号ＤＣＬＯＣＫの立ち上がりエッジとの位相を比較するための第１の比較回路と、遅延データ信号ＤＤＡＴＡの立ち下がりエッジと遅延クロック信号ＤＣＬＯＣＫの立ち上がりエッジとの位相を比較するための第２の比較回路とを実装したものであり、通常モードでは第１及び第２の比較回路の双方が動作し、テストモードでは両比較回路のうちの一方のみが動作して、駆動回路４へループ内位相誤差信号ＵＰＩ／ＤＮＩを供給するように構成されている。
【００２６】
図６は、図５中の遅延回路１２の内部構成例を示している。図６において、２０〜２５は各々遅延バッファ、２６は調整信号ＡＤＪにより開閉が制御されるスイッチ列であって、再生クロック信号ＣＬＯＣＫの伝播経路上のバッファ数を変更することで遅延時間ｔｄ２を数１００ｐｓオーダーで調整できるようになっている。
【００２７】
図７を用いて、テストモードにおける図５の位相比較器３の動作を説明する。
図５中の位相比較回路１０は、遅延データ信号ＤＤＡＴＡと遅延クロック信号ＤＣＬＯＣＫとが同じタイミングで立ち上がるようにＰＬＬ制御する。したがって、一方の遅延時間ｔｄ１を固定したまま他方の遅延時間ｔｄ２を変化させると、位相比較器３の入力におけるデータ信号ＤＡＴＡ（＝ＴＤＡＴＡ）の立ち上がりエッジと再生クロック信号ＣＬＯＣＫの立ち上がりエッジとの位相関係が変化する。つまり、調整信号ＡＤＪにより、同期化回路８の入力におけるデータ信号ＤＡＴＡ（＝ＴＤＡＴＡ）の立ち上がりエッジと再生クロック信号ＣＬＯＣＫの立ち上がりエッジとの位相関係を調整することができる。なお、図５中の遅延バッファ１１と遅延回路１２との位置を交換した構成でもよい。
【００２８】
位相比較器３において調整信号ＡＤＪを使用しない場合には、図５中の遅延バッファ１１及び遅延回路１２の配設を省略して、データ信号ＤＡＴＡ（＝ＩＤＡＴＡ又はＴＤＡＴＡ）及び再生クロック信号ＣＬＯＣＫを位相比較回路１０に直接入力する。この場合に位相比較回路１０を構成する上記第１及び第２の比較回路のうちの一方の動作をテストモードで停止させる理由は、図２〜図４から明らかであろう。
【００２９】
図８は、図１中の駆動回路（チャージポンプ）４の内部構成例を示している。
図８において、３０は吐き出し側電流源、３１は吸い込み側電流源、３２及び３３は第１、第２のスイッチである。吐き出し側電流源３０は、第１のスイッチ３２が閉じたときに制御電圧ＣＮＴＶの信号線へ電流Ｉｐ（固定値）を吐き出す。
吸い込み側電流源３１は、第２のスイッチ３３が閉じたときに制御電圧ＣＮＴＶの信号線から電流Ｉｎ（可変値）を吸い込む。調整信号ＡＤＪは、この電流Ｉｎの値を調整するための信号として使用される。ループ内位相誤差信号ＵＰＩ／ＤＮＩのうちアップ信号ＵＰＩは第１のスイッチ３２の開閉を、ダウン信号ＤＮＩは第２のスイッチ３３の開閉をそれぞれ制御する信号である。
【００３０】
図９、図１０及び図１１を用いて、テストモードにおける図８の駆動回路４の動作を説明する。図９〜図１１では、アップ信号ＵＰＩのパルス幅をｔｐ、ダウン信号ＤＮＩのパルス幅をｔｎとしている。
【００３１】
図９は、位相比較器３の入力において再生クロック信号ＣＬＯＣＫがテストデータ信号ＴＤＡＴＡと同相である状態を示している。図９に示すようにＩｐ＝Ｉｎならばｔｐ＝ｔｎとなり、位相比較器３の入力においてテストデータ信号ＴＤＡＴＡと再生クロック信号ＣＬＯＣＫとが同じタイミングで立ち上がるようにＰＬＬ制御が実行される。
【００３２】
図１０は、位相比較器３の入力において再生クロック信号ＣＬＯＣＫがテストデータ信号ＴＤＡＴＡより進んでいる状態を示している。図１０に示すようにＩｐ＞Ｉｎならばｔｐ＜ｔｎとなり、位相比較器３の入力において再生クロック信号ＣＬＯＣＫの立ち上がりエッジがテストデータ信号ＴＤＡＴＡの立ち上がりエッジより進み位相を有することとなる。
【００３３】
図１１は、位相比較器３の入力において再生クロック信号ＣＬＯＣＫがテストデータ信号ＴＤＡＴＡより遅れている状態を示している。図１１に示すようにＩｐ＜Ｉｎならばｔｐ＞ｔｎとなり、位相比較器３の入力において再生クロック信号ＣＬＯＣＫの立ち上がりエッジがテストデータ信号ＴＤＡＴＡの立ち上がりエッジより遅れ位相を有することとなる。
【００３４】
以上のとおり、一方の電流値Ｉｐを固定したまま他方の電流値Ｉｎを変化させると、位相比較器３の入力におけるデータ信号ＤＡＴＡ（＝ＴＤＡＴＡ）の立ち上がりエッジと再生クロック信号ＣＬＯＣＫの立ち上がりエッジとの位相関係が変化する。つまり、調整信号ＡＤＪにより、同期化回路８の入力におけるデータ信号ＤＡＴＡ（＝ＴＤＡＴＡ）の立ち上がりエッジと再生クロック信号ＣＬＯＣＫの立ち上がりエッジとの位相関係を調整することができる。
【００３５】
なお、吐き出し側電流Ｉｐを可変値とし、吸い込み側電流Ｉｎを固定値としてもよい。また、電流Ｉｐ及びＩｎの双方を可変値とすることも可能である。駆動回路４において調整信号ＡＤＪを使用しない場合には、電流Ｉｐ及びＩｎの双方を固定値とすればよい。
【００３６】
図１２は、図１中の発振回路６の内部構成例を示している。図１２において、４０はＶＣＯ、４１はデューティ調整回路である。ＶＣＯ４０は、制御電圧ＣＮＴＶに応じた周波数を持つ信号を生成する。デューティ調整回路４１は、ＶＣＯ４０により生成された信号のデューティをパルス幅変調により調整し、その結果を逓倍クロック信号ＡＣＬＯＣＫとして供給する。調整信号ＡＤＪは、このパルス幅変調においてデューティを調整するための信号として使用される。
【００３７】
図１３、図１４及び図１５を用いて、テストモードにおける図１２の発振回路６の動作を説明する。この場合の制御回路９は、テストデータ信号ＴＤＡＴＡの立ち上がりエッジと再生クロック信号ＣＬＯＣＫの立ち上がりエッジとの位相関係を調整するのではなく、再生クロック信号ＣＬＯＣＫのデューティが次第に増大するように制御する。
【００３８】
図１３は、同期化回路８の入力において再生クロック信号ＣＬＯＣＫがテストデータ信号ＴＤＡＴＡより進んでおり、かつ再生クロック信号ＣＬＯＣＫのデューティが１２．５％である状態を示している。この状態では、同期化データ信号ＳＤＡＴＡのハイレベル期間が４Ｔであり、再生クロック信号ＣＬＯＣＫの立ち下がりエッジに対するテストデータ信号ＴＤＡＴＡのホールド時間がＴ／２より短くなっている。
【００３９】
図１４は、同期化回路８の入力において再生クロック信号ＣＬＯＣＫがテストデータ信号ＴＤＡＴＡより進んでおり、かつ再生クロック信号ＣＬＯＣＫのデューティが５０％である状態を示している。この状態では、同期化データ信号ＳＤＡＴＡのハイレベル期間が５Ｔであり、再生クロック信号ＣＬＯＣＫの立ち下がりエッジに対するテストデータ信号ＴＤＡＴＡのセットアップ時間がＴ／２より短くなっている。
【００４０】
図１５は、同期化回路８の入力において再生クロック信号ＣＬＯＣＫがテストデータ信号ＴＤＡＴＡより進んでおり、かつ再生クロック信号ＣＬＯＣＫのデューティが８７．５％である状態を示している。この状態では、同期化データ信号ＳＤＡＴＡのハイレベル期間が４Ｔであり、再生クロック信号ＣＬＯＣＫの立ち下がりエッジに対するテストデータ信号ＴＤＡＴＡのセットアップ時間及びホールド時間として各々最低限Ｔ／２が確保されている。したがって、この状態でテストデータ信号ＴＤＡＴＡに代えて入力データ信号ＩＤＡＴＡが供給された場合、同期化回路８におけるミスラッチの発生確率が最も低くなる。
【００４１】
制御回路９は、上記テストデータ信号ＴＤＡＴＡに対する同期化データ信号ＳＤＡＴＡが５Ｔ／３Ｔ状態から４Ｔ／４Ｔ状態へと遷移した時点の調整信号ＡＤＪを見出し、かつ該見出した調整信号ＡＤＪを通常モードにおいて保持すればよい。これにより、同期化回路８におけるミスラッチの発生確率が低減される。
【００４２】
発振回路６において調整信号ＡＤＪを使用しない場合には、図１２中のデューティ調整回路４１の配設を省略し、ＶＣＯ４０が逓倍クロック信号ＡＣＬＯＣＫを供給するようにすればよい。
【００４３】
図１６は、図１中の同期化回路８の内部構成例を示している。図１６において、５０はＤフリップフロップ、５１は遅延バッファ、５２は遅延回路、５３はインバータ、５４は位相オフセット検出回路、ＦＤＡＴＡは正転データ信号、ＦＣＬＯＣＫは反転クロック信号である。遅延バッファ５１は、データ信号ＤＡＴＡ（＝ＩＤＡＴＡ又はＴＤＡＴＡ）を固定の遅延時間だけ遅延させた正転データ信号ＦＤＡＴＡをＤフリップフロップ５０のデータ入力端子Ｄへ供給する。遅延回路５２は、再生クロック信号ＣＬＯＣＫを可変の遅延時間だけ遅延させた信号をインバータ５３の入力端子へ供給する。調整信号ＡＤＪは、遅延回路５２の遅延時間を調整するための信号として使用される。インバータ５３は、遅延回路５２の出力を反転させた反転クロック信号ＦＣＬＯＣＫをＤフリップフロップ５０のクロック入力端子ＣＫへ供給する。Ｄフリップフロップ５０は、反転クロック信号ＦＣＬＯＣＫの立ち上がりエッジに同期して正転データ信号ＦＤＡＴＡをラッチする。Ｄフリップフロップ５０のＱ出力が同期化データ信号ＳＤＡＴＡであり、遅延回路５２の出力が同期化クロック信号ＳＣＬＯＣＫである。位相オフセット検出回路５４は、テストモードにおいて正転データ信号ＦＤＡＴＡの立ち上がりエッジと同期化クロック信号ＳＣＬＯＣＫの立ち上がりエッジとの間の位相オフセットを表すループ外位相誤差信号ＵＰＯ／ＤＮＯを制御回路９へ供給する。
【００４４】
図１６の同期化回路８によれば、遅延バッファ５１の遅延時間を固定したまま遅延回路５２の遅延時間を調整信号ＡＤＪにより変化させることで、同期化回路８の入力におけるデータ信号ＤＡＴＡの立ち上がりエッジと再生クロック信号ＣＬＯＣＫの立ち上がりエッジとの位相関係を調整することができる。なお、図１６中の遅延バッファ５１と遅延回路５２との位置を交換した構成でもよい。
【００４５】
同期化回路８において調整信号ＡＤＪを使用しない場合には、図１６中の遅延バッファ５１及び遅延回路５２の配設を省略し、データ信号ＤＡＴＡ（＝ＩＤＡＴＡ又はＴＤＡＴＡ）をＤフリップフロップ５０のデータ入力端子Ｄへ、再生クロック信号ＣＬＯＣＫをインバータ５３の入力端子へそれぞれ直接入力する。
【００４６】
最後に、図１７を用いて図１中の制御回路９の内部構成例を説明する。図１７において、６０はアップダウンカウンタ、６１はデコード回路である。アップダウンカウンタ６０は、アップ入力端子ＵＰと、ダウン入力端子ＤＯＷＮと、クロック入力端子ＣＬＫとを有し、ループ外位相誤差信号ＵＰＯ／ＤＮＯのうちアップ信号ＵＰＯがアップ入力端子ＵＰに、ダウン信号ＤＮＯがダウン入力端子ＤＯＷＮに、固定クロック信号がクロック入力端子ＣＬＫにそれぞれ入力される。このアップダウンカウンタ６０は、アップ信号ＵＰＯがハイレベルを示す期間に固定クロック信号をアップカウントし、ダウン信号ＤＮＯがハイレベルを示す期間に固定クロック信号をダウンカウントするものである。デコード回路６１は、アップダウンカウンタ６０のカウント値をデコードし、その結果を調整信号ＡＤＪとして供給する。
【００４７】
同期化回路８からのアップ信号ＵＰＯとダウン信号ＤＮＯとの各々のハイレベル期間の長さに差がある間は、アップダウンカウンタ６０のカウント値が上昇又は下降する。デコード回路６１は、このカウント値が変動しなくなる調整信号ＡＤＪを見出し、かつ該見出した調整信号ＡＤＪを保持するのである。その結果、同期化回路８の入力において再生クロック信号ＣＬＯＣＫの立ち下がりエッジに対するテストデータ信号ＴＤＡＴＡのセットアップ時間及びホールド時間として各々最低限Ｔ／２が確保されることとなる。
【００４８】
【発明の効果】
以上説明してきたとおり、本発明によれば、同期化回路の２入力間の位相オフセットに応じて位相比較器と、駆動回路と、発振回路と、同期化回路とのうち少なくとも１つの動作を制御することにより、同期化回路において十分なセットアップ時間及びホールド時間を確保することとしたので、再生クロック信号の周波数が高くなっても正しいデータを後段のデジタル信号処理回路へ供給することができるクロック再生用ＰＬＬ回路を提供できる。
【図面の簡単な説明】
【図１】本発明に係るクロック再生用ＰＬＬ回路の構成例を示すブロック図である。
【図２】テストモードにおける図１中の制御回路の動作を説明するためのタイミングチャート図であって、同期化回路の入力において再生クロック信号がテストデータ信号より進んでいる状態を示す。
【図３】図２と同様の図であって、同期化回路の入力において再生クロック信号がテストデータ信号と同相である状態を示す。
【図４】図２と同様の図であって、同期化回路の入力において再生クロック信号がテストデータ信号より遅れている状態を示す。
【図５】図１中の位相比較器の内部構成例を示すブロック図である。
【図６】図５中の遅延回路の内部構成例を示す回路図である。
【図７】テストモードにおける図５の位相比較器の動作を説明するためのタイミングチャート図である。
【図８】図１中の駆動回路の内部構成例を示すブロック図である。
【図９】テストモードにおける図８の駆動回路の動作を説明するためのタイミングチャート図であって、位相比較器の入力において再生クロック信号がテストデータ信号と同相である状態を示す。
【図１０】図９と同様の図であって、位相比較器の入力において再生クロック信号がテストデータ信号より進んでいる状態を示す。
【図１１】図９と同様の図であって、位相比較器の入力において再生クロック信号がテストデータ信号より遅れている状態を示す。
【図１２】図１中の発振回路の内部構成例を示すブロック図である。
【図１３】テストモードにおける図１２の発振回路の動作を説明するためのタイミングチャート図であって、同期化回路の入力において再生クロック信号のデューティが１２．５％である状態を示す。
【図１４】図１３と同様の図であって、同期化回路の入力において再生クロック信号のデューティが５０％である状態を示す。
【図１５】図１３と同様の図であって、同期化回路の入力において再生クロック信号のデューティが８７．５％である状態を示す。
【図１６】図１中の同期化回路の内部構成例を示すブロック図である。
【図１７】図１中の制御回路の内部構成例を示すブロック図である。
【符号の説明】
１ テスト信号源
２ セレクタ
３ 位相比較器
４ 駆動回路
５ ループフィルタ
６ 発振回路
７ 分周器
８ 同期化回路
９ 制御回路
１０ 位相比較回路
１１ 遅延バッファ
１２ 遅延回路
２０〜２５ 遅延バッファ
２６ スイッチ列
３０ 吐き出し側電流源
３１ 吸い込み側電流源
３２，３３ スイッチ
４０ 電圧制御型発振器（ＶＣＯ）
４１ デューティ調整回路
５０ Ｄフリップフロップ
５１ 遅延バッファ
５２ 遅延回路
５３ インバータ
５４ 位相オフセット検出回路
６０ アップダウンカウンタ
６１ デコード回路
ＡＣＬＯＣＫ 逓倍クロック信号
ＡＤＪ 調整信号
ＣＬＯＣＫ 再生クロック信号
ＣＮＴＶ 制御電圧
ＤＡＴＡ データ信号
ＩＤＡＴＡ 入力データ信号
ＳＣＬＯＣＫ 同期化クロック信号
ＳＤＡＴＡ 同期化データ信号
ＴＤＡＴＡ テストデータ信号
ＵＰＩ，ＤＮＩ ループ内位相誤差信号
ＵＰＯ，ＤＮＯ ループ外位相誤差信号[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a clock recovery PLL (phase-locked loop) circuit for recovering a clock signal from a signal representing data.
[0002]
[Prior art]
Generally, a PLL circuit is formed by coupling a phase comparator, a drive circuit having a charge pump, and an oscillation circuit having a voltage-controlled oscillator (VCO) in a loop.
[0003]
In a conventional PLL circuit for clock recovery, there is known a technique for reducing a phase offset between a data signal at the time of locking and a recovered clock signal, that is, a phase offset between two inputs of a phase comparator, based on information in a loop. (See Patent Document 1).
[0004]
[Patent Document 1]
JP-A-6-104745
[0005]
[Problems to be solved by the invention]
When transmitting a data signal and a reproduced clock signal from a PLL circuit to a digital signal processing circuit, it is necessary to provide a synchronization circuit such as a D flip-flop at a stage preceding the digital signal processing circuit.
[0006]
However, when skew (time shift) occurs between the data signal and the reproduced clock signal on the transmission path from the PLL circuit to the synchronization circuit, there is no phase offset between the two inputs of the phase comparator. Also, a phase offset occurs between the two inputs of the synchronization circuit. As a result, either the setup time or the hold time required in the synchronization circuit is not ensured, and data may be latched. In particular, when the frequency of the reproduced clock signal is high, the probability of occurrence of mislatch increases.
[0007]
An object of the present invention is to provide a clock recovery PLL circuit that can supply correct data to a subsequent digital signal processing circuit even when the frequency of a recovered clock signal increases.
[0008]
[Means for Solving the Problems]
In order to achieve the above object, the present invention controls at least one operation of a phase comparator, a driving circuit, an oscillation circuit, and a synchronization circuit according to a phase offset between two inputs of the synchronization circuit. As a result, sufficient setup time and hold time are ensured in the synchronization circuit.
[0009]
Specifically, the clock recovery PLL circuit according to the present invention includes a test signal source for supplying a test data signal in a test mode, and an input data signal in the normal mode and the test data signal. A selector for selecting a data signal; and when one of a rising edge and a falling edge of a reproduction clock signal is a first clock edge and the other is a second clock edge, the edge of the data signal and the reproduction clock signal are reproduced. A phase comparator for comparing a phase of the clock signal with a first clock edge to generate a phase error signal, a driving circuit for generating a control voltage from the phase error signal, and a control circuit responsive to the control voltage. An oscillation circuit for generating a signal having a frequency as the reproduced clock signal; Receiving the clock signal as an input and latching the data signal in synchronization with a second clock edge of the recovered clock signal to indicate a synchronization data signal and a timing at which the synchronization data signal should be captured. A synchronizing circuit for outputting a synchronizing clock signal; and a clock signal to be reproduced from the input data signal, where T is a period of the clock signal to be reproduced. Edge of the test data signal and the first clock edge of the reproduced clock signal so that at least a half of the period T is secured as the setup time and the hold time of the test data signal with respect to the second clock edge The phase comparator according to a phase offset between the driving circuit and the oscillation circuit. And road, heading an adjustment signal for controlling at least one of said synchronization circuit, and in which the adjustment signal issued 該見 employing the configuration and a control circuit for holding in the normal mode.
[0010]
The test signal source has a function of supplying a signal having a high-level period (j + 0.5) T and a low-level period (k + 0.5) T as the test data signal, where j and k are integers. Shall have. The control circuit changes the synchronization data signal for the test data signal from a state having a high level period (j + 1) T and a low level period kT to a high level period jT and a low level period (k + 1) T. The function of holding the adjustment signal at the time of transition to the state having
[0011]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0012]
FIG. 1 shows a configuration example of a clock recovery PLL circuit according to the present invention. 1 includes a test signal source 1, a selector 2, a phase comparator 3, a drive circuit 4, a loop filter 5, an oscillation circuit 6, a frequency divider 7, A circuit 8 and a control circuit 9 are provided. IDATA is an input data signal, TDATA is a test data signal, DATA is a data signal, UPI / DNI is a phase error signal in a loop, CNTV is a control voltage, ACLOCK is a multiplied clock signal, CLOCK is a reproduction clock signal, and UPO / DNO is out of a loop. A phase error signal, ADJ is an adjustment signal, SDATA is a synchronization data signal, and SCLOCK is a synchronization clock signal.
[0013]
The test signal source 1 supplies a test data signal TDATA in a test mode. This test signal source 1 has a function of arbitrarily setting the frequency and duty of the test data signal TDATA. When the period of a clock signal to be reproduced from the input data signal IDATA in the normal mode is T, A signal having a period 4.5T and a low-level period 3.5T is supplied as a test data signal TDATA. The selector 2 selects one of the input data signal IDATA and the test data signal TDATA from the test signal source 1 as the data signal DATA.
[0014]
The phase comparator 3 compares the rising edge and falling edge of the data signal DATA (= IDATA) with the rising edge of the recovered clock signal CLOCK in the normal mode, and compares the phase of the data signal DATA (= TDATA) in the test mode. The phase of only the rising edge is compared with the phase of the rising edge of the recovered clock signal CLOCK to generate the in-loop phase error signal UPI / DNI. The drive circuit 4 generates a control voltage CNTV by a charge pump from the in-loop phase error signal UPI / DNI. The loop filter 5 smoothes the control voltage CNTV using a capacitor. The oscillation circuit 6 generates a signal having a frequency corresponding to the smoothed control voltage CNTV as a multiplied clock signal ACLOCK by the VCO. The frequency divider 7 feeds back a signal obtained by dividing the frequency of the multiplied clock signal ACLOCK to the phase comparator 3 as a reproduced clock signal CLOCK.
[0015]
The synchronization circuit 8 receives the data signal DATA (= IDATA or TDATA) and the recovered clock signal CLOCK as inputs, and converts the data signal DATA by, for example, a D flip-flop so as to be synchronized with the falling edge of the recovered clock signal CLOCK. It latches and outputs the synchronization data signal SDATA and the synchronization clock signal SCLOCK indicating the timing at which the synchronization data signal SDATA is to be captured to the digital signal processing circuit at the next stage. The synchronization circuit 8 further includes a loop representing the phase offset between the rising edge of the test data signal TDATA and the rising edge of the recovered clock signal CLOCK for the input in the test mode, that is, the test data signal TDATA and the recovered clock signal CLOCK. It also has a function of supplying an external phase error signal UPO / DNO.
[0016]
The control circuit 9 secures at least T / 2 as the setup time and the hold time of the test data signal TDATA with respect to the falling edge of the reproduced clock signal CLOCK at the input of the synchronization circuit 8 at the time of locking in the test mode. Then, at least one of the phase comparator 3, the drive circuit 4, the oscillation circuit 6, and the synchronization circuit 8 is controlled in accordance with the out-of-loop phase error signal UPO / DNO supplied from the synchronization circuit 8. It has a function of finding the adjustment signal ADJ and holding the found adjustment signal ADJ in the normal mode. Specifically, the state in which the synchronization data signal SDATA for the test data signal TDATA has a high-level period 5T and a low-level period 3T (referred to as 5T / 3T state) is changed to a high-level period 4T and a low-level period. The control circuit 9 has a function of holding the adjustment signal ADJ at the time of transition to the state having 4T (referred to as 4T / 4T state).
[0017]
The operation of the control circuit 9 in FIG. 1 in the test mode will be described with reference to FIGS. 2, 3, and 4. The control circuit 9 controls the phase of the rising edge of the recovered clock signal CLOCK with respect to the rising edge of the test data signal TDATA so as to be sequentially shifted in the leading direction. 2 to 4, these rising edges are represented by white triangles. The black triangle indicates the falling edge of the recovered clock signal CLOCK, that is, the latch timing of the synchronization circuit 8.
[0018]
FIG. 2 shows a state where the reproduced clock signal CLOCK is ahead of the test data signal TDATA at the input of the synchronization circuit 8. This state is the 5T / 3T state of the synchronization data signal SDATA, and the setup time of the test data signal TDATA with respect to the falling edge of the recovered clock signal CLOCK is shorter than T / 2.
[0019]
FIG. 3 shows a state in which the reproduced clock signal CLOCK has the same phase as the test data signal TDATA at the input of the synchronization circuit 8. This state is the 4T / 4T state of the synchronization data signal SDATA, and at least T / 2 is secured as the setup time and the hold time of the test data signal TDATA with respect to the falling edge of the recovered clock signal CLOCK. Therefore, when the input data signal IDATA is supplied instead of the test data signal TDATA in this state, the occurrence probability of the mis-latch in the synchronization circuit 8 becomes the lowest.
[0020]
FIG. 4 shows a state where the reproduced clock signal CLOCK is delayed from the test data signal TDATA at the input of the synchronization circuit 8. This state is the 4T / 4T state of the synchronization data signal SDATA, and the hold time of the test data signal TDATA with respect to the falling edge of the recovered clock signal CLOCK is shorter than T / 2.
[0021]
Therefore, the control circuit 9 finds the adjustment signal ADJ at the time when the synchronization data signal SDATA for the test data signal TDATA transitions from the 5T / 3T state to the 4T / 4T state, and applies the found adjustment signal ADJ in the normal mode. To keep. As a result, the probability of occurrence of mislatch in the synchronization circuit 8 is reduced. When the synchronized data signal SDATA reciprocates between the 5T / 3T state and the 4T / 4T state due to the influence of the jitter of the reproduction clock signal CLOCK, the center point of the width of the adjustment signal ADJ at the time of the reciprocation may be adopted. Just fine.
[0022]
As described above, as long as the synchronization circuit 8 latches the data signal DATA in synchronization with the falling edge of the recovered clock signal CLOCK, the in-loop phase error signal UPI / DNI and the out-of-loop phase error signal UPO / In generating each of the DNOs, the phase of the falling edge of the test data signal TDATA may be compared with the phase of the rising edge of the reproduced clock signal CLOCK.
[0023]
When the synchronization circuit 8 latches the data signal DATA in synchronization with the rising edge of the recovered clock signal CLOCK, each of the in-loop phase error signal UPI / DNI and the out-of-loop phase error signal UPO / DNO in the test mode is used. Is generated, the phase comparison between the rising edge of the test data signal TDATA and the falling edge of the reproduced clock signal CLOCK or the phase comparison between the falling edge of the test data signal TDATA and the falling edge of the reproduced clock signal CLOCK is performed. Can also be adopted.
[0024]
Hereinafter, an example of use of the adjustment signal ADJ in each of the phase comparator 3, drive circuit 4, oscillation circuit 6, and synchronization circuit 8 in FIG. 1 will be described.
[0025]
FIG. 5 shows an example of the internal configuration of the phase comparator 3 in FIG. 5, reference numeral 10 denotes a phase comparison circuit, 11 denotes a delay buffer, 12 denotes a delay circuit, DDATA denotes a delay data signal, and DCLOCK denotes a delay clock signal. The delay buffer 11 supplies the phase comparator 10 with a delayed data signal DDATA obtained by delaying the data signal DATA (= IDATA or TDATA) by a fixed delay time td1. The delay circuit 12 supplies the delayed clock signal DCLOCK obtained by delaying the reproduced clock signal CLOCK by a variable delay time td2 to the phase comparison circuit 10. The adjustment signal ADJ is used as a signal for adjusting the delay time td2. The phase comparison circuit 10 is a first comparison circuit for comparing the phase of the rising edge of the delayed data signal DDATA with the phase of the rising edge of the delayed clock signal DCLOCK. A second comparison circuit for comparing a phase with a rising edge, wherein both the first and second comparison circuits operate in the normal mode, and one of the two comparison circuits in the test mode. Only the operation is performed to supply the in-loop phase error signal UPI / DNI to the drive circuit 4.
[0026]
FIG. 6 shows an example of the internal configuration of the delay circuit 12 in FIG. In FIG. 6, reference numerals 20 to 25 denote delay buffers, and reference numeral 26 denotes a switch array whose opening and closing are controlled by the adjustment signal ADJ. The number of buffers on the propagation path of the reproduced clock signal CLOCK is changed to reduce the delay time td2. It can be adjusted in the order of 100ps.
[0027]
The operation of the phase comparator 3 in FIG. 5 in the test mode will be described with reference to FIG.
The phase comparison circuit 10 in FIG. 5 performs PLL control so that the delayed data signal DDATA and the delayed clock signal DCLOCK rise at the same timing. Therefore, when one delay time td1 is fixed and the other delay time td2 is changed, the phase relationship between the rising edge of the data signal DATA (= TDATA) and the rising edge of the recovered clock signal CLOCK at the input of the phase comparator 3 is obtained. Changes. That is, the phase relationship between the rising edge of the data signal DATA (= TDATA) at the input of the synchronization circuit 8 and the rising edge of the reproduced clock signal CLOCK can be adjusted by the adjustment signal ADJ. Note that a configuration in which the positions of the delay buffer 11 and the delay circuit 12 in FIG.
[0028]
When the adjustment signal ADJ is not used in the phase comparator 3, the arrangement of the delay buffer 11 and the delay circuit 12 in FIG. 5 is omitted, and the data signal DATA (= IDATA or TDATA) and the reproduced clock signal CLOCK are phase-shifted. It is directly input to the comparison circuit 10. The reason why one of the first and second comparison circuits constituting the phase comparison circuit 10 is stopped in the test mode in this case will be apparent from FIGS.
[0029]
FIG. 8 shows an example of the internal configuration of the drive circuit (charge pump) 4 in FIG.
In FIG. 8, reference numeral 30 denotes a discharge-side current source, 31 denotes a suction-side current source, and 32 and 33 denote first and second switches. The discharge side current source 30 discharges the current Ip (fixed value) to the signal line of the control voltage CNTV when the first switch 32 is closed.
The suction-side current source 31 sucks the current In (variable value) from the signal line of the control voltage CNTV when the second switch 33 is closed. The adjustment signal ADJ is used as a signal for adjusting the value of the current In. Of the in-loop phase error signals UPI / DNI, the up signal UPI is a signal for controlling the opening and closing of the first switch 32, and the down signal DNI is a signal for controlling the opening and closing of the second switch 33, respectively.
[0030]
The operation of the drive circuit 4 in FIG. 8 in the test mode will be described with reference to FIGS. 9, 10, and 11. 9 to 11, the pulse width of the up signal UPI is tp, and the pulse width of the down signal DNI is tn.
[0031]
FIG. 9 shows a state where the reproduced clock signal CLOCK is in phase with the test data signal TDATA at the input of the phase comparator 3. As shown in FIG. 9, if Ip = In, tp = tn, and the PLL control is executed so that the test data signal TDATA and the reproduced clock signal CLOCK rise at the same timing at the input of the phase comparator 3.
[0032]
FIG. 10 shows a state where the recovered clock signal CLOCK is ahead of the test data signal TDATA at the input of the phase comparator 3. As shown in FIG. 10, if Ip> In, tp <tn, and the rising edge of the recovered clock signal CLOCK has a phase leading the rising edge of the test data signal TDATA at the input of the phase comparator 3.
[0033]
FIG. 11 shows a state where the reproduced clock signal CLOCK is delayed from the test data signal TDATA at the input of the phase comparator 3. As shown in FIG. 11, if Ip <In, tp> tn, and the rising edge of the recovered clock signal CLOCK has a phase delayed from the rising edge of the test data signal TDATA at the input of the phase comparator 3.
[0034]
As described above, when one current value Ip is fixed and the other current value In is changed, the rising edge of the data signal DATA (= TDATA) at the input of the phase comparator 3 and the rising edge of the reproduced clock signal CLOCK are changed. The phase relationship changes. That is, the phase relationship between the rising edge of the data signal DATA (= TDATA) at the input of the synchronization circuit 8 and the rising edge of the reproduced clock signal CLOCK can be adjusted by the adjustment signal ADJ.
[0035]
Note that the discharge side current Ip may be a variable value, and the suction side current In may be a fixed value. It is also possible to make both the currents Ip and In variable. When the adjustment signal ADJ is not used in the drive circuit 4, both the currents Ip and In may be fixed values.
[0036]
FIG. 12 shows an example of the internal configuration of the oscillation circuit 6 in FIG. In FIG. 12, reference numeral 40 denotes a VCO, and 41 denotes a duty adjustment circuit. VCO 40 generates a signal having a frequency according to control voltage CNTV. The duty adjustment circuit 41 adjusts the duty of the signal generated by the VCO 40 by pulse width modulation, and supplies the result as a multiplied clock signal ACLOCK. The adjustment signal ADJ is used as a signal for adjusting the duty in the pulse width modulation.
[0037]
The operation of the oscillation circuit 6 in FIG. 12 in the test mode will be described with reference to FIGS. In this case, the control circuit 9 does not adjust the phase relationship between the rising edge of the test data signal TDATA and the rising edge of the recovered clock signal CLOCK, but controls the duty of the recovered clock signal CLOCK to gradually increase.
[0038]
FIG. 13 shows a state where the reproduced clock signal CLOCK is ahead of the test data signal TDATA at the input of the synchronization circuit 8, and the duty of the reproduced clock signal CLOCK is 12.5%. In this state, the high level period of the synchronization data signal SDATA is 4T, and the hold time of the test data signal TDATA with respect to the falling edge of the recovered clock signal CLOCK is shorter than T / 2.
[0039]
FIG. 14 shows a state where the reproduced clock signal CLOCK is ahead of the test data signal TDATA at the input of the synchronization circuit 8 and the duty of the reproduced clock signal CLOCK is 50%. In this state, the high level period of the synchronization data signal SDATA is 5T, and the setup time of the test data signal TDATA with respect to the falling edge of the recovered clock signal CLOCK is shorter than T / 2.
[0040]
FIG. 15 shows a state where the reproduced clock signal CLOCK is ahead of the test data signal TDATA at the input of the synchronization circuit 8, and the duty of the reproduced clock signal CLOCK is 87.5%. In this state, the high level period of the synchronization data signal SDATA is 4T, and at least T / 2 is secured as the setup time and the hold time of the test data signal TDATA with respect to the falling edge of the recovered clock signal CLOCK. Therefore, when the input data signal IDATA is supplied instead of the test data signal TDATA in this state, the occurrence probability of the mis-latch in the synchronization circuit 8 becomes the lowest.
[0041]
The control circuit 9 finds the adjustment signal ADJ when the synchronization data signal SDATA for the test data signal TDATA transitions from the 5T / 3T state to the 4T / 4T state, and holds the found adjustment signal ADJ in the normal mode. do it. As a result, the probability of occurrence of mislatch in the synchronization circuit 8 is reduced.
[0042]
When the adjustment signal ADJ is not used in the oscillation circuit 6, the arrangement of the duty adjustment circuit 41 in FIG. 12 may be omitted, and the VCO 40 may supply the multiplied clock signal ACLOCK.
[0043]
FIG. 16 shows an example of the internal configuration of the synchronization circuit 8 in FIG. In FIG. 16, reference numeral 50 denotes a D flip-flop, 51 denotes a delay buffer, 52 denotes a delay circuit, 53 denotes an inverter, 54 denotes a phase offset detection circuit, FDATA denotes a normal data signal, and FCLOCK denotes an inverted clock signal. The delay buffer 51 supplies the non-inverted data signal FDATA obtained by delaying the data signal DATA (= IDATA or TDATA) by a fixed delay time to the data input terminal D of the D flip-flop 50. The delay circuit 52 supplies a signal obtained by delaying the reproduced clock signal CLOCK by a variable delay time to the input terminal of the inverter 53. The adjustment signal ADJ is used as a signal for adjusting the delay time of the delay circuit 52. The inverter 53 supplies an inverted clock signal FCLOCK obtained by inverting the output of the delay circuit 52 to the clock input terminal CK of the D flip-flop 50. The D flip-flop 50 latches the normal data signal FDATA in synchronization with the rising edge of the inverted clock signal FCLOCK. The Q output of the D flip-flop 50 is the synchronization data signal SDATA, and the output of the delay circuit 52 is the synchronization clock signal SCLOCK. The phase offset detection circuit 54 supplies the control circuit 9 with an out-of-loop phase error signal UPO / DNO indicating a phase offset between the rising edge of the normal data signal FDATA and the rising edge of the synchronization clock signal SCLOCK in the test mode. .
[0044]
According to the synchronization circuit 8 shown in FIG. 16, the delay time of the delay circuit 52 is changed by the adjustment signal ADJ while the delay time of the delay buffer 51 is fixed, so that the rising edge of the data signal DATA at the input of the synchronization circuit 8 is obtained. And the rising edge of the recovered clock signal CLOCK. Note that a configuration in which the positions of the delay buffer 51 and the delay circuit 52 in FIG. 16 are exchanged may be employed.
[0045]
When the adjustment signal ADJ is not used in the synchronization circuit 8, the arrangement of the delay buffer 51 and the delay circuit 52 in FIG. 16 is omitted, and the data signal DATA (= IDATA or TDATA) is input to the data input of the D flip-flop 50. The recovered clock signal CLOCK is directly input to the terminal D to the input terminal of the inverter 53.
[0046]
Finally, an example of the internal configuration of the control circuit 9 in FIG. 1 will be described with reference to FIG. In FIG. 17, reference numeral 60 denotes an up / down counter, and 61 denotes a decoding circuit. The up / down counter 60 has an up input terminal UP, a down input terminal DOWN, and a clock input terminal CLK. Of the out-of-loop phase error signals UPO / DNO, the up signal UPO is connected to the up input terminal UP, and the down signal DNO is set. Are input to the down input terminal DOWN, and the fixed clock signal is input to the clock input terminal CLK. The up / down counter 60 counts up the fixed clock signal while the up signal UPO indicates a high level, and counts down the fixed clock signal while the down signal DNO indicates a high level. The decode circuit 61 decodes the count value of the up / down counter 60 and supplies the result as an adjustment signal ADJ.
[0047]
While there is a difference between the lengths of the high level periods of the up signal UPO and the down signal DNO from the synchronization circuit 8, the count value of the up / down counter 60 increases or decreases. The decode circuit 61 finds the adjustment signal ADJ at which the count value does not change, and holds the found adjustment signal ADJ. As a result, at the input of the synchronization circuit 8, at least T / 2 is secured as the setup time and the hold time of the test data signal TDATA with respect to the falling edge of the recovered clock signal CLOCK.
[0048]
【The invention's effect】
As described above, according to the present invention, the operation of at least one of the phase comparator, the driving circuit, the oscillation circuit, and the synchronization circuit is controlled according to the phase offset between the two inputs of the synchronization circuit. As a result, a sufficient setup time and hold time are ensured in the synchronization circuit, so that even if the frequency of the reproduced clock signal increases, correct data can be supplied to the subsequent digital signal processing circuit. PLL circuit can be provided.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration example of a PLL circuit for clock recovery according to the present invention.
FIG. 2 is a timing chart for explaining an operation of the control circuit in FIG. 1 in a test mode, showing a state where a reproduced clock signal is ahead of a test data signal at an input of a synchronization circuit.
FIG. 3 is a view similar to FIG. 2, but showing a state in which a reproduced clock signal is in phase with a test data signal at an input of a synchronization circuit.
FIG. 4 is a diagram similar to FIG. 2, showing a state where a reproduced clock signal is delayed from a test data signal at an input of a synchronization circuit.
FIG. 5 is a block diagram showing an example of an internal configuration of a phase comparator in FIG. 1;
FIG. 6 is a circuit diagram showing an example of an internal configuration of a delay circuit in FIG. 5;
FIG. 7 is a timing chart for explaining the operation of the phase comparator of FIG. 5 in a test mode.
FIG. 8 is a block diagram showing an example of an internal configuration of a drive circuit in FIG. 1;
9 is a timing chart for explaining the operation of the drive circuit of FIG. 8 in a test mode, and shows a state in which a reproduced clock signal at the input of a phase comparator is in phase with a test data signal.
FIG. 10 is a view similar to FIG. 9 and shows a state in which the reproduced clock signal is ahead of the test data signal at the input of the phase comparator.
FIG. 11 is a view similar to FIG. 9 and shows a state in which the reproduced clock signal is delayed from the test data signal at the input of the phase comparator.
FIG. 12 is a block diagram showing an example of an internal configuration of the oscillation circuit in FIG. 1;
13 is a timing chart for explaining the operation of the oscillation circuit of FIG. 12 in the test mode, and shows a state in which the duty of the reproduced clock signal is 12.5% at the input of the synchronization circuit.
FIG. 14 is a diagram similar to FIG. 13, showing a state in which the duty of the reproduced clock signal is 50% at the input of the synchronization circuit.
FIG. 15 is a view similar to FIG. 13 and shows a state in which the duty of the reproduced clock signal at the input of the synchronization circuit is 87.5%.
FIG. 16 is a block diagram showing an example of an internal configuration of a synchronization circuit in FIG. 1;
FIG. 17 is a block diagram showing an example of an internal configuration of a control circuit in FIG. 1;
[Explanation of symbols]
1 Test signal source
2 Selector
3 Phase comparator
4 Drive circuit
5 Loop filter
6. Oscillation circuit
7 divider
8 Synchronization circuit
9 Control circuit
10. Phase comparison circuit
11 Delay buffer
12 Delay circuit
20-25 delay buffer
26 Switch train
30 Current source on the discharge side
31 Sink side current source
32,33 switch
40 Voltage Controlled Oscillator (VCO)
41 Duty adjustment circuit
50 D flip-flop
51 Delay buffer
52 delay circuit
53 inverter
54 phase offset detection circuit
60 up / down counter
61 Decoding circuit
ACLOCK multiplied clock signal
ADJ adjustment signal
CLOCK Reproduction clock signal
CNTV control voltage
DATA data signal
IDATA input data signal
SCLOCK Synchronization clock signal
SDATA synchronization data signal
TDATA test data signal
UPI, DNI Phase error signal in loop
UPO, DNO Out-of-loop phase error signal