patents.google.com

JP2005500687A - Formation of semiconductor structures using a combination of planarization and electropolishing. - Google Patents

️Thu Jan 06 2005

Formation of semiconductor structures using a combination of planarization and electropolishing. Download PDF

Info

Publication number

JP2005500687A

JP2005500687A JP2003522140A JP2003522140A JP2005500687A JP 2005500687 A JP2005500687 A JP 2005500687A JP 2003522140 A JP2003522140 A JP 2003522140A JP 2003522140 A JP2003522140 A JP 2003522140A JP 2005500687 A JP2005500687 A JP 2005500687A Authority

Japan

Prior art keywords

conductive layer

layer

sacrificial material

forming

cmp

Prior art date

2001-08-17

Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)

Pending

Application number

JP2003522140A

Other languages

Japanese (ja)

Inventor

ユーヤオ，シャン

カオチャン，ル

イー，ペイハウアー

ワン，フイ

Original Assignee

エーシーエムリサーチ，インコーポレイティド

Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)

2001-08-17

Filing date

2002-08-15

Publication date

2005-01-06

2002-08-15 Application filed by エーシーエムリサーチ，インコーポレイティド filed Critical エーシーエムリサーチ，インコーポレイティド

2005-01-06 Publication of JP2005500687A publication Critical patent/JP2005500687A/en

Status Pending legal-status Critical Current

Images

Classifications

- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- C—CHEMISTRY; METALLURGY
- C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
- C25F—PROCESSES FOR THE ELECTROLYTIC REMOVAL OF MATERIALS FROM OBJECTS; APPARATUS THEREFOR
- C25F3/00—Electrolytic etching or polishing
- C25F3/16—Polishing
- B—PERFORMING OPERATIONS; TRANSPORTING
- B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
- B23H—WORKING OF METAL BY THE ACTION OF A HIGH CONCENTRATION OF ELECTRIC CURRENT ON A WORKPIECE USING AN ELECTRODE WHICH TAKES THE PLACE OF A TOOL; SUCH WORKING COMBINED WITH OTHER FORMS OF WORKING OF METAL
- B23H5/00—Combined machining
- B23H5/06—Electrochemical machining combined with mechanical working, e.g. grinding or honing
- B23H5/08—Electrolytic grinding
- B—PERFORMING OPERATIONS; TRANSPORTING
- B24—GRINDING; POLISHING
- B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
- B24B37/00—Lapping machines or devices; Accessories
- B24B37/04—Lapping machines or devices; Accessories designed for working plane surfaces
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

Engineering & Computer Science (AREA)
Physics & Mathematics (AREA)
Condensed Matter Physics & Semiconductors (AREA)
General Physics & Mathematics (AREA)
Manufacturing & Machinery (AREA)
Computer Hardware Design (AREA)
Microelectronics & Electronic Packaging (AREA)
Power Engineering (AREA)
Chemical & Material Sciences (AREA)
Chemical Kinetics & Catalysis (AREA)
Electrochemistry (AREA)
General Chemical & Material Sciences (AREA)
Mechanical Engineering (AREA)
Plasma & Fusion (AREA)
Materials Engineering (AREA)
Metallurgy (AREA)
Organic Chemistry (AREA)
Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Electrodes Of Semiconductors (AREA)

Abstract

くぼみ区域及び非くぼみ区域を有する誘電性層を半導体ウェーハ上に形成することを含む、半導体構造物上の導電性層を平面化し、電解研磨する方法。導電性層を誘電性層上に形成して、くぼみ区域及び非くぼみ区域を被覆する。次いで導電性層表面を平面化して、表面のトポロジーの変動を減少させる。次いで平面化された導電性層を電解研磨して、非くぼみ区域を露出させる。A method of planarizing and electropolishing a conductive layer on a semiconductor structure comprising forming a dielectric layer having a recessed area and a non-recessed area on a semiconductor wafer. A conductive layer is formed on the dielectric layer to cover the recessed and non-recessed areas. The conductive layer surface is then planarized to reduce surface topology variations. The planarized conductive layer is then electropolished to expose non-recessed areas.

Description

【技術分野】
【０００１】
本発明は、一般に半導体デバイス、さらに詳しくは、平面化法と電解研磨との組み合わせを使用する金属のダマスカス構造物を平面化する方法に関する。
【背景技術】
【０００２】
半導体デバイスは、トランジスタ及び相互接続素子をつくるために、多数の異なる加工工程を使用して半導体ウェーハ上に製造又は製作される。半導体ウェーハに関連するトランジスタ端子を電気的に接続するために、導電性(例えば、金属の)トレンチ、バイアス(vias)、及びその他が誘電物質の中に半導体デバイスの一部分として形成される。トレンチ及びバイアスは、トランジスタ、半導体デバイスの内部回路、及び半導体デバイスに対して外部の回路間の電気信号及び電力を結合する。
【０００３】
相互接続素子の形成において、半導体ウェーハを、例えばマスクし、エッチングし、析出させて、半導体デバイスの必要な電子回路を形成する。特に、多数のマスキング及びエッチング工程を実施して、相互接続ラインのためのトレンチ及びバイアスとして働く誘電性層を半導体ウェーハ上に形成することができる。次いで、析出プロセスを実施して金属層を半導体ウェーハ上に析出させて、トレンチ及びバイアスの両方の中に、また誘電性層の非くぼみ区域上に金属を析出させる。くぼみ区域のパターンを隔離しかつ相互接続素子を形成するために、半導体ウェーハの非くぼみ区域上に析出した金属を除去する。
【０００４】
半導体ウェーハ上の誘電性層の非くぼみ区域上に析出された金属を除去する慣用法は、例えば、化学的機械的研磨（ＣＭＰ）を包含する。ＣＭＰ法は、誘電性層の非くぼみ区域を有するトレンチ及びバイアス内の金属層を研磨及び平面化して相互接続ラインを形成するために、半導体産業において広く使用されている。
【０００５】
ＣＭＰプロセスにおいて、ウェーハアセンブリを定盤又はウェブ上に位置するＣＭＰパッド上に位置決定する。ウェーハアセンブリは、１又は２以上の層及び／又は形状物、例えば、誘電性層の中に形成された相互接続素子を有する支持体を包含する。次いで力を加えてＣＭＰパッドに対してウェーハアセンブリをプレスする。ＣＭＰパッド及び支持体アセンブリを互いに対してかつ互いに関して動かすと同時に、力を加えてウェーハ表面を研磨しかつ平面化する。研磨溶液（しばしば研磨スラリーと呼ばれる）をＣＭＰパッド上に小出しする。典型的には、研磨スラリーは研磨剤を含有し、化学的に反応性であってウェーハから不必要な物質、例えば、金属層を他の物質、例えば、誘電物質よりも急速に除去する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
したがって、ＣＭＰを使用してウェーハ上の表面の全体的及び局所的平面化を達成することができる。さらに、物質層を除去して下に横たわる構造物又は層を露出させるために、ＣＭＰを使用することができる。しかしながら、ＣＭＰ法は、関係する比較的強い機械的力のために、下に横たわる半導体構造物に対していくつかの有害作用を有することがある。例えば、相互接続の位置関係が13ミクロン以下に動くとき、導電性物質、例えば、銅及び典型的なダマスカスプロセスにおいて使用するｋの低い薄層の機械的性質間に大きい差が存在することがある。例えば、ｋの低い誘電体薄層のヤング率は銅のそれよりも10倍よりも大きいことがある。結局、なかでも、ＣＭＰプロセスにおいて誘電体薄層及び銅に加えられる比較的強い機械的力は、層剥離、中低そり、浸蝕、薄層の浮き、引掻き又はその他を包含する応力に関係する欠陥を半導体構造物について引き起こすことがある。
【課題を解決するための手段】
【０００７】
１つの例において、半導体構造物を形成する方法が提供される。この方法は、半導体ウェーハ上に誘電性層を形成し、ここで誘電性層はくぼみ区域及び非くぼみ区域を含み、誘電性層上に導電性層を形成してくぼみ区域及び非くぼみ区域を被覆し、導電性層表面を平面化して導電性層表面のトポロジーの変動を減少させ、次いで導電性層を電解研磨して非くぼみ区域を露出させることを包含する。
添付図面及び特許請求の範囲と組み合わせて詳細な説明を考慮すると、本発明はいっそう十分に理解されるであろう。
【発明を実施するための最良の形態】
【０００８】
本発明をいっそう完全に理解できるようにするために、多数の特定の詳細、例えば、特定の物質、パラメーター、及びその他を後述する。しかしながら、説明は本発明の範囲を限定することを意図せず、その代わりに典型的な態様のよりすぐれた説明を提供することを認識すべきである。
【０００９】
化学的機械的研磨(ＣＭＰ)は半導体表面を平面化し、研磨する既知の方法であるが、ＣＭＰは下に横たわる構造物に対して応力に関係する欠陥、例えば、中低そり、腐蝕、薄層の浮き、引掻き又はその他を引き起こすことがある。対照的に、電解研磨は比較的応力を含まない研磨法を提供する金属(例えば、銅)を研磨する方法である。しかしながら、後述するように、電解研磨は高さの差にかかわらずほぼ同一の速度で金属層をエッチングすることにおいて、等方的エッチングプロセスである。こうして、電解研磨前に金属層のトポロジーの構造又は一般的形状が非平面である場合、金属層のトポロジーの非平面構造又は一般的形状は典型的には電解研磨後に残留する。
【００１０】
図1A及び図1Bは、非平面のトポロジーを有する半導体構造物を研磨する電解研磨法の典型的なプロセスフローを図解する。図1Aは、支持体100上に形成されたくぼみ区域及び非くぼみ区域でパターン化された誘電性層102を図解する。遮壁／シード層105は、誘電性層102及び支持体100上に形成されている。最後に、金属層106が、例えば、電気めっきにより、遮壁／シード層105上に析出されており、誘電性層102のくぼみ区域及び非くぼみ区域を被覆している。金属層106は、誘電性層中の種々の構造物上に位置するハンプ108及びくぼみ112を含む非平面のトポロジーを有する。金属層106の非平面のトポロジーは、例えば、電気めっきプロセスにおけるめっき化学により引き起こされることがある。
【００１１】
次に図1Bを参照すると、くぼみ区域内の金属層106、すなわち、トレンチが隔離されて金属の相互接続ラインを形成するように、金属層106は典型的には非くぼみ区域の表面に研磨し戻される。一般に、くぼみ区域内の金属層106の上表面は、くぼみ区域内に形成された金属層106を取り囲む非くぼみ区域の上表面と同一平面であることが望ましい。
【００１２】
平面に対する言及は、金属層106の上表面が非くぼみ区域の上表面と絶対的に同一平面であることを必要とするか、あるいは示唆することを意図せず、むしろ金属層106の上表面のレベルがくぼみ区域の上表面のレベルといっそう同一高さであることを知らせることを意図することを認識すべきである。こうして、金属層106の上表面のレベルとくぼみ区域の上表面のレベルとの間の変動を減少させることが一般に好都合である。
【００１３】
この例において、金属層106を電解研磨することを仮定する。さらに、図1Aに描写されているように、金属層106のトポロジーの構造又は一般的形状は電解研磨前に非平面であることを仮定する。前述したように、電解研磨は等方的エッチングプロセスである。それ自体、図1Bに描写されているように、金属層106のトポロジーの非平面構造又は一般的形状は電解研磨後に残留することができる。
【００１４】
さらに詳しくは、この例において、図1Aに描写されているように、電解研磨前に、金属層106のトポロジーはハンプ108及びくぼんだ部分112を含むことを仮定する。図1Bに描写されているように、電解研磨後に、ハンプ108及びくぼんだ部分112（図1A）は残留物110及びくぼみ114として残留することを仮定する。残留物110は誘電性層102より上の高さＨである金属層106の領域である。残留物110は、残留物110より下のトレンチ領域中に形成した相互接続ライン間の電気短絡を引き起こすことがある。くぼみ114は金属層106中のくぼみ又はトレンチであり、ここでトレンチ内の金属層106の表面は誘電性層102の表面より下において深さＲに存在する。くぼみ114はトレンチ内において金属及び銅を減少させ、これにより形成した相互接続ラインのコンダクタンスを低下させることができる。こうして、前述したように、非くぼみ区域の表面の上下における金属層106の表面高さの変動を減少させることが好都合である。
【００１５】
したがって、１つの典型的な態様において、パターン化された誘電性層の上に形成された金属層を平面化した後、金属層を電解研磨して相互接続ラインを隔離する。電解研磨し戻す前に金属層を平面化する1つの利点は、慣用の平面化技術に比較して、金属層の下に横たわる構造物に対する損傷をより少なくし、こうして相互接続素子の信頼性を増加させて、金属の相互接続ラインを誘電性層中に形成することができることである。なぜなら、構造物に対する大部分の損傷は、くぼみが形成された金属がＣＭＰパッドに対して暴露されるとき、起こるからである。
【００１６】
図2A〜図2Dは、非平面のトポロジーを有する金属層106を含む典型的な半導体構造物を平面化し、電解研磨する方法の典型的なプロセスフローを図解する。図2Aは、誘電性層102中に形成されたくぼみ区域102r及び非くぼみ区域102nを有する典型的な半導体構造物の断面図を図解する。くぼみ区域102r及び非くぼみ区域102nは、誘電性層102中の相互接続ラインのパターンを形成する。任意の慣用の析出法、例えば、熱的又はプラズマ化学的気相成長法、スピン−オン(spin−on)、スパッタリング、又はその他を使用して、誘電性層102を支持体層100の上に好都合に析出し、形成することができる。さらに、既知のパターン化法、例えば、フォトマスキング、フォトリソグラフィー、マイクロリソグラフィー、又はその他により、誘電性層102をパターン化することができる。誘電物質は、例えば、二酸化ケイ素(SiO₂)であることができる。多数の用途のために、低い誘電率を有する誘電性層物質(しばしば低“k”値物質と呼ばれる)を選択することが望ましい。低ｋ値物質(すなわち、ほぼ3.0より低い)は、隣接ライン間のキャパシタンス結合及び「漏話」を減少させることによって、よりすぐれた相互接続ライン間の電気的隔離を提供する。このような低ｋ値物質は、フッ化ケイ酸塩ガラス、ポリイミド、フッ化ポリイミド、ハイブリッド／複合体、シロキサン、有機ポリマー、[α]−C：F、Si−O−C、パリレン／フッ化パリレン、ポリテトラフルオロエチレン、ナノ多孔質シリカ、ナノ多孔質有機物質、又はその他を包含する。
【００１７】
誘電性層102を支持体層100上に形成する。支持体層100は、例えば、下に横たわる半導体ウェーハ、前もって形成された誘電性層、又は他の半導体構造物であることができる。支持体層100は、特定の用途に依存して、例えば、ケイ素及び／又は他の種々の半導体物質、例えば、ヒ化ガリウム、又はその他を包含することができる。
【００１８】
また、遮壁層がくぼみ区域102r内の誘電性層102の壁を含むパターン化された誘電性層102を被覆するように、遮壁及び／又はシード層105を、種々の方法、例えば、化学的気相成長法(CVD)、物理的気相成長法(PVD)、原子層析出(ALD)、又はその他により析出させることができる。引き続いて金属層106が析出した後、遮壁層は金属(例えば、銅)が誘電性層102中に拡散するのを防止する働きをする（図2B）。誘電性層102の中への銅のいかなる拡散も、誘電性層102の誘電率を悪い方向に増加させる。遮壁／シード層105を、銅の拡散に対して抵抗性である適当な物質、例えば、チタン、タンタル、タングステン、窒化チタン、窒化タンタル、窒化タングステン、又は他の適当な物質から形成することができる。いくつかの用途において、遮壁層を省略することができる。例えば、誘電物質は金属層106の拡散に対して十分に抵抗性である場合、又は金属層106の拡散が半導体デバイスの性能に悪影響を及ぼさない場合、遮壁層を省略することができる。
【００１９】
例えば、金属層106が引き続いて誘電性層102上に電気めっきする場合、シード層が典型的には析出される。典型的には、シード層は金属層106をその上に電気めっきすることができる銅又は他の導電性物質の薄層である。さらに、遮壁／シード層105の単一層又は物質は遮壁層及びシード層の両方として働くことができる。
【００２０】
図2Bを次に参照すると、金属層106を遮壁／シード層105の表面上に、又は遮壁／シード層105を省略する場合、誘電性層102上に析出させる。金属層106はトレンチ又はくぼみ区域102rを充填し、また非くぼみ区域102nを被覆する。金属層106はPVD、CVD、ALD、電気めっき、無電解めっき、又は他の好都合な方法により析出させることができる。金属層106は、例えば、銅又は他の適当な導電性物質、例えば、アルミニウム、ニッケル、クロム、亜鉛、カドミウム、銀、金、ロジウム、パラジウム、白金、錫、鉛、鉄、インジウム、又はその他である。
【００２１】
図2Bに示すように、金属層106のトポロジーはそのトポロジーの変動と同一平面ではないことができる。例えば、金属層106の析出は誘電性層102の種々の形より上にハンプ108及び／又はくぼんだ部分112を生ずることがある。特に、金属層106を誘電性層102の上に電気めっきする場合、ハンプ108は誘電性層102の狭い高密度のトレンチ領域より上に形成することができ、そしてくぼんだ部分112は広い低密度のトレンチ領域より上に形成することができる。めっき化学のために、誘電性層102の上に金属層106を電気めっきする場合、この効果は特に支配的であることがある。しかしながら、ハンプ108及びくぼんだ部分112の形状及び位置は例示のみを目的とすること、及び金属層106の他の非平面トポロジーの特徴は第4A図及び第4B図に関して後述するように可能であることを認識すべきである。
【００２２】
次に図2Cを参照すると、金属層106を平滑に平面化するか、あるいはトポロジーの特徴を減少させる。例えば、化学的機械的研磨(ＣＭＰ)プロセスを構造物に適用して、金属層106を研磨し、平面化することができる。ＣＭＰ金属層106は、金属層106の電解研磨前に、金属層106のトポロジー、すなわち、ハンプ108、くぼみ112、及び他の非平面トポロジーの特徴を減少させて金属層106を平滑化する。例えば、ＣＭＰプロセスを実施して金属層106を下に横たわる支持体100より上の第1高さ“a”に研磨し、ここで“a”は誘電性層102の高さに等しい高さ“b”より高い。したがって、ＣＭＰプロセスは誘電性層102の非くぼみ区域102nからある距離を置いて金属層106を除去し、可能ならば誘電性層102との接触を防止する。むしろ、ＣＭＰプロセスは金属層106を研磨して金属層106を平面化し、そのトポロジーの変動を減少させる。
【００２３】
特別に金属層106を参照して、平面及び平面化に対する言及は、金属層106の表面が絶対的に平面であることを必要とするか、あるいは示唆することを意図せず、むしろ金属層106の表面がいっそう平滑又は平面であることを知らせることを意図することを認識すべきである。本質的に、金属層106の表面の平面化は、電解研磨前における金属層106のトポロジーの変動を減少させる。
【００２４】
ＣＭＰ装置（図５）の研磨パッドは下に横たわる構造物、例えば、誘電性層102に直接接触しないので、誘電性層102及び下に横たわる構造物の保存についてそれほど強調しないで、この典型的な方法のＣＭＰプロセスは平面化効率について最適化可能である。例えば、下に横たわる誘電性層102を保存するように、研磨パッドの剛性又は硬度を調節することができる。この方法の例のＣＭＰ部分において、埋め込まれたダイヤモンド先端を有する剛性パッド又はその他を使用することができる。さらに、スラリー又は研磨剤を使用しない研磨プロセスを使用して、金属層106における引掻きを減少させることができる。
【００２５】
研磨パッドの圧力は、特に銅及び低ｋ誘電体膜を使用する統合スキームについて、パターン化された誘電性層102及び相互接続構造物に対する損傷の防除及び防止における１因子であることがある。典型的には、研磨パッドの圧力は0.1ポンド−力／平方インチ(PSI)〜10PSIの範囲、例えば、５PSIである。ＣＭＰプロセス間に除去される金属層106の厚さは、少なくとも一部分、誘電性層102の上に形成された金属層106のトポロジー、及び使用するＣＭＰプロセスの平面化効率に依存する。典型的には、除去される厚さは、金属層トポロジーの高い点と低い点との間の差より大きいか、あるいはそれに等しい。
【００２６】
ＣＭＰプロセスは例示のみを目的としてここにおいて記載されることを認識すべきである。金属層106を平面化する別法を前述の典型的なＣＭＰプロセスの代わりに、又はそれとともに使用することができる。例えば、犠牲物質を金属層106の上に添加して、金属層106より上の表面を平面化する。犠牲物質は導電性又は非導電性物質、例えば、スピン−オン−ガラス(spin−on−glass)、フォトレジスト、金属合金、金属化合物、又はその他であることができる。次いで、例えば、犠牲物質と金属層106の一部分とをエッチング除去することによって、金属層106を平面化することができる。エッチングプロセスが犠牲層及び金属層106を同様な速度で除去するように、犠牲物質及び金属層106は同一又は同様なエッチング速度を有するべきである。平面化された金属層106及び犠牲層を同様な速度でエッチングして、犠牲層と金属層106の一部分とを除去すると、平面化された金属層106が生ずる。このプロセスの１例を図4Aに描写し、後述する。
【００２７】
エッチングプロセスは、乾式エッチングプロセス又は湿式エッチングプロセスであることができる。乾式エッチングプロセスは、プラズマエッチング、化学的蒸気エッチング、及びその他を包含する。プラズマエッチング源は、高密度プラズマ源、例えば、ヘリコンプラズマ源、誘導結合プラズマ源(ICP)、及びその他を包含することができる。エッチングガスは、ハロゲングループ、例えば、塩素をベースとするガスを包含することができる。プラズマエッチングプロセスの条件の２例を下記表に詳述する：
【００２８】
【表１】

【００２９】
【表２】

【００３０】
工程１後、銅及び銅化合物の上部部分は塩化銅(CuCl_x)に変換されるであろう。
工程２：
希薄HCl溶液を使用することによって、CuCl_x化合物を湿式エッチングする。HCl濃度は１〜６wt％の範囲、好ましくは３wt％であることができる。
【００３１】
選択的に、金属層106をめっきした後、アモルファスSi(a−Si)をガラス上でポリ−Siにアニールするために平坦なパネルディスプレイ産業において使用されている技術に類似する平面化技術に従い、レーザーを使用して銅を再流動化して、金属層106を緩和して平面化された表面を生じさせることができる。他の別法は、支持体100に対して平行な方向から放射して、金属層106のより高い部分を蒸発により除去することができる、高い周波数の短いパルスのレーザーを包含する。レーザーの短いパルスを使用して、大部分の銅及び取り囲む誘電物質をレーザーにより発生した高温の作用から保護する、すなわち、熱電費を減少させる。レーザーは、固体レーザー、例えば、ルビーレーザー、Nd−ガラスレーザー、Nd：YAG(イットリウムアルミニウムガーネット、Y₃Al₅O₁₂)レーザー、気体レーザー、例えば、He−Neレーザー、CO₂レーザー、HFレーザー、又はその他であることができる。レーザービームで支持体100の全表面上を走査して、金属層106を平面化する。さらに、このようなプロセスにおいて、非接触型表面トポロジーセンサーを終点検出器として使用することができる。この平面化プロセスの典型的な条件を下記表において詳述する：
【００３２】
【表３】

【００３３】
次に図2Dを参照すると、金属層106を平面化した後、金属層106を電解研磨する。詳しくは、金属層106がくぼみ区域102r又はトレンチ内に隔離されて相互接続ラインを形成するように、金属層106を誘電性層102の非くぼみ区域102nから電解研磨する。金属層106を非くぼみ区域と同一高さに研磨することができる。選択的に、金属層106を非くぼみ区域より下の高さに研磨することができる。電解質流体の流れ(図示せず)を金属層106に向ける電解研磨装置により、金属層106を電解研磨することができる（図６）。電解質流体は、例えば、任意の好都合な電解質流体、例えば、リン酸、オルトリン酸(H₃PO₄)、又はその他である。
【００３４】
さらに、誘電性層102の非くぼみ区域102nの露出された領域から、遮壁／シード層105を除去する。層105がシード層であるか、あるいはそれを含む場合、例えば、金属層106を研磨する電解研磨プロセスはそれを除去することができる。層105が遮壁層であるか、あるいはそれを含む場合、例えば、プラズマ乾式エッチング、湿式エッチング又はその他はそれを除去することができる。さらに、金属層106を非くぼみ区域よりも低い高さに電解研磨した場合、非くぼみ区域をこの時においてエッチングして、表面を平面化することもできる。下記の表、表４は遮壁層を除去するプラズマ乾式エッチングプロセスにおいて使用できるパラメーターの典型的な範囲を提供する：
【００３５】
【表４】

【００３６】
これらのパラメーターは、可能な誘電性層102物質であるSiO₂の除去速度よりも大きい、２つの可能な遮壁層105であるTaN及びTiNの除去速度を生ずる。遮壁層105の除去の間、下に横たわる誘電性層102のエッチング又は損傷を減少させるように、この方法において選択性を選択することができる。しかしながら、パラメーターを変化させることによって、他の選択性を得ることができることに注意すべきである。
【００３７】
図３は、平面化プロセス及び電気めっきプロセスを包含する、典型的なダマスカスプロセス300を図解するフローチャートである。くぼみ区域及び非くぼみ区域を有するウェーハをブロック302において準備する。ウェーハ上に準備されたパターン化誘電性層は、くぼみ区域及び非くぼみ区域を定めることができる。他の前に形成された誘電性層、ウェーハ、又はその他を包含する、下に横たわる半導体構造物上に、パターン化誘電性層を形成することができる。さらに、加工の後の状態において個々の半導体デバイスに分離されるであろう、くぼみ区域及び非くぼみ区域を含む個々のダイスにウェーハを分割することができる。次いで、金属層が誘電性層内のくぼみ区域を充填し、ならびに誘電性層の非くぼみ区域を被覆するように、金属層をブロック304において析出させる。次いで、ブロック306において金属層を平面化する。例えば、金属層をＣＭＰプロセスに付して、金属層のトポロジーを平面化し、平滑化する。次いで、平面化された金属層をブロック308において電解研磨して、誘電性層の非くぼみ区域を露出させ、くぼみ区域内で金属層を隔離して金属の相互接続ラインを形成する。
【００３８】
フローチャートに描写されている典型的なプロセス300に、多数の変更を加えることができることを認識すべきである。例えば、遮壁／シード層を必要に応じて加えた後、ブロック304において金属層を析出させ、この場合において、非くぼみ区域を露出させた後、遮壁／シード層を誘電性層からエッチングする。さらに、図３における各ブロックは本明細書に明白に記載しなかった多数のプロセス、例えば、くぼみ区域を形成するマスキング及びエッチング、又は表面の平面化の前及び／又は後における金属層のクレンジングを包含することができる。さらに、典型的なダマスカスプロセス300を単一及び二重のはめ込んだプロセスの両方に適用可能である。
【００３９】
図4A及び図4Bは、平面化し、次いで電解研磨して相互接続構造物を形成することができる、金属層106の追加の典型的なトポロジーを図解する。図4Aを参照すると、金属層106は下に横たわる誘電性層102の形状に大よそ対応するトポロジーを有する。このようなトポロジーは、例えば、誘電性層102の上に金属層106をスパッタリングすることによってつくることができるであろう。次いで、犠牲物質107を添加し、次いで金属層106が破線“P”に平面化されるように、犠牲物質107と金属層106の一部分とをエッチングすることによって金属層106を平面化する。前述したように、犠牲物質107は金属、金属と溶媒との複合体、銅と溶媒との複合体、スピン−オン−ガラス、フォトレジスト、又はその他であることができる。犠牲物質107は下に横たわる金属層106と同様なエッチング速度を有する任意の物質であることができ、そしてエッチングプロセスは犠牲物質107と金属層106との間の選択性をもたない、慣用の乾式又は湿式エッチングであることができる。
【００４０】
ライン“P”の位置は例示のみを目的とし、用途及び平面化法に依存して上下に調節することができる。金属層106のトポロジーの特徴が平面化された後、図2Cと同様に、次いで図2Dに関して前述したように金属層106を電解研磨する。
【００４１】
図4Bは、不規則の表面トポロジーを有する他の典型的な金属層106を図解する。金属層106の不規則な表面トポロジーは、析出法から下に横たわる構造物までの範囲の多数の原因のためであることがある。金属層106を図4Aと同様にまずライン“P”に表面を平面化し、犠牲物質を添加し、エッチングし戻し、金属層106をレーザー又はその他でしばらく加熱することによって研磨する。次いで金属層106を電解研磨する。図4A及び図4Bから、この方法により下に横たわる誘電性層102を不適当に損傷しないで多数の金属層を平面化し、電解研磨することができることを認識すべきである。
【００４２】
次に図５を参照すると、典型的なＣＭＰ装置400及びプロセスが記載されている。ＣＭＰ装置400を使用して金属層106を平面化することができる。典型的なＣＭＰプロセスは、ウェーハ表面を湿潤した研磨する表面に対してプレスし、回転することによって進行する。このプロセスはＣＭＰ装置400の化学的、圧力、及び温度の条件により制御される。典型的なＣＭＰ装置400は、回転可能な研磨定盤411と、研磨定盤411上に取り付けられた研磨パッド412とを含む。また、ＣＭＰ装置400は回転可能なウェーハ担体413を含む。ウェーハ担体413はウェーハ401を位置決定し、矢印414で示す方向にウェーハ401に力を加える。ノズル417を通して化学的スラリーをＣＭＰ装置400に適用し、研磨パッド412上に小出しする。化学的スラリーを、例えば、温度制御した貯蔵器(図示せず)からノズル417を通して供給する。さらに、化学的スラリーは研磨剤、例えば、アルミナ、シリカ、又はその他を含有し、これらは他の選択した化学物質とともに研磨剤として使用してウェーハ401の表面を研磨する。
【００４３】
研磨速度に影響を与える主要なパラメーターは、研磨パッド414に対するウェーハ401上の下方向の圧力414、研磨定盤411及びウェーハ担体413の回転速度、化学的スラリーの組成及び温度、及び研磨パッド412の組成である。これらのパラメーターの調節は、研磨速度及びＣＭＰ装置400の平面化効率のコントロールを可能とする。
【００４４】
図５を参照して記載したＣＭＰ装置400及びプロセスは例示のみを目的とする。他のＣＭＰ装置の立体配置及び構成を使用できることを認識すべきである。例えば、回転可能な研磨定盤411及び研磨パッド412の代わりに、ウェーハ担体413に関して研磨パッド412を動かすベルトを使用することができる。また、認識されるように、研磨パッド412に関するウェーハ401の動きは、多数の方法で達成することができる。したがって、図５に描写されているＣＭＰ装置400は、使用できるＣＭＰ装置又は方法の限定を意図しない。
【００４５】
図６は、半導体ウェーハ501上に形成された金属層506を電解研磨するために使用できる電解研磨装置500の典型的な断面図である。半導体ウェーハ501は、例えば、支持体層100、誘電性層102、及び遮壁／シード層105をさらに含むことができる（図2A〜図2D)。さらに、金属層506のトポロジーは、電解研磨前に、例えば、ＣＭＰ装置400（図５）により平面化されているであろう。
【００４６】
電解研磨装置500のノズル540は、電解質流体520の流れを金属層506の表面に向ける。他の例において、ウェーハ501を電解質流体520中に完全に又は部分的に浸漬することができる。電解質流体520は、任意の慣用の電解研磨流体、例えば、リン酸、オルトリン酸(H₃PO₄)、又はその他を包含する。例えば、1つの例において、電解質流体は約60wt％〜約85wt％の濃度のオルトリン酸である。さらに、電解質流体520は、例えば、10〜40％(酸の質量に対して)のグリコールを含むことができる。しかしながら、電解質流体の濃度及び組成は特定の用途に依存して変化させることができることを認識すべきである。
【００４７】
電解研磨装置500が電解質流体520の流れを金属層506に向けるとき、電力供給装置550はノズル540中に位置決定された電極530(カソード)及び金属層506に結合された電極(アノード)に対抗する電荷を供給する。電力供給装置550は、例えば、一定電流又は一定電圧のモードで作動することができる。金属層506に関して電解質流体520を正に帯電させるように構成された電力供給装置550を使用して、金属層506の金属イオンを表面から除去する。この方法において、電解質流体520の流れはそれと接触する金属層506の部分を電解研磨する。
【００４８】
さらに、図６に描写されているように、ウェーハ501を回転しかつ軸Xに沿って並進させて、電解質流体520の流れ中に金属層506の表面を位置決定し、その表面を均一に電解研磨する。例えば、ウェーハ501を回転させると同時にX方向にウェーハ501を並進させることによって、電解質流体520は金属層506の表面に沿った螺旋状通路をたどることができる。選択的に、ウェーハ501を静止させて保持すると同時にノズル540を動かして、金属層506の必要な部分に電解質流体520の流れを適用する。さらに、ウェーハ501及びノズル540の両方を動かして、金属層506の必要な部分に電解質流体520の流れを適用することができる。電解研磨の方法及び装置の典型的な記載は下記の米国特許出願及び特許明細書に記載されている：米国特許出願No.09／497,894、発明の名称「半導体デバイス上の金属相互接続を電解研磨する方法及び装置」、2000年2月4日提出、及び米国特許No.6,395,152、発明の名称「半導体素子上の金属相互接続を電解研磨する方法及び装置」、1999年7月2日提出、それらの両方は引用することによって本明細書の一部とされる。
【００４９】
さらに、他の電解研磨の方法及び装置を使用して金属層106を電解研磨できることを認識すべきである。例えば、金属層506を含む、ウェーハ501を電解質流体の浴内に部分的又は完全に浸漬することができる。
【００５０】
上記説明は典型的な態様を例示するために提供され、限定を意図しない。当業者は理解するように、本発明の範囲内で多数の変更及び変形が可能である。例えば、単一又は二重のはめ込まれたダマスカス道具の中に形成された、多数の相互接続された構造物、例えば、誘電性層、遮壁層、シード層、及びマスク層の組み合わせを記載された方法に従い平面化し、電解研磨することができる。さらに、多数の平面化及び電解研磨の方法を組み合わせて、相互接続構造物を平面化及び電解研磨することができる。また、当業者にとって明らかなように、本明細書に記載する理由以外の理由でつくられた、非平面のトポロジーを有する金属層を、本明細書に記載した方法及び装置に従い、好都合に平面化及び電解研磨することができる。したがって、本発明は添付された特許請求の範囲により規定され、本明細書における記載により限定されない。
【図面の簡単な説明】
【００５１】
【図１Ａ−１Ｂ】半導体デバイスの典型的な電解研磨プロセスを図解する。
【図２Ａ−２Ｄ】半導体デバイスの典型的な平面化及び電解研磨プロセスを図解する。
【図３】典型的なダマスカスプロセスのフローチャートを図解する。
【図４Ａ−４Ｂ】平面化し、研磨することができる半導体構造物上に形成された金属層の典型的なトポロジーを図解する。
【図５】典型的な化学的機械的研磨装置の断面図を示す。
【図６】電解研磨装置の断面図を示す。【Technical field】
[0001]
The present invention relates generally to semiconductor devices, and more particularly to a method for planarizing a metal damascus structure using a combination of planarization and electropolishing.
[Background]
[0002]
Semiconductor devices are manufactured or fabricated on a semiconductor wafer using a number of different processing steps to create transistors and interconnect elements. Conductive (eg, metal) trenches, vias, and others are formed as part of the semiconductor device in the dielectric material to electrically connect the transistor terminals associated with the semiconductor wafer. The trench and bias couple electrical signals and power between the transistors, the internal circuitry of the semiconductor device, and circuitry external to the semiconductor device.
[0003]
In forming the interconnect elements, the semiconductor wafer is masked, etched, and deposited, for example, to form the necessary electronic circuits of the semiconductor device. In particular, a number of masking and etching steps can be performed to form a dielectric layer on the semiconductor wafer that acts as a trench and bias for the interconnect lines. A deposition process is then performed to deposit a metal layer on the semiconductor wafer to deposit the metal in both the trench and the bias and on the non-recessed areas of the dielectric layer. The metal deposited on the non-recessed area of the semiconductor wafer is removed to isolate the pattern of the recessed area and form an interconnect element.
[0004]
Conventional methods for removing metal deposited on non-recessed areas of a dielectric layer on a semiconductor wafer include, for example, chemical mechanical polishing (CMP). CMP methods are widely used in the semiconductor industry to polish and planarize trenches with non-recessed areas of dielectric layers and metal layers in the bias to form interconnect lines.
[0005]
In the CMP process, the wafer assembly is positioned on a CMP pad located on a surface plate or web. The wafer assembly includes a support having interconnect elements formed in one or more layers and / or shapes, eg, a dielectric layer. A force is then applied to press the wafer assembly against the CMP pad. As the CMP pad and support assembly are moved relative to and relative to each other, a force is applied to polish and planarize the wafer surface. A polishing solution (often referred to as a polishing slurry) is dispensed onto the CMP pad. Typically, the polishing slurry contains an abrasive and removes unwanted materials, such as metal layers, from the chemically reactive and wafer more rapidly than other materials, such as dielectric materials.
DISCLOSURE OF THE INVENTION
[Problems to be solved by the invention]
[0006]
Thus, CMP can be used to achieve global and local planarization of the surface on the wafer. Furthermore, CMP can be used to remove the material layer and expose the underlying structure or layer. However, the CMP method may have some detrimental effects on the underlying semiconductor structure due to the relatively strong mechanical forces involved. For example, there may be a large difference between the mechanical properties of conductive materials, such as copper and low-k thin layers used in typical damascus processes, when the interconnect position moves below 13 microns. . For example, a low k dielectric thin layer may have a Young's modulus greater than 10 times that of copper. After all, the relatively strong mechanical forces applied to the dielectric thin layer and copper in the CMP process, among other things, are stress related defects including delamination, medium to low warpage, erosion, thin layer lift, scratching or others. May be caused for semiconductor structures.
[Means for Solving the Problems]
[0007]
In one example, a method for forming a semiconductor structure is provided. The method forms a dielectric layer on a semiconductor wafer, wherein the dielectric layer includes a recessed area and a non-recessed area, and forms a conductive layer on the dielectric layer to cover the recessed area and the non-recessed area. And planarizing the surface of the conductive layer to reduce the topological variation of the surface of the conductive layer, and then electropolishing the conductive layer to expose non-recessed areas.
The present invention will be more fully understood in view of the detailed description in conjunction with the accompanying drawings and claims.
BEST MODE FOR CARRYING OUT THE INVENTION
[0008]
In order to provide a more complete understanding of the present invention, numerous specific details are set forth below, such as specific materials, parameters, and the like. However, it should be recognized that the description is not intended to limit the scope of the invention and instead provides a better description of typical embodiments.
[0009]
Chemical mechanical polishing (CMP) is a known method for planarizing and polishing a semiconductor surface, but CMP is a stress related defect to the underlying structure, such as medium to low warpage, corrosion, thin layers May cause floating, scratching or other problems. In contrast, electropolishing is a method of polishing a metal (eg, copper) that provides a relatively stress free polishing method. However, as will be described later, electropolishing is an isotropic etching process in which the metal layer is etched at approximately the same rate regardless of the height difference. Thus, if the topological structure or general shape of the metal layer is non-planar before electropolishing, the non-planar structure or general shape of the metal layer topology typically remains after electropolishing.
[0010]
1A and 1B illustrate a typical process flow of an electropolishing method for polishing a semiconductor structure having a non-planar topology. FIG. 1A illustrates a dielectric layer 102 patterned with indented and non-indented areas formed on a support 100. A barrier / seed layer 105 is formed on the dielectric layer 102 and the support 100. Finally, a metal layer 106 is deposited on the barrier / seed layer 105, for example, by electroplating, covering the recessed and non-recessed areas of the dielectric layer 102. Metal layer 106 has a non-planar topology including humps 108 and depressions 112 located on various structures in the dielectric layer. The non-planar topology of the metal layer 106 can be caused, for example, by plating chemistry in an electroplating process.
[0011]
Referring now to FIG. 1B, the metal layer 106 in the recessed area, i.e., the metal layer 106 is typically polished to the surface of the non-recessed area so that the trenches are isolated to form metal interconnect lines. Returned. In general, it is desirable that the upper surface of the metal layer 106 in the indented area be flush with the upper surface of the non-indented area surrounding the metal layer 106 formed in the indented area.
[0012]
Reference to a plane is not intended or implied that the top surface of the metal layer 106 is absolutely flush with the top surface of the non-recessed area, but rather the top surface of the metal layer 106. It should be appreciated that the level is intended to inform that the level of the upper surface of the indentation area is even higher. Thus, it is generally advantageous to reduce the variation between the upper surface level of the metal layer 106 and the upper surface level of the indentation area.
[0013]
In this example, it is assumed that the metal layer 106 is electropolished. Further, as depicted in FIG. 1A, it is assumed that the topological structure or general shape of the metal layer 106 is non-planar before electropolishing. As previously mentioned, electropolishing is an isotropic etching process. As such, as depicted in FIG. 1B, the non-planar structure or general shape of the topology of the metal layer 106 can remain after electropolishing.
[0014]
More specifically, in this example, it is assumed that the topology of the metal layer 106 includes a hump 108 and a recessed portion 112 prior to electropolishing, as depicted in FIG. 1A. As depicted in FIG. 1B, it is assumed that hump 108 and recessed portion 112 (FIG. 1A) remain as residue 110 and recessed 114 after electropolishing. Residue 110 is a region of metal layer 106 that is at a height H above dielectric layer 102. Residue 110 may cause an electrical short between interconnect lines formed in the trench region below residue 110. The recess 114 is a recess or trench in the metal layer 106 where the surface of the metal layer 106 in the trench is at a depth R below the surface of the dielectric layer 102. Recess 114 can reduce metal and copper in the trench, thereby reducing the conductance of the formed interconnect line. Thus, as described above, it is advantageous to reduce variations in the surface height of the metal layer 106 above and below the surface of the non-recessed area.
[0015]
Thus, in one exemplary embodiment, after planarizing the metal layer formed over the patterned dielectric layer, the metal layer is electropolished to isolate the interconnect lines. One advantage of planarizing the metal layer before electropolishing back is less damage to the structure underlying the metal layer compared to conventional planarization techniques, thus increasing the reliability of the interconnect element. Increasingly, metal interconnect lines can be formed in the dielectric layer. This is because most damage to the structure occurs when the indented metal is exposed to the CMP pad.
[0016]
2A-2D illustrate an exemplary process flow of a method for planarizing and electropolishing an exemplary semiconductor structure including a metal layer 106 having a non-planar topology. FIG. 2A illustrates a cross-sectional view of an exemplary semiconductor structure having indented areas 102r and non-indented areas 102n formed in dielectric layer 102. FIG. The recessed area 102r and the non-recessed area 102n form a pattern of interconnect lines in the dielectric layer 102. The dielectric layer 102 is deposited on the support layer 100 using any conventional deposition method, such as thermal or plasma chemical vapor deposition, spin-on, sputtering, or the like. It can be conveniently deposited and formed. Further, the dielectric layer 102 can be patterned by known patterning methods such as photomasking, photolithography, microlithography, or the like. The dielectric material is, for example, silicon dioxide (SiO ₂ ). For many applications, it is desirable to select a dielectric layer material (often referred to as a low “k” value material) having a low dielectric constant. Low-k materials (ie, below about 3.0) provide better electrical isolation between interconnect lines by reducing capacitance coupling and “crosstalk” between adjacent lines. Such low-k materials include fluorosilicate glass, polyimide, fluorinated polyimide, hybrid / composite, siloxane, organic polymer, [α] -C: F, Si-O-C, parylene / fluorinated. Includes parylene, polytetrafluoroethylene, nanoporous silica, nanoporous organic material, or others.
[0017]
A dielectric layer 102 is formed on the support layer 100. The support layer 100 can be, for example, an underlying semiconductor wafer, a pre-formed dielectric layer, or other semiconductor structure. The support layer 100 can include, for example, silicon and / or various other semiconductor materials, such as gallium arsenide, or others, depending on the particular application.
[0018]
Also, the barrier and / or seed layer 105 may be formed in various ways, for example, chemically, so that the barrier layer covers the patterned dielectric layer 102 including the walls of the dielectric layer 102 in the recessed area 102r. It can be deposited by chemical vapor deposition (CVD), physical vapor deposition (PVD), atomic layer deposition (ALD), or others. After the metal layer 106 is subsequently deposited, the barrier layer serves to prevent diffusion of metal (eg, copper) into the dielectric layer 102 (FIG. 2B). Any diffusion of copper into the dielectric layer 102 will increase the dielectric constant of the dielectric layer 102 in the negative direction. The barrier / seed layer 105 may be formed from a suitable material that is resistant to copper diffusion, such as titanium, tantalum, tungsten, titanium nitride, tantalum nitride, tungsten nitride, or other suitable material. it can. In some applications, the barrier layer can be omitted. For example, the barrier layer can be omitted if the dielectric material is sufficiently resistant to diffusion of the metal layer 106 or if the diffusion of the metal layer 106 does not adversely affect the performance of the semiconductor device.
[0019]
For example, if the metal layer 106 is subsequently electroplated on the dielectric layer 102, a seed layer is typically deposited. Typically, the seed layer is a thin layer of copper or other conductive material on which the metal layer 106 can be electroplated. Further, a single layer or material of the barrier / seed layer 105 can act as both a barrier layer and a seed layer.
[0020]
Referring now to FIG. 2B, a metal layer 106 is deposited on the surface of the barrier / seed layer 105, or on the dielectric layer 102 if the barrier / seed layer 105 is omitted. The metal layer 106 fills the trench or indentation area 102r and covers the non-indentation area 102n. The metal layer 106 can be deposited by PVD, CVD, ALD, electroplating, electroless plating, or other convenient method. The metal layer 106 may be, for example, copper or other suitable conductive material such as aluminum, nickel, chromium, zinc, cadmium, silver, gold, rhodium, palladium, platinum, tin, lead, iron, indium, or others. is there.
[0021]
As shown in FIG. 2B, the topology of the metal layer 106 may not be coplanar with variations in that topology. For example, deposition of the metal layer 106 may result in a hump 108 and / or a recessed portion 112 above various shapes of the dielectric layer 102. In particular, when the metal layer 106 is electroplated on the dielectric layer 102, the hump 108 can be formed above the narrow high density trench region of the dielectric layer 102, and the recessed portion 112 has a wide low density. It can be formed above the trench region. This effect may be particularly prevalent when electroplating the metal layer 106 over the dielectric layer 102 due to plating chemistry. However, the shape and location of the hump 108 and the recessed portion 112 are for illustrative purposes only, and other non-planar topological features of the metal layer 106 are possible as described below with respect to FIGS. 4A and 4B. It should be recognized.
[0022]
Referring now to FIG. 2C, the metal layer 106 is planarized smoothly or topology features are reduced. For example, a chemical mechanical polishing (CMP) process can be applied to the structure to polish and planarize the metal layer 106. The CMP metal layer 106 smoothes the metal layer 106 prior to electropolishing the metal layer 106 by reducing the topology of the metal layer 106, i.e., humps 108, depressions 112, and other non-planar topological features. For example, a CMP process is performed to polish the metal layer 106 to a first height “a” above the underlying support 100, where “a” is a height equal to the height of the dielectric layer 102. higher than b ”. Thus, the CMP process removes the metal layer 106 at a distance from the non-recessed area 102n of the dielectric layer 102 and prevents contact with the dielectric layer 102 if possible. Rather, the CMP process polishes the metal layer 106 to planarize the metal layer 106 and reduce variations in its topology.
[0023]
Referring specifically to the metal layer 106, references to planarization and planarization are not intended or implied that the surface of the metal layer 106 is absolutely planar, but rather the metal layer 106. It should be recognized that it is intended to inform that the surface of the surface is more smooth or flat. In essence, planarization of the surface of the metal layer 106 reduces variations in the topology of the metal layer 106 prior to electropolishing.
[0024]
Since the polishing pad of the CMP apparatus (FIG. 5) does not directly contact the underlying structure, for example, the dielectric layer 102, this example does not emphasize much about the preservation of the dielectric layer 102 and the underlying structure. The CMP process of the method can be optimized for planarization efficiency. For example, the stiffness or hardness of the polishing pad can be adjusted to preserve the underlying dielectric layer 102. In the CMP portion of the example method, a rigid pad with an embedded diamond tip or the like can be used. Further, a polishing process that does not use a slurry or abrasive can be used to reduce scratching in the metal layer 106.
[0025]
Polishing pad pressure may be a factor in controlling and preventing damage to the patterned dielectric layer 102 and interconnect structures, particularly for integrated schemes using copper and low-k dielectric films. Typically, the pressure of the polishing pad is in the range of 0.1 pound-force / square inch (PSI) to 10 PSI, for example, 5 PSI. The thickness of the metal layer 106 removed during the CMP process depends at least in part on the topology of the metal layer 106 formed on the dielectric layer 102 and the planarization efficiency of the CMP process used. Typically, the removed thickness is greater than or equal to the difference between the high and low points of the metal layer topology.
[0026]
It should be appreciated that the CMP process is described herein for illustrative purposes only. Alternative methods of planarizing the metal layer 106 can be used in place of or in conjunction with the typical CMP process described above. For example, a sacrificial material is added on the metal layer 106 to planarize the surface above the metal layer 106. The sacrificial material can be a conductive or non-conductive material, such as spin-on-glass, photoresist, metal alloy, metal compound, or the like. The metal layer 106 can then be planarized, for example, by etching away the sacrificial material and a portion of the metal layer 106. The sacrificial material and the metal layer 106 should have the same or similar etch rate so that the etching process removes the sacrificial layer and the metal layer 106 at a similar rate. Etching the planarized metal layer 106 and the sacrificial layer at a similar rate to remove the sacrificial layer and a portion of the metal layer 106 results in a planarized metal layer 106. An example of this process is depicted in FIG. 4A and described below.
[0027]
The etching process can be a dry etching process or a wet etching process. Dry etching processes include plasma etching, chemical vapor etching, and others. Plasma etch sources can include high density plasma sources, such as helicon plasma sources, inductively coupled plasma sources (ICPs), and others. The etching gas can include a halogen group, for example, a chlorine based gas. Two examples of plasma etching process conditions are detailed in the table below:
[0028]
[Table 1]

[0029]
[Table 2]

[0030]
After step 1, the upper part of copper and copper compound is copper chloride (CuCl _x ) Will be converted.
Step 2:
CuCl by using dilute HCl solution _x The compound is wet etched. The HCl concentration can range from 1 to 6 wt%, preferably 3 wt%.
[0031]
Optionally, after plating the metal layer 106, following a planarization technique similar to that used in the flat panel display industry to anneal amorphous Si (a-Si) to poly-Si on glass, A laser can be used to reflow the copper to relax the metal layer 106 and produce a planarized surface. Another alternative involves a high frequency, short pulse laser that can radiate from a direction parallel to the support 100 to remove higher portions of the metal layer 106 by evaporation. A short pulse of the laser is used to protect most copper and the surrounding dielectric material from the high temperature effects generated by the laser, i.e., reduce thermoelectric costs. The laser is a solid laser, such as a ruby laser, Nd-glass laser, Nd: YAG (yttrium aluminum garnet, Y _Three Al _Five O ₁₂ ) Laser, gas laser, eg He-Ne laser, CO ₂ It can be a laser, HF laser, or others. The metal layer 106 is planarized by scanning the entire surface of the support 100 with a laser beam. Further, in such a process, a non-contact surface topology sensor can be used as an endpoint detector. Typical conditions for this planarization process are detailed in the following table:
[0032]
[Table 3]

[0033]
Next, referring to FIG. 2D, after the metal layer 106 is planarized, the metal layer 106 is electropolished. Specifically, the metal layer 106 is electropolished from the non-recessed area 102n of the dielectric layer 102 so that the metal layer 106 is isolated within the recessed area 102r or trench to form an interconnect line. The metal layer 106 can be polished to the same height as the non-recessed area. Optionally, the metal layer 106 can be polished to a height below the non-recessed area. The metal layer 106 can be electropolished by an electropolishing apparatus that directs the flow of electrolyte fluid (not shown) to the metal layer 106 (FIG. 6). The electrolyte fluid can be, for example, any convenient electrolyte fluid such as phosphoric acid, orthophosphoric acid (H _Three PO _Four ), Or other.
[0034]
Further, the barrier / seed layer 105 is removed from the exposed region of the non-recessed area 102n of the dielectric layer 102. If layer 105 is or includes a seed layer, for example, an electropolishing process that polishes metal layer 106 can remove it. If layer 105 is or includes a barrier layer, it can be removed, for example, by plasma dry etching, wet etching or the like. In addition, if the metal layer 106 is electropolished to a lower height than the non-recessed area, the non-recessed area can be etched at this time to planarize the surface. The following table, Table 4, provides a typical range of parameters that can be used in the plasma dry etching process to remove the barrier layer:
[0035]
[Table 4]

[0036]
These parameters are the possible dielectric layer 102 material SiO ₂ Yields removal rates of the two possible barrier layers 105, TaN and TiN, greater than the removal rate of. Selectivity can be selected in this manner to reduce etching or damage of the underlying dielectric layer 102 during removal of the barrier layer 105. However, it should be noted that other selectivities can be obtained by changing the parameters.
[0037]
FIG. 3 is a flowchart illustrating an exemplary damascus process 300 that includes a planarization process and an electroplating process. A wafer having a recessed area and a non-recessed area is prepared at block 302. A patterned dielectric layer prepared on the wafer can define indented and non-indented areas. A patterned dielectric layer can be formed on an underlying semiconductor structure, including other previously formed dielectric layers, wafers, or the like. In addition, the wafer can be divided into individual dice including recessed and non-recessed areas that will be separated into individual semiconductor devices in a post-processed state. The metal layer is then deposited at block 304 so that the metal layer fills the recessed areas in the dielectric layer as well as covers the non-recessed areas of the dielectric layer. The metal layer is then planarized at block 306. For example, the metal layer is subjected to a CMP process to planarize and smooth the topology of the metal layer. The planarized metal layer is then electropolished at block 308 to expose the non-recessed areas of the dielectric layer and isolate the metal layer within the recessed areas to form metal interconnect lines.
[0038]
It should be appreciated that many changes can be made to the exemplary process 300 depicted in the flowchart. For example, after the barrier / seed layer is added as needed, a metal layer is deposited at block 304, where the barrier / seed layer is etched from the dielectric layer after exposing the non-recessed areas. . In addition, each block in FIG. 3 performs a number of processes not explicitly described herein, such as masking and etching to form recessed areas, or cleansing of the metal layer before and / or after surface planarization. Can be included. Further, the typical Damascus process 300 is applicable to both single and double embedded processes.
[0039]
4A and 4B illustrate additional exemplary topologies of the metal layer 106 that can be planarized and then electropolished to form an interconnect structure. Referring to FIG. 4A, the metal layer 106 has a topology that roughly corresponds to the shape of the underlying dielectric layer 102. Such a topology could be created, for example, by sputtering a metal layer 106 over the dielectric layer 102. The sacrificial material 107 is then added, and the metal layer 106 is then planarized by etching the sacrificial material 107 and a portion of the metal layer 106 such that the metal layer 106 is planarized to the dashed line “P”. As described above, the sacrificial material 107 can be a metal, a metal-solvent complex, a copper-solvent complex, spin-on-glass, photoresist, or the like. The sacrificial material 107 can be any material having an etch rate similar to that of the underlying metal layer 106, and the etching process has no selectivity between the sacrificial material 107 and the metal layer 106, and is conventional. It can be dry or wet etching.
[0040]
The position of the line “P” is for illustrative purposes only and can be adjusted up or down depending on the application and planarization method. After the topological features of the metal layer 106 are planarized, the metal layer 106 is then electropolished as described above with respect to FIG. 2D, as in FIG. 2C.
[0041]
FIG. 4B illustrates another exemplary metal layer 106 having an irregular surface topology. The irregular surface topology of the metal layer 106 may be due to a number of causes ranging from the deposition process to the underlying structure. The metal layer 106 is first polished as in FIG. 4A by planarizing the surface to line “P”, adding a sacrificial material, etching back, and heating the metal layer 106 for some time with a laser or the like. Next, the metal layer 106 is electropolished. From FIGS. 4A and 4B, it should be appreciated that a number of metal layers can be planarized and electropolished without undue damage to the underlying dielectric layer 102 by this method.
[0042]
Referring now to FIG. 5, an exemplary CMP apparatus 400 and process is described. A CMP apparatus 400 can be used to planarize the metal layer 106. A typical CMP process proceeds by pressing and rotating the wafer surface against a wet polishing surface. This process is controlled by the chemical, pressure, and temperature conditions of the CMP apparatus 400. A typical CMP apparatus 400 includes a rotatable polishing platen 411 and a polishing pad 412 mounted on the polishing platen 411. The CMP apparatus 400 also includes a rotatable wafer carrier 413. Wafer carrier 413 positions wafer 401 and applies force to wafer 401 in the direction indicated by arrow 414. Chemical slurry is applied to the CMP apparatus 400 through the nozzle 417 and dispensed onto the polishing pad 412. Chemical slurry is fed through nozzle 417 from a temperature controlled reservoir (not shown), for example. In addition, the chemical slurry contains an abrasive, such as alumina, silica, or the like, which is used as an abrasive with other selected chemicals to polish the surface of the wafer 401.
[0043]
The main parameters that affect the polishing rate are the downward pressure 414 on the wafer 401 relative to the polishing pad 414, the rotational speed of the polishing platen 411 and wafer carrier 413, the composition and temperature of the chemical slurry, and the polishing pad 412 Composition. Adjustment of these parameters makes it possible to control the polishing rate and the planarization efficiency of the CMP apparatus 400.
[0044]
The CMP apparatus 400 and process described with reference to FIG. 5 is for illustrative purposes only. It should be appreciated that other CMP apparatus configurations and configurations can be used. For example, instead of the rotatable polishing platen 411 and polishing pad 412, a belt that moves the polishing pad 412 relative to the wafer carrier 413 can be used. Also, as will be appreciated, movement of the wafer 401 relative to the polishing pad 412 can be accomplished in a number of ways. Accordingly, the CMP apparatus 400 depicted in FIG. 5 is not intended to limit the CMP apparatus or method that can be used.
[0045]
FIG. 6 is a typical cross-sectional view of an electropolishing apparatus 500 that can be used for electropolishing a metal layer 506 formed on a semiconductor wafer 501. The semiconductor wafer 501 can further include, for example, a support layer 100, a dielectric layer 102, and a barrier / seed layer 105 (FIGS. 2A-2D). Further, the topology of the metal layer 506 will be planarized by, for example, a CMP apparatus 400 (FIG. 5) prior to electropolishing.
[0046]
The nozzle 540 of the electropolishing apparatus 500 directs the flow of the electrolyte fluid 520 toward the surface of the metal layer 506. In other examples, the wafer 501 can be fully or partially immersed in the electrolyte fluid 520. The electrolyte fluid 520 can be any conventional electropolishing fluid such as phosphoric acid, orthophosphoric acid (H _Three PO _Four ), Or others. For example, in one example, the electrolyte fluid is orthophosphoric acid at a concentration of about 60 wt% to about 85 wt%. Further, the electrolyte fluid 520 can include, for example, 10-40% (based on acid mass) glycol. However, it should be recognized that the concentration and composition of the electrolyte fluid can be varied depending on the particular application.
[0047]
When the electropolishing apparatus 500 directs the flow of the electrolyte fluid 520 to the metal layer 506, the power supply 550 counters the electrode 530 (cathode) positioned in the nozzle 540 and the electrode (anode) coupled to the metal layer 506. To supply the charge. The power supply device 550 can operate, for example, in a constant current or constant voltage mode. A power supply 550 configured to positively charge the electrolyte fluid 520 with respect to the metal layer 506 is used to remove metal ions from the metal layer 506 from the surface. In this method, the flow of electrolyte fluid 520 electropolishes the portion of metal layer 506 that contacts it.
[0048]
Further, as depicted in FIG. 6, the wafer 501 is rotated and translated along the axis X to locate the surface of the metal layer 506 during the flow of the electrolyte fluid 520 and to electrolyze the surface uniformly. Grind. For example, by rotating the wafer 501 and simultaneously translating the wafer 501 in the X direction, the electrolyte fluid 520 can follow a spiral path along the surface of the metal layer 506. Optionally, the nozzle 540 is moved while holding the wafer 501 stationary to apply a flow of electrolyte fluid 520 to the required portion of the metal layer 506. Further, both the wafer 501 and the nozzle 540 can be moved to apply a flow of electrolyte fluid 520 to the required portion of the metal layer 506. Exemplary descriptions of electropolishing methods and apparatus are described in the following US patent applications and patent specifications: US Patent Application No. 09 / 497,894, entitled “Electropolishing Metal Interconnects on Semiconductor Devices” Method and apparatus ", filed Feb. 4, 2000, and U.S. Patent No. 6,395,152, entitled" Method and apparatus for electropolishing metal interconnects on semiconductor elements ", filed July 2, 1999, them Both of which are hereby incorporated by reference.
[0049]
In addition, it should be recognized that the metal layer 106 can be electropolished using other electropolishing methods and apparatus. For example, the wafer 501 including the metal layer 506 can be partially or fully immersed in a bath of electrolyte fluid.
[0050]
The above description is provided to illustrate exemplary aspects and is not intended to be limiting. As those skilled in the art will appreciate, many modifications and variations are possible within the scope of the present invention. For example, a number of interconnected structures formed in a single or double embedded damascus tool, such as a combination of dielectric layers, barrier layers, seed layers, and mask layers are described. Can be planarized and electropolished in accordance with other methods. In addition, a number of planarization and electropolishing methods can be combined to planarize and electropolish the interconnect structure. Also, as will be apparent to those skilled in the art, a metal layer having a non-planar topology created for reasons other than those described herein can be conveniently planarized according to the methods and apparatus described herein. And electropolishing. Accordingly, the present invention is defined by the appended claims and is not limited by the description herein.
[Brief description of the drawings]
[0051]
FIGS. 1A-1B illustrate an exemplary electropolishing process for a semiconductor device.
FIGS. 2A-2D illustrate an exemplary planarization and electropolishing process of a semiconductor device.
FIG. 3 illustrates a flowchart of a typical damascus process.
FIGS. 4A-4B illustrate a typical topology of a metal layer formed on a semiconductor structure that can be planarized and polished.
FIG. 5 shows a cross-sectional view of a typical chemical mechanical polishing apparatus.
FIG. 6 shows a cross-sectional view of an electropolishing apparatus.

Claims (69)

半導体構造物を形成する方法であって、
半導体ウェーハ上に誘電性層を形成すること、ここでこの誘電性層はくぼみ区域及び非くぼみ区域を含む、
誘電性層上に導電性層を形成してくぼみ区域及び非くぼみ区域を被覆すること、
導電性層の表面を平面化して導電性層の表面のトポロジーの変動を減少させること、及び
導電性層の表面を平面化した後、導電性層を電解研磨して非くぼみ区域を露出させること、
の工程を含む方法。A method of forming a semiconductor structure, comprising:
Forming a dielectric layer on the semiconductor wafer, wherein the dielectric layer includes recessed and non-recessed areas;
Forming a conductive layer on the dielectric layer to cover the indented and non-indented areas;
Planarizing the surface of the conductive layer to reduce variations in the topology of the surface of the conductive layer, and after planarizing the surface of the conductive layer, electropolishing the conductive layer to expose non-recessed areas ,
Comprising the steps of: 導電性層の表面の平面化工程が導電性層の化学的機械的研磨（ＣＭＰ）を包含する、請求項１に記載の方法。The method of claim 1, wherein the step of planarizing the surface of the conductive layer comprises chemical mechanical polishing (CMP) of the conductive layer. ＣＭＰが導電性層の非くぼみ区域を露出させないで導電性層の表面を平面化する、請求項２に記載の方法。The method of claim 2, wherein CMP planarizes the surface of the conductive layer without exposing non-recessed areas of the conductive layer. ＣＭＰが研磨パッドを含み、そしてこの研磨パッドが導電性層の非くぼみ区域と接触しない、請求項２に記載の方法。The method of claim 2, wherein the CMP comprises a polishing pad and the polishing pad does not contact non-recessed areas of the conductive layer. ＣＭＰが無スラリー研磨プロセスを包含する、請求項２に記載の方法。The method of claim 2, wherein the CMP comprises a slurry-free polishing process. 導電性層の表面を平面化する工程が
導電性層の表面上に犠牲物質を形成すること、ここで前記犠牲物質は平面化される、及び
犠牲物質と導電性層の一部分とをエッチングすることを含む、請求項１に記載の方法。Planarizing the surface of the conductive layer forms a sacrificial material on the surface of the conductive layer, wherein the sacrificial material is planarized, and etching the sacrificial material and a portion of the conductive layer. The method of claim 1 comprising: エッチング工程が犠牲物質と導電性層との間の選択性をもたない、請求項６に記載の方法。The method of claim 6, wherein the etching step has no selectivity between the sacrificial material and the conductive layer. 犠牲物質がスピン−オン−ガラス(spin−on−glass)である、請求項６に記載の方法。The method of claim 6, wherein the sacrificial material is spin-on-glass. 導電性層の形成工程が導電性層の析出を包含する、請求項１に記載の方法。The method of claim 1, wherein the step of forming the conductive layer includes deposition of the conductive layer. 導電性層の形成工程が導電性層の電気めっきを包含する、請求項１に記載の方法。The method of claim 1, wherein the step of forming the conductive layer includes electroplating of the conductive layer. 導電性層と誘電性層との間に配置されたシード層を形成する工程をさらに含む、請求項１に記載の方法。The method of claim 1, further comprising forming a seed layer disposed between the conductive layer and the dielectric layer. 電解研磨工程が非くぼみ区域からシード層の一部分を除去する、請求項１１に記載の方法。The method of claim 11, wherein the electropolishing step removes a portion of the seed layer from the non-recessed area. 電解研磨工程が電解質流体の流れを導電性層表面に向けることを含む、請求項１に記載の方法。The method of claim 1, wherein the electropolishing step includes directing a flow of electrolyte fluid to the conductive layer surface. 電解研磨工程が電解質流体中に導電性層の少なくとも一部分を浸漬することを含む、請求項１に記載の方法。The method of claim 1, wherein the electropolishing step comprises immersing at least a portion of the conductive layer in an electrolyte fluid. 導電性層と誘電性層との間に配置された遮壁層を形成する工程をさらに含む、請求項１に記載の方法。The method of claim 1, further comprising forming a barrier layer disposed between the conductive layer and the dielectric layer. プラズマ乾式エッチングにより、遮壁層を誘電性層の非くぼみ区域から除去する、請求項１５に記載の方法。The method of claim 15, wherein the barrier layer is removed from the non-recessed area of the dielectric layer by plasma dry etching. 湿式エッチングにより、遮壁層を誘電性層の非くぼみ区域から除去する、請求項１５に記載の方法。The method of claim 15, wherein the barrier layer is removed from the non-recessed area of the dielectric layer by wet etching. 導電性層が銅である、請求項１に記載の方法。The method of claim 1, wherein the conductive layer is copper. 導電性層を第１高さに平面化し、第２高さに電解研磨し、ここで第２高さは第１高さより低い、請求項１に記載の方法。The method of claim 1, wherein the conductive layer is planarized to a first height and electropolished to a second height, wherein the second height is less than the first height. 第２高さは非くぼみ区域の高さと同一平面である、請求項１９に記載の方法。20. The method of claim 19, wherein the second height is flush with the height of the non-recessed area. 第２高さが非くぼみ区域の高さより低い、請求項１９に記載の方法。The method of claim 19, wherein the second height is less than the height of the non-recessed area. 半導体デバイスの製造方法であって
半導体構造物上に誘電性層を形成すること、ここでこの誘電性層はくぼみ区域及び非くぼみ区域を含む、
導電性層を形成して誘電性層を被覆し、かつ非くぼみ区域を充填すること、
導電性層表面を半導体構造物よりも上の第１高さに平面化すること、ここで第１高さは非くぼみ区域の高さより大きい、及び
導電性層表面を半導体構造物より上の第２高さに電解研磨すること、ここで第２高さは第1高さより低い、の工程を含む方法。A method of manufacturing a semiconductor device, comprising forming a dielectric layer on a semiconductor structure, wherein the dielectric layer includes a recessed area and a non-recessed area.
Forming a conductive layer to cover the dielectric layer and filling the non-recessed area;
Planarizing the surface of the conductive layer to a first height above the semiconductor structure, wherein the first height is greater than the height of the non-recessed area and the surface of the conductive layer is above the semiconductor structure; Electropolishing to a height of 2, wherein the second height is less than the first height. 第２高さが非くぼみ区域の高さと同一平面である、請求項２２に記載の方法。23. The method of claim 22, wherein the second height is flush with the height of the non-recessed area. 第２高さが非くぼみ区域の高さより低い、請求項２２に記載の方法。24. The method of claim 22, wherein the second height is less than the height of the non-recessed area. 導電性層の平面化工程が導電性層の化学的機械的研磨（ＣＭＰ）を包含する、請求項２２に記載の方法。24. The method of claim 22, wherein the step of planarizing the conductive layer comprises chemical mechanical polishing (CMP) of the conductive layer. ＣＭＰが導電性層の下に横たわる構造物を露出しない、請求項２５に記載の方法。26. The method of claim 25, wherein the CMP does not expose structures underlying the conductive layer. ＣＭＰが研磨パッドを含み、そして研磨パッドが導電性層の下に横たわる構造物と接触しない、請求項２５に記載の方法。26. The method of claim 25, wherein the CMP includes a polishing pad, and the polishing pad does not contact the structure underlying the conductive layer. ＣＭＰが無スラリー研磨プロセスを包含する、請求項２５に記載の方法。26. The method of claim 25, wherein CMP comprises a slurry-free polishing process. 導電性層表面を平面化する工程が
導電性層表面上に犠牲物質を形成すること、ここで前記犠牲物質は平面化される、及び
犠牲物質及び導電性層をエッチングすること、ここで犠牲物質と導電性層との間に選択性が存在しない、の工程を含む、請求項２２記載の方法。Planarizing the conductive layer surface forms a sacrificial material on the conductive layer surface, wherein the sacrificial material is planarized, and etching the sacrificial material and the conductive layer, wherein the sacrificial material 23. The method of claim 22, comprising the step of: no selectivity between the conductive layer and the conductive layer. 犠牲物質がスピン−オン−ガラスである、請求項２９に記載の方法。30. The method of claim 29, wherein the sacrificial material is spin-on-glass. 導電性層の形成工程が導電性層の析出を包含する、請求項２２に記載の方法。23. The method of claim 22, wherein the step of forming the conductive layer includes deposition of the conductive layer. 導電性層の形成工程が導電性層の電気めっきを包含する、請求項２２に記載の方法。24. The method of claim 22, wherein the step of forming the conductive layer includes electroplating of the conductive layer. 導電性層と誘電性層との間に配置されたシード層を形成する工程をさらに含む、請求項２２に記載の方法。23. The method of claim 22, further comprising forming a seed layer disposed between the conductive layer and the dielectric layer. 電解研磨工程が非くぼみ区域からシード層の一部分を除去する、請求項３３に記載の方法。34. The method of claim 33, wherein the electropolishing step removes a portion of the seed layer from the non-recessed area. 電解研磨工程が電解質流体の流れを導電性層表面に向けることを含む、請求項２２に記載の方法。23. The method of claim 22, wherein the electropolishing step includes directing a flow of electrolyte fluid to the conductive layer surface. 電解研磨工程が電解質流体の中に導電性層の少なくとも一部分を浸漬することを含む、請求項２２に記載の方法。23. The method of claim 22, wherein the electropolishing step comprises immersing at least a portion of the conductive layer in an electrolyte fluid. 導電性層と誘電性層との間に配置された遮壁層を形成する工程をさらに含む、請求項２２に記載の方法。23. The method of claim 22, further comprising forming a barrier layer disposed between the conductive layer and the dielectric layer. プラズマ乾式エッチングにより、遮壁層を誘電性層の非くぼみ区域から除去する、請求項３７に記載の方法。38. The method of claim 37, wherein the barrier layer is removed from the non-recessed area of the dielectric layer by plasma dry etching. 湿式エッチングにより、遮壁層を誘電性層の非くぼみ区域から除去する、請求項３７に記載の方法。38. The method of claim 37, wherein the barrier layer is removed from the non-recessed areas of the dielectric layer by wet etching. 導電性層が銅である、請求項２２に記載の方法。24. The method of claim 22, wherein the conductive layer is copper. 相互接続構造物を作る方法であって、
半導体構造物を形成すること、ここで半導体構造物は開口でパターン化され相互接続を形成する、
半導体構造物の上にかつ開口内に導電性層を形成すること、
導電性層表面を平面化して非平面変動を減少させること、及び
平面化された導電性層を電解研磨して、開口内の導電性層を隔離すること、の工程を含む方法。A method of making an interconnect structure,
Forming a semiconductor structure, wherein the semiconductor structure is patterned with openings to form interconnects;
Forming a conductive layer on the semiconductor structure and in the opening;
Planarizing the surface of the conductive layer to reduce non-planar variations and electropolishing the planarized conductive layer to isolate the conductive layer in the opening. 半導体構造物がその中に形成された開口を有する誘電性層を含む、請求項４１に記載の方法。42. The method of claim 41, wherein the semiconductor structure includes a dielectric layer having an opening formed therein. 半導体構造物が誘電性層と導電性層との間に形成された遮壁層をさらに含む、請求項４２に記載の方法。43. The method of claim 42, wherein the semiconductor structure further comprises a barrier layer formed between the dielectric layer and the conductive layer. プラズマ乾式エッチングにより、遮壁層を誘電性層の一部分から除去する、請求項４３に記載の方法。44. The method of claim 43, wherein the barrier layer is removed from a portion of the dielectric layer by plasma dry etching. 湿式エッチングにより、遮壁層を誘電性層の一部分から除去する、請求項４３に記載の方法。44. The method of claim 43, wherein the barrier layer is removed from a portion of the dielectric layer by wet etching. 導電性層と誘電性層との間に配置されたシード層を形成することをさらに含む、請求項４２に記載の方法。43. The method of claim 42, further comprising forming a seed layer disposed between the conductive layer and the dielectric layer. 電解研磨工程がシード層の一部分を除去する、請求項４６に記載の方法。The method of claim 46, wherein the electropolishing step removes a portion of the seed layer. 導電性層表面を平面化する工程が導電性層の化学的機械的研磨（ＣＭＰ）を含む、請求項４１に記載の方法。42. The method of claim 41, wherein the step of planarizing the conductive layer surface comprises chemical mechanical polishing (CMP) of the conductive layer. ＣＭＰが導電性層の下に横たわる構造物を露出しない、請求項４８に記載の方法。49. The method of claim 48, wherein the CMP does not expose structures underlying the conductive layer. ＣＭＰが研磨パッドを含み、そして研磨パッドが導電性層の下に横たわる構造物と接触しない、請求項４８に記載の方法。49. The method of claim 48, wherein the CMP includes a polishing pad, and the polishing pad does not contact the structure underlying the conductive layer. ＣＭＰが無スラリー研磨プロセスを包含する、請求項４８に記載の方法。49. The method of claim 48, wherein the CMP comprises a slurry-free polishing process. 導電性層表面を平面化する工程が、
導電性層表面上に犠牲物質を形成すること、ここで前記犠牲物質は平面化される、及び
犠牲物質と導電性層の一部分とをエッチングすること、ここで犠牲物質と導電性層との間に選択性が存在しないの工程を含む、請求項４１記載の方法。The step of planarizing the surface of the conductive layer includes
Forming a sacrificial material on the surface of the conductive layer, wherein the sacrificial material is planarized, and etching the sacrificial material and a portion of the conductive layer, wherein the sacrificial material is between the conductive material and the conductive layer; 42. The method of claim 41, wherein the method comprises a step of no selectivity. 犠牲物質がスピン−オン−ガラスである、請求項５２に記載の方法。53. The method of claim 52, wherein the sacrificial material is spin-on-glass. 導電性層の形成工程が導電性層の析出を包含する、請求項４１に記載の方法。42. The method of claim 41, wherein the step of forming the conductive layer includes deposition of the conductive layer. 導電性層の形成工程が導電性層の電気めっきを包含する、請求項４１に記載の方法。42. The method of claim 41, wherein the step of forming the conductive layer includes electroplating of the conductive layer. 電解研磨工程が電解質流体の流れを導電性層表面に向けることを含む、請求項４１に記載の方法。42. The method of claim 41, wherein the electropolishing step includes directing a flow of electrolyte fluid to the conductive layer surface. 電解研磨工程が電解質流体の中に導電性層の少なくとも一部分を浸漬することを含む、請求項４１に記載の方法。42. The method of claim 41, wherein the electropolishing step comprises immersing at least a portion of the conductive layer in an electrolyte fluid. 導電性層が銅である、請求項４１に記載の方法。42. The method of claim 41, wherein the conductive layer is copper. 導電性層、及び
くぼみ区域及び非くぼみ区域を有する誘電性層、を含み、
ここで導電性層は非くぼみ区域を充填して相互接続ラインを形成し、そして
導電性層表面を平面化し、次いで導電性層表面を電解研磨することによって、非くぼみ区域が露出されている、半導体構造物。A conductive layer and a dielectric layer having recessed and non-recessed areas,
Here, the conductive layer fills the non-recessed areas to form interconnect lines, and the non-recessed areas are exposed by planarizing the conductive layer surface and then electropolishing the conductive layer surface. Semiconductor structure. 導電性層が化学的機械的研磨（ＣＭＰ）により平面化されている、請求項５９に記載の構造物。60. The structure of claim 59, wherein the conductive layer is planarized by chemical mechanical polishing (CMP). ＣＭＰが誘電性層の非くぼみ区域を露出しない、請求項６０に記載の構造物。61. The structure of claim 60, wherein the CMP does not expose non-recessed areas of the dielectric layer. 導電性層が、
導電性層表面上に平面の犠牲物質を形成すること、及び
犠牲物質と導電性層の一部分とをエッチンすること、によって平面化されている、請求項６０に記載の構造物。The conductive layer is
61. The structure of claim 60, wherein the structure is planarized by forming a planar sacrificial material on the surface of the conductive layer and etching the sacrificial material and a portion of the conductive layer. エッチング工程が犠牲物質と導電性層との間の選択性をもたない、請求項６２に記載の構造物。64. The structure of claim 62, wherein the etching step has no selectivity between the sacrificial material and the conductive layer. 犠牲物質がスピン−オン−ガラスを包含する、請求項６２に記載の構造物。64. The structure of claim 62, wherein the sacrificial material comprises spin-on-glass. 犠牲物質がフォトレジストを包含する、請求項６２に記載の構造物。64. The structure of claim 62, wherein the sacrificial material comprises a photoresist. 犠牲物質が金属を包含する、請求項６２に記載の構造物。64. The structure of claim 62, wherein the sacrificial material comprises a metal. 請求項１に記載の方法により形成された半導体構造物。A semiconductor structure formed by the method of claim 1. 請求項２２に記載の方法に従い形成された半導体デバイス。23. A semiconductor device formed according to the method of claim 22. 請求項４１に記載の方法により半導体ウェーハ上に形成された半導体構造物。42. A semiconductor structure formed on a semiconductor wafer by the method of claim 41.

JP2003522140A 2001-08-17 2002-08-15 Formation of semiconductor structures using a combination of planarization and electropolishing. Pending JP2005500687A (en)

Applications Claiming Priority (2)

Application Number	Priority Date	Filing Date	Title
US31308601P	2001-08-17	2001-08-17
PCT/US2002/026167 WO2003017330A2 (en)	2001-08-17	2002-08-15	Forming a semiconductor structure using a combination of planarizing methods and electropolishing

Publications (1)

Publication Number	Publication Date
JP2005500687A true JP2005500687A (en)	2005-01-06

Family

ID=23214320

Family Applications (1)

Application Number	Title	Priority Date	Filing Date
JP2003522140A Pending JP2005500687A (en)	2001-08-17	2002-08-15	Formation of semiconductor structures using a combination of planarization and electropolishing.

Country Status (8)

Country	Link
EP (1)	EP1423868A2 (en)
JP (1)	JP2005500687A (en)
KR (1)	KR100899060B1 (en)
CN (1)	CN100419963C (en)
AU (1)	AU2002336360A1 (en)
CA (1)	CA2456225A1 (en)
TW (1)	TW569330B (en)
WO (1)	WO2003017330A2 (en)

Families Citing this family (19)

* Cited by examiner, † Cited by third party

Publication number	Priority date	Publication date	Assignee	Title
US6939796B2 (en) *	2003-03-14	2005-09-06	Lam Research Corporation	System, method and apparatus for improved global dual-damascene planarization
US7078344B2 (en) *	2003-03-14	2006-07-18	Lam Research Corporation	Stress free etch processing in combination with a dynamic liquid meniscus
US6821899B2 (en) *	2003-03-14	2004-11-23	Lam Research Corporation	System, method and apparatus for improved local dual-damascene planarization
US20080121529A1 (en) *	2004-12-22	2008-05-29	Yasushi Tohma	Flattening Method and Flattening Apparatus
WO2010020092A1 (en)	2008-08-20	2010-02-25	Acm Research (Shanghai) Inc.	Barrier layer removal method and apparatus
CN101882595B (en) *	2009-05-08	2014-07-09	盛美半导体设备（上海）有限公司	Method and device for removing barrier layer
CN103692293B (en) *	2012-09-27	2018-01-16	盛美半导体设备（上海）有限公司	non-stress polishing device and polishing method
US8828875B1 (en)	2013-03-08	2014-09-09	Taiwan Semiconductor Manufacturing Company, Ltd.	Method and apparatus for improving CMP planarity
CN104097118A (en) *	2013-04-02	2014-10-15	盛美半导体设备（上海）有限公司	Stress-free polishing integration device
CN105870051B (en) *	2015-01-20	2019-01-11	中芯国际集成电路制造(上海)有限公司	The production method of semiconductor structure
KR102379960B1 (en) *	2015-02-15	2022-03-29	에이씨엠 리서치 (상하이) 인코포레이티드	How to optimize the metal planarization process
US10074721B2 (en) *	2016-09-22	2018-09-11	Infineon Technologies Ag	Method of fabricating a semiconductor wafer that includes producing a planarised surface having both a mesa surface and an insulating layer surface
CN106672892A (en) *	2016-12-21	2017-05-17	中国电子科技集团公司第五十五研究所	Method for reducing depressed deformation of sacrificial layer in three-dimensional stacking in chemical mechanical polishing
CN108231599B (en) *	2016-12-22	2021-10-08	联华电子股份有限公司	Method for improving flat uniformity of wafer surface
WO2020138976A1 (en) *	2018-12-26	2020-07-02	한양대학교에리카산학협력단	Method for manufacturing semiconductor device
KR102499041B1 (en)	2019-01-10	2023-02-14	삼성전자주식회사	Method of forming semiconductor device
TWI850338B (en) *	2019-02-28	2024-08-01	美商應用材料股份有限公司	Polishing pads, chemical mechanical polishing systems, and methods of controlling stiffness of the backing layer of the polishing pad
CN111312595A (en) *	2020-03-03	2020-06-19	合肥晶合集成电路有限公司	Manufacturing method of metal interconnection layer
CN113173552B (en) *	2021-04-09	2023-06-23	深圳清华大学研究院	Large-scale super-slip components with conductive properties and their processing technology, large-scale super-slip systems

Family Cites Families (9)

* Cited by examiner, † Cited by third party

Publication number	Priority date	Publication date	Assignee	Title
JP3557868B2 (en) *	1997-01-14	2004-08-25	セイコーエプソン株式会社	Surface treatment method for decorative articles, decorative articles and electronic equipment
US6121152A (en) *	1998-06-11	2000-09-19	Integrated Process Equipment Corporation	Method and apparatus for planarization of metallized semiconductor wafers using a bipolar electrode assembly
US6232231B1 (en) *	1998-08-31	2001-05-15	Cypress Semiconductor Corporation	Planarized semiconductor interconnect topography and method for polishing a metal layer to form interconnect
US6149830A (en) *	1998-09-17	2000-11-21	Siemens Aktiengesellschaft	Composition and method for reducing dishing in patterned metal during CMP process
US6056864A (en)	1998-10-13	2000-05-02	Advanced Micro Devices, Inc.	Electropolishing copper film to enhance CMP throughput
US6315883B1 (en) *	1998-10-26	2001-11-13	Novellus Systems, Inc.	Electroplanarization of large and small damascene features using diffusion barriers and electropolishing
KR100283108B1 (en) *	1998-12-28	2001-04-02	김영환	Copper wiring formation method of semiconductor device
JP2001044195A (en) *	1999-07-28	2001-02-16	Mitsubishi Electric Corp	Semiconductor device and manufacture thereof
KR100297736B1 (en) *	1999-08-13	2001-11-01	윤종용	Trench isolation method

2002
- 2002-08-15 AU AU2002336360A patent/AU2002336360A1/en not_active Abandoned
- 2002-08-15 EP EP02773205A patent/EP1423868A2/en active Pending
- 2002-08-15 CN CNB02816119XA patent/CN100419963C/en not_active Expired - Fee Related
- 2002-08-15 KR KR1020047002336A patent/KR100899060B1/en not_active IP Right Cessation
- 2002-08-15 JP JP2003522140A patent/JP2005500687A/en active Pending
- 2002-08-15 WO PCT/US2002/026167 patent/WO2003017330A2/en active Application Filing
- 2002-08-15 CA CA002456225A patent/CA2456225A1/en not_active Abandoned
- 2002-08-16 TW TW091118584A patent/TW569330B/en not_active IP Right Cessation

Also Published As

Publication number	Publication date
CN100419963C (en)	2008-09-17
AU2002336360A1 (en)	2003-03-03
KR20040030147A (en)	2004-04-08
WO2003017330A3 (en)	2003-07-24
KR100899060B1 (en)	2009-05-25
CN1543668A (en)	2004-11-03
WO2003017330A2 (en)	2003-02-27
TW569330B (en)	2004-01-01
EP1423868A2 (en)	2004-06-02
CA2456225A1 (en)	2003-02-27

Publication	Publication Date	Title
US6946066B2 (en)	2005-09-20	Multi step electrodeposition process for reducing defects and minimizing film thickness
US6071809A (en)	2000-06-06	Methods for forming high-performing dual-damascene interconnect structures
US6004880A (en)	1999-12-21	Method of single step damascene process for deposition and global planarization
TW441015B (en)	2001-06-16	Dual-damascene interconnect structures and methods for fabricating same
JP2005500687A (en)	2005-01-06	Formation of semiconductor structures using a combination of planarization and electropolishing.
US7208404B2 (en)	2007-04-24	Method to reduce Rs pattern dependence effect
US20060049056A1 (en)	2006-03-09	Electropolishing and electroplating methods
JPH0777218B2 (en)	1995-08-16	Method for forming metal layer and insulating layer on the same flat surface
JPH11238709A (en)	1999-08-31	Chemical mechanical polishing(cmp) slurry of copper and application method thereof
JP2005129808A (en)	2005-05-19	Wiring structure of semiconductor device and its manufacturing method
US20040253809A1 (en)	2004-12-16	Forming a semiconductor structure using a combination of planarizing methods and electropolishing
JP2000208443A (en)	2000-07-28	Method and apparatus for manufacturing electronic device
KR20070112469A (en)	2007-11-26	Semiconductor device and manufacturing method thereof
US6555477B1 (en)	2003-04-29	Method for preventing Cu CMP corrosion
KR100859899B1 (en)	2008-09-23	Electrochemical Method of Polishing Copper Film on Semiconductor Substrate
JP2007511095A (en)	2007-04-26	Integrated circuit interconnect fabrication system and method
US6638868B1 (en)	2003-10-28	Method for preventing or reducing anodic Cu corrosion during CMP
US6899597B2 (en)	2005-05-31	Chemical mechanical polishing (CMP) process using fixed abrasive pads
US6699785B2 (en)	2004-03-02	Conductor abrasiveless chemical-mechanical polishing in integrated circuit interconnects
US7025661B2 (en)	2006-04-11	Chemical mechanical polishing process
US20050150777A1 (en)	2005-07-14	Method and system for material removal and planarization
KR100641992B1 (en)	2006-11-02	How to Form Copper Wiring
US20020173140A1 (en)	2002-11-21	Conductor chemical-mechanical polishing in integrated circuit interconnects
WO2007130452A1 (en)	2007-11-15	Removing barnier layer using an electron polishing process
WO2002041392A2 (en)	2002-05-23	Conductor chemical-mechanical polishing in integrated circuit interconnects

Legal Events

Date	Code	Title	Description
2005-08-15	A621	Written request for application examination	Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050812
2009-06-03	A131	Notification of reasons for refusal	Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090602
2009-11-11	A02	Decision of refusal	Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091110

Date

Code

Title

Description

2005-08-15

A621

Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050812

2009-06-03

A131

Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090602

2009-11-11

A02

Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20091110

JP2005500687A - Formation of semiconductor structures using a combination of planarization and electropolishing. - Google Patents

Info

Links

Images

Classifications

Landscapes

Abstract

Description

Claims (69)

Applications Claiming Priority (2)

Publications (1)

Family

ID=23214320

Family Applications (1)

Country Status (8)

Families Citing this family (19)

Family Cites Families (9)

Also Published As

Similar Documents

Legal Events