JP2006108488A - Semiconductor device and manufacturing method thereof - Google Patents

以下、本発明の実施の形態について図面を参照しながら説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

（第１の実施の形態）
図１は、本発明の第１の実施の形態にかかるＤＲＡＭ／Ｌｏｇｉｃ混載デバイス構造の一態様を概略的に示した断面図である。 (First embodiment)
FIG. 1 is a cross-sectional view schematically showing an aspect of a DRAM / Logic mixed device structure according to a first embodiment of the present invention.

図２は、図１中のＤＲＡＭアレイ領域を取り出して、トレンチセル領域、ワード線ＷＬ及びビット線ＢＬの配置関係の一態様を概略的に示した平面図である。なお、図２中のＡ−Ａ線に層断面構造が図１中に示すＤＲＡＭアレイ領域に対応する。   FIG. 2 is a plan view schematically showing one aspect of the arrangement relationship of the trench cell region, the word line WL, and the bit line BL by taking out the DRAM array region in FIG. 2 corresponds to the DRAM array region shown in FIG. 1.

図１中に示すＤＲＡＭアレイ領域は、電荷蓄積用のトレンチキャパシタＴＣと埋め込みストラップ領域１４（ＢＳ）とトランスファーゲート用のＭＯＳＦＥＴから構成された埋め込みストラップタイプのトレンチセルである。図１では示していないが、このストラップタイプのトレンチセルが複数個、例えば行列状に配列されると共に、列方向に隣り合う２個のトレンチセルを単位としてＳＴＩ領域により素子分離されている。   The DRAM array region shown in FIG. 1 is a buried strap type trench cell composed of a charge storage trench capacitor TC, a buried strap region 14 (BS), and a transfer gate MOSFET. Although not shown in FIG. 1, a plurality of the strap type trench cells are arranged in a matrix, for example, in a matrix, and the elements are separated by the STI region in units of two trench cells adjacent in the column direction.

そして、セルアレイの同一行のセルのＭＯＳＦＥＴの各ゲート電極に共通に連なる複数のワード線ＷＬが形成されている。さらに、セルアレイの同一列のセルのＭＯＳＦＥＴの各ドレイン領域Ｄに共通に連なる複数のビット線ＢＬが複数のワード線ＷＬに対して直行する方向に形成されている。なお、このＭＯＳＦＥＴのソース領域はＳ、ビット線コンタクト部はＢＣで表している。   A plurality of word lines WL connected in common to the gate electrodes of the MOSFETs of the cells in the same row of the cell array are formed. Furthermore, a plurality of bit lines BL connected in common to the respective drain regions D of the MOSFETs of the cells in the same column of the cell array are formed in a direction perpendicular to the plurality of word lines WL. The source region of this MOSFET is represented by S, and the bit line contact portion is represented by BC.

図１において、トレンチキャパシタＴＣは、半導体基板１０に形成された深いトレンチＤＴの内面に不純物拡散層（キャパシタプレート電極）１１が形成され、この不純物拡散層１１の表面に酸化膜（キャパシタ絶縁膜）１２を介してトレンチＤＴ内部にドープド・ポリシリコンからなる電荷蓄積領域１３が埋め込まれている。この場合、トレンチ側面上部は、後述する埋め込みストラップ領域１４（ＢＳ）を形成するために、酸化膜１２の一部が欠除されている。   In FIG. 1, in the trench capacitor TC, an impurity diffusion layer (capacitor plate electrode) 11 is formed on the inner surface of a deep trench DT formed in the semiconductor substrate 10, and an oxide film (capacitor insulating film) is formed on the surface of the impurity diffusion layer 11. A charge storage region 13 made of doped polysilicon is buried inside the trench DT through 12. In this case, the oxide film 12 is partially removed from the upper part of the trench side surface in order to form a buried strap region 14 (BS) described later.

素子分離用のＳＴＩ領域１５は、トレンチキャパシタＴＣに隣接して半導体基板１０の表面に選択的に形成された浅いトレンチ内及びトレンチキャパシタＴＣの電荷蓄積領域１３の上面を覆うように絶縁物が埋め込まれている。このＳＴＩ領域１５は、隣り合う素子領域を絶縁すればよく、図１の形状に限られない。   The STI region 15 for element isolation is embedded with an insulator so as to cover a shallow trench selectively formed on the surface of the semiconductor substrate 10 adjacent to the trench capacitor TC and an upper surface of the charge storage region 13 of the trench capacitor TC. It is. The STI region 15 only needs to insulate adjacent element regions, and is not limited to the shape shown in FIG.

埋め込みストラップ領域１４は、例えば上記ＳＴＩ領域１５を形成する際の熱処理により、後述するＭＯＳＦＥＴのソース領域２２に電気的に接続されるように、電荷蓄積領域１３の上部から酸化膜１２の欠除部を経て半導体基板１０内に拡散することにより形成される。   The buried strap region 14 is formed by removing the oxide film 12 from the upper portion of the charge storage region 13 so as to be electrically connected to a source region 22 of a MOSFET, which will be described later, by, for example, heat treatment when forming the STI region 15. It is formed by diffusing into the semiconductor substrate 10 through the process.

ＭＯＳＦＥＴのゲート電極１６、例えばドープド・ポリシリコンは、半導体基板１０の表面上にゲート絶縁膜１７を介して形成されており、このゲート電極１６はセルアレイの同一行のセルのＭＯＳＦＥＴに共通に接続されるワード線ＷＬに連なっている。   A gate electrode 16 of the MOSFET, for example, doped polysilicon, is formed on the surface of the semiconductor substrate 10 via a gate insulating film 17, and this gate electrode 16 is commonly connected to the MOSFETs of cells in the same row of the cell array. Connected to the word line WL.

ここで、図２において、図１中のセルのＭＯＳＦＥＴのゲート電極に接続されるワード線を転送ワード線Ｘｆｅｒ−ＷＬ、トレンチキャパシタＴＣ上を通過して図示しないセルのＭＯＳＦＥＴのゲート電極に接続されるワード線をパッシングワード線Ｐａｓｓ−ＷＬと称する。   Here, in FIG. 2, the word line connected to the gate electrode of the MOSFET of the cell in FIG. 1 passes through the transfer word line Xfer-WL and the trench capacitor TC and is connected to the gate electrode of the MOSFET of the cell not shown. This word line is referred to as a passing word line Pass-WL.

図１中のゲート電極１６の側面には、ゲート電極形成後の酸化（後酸化）により薄いゲート保護絶縁膜１８が形成され、さらにその上に例えば窒化シリコンからなる厚い側壁絶縁膜１９が形成され、さらにその表面を覆うようにプラズマ窒化シリコン膜２０（Ｐ−ＳｉＮ）からなるコンタクトバリア膜が形成されている。   A thin gate protection insulating film 18 is formed on the side surface of the gate electrode 16 in FIG. 1 by oxidation (post-oxidation) after forming the gate electrode, and a thick sidewall insulating film 19 made of, for example, silicon nitride is further formed thereon. Further, a contact barrier film made of plasma silicon nitride film 20 (P-SiN) is formed so as to cover the surface.

また、ゲート保護絶縁膜１８形成後、ゲート電極１６に対して自己整合的に半導体基板１０の表面に選択的に不純物からなるＭＯＳＦＥＴのドレイン領域２１及びソース領域２２が形成されている。図１では、セルアレイ内で隣り合う２個のＭＯＳＦＥＴのドレイン領域２１が共有されており、ソース領域２２は前記埋め込みストラップ領域１４に接続されている。なお、ドレイン領域２１／ソース領域２２は、ＬＤＤ構造を有するように形成されており、側壁絶縁膜１９に対して自己整合的にドレイン領域２１の中央部に深い接合と基板とは逆導電型の高い不純物濃度を有する不純物拡散層（Ｎ＋層）が形成されている。この深い接合２１（Ｎ＋）はポケットインプラ領域２３（Ｐ＋）よりも深く形成されている。ドレイン領域２１／ソース領域２２及び前記ゲート電極１６の上面にはメタル（例えば、Ｃｏ）シリサイド層２５が形成されている。   In addition, after the formation of the gate protective insulating film 18, the MOSFET drain region 21 and source region 22 made of impurities selectively are formed on the surface of the semiconductor substrate 10 in a self-aligned manner with respect to the gate electrode 16. In FIG. 1, the drain region 21 of two adjacent MOSFETs in the cell array is shared, and the source region 22 is connected to the buried strap region 14. The drain region 21 / source region 22 are formed so as to have an LDD structure, and have a deep junction at the center of the drain region 21 in a self-aligned manner with respect to the sidewall insulating film 19, and have a conductivity type opposite to that of the substrate. An impurity diffusion layer (N + layer) having a high impurity concentration is formed. This deep junction 21 (N +) is formed deeper than the pocket implant region 23 (P +). A metal (for example, Co) silicide layer 25 is formed on the drain region 21 / source region 22 and the upper surface of the gate electrode 16.

ＭＯＳＦＥＴのドレイン領域２１下には半導体基板１０と同じ導電型の高濃度不純物（例えばボロンＢ）からなるポケットインプラ領域２３が形成されている。ここで、このポケットインプラ領域２３はソース領域２２の下には形成されることはない。   A pocket implant region 23 made of high-concentration impurities (for example, boron B) having the same conductivity type as that of the semiconductor substrate 10 is formed under the drain region 21 of the MOSFET. Here, the pocket implant region 23 is not formed under the source region 22.

このようにドレイン領域２１下、すなわち空乏層の広がりがショートチャネルを劣化させる要因となるチャネル側の一端の下部で、半導体基板１０と同じ導電型の高濃度不純物からなるポケットインプラ領域２３を形成することによって、ショートチャネル効果を抑制することが可能となる。   In this manner, the pocket implant region 23 made of high-concentration impurities of the same conductivity type as the semiconductor substrate 10 is formed under the drain region 21, that is, below the one end on the channel side where the spread of the depletion layer causes deterioration of the short channel. As a result, the short channel effect can be suppressed.

また、ソース領域２２下にはポケットインプラ領域を形成しないので、その近傍にあるトレンチキャパシタＴＣの埋め込みストラップ領域１４との接合部のジャンクションリークの増加を抑えることも可能となる。   Further, since the pocket implantation region is not formed under the source region 22, it is possible to suppress an increase in junction leakage at the junction with the buried strap region 14 of the trench capacitor TC in the vicinity thereof.

さらに、前述したように素子が形成された半導体基板１０上を覆うようにＢＰＳＧ膜からなる層間絶縁膜２６が形成され、この層間絶縁膜２６には前記ドレイン領域２１の不純物拡散層の中央部上でコンタクトホールが開口されて例えばタングステンＷからなるセルコンタクトプラグ（ＣＳ）２７が埋め込まれている。そして、このセルコンタクトプラグ２７に接続するように層間絶縁膜２６上に例えばＡｌを主成分とする金属膜が堆積されてパターニングされたビット線（ＢＬ）２８が、前記ワード線ＷＬに直行する方向に形成されている。   Further, an interlayer insulating film 26 made of a BPSG film is formed so as to cover the semiconductor substrate 10 on which the element is formed as described above, and this interlayer insulating film 26 is formed on the central portion of the impurity diffusion layer of the drain region 21. The contact hole is opened and a cell contact plug (CS) 27 made of, for example, tungsten W is buried. A direction in which a bit line (BL) 28 patterned by depositing a metal film mainly composed of Al, for example, on the interlayer insulating film 26 so as to connect to the cell contact plug 27 is orthogonal to the word line WL. Is formed.

次に図１に示すＤＲＡＭ／Ｌｏｇｉｃ混載デバイスの製造工程の一態様をＤＲＡＭアレイ領域に注力して図３〜５を用いて説明する。   Next, an aspect of the manufacturing process of the DRAM / Logic mixed device shown in FIG. 1 will be described with reference to FIGS.

図３に示すように、Ｐ型シリコン基板１０上にトレンチキャパシタＴＣ、ＳＴＩ領域１５、埋め込みストラップ領域１４、ゲート絶縁膜１７を形成し、ポリシリコンゲート１６を加工し、後酸化によりゲート保護絶縁膜（図示せず）を形成する。   As shown in FIG. 3, a trench capacitor TC, an STI region 15, a buried strap region 14, and a gate insulating film 17 are formed on a P-type silicon substrate 10, a polysilicon gate 16 is processed, and a gate protective insulating film is formed by post-oxidation. (Not shown).

次に、図４に示すように、Ｐ型シリコン基板１０と同じＰ型の不純物（例えば、ＢＦ２）イオンをＰ型シリコン基板１０に垂直な方向に対して０°以上の角度θを有する方向、かつ、ワード線ＷＬの両側の少なくとも２方向から順次に打ち込む（斜めイオン注入をする。）。この際、ドーズ量、加速エネルギー、注入角度θを適切に設定することにより、セルのＭＯＳＦＥＴのドレイン領域２１下に相当する領域にポケットインプラ領域２３を形成する。   Next, as shown in FIG. 4, a direction in which the same P-type impurity (for example, BF2) ions as the P-type silicon substrate 10 have an angle θ of 0 ° or more with respect to a direction perpendicular to the P-type silicon substrate 10, In addition, implantation is performed sequentially from at least two directions on both sides of the word line WL (oblique ion implantation is performed). At this time, the pocket implantation region 23 is formed in a region corresponding to the region under the drain region 21 of the MOSFET of the cell by appropriately setting the dose amount, the acceleration energy, and the implantation angle θ.

ここで前記ポケットインプラ領域２３を形成するための斜めイオン注入を行う際の注入角度θは、トレンチ領域上を通過するパッシングワード線Ｐａｓｓ−ＷＬの一方の側面の上縁部を通過した不純物イオンは隣り合う転送ワード線Ｘｆｅｒ−ＷＬの一方の側面に当たりソース領域２２下にイオン注入されないように制御する。すなわち、パッシングワード線Ｐａｓｓ−ＷＬのシャドーイング効果によってソース領域２２下にポケット領域を形成させない。これは隣り合うパッシングワード線Ｐａｓｓ−ＷＬと転送ワード線Ｘｆｅｒ−ＷＬとの間隔が狭くなるほど注入角度θの設定範囲が広がり、制御容易となる。   Here, the implantation angle θ when the oblique ion implantation for forming the pocket implant region 23 is performed is that the impurity ions that have passed through the upper edge of one side surface of the passing word line Pass-WL that passes over the trench region are: Control is performed so as to hit one side surface of the adjacent transfer word line Xfer-WL and not be ion-implanted under the source region 22. That is, no pocket region is formed under the source region 22 due to the shadowing effect of the passing word line Pass-WL. As the distance between the adjacent passing word line Pass-WL and the transfer word line Xfer-WL becomes narrower, the setting range of the implantation angle θ becomes wider and control becomes easier.

この注入角度θは具体的には、以下のように導き出すことができる。   Specifically, the injection angle θ can be derived as follows.

図６に示すように、パッシングワード線Ｐａｓｓ−ＷＬの高さＴｐｗｌ、ＳＴＩ領域１５のシリコン基板からの高さＴｓｔｉ及び隣り合うパッシングワード線Ｐａｓｓ−ＷＬと転送ワード線Ｘｆｅｒ−ＷＬとの距離Ｓｂｓと置くと、シャドーイング効果によってソース領域２２下に不純物イオンの注入を抑える注入角度θは、ｔａｎθ＝Ｓｂｓ／（Ｔｐｗｌ＋Ｔｓｔｉ）で表す角度θ以上に保つ必要がある。   As shown in FIG. 6, the height Tpwl of the passing word line Pass-WL, the height Tsti of the STI region 15 from the silicon substrate, and the distance Sbs between the adjacent passing word line Pass-WL and the transfer word line Xfer-WL In other words, the implantation angle θ for suppressing the implantation of impurity ions under the source region 22 by the shadowing effect needs to be maintained at an angle θ represented by tan θ = Sbs / (Tpwl + Tsti) or more.

また、ドレイン領域２１下にポケットインプラ領域２３を形成するためには、図６に示すように、転送ワード線Ｘｆｅｒ−ＷＬの高さＴｗｌ、隣り合う転送ワード線Ｘｆｅｒ−ＷＬ間の距離Ｓｃｂ及びゲート絶縁膜１７の厚さＴｏｘと置くと、注入角度θはｔａｎθ＝Ｓｃｂ／（Ｔｗｌ＋Ｔｏｘ）で表す角度θ以下に保たす必要がある。   Further, in order to form the pocket implantation region 23 under the drain region 21, as shown in FIG. 6, the height Twl of the transfer word line Xfer-WL, the distance Scb between adjacent transfer word lines Xfer-WL, and the gate If the thickness Tox of the insulating film 17 is set, it is necessary to keep the implantation angle θ below the angle θ represented by tan θ = Scb / (Twl + Tox).

したがって、本発明の効果を満たすために適当なイオン注入角度θは、Ｓｂｓ／（Ｔｐｗｌ＋Ｔｓｔｉ）＜ｔａｎθ≦Ｓｃｂ／（Ｔｗｌ＋Ｔｏｘ）と表すことができる。   Therefore, an appropriate ion implantation angle θ for satisfying the effect of the present invention can be expressed as Sbs / (Tpwl + Tsti) <tan θ ≦ Scb / (Twl + Tox).

なお、隣り合う転送ワード線Ｘｆｅｒ−ＷＬ間の距離Ｓｃｂは長いので、ドレイン領域２１下に相当する領域には全面にポケットインプラ領域２３が形成されることになる。   Since the distance Scb between adjacent transfer word lines Xfer-WL is long, a pocket implantation region 23 is formed on the entire surface in a region corresponding to the drain region 21.

次に、図５（ａ）に示すように、ドレイン領域／ソース領域のＬＤＤ領域（２１（Ｎ−）、２２（Ｎ−））、側壁絶縁膜１９、ドレイン領域２１（Ｎ＋）を形成する。ソース領域２２はトレンチキャパシタの埋め込みストラップ部１４と電気的に接続される。ドレイン領域２１、ソース領域２２及びゲート電極１６上にサリサイド層２５を形成後、これらのゲート電極１６を覆うようにプラズマ窒化シリコン２０を堆積する。続けて、ＢＰＳＧからなる層間絶縁膜２６を全面に堆積し、ドレイン領域２１にコンタクトホールを開口して、このコンタクトホール内にタングステンＷからなるセルコンタクトプラグ２７を埋め込む。そして、このセルコンタクトプラグ２７に接続するように、層間絶縁膜２６上に例えばＡｌを主成分とする金属膜が堆積されてパターニングされたビット線（ＢＬ）２８が、前記ワード線ＷＬに直行する方向に形成する。   Next, as shown in FIG. 5A, drain region / source region LDD regions (21 (N−), 22 (N−)), sidewall insulating films 19 and drain regions 21 (N +) are formed. The source region 22 is electrically connected to the buried strap portion 14 of the trench capacitor. After the salicide layer 25 is formed on the drain region 21, the source region 22, and the gate electrode 16, the plasma silicon nitride 20 is deposited so as to cover the gate electrode 16. Subsequently, an interlayer insulating film 26 made of BPSG is deposited on the entire surface, a contact hole is opened in the drain region 21, and a cell contact plug 27 made of tungsten W is buried in the contact hole. Then, a bit line (BL) 28, which is patterned by depositing a metal film containing, for example, Al as a main component on the interlayer insulating film 26 so as to connect to the cell contact plug 27, goes directly to the word line WL. Form in the direction.

図５（ｂ）は、図５（ａ）に示したＭＯＳＦＥＴのドレイン領域２１下の領域からトレンチセルの埋め込みストラップ領域１４までにおける半導体基板１０と同じＰ型の不純物濃度のプロファイルの一例を示したものである。ポケットインプラ領域２３が存在するドレイン領域２１のＰ型不純物の濃度が高く、その他の領域は低いことがわかる。   FIG. 5B shows an example of the same P-type impurity concentration profile as that of the semiconductor substrate 10 from the region under the drain region 21 of the MOSFET shown in FIG. 5A to the buried strap region 14 of the trench cell. Is. It can be seen that the drain region 21 where the pocket implant region 23 is present has a high P-type impurity concentration and the other regions are low.

このようにイオン注入角度θを適当な角度に制御することによって、ドレイン領域２１下のみにポケットインプラ領域２３を形成させ、ソース領域２２には形成させないようにすることができる。   In this way, by controlling the ion implantation angle θ to an appropriate angle, the pocket implant region 23 can be formed only under the drain region 21 and not formed in the source region 22.

このようにソース領域２２下に高濃度不純物からなるポケットインプラ領域が形成されないので、高濃度不純物が埋め込みストラップ領域１４と近接することがなく、ＭＯＳＦＥＴのジャンクションリークの増加を抑えることができる。また、ドレイン領域２１下に半導体基板１０と同じ導電型の高濃度不純物からなるポケットインプラ領域２３が形成されているので、空乏層の広がりを抑えることでショートチャネル効果を抑制することができる。   As described above, since the pocket implantation region made of the high concentration impurity is not formed under the source region 22, the high concentration impurity does not come close to the buried strap region 14, and an increase in junction leakage of the MOSFET can be suppressed. Further, since the pocket implant region 23 made of high-concentration impurities having the same conductivity type as that of the semiconductor substrate 10 is formed under the drain region 21, the short channel effect can be suppressed by suppressing the spread of the depletion layer.

以上より、本発明の実施の形態にかかる半導体装置及びその製造方法によると、埋め込みストラップを有するトレンチセルのＭＯＳＦＥＴのジャンクションリーク増加によるＤＲＡＭセルの電荷保持特性の劣化を抑えつつ、かつ、ショートチャネル効果も抑制でき、セルの性能の劣化を防止することができるので、トレンチセルのＭＯＳＦＥＴのゲート電極を縮小化してセルサイズの縮小化を実現することが容易になる。   As described above, according to the semiconductor device and the manufacturing method thereof according to the embodiment of the present invention, the deterioration of the charge retention characteristics of the DRAM cell due to the increase in the junction leakage of the MOSFET of the trench cell having the buried strap is suppressed, and the short channel effect is achieved. Since the cell performance can be prevented from being deteriorated, the gate electrode of the MOSFET of the trench cell can be reduced to easily reduce the cell size.

なお、本実施の形態ではポケットインプラ領域２３の形成は、ゲート電極１６形成し、このゲート電極１６に後酸化膜１８形成後に斜めイオン注入により行い、その後で側壁絶縁膜１９の形成をしたが、これに限らない。例えば、ゲート電極１６、ゲート保護絶縁膜１８形成後、更に側壁絶縁膜１９を形成してから、不純物イオンの斜めイオン注入によって、ドレイン領域２１下にポケットインプラ領域２３を形成してもよい。   In this embodiment, the pocket implant region 23 is formed by forming the gate electrode 16, performing the oblique ion implantation after forming the post oxide film 18 on the gate electrode 16, and then forming the sidewall insulating film 19. Not limited to this. For example, after the gate electrode 16 and the gate protective insulating film 18 are formed, the sidewall insulating film 19 may be further formed, and then the pocket implantation region 23 may be formed under the drain region 21 by oblique ion implantation of impurity ions.

この場合、斜めイオン注入の注入角度θは、以下のように計算することができる。   In this case, the implantation angle θ of the oblique ion implantation can be calculated as follows.

図７に示すように、パッシングワード線Ｐａｓｓ−ＷＬの高さＴｐｗｌ、ＳＴＩ領域１５のシリコン基板からの高さＴｓｔｉ、隣り合うパッシングワード線Ｐａｓｓ−ＷＬと転送ワード線Ｘｆｅｒ−ＷＬとの距離Ｓｂｓ及び転送トランジスタの側壁に形成された側壁絶縁膜１９のゲート絶縁膜に接した部分の膜厚Ｓｇｓと置くと、シャドーイング効果によってソース領域２２下に不純物イオンの注入を抑える注入角度θは、ｔａｎθ＝（Ｓｂｓ−Ｓｇｓ）／（Ｔｐｗｌ＋Ｔｓｔｉ）で表す角度θ以上に保つ必要がある。   As shown in FIG. 7, the height Tpwl of the passing word line Pass-WL, the height Tsti of the STI region 15 from the silicon substrate, the distance Sbs between the adjacent passing word line Pass-WL and the transfer word line Xfer-WL, and When the film thickness Sgs of the side wall insulating film 19 formed on the side wall of the transfer transistor is in contact with the gate insulating film, the implantation angle θ for suppressing the implantation of impurity ions under the source region 22 by the shadowing effect is tan θ = It is necessary to keep the angle θ or more expressed by (Sbs−Sgs) / (Tpwl + Tsti).

また、ドレイン領域２１下にポケットインプラ領域２３を形成するためには、図７に示すように、転送ワード線Ｘｆｅｒ−ＷＬの高さＴｗｌ、隣り合う転送ワード線Ｘｆｅｒ−ＷＬ間の距離Ｓｃｂ及びゲート絶縁膜１７の厚さＴｏｘと置くと、注入角度θはｔａｎθ＝（Ｓｃｂ−Ｓｇｓ）／（Ｔｗｌ＋Ｔｏｘ）で表す角度θ以下に保たす必要がある。   In order to form the pocket implantation region 23 under the drain region 21, as shown in FIG. 7, the height Twl of the transfer word line Xfer-WL, the distance Scb between adjacent transfer word lines Xfer-WL, and the gate When the thickness Tox of the insulating film 17 is set, the implantation angle θ needs to be kept below the angle θ represented by tan θ = (Scb−Sgs) / (Twl + Tox).

したがって、本発明の効果を満たすために適当なイオン注入角度θは、（Ｓｂｓ―Ｓｇｓ）／（Ｔｐｗｌ＋Ｔｓｔｉ）＜ｔａｎθ≦（Ｓｃｂ−Ｓｇｓ）／（Ｔｗｌ＋Ｔｏｘ）と表すことができる。   Therefore, an appropriate ion implantation angle θ for satisfying the effect of the present invention can be expressed as (Sbs−Sgs) / (Tpwl + Tsti) <tan θ ≦ (Scb−Sgs) / (Twl + Tox).

（第２の実施の形態）
次に本発明の第２の実施の形態にかかるＤＲＡＭ／Ｌｏｇｉｃ混載デバイス構造の一態様を図８に示す断面図を用いて説明する。 (Second Embodiment)
Next, an aspect of the DRAM / Logic mixed device structure according to the second embodiment of the present invention will be described with reference to a sectional view shown in FIG.

図８（ａ）に示すように、本実施の形態にかかるＤＲＡＭアレイ領域のＭＯＳＦＥＴのソース領域２２下の不純物濃度は、基板と同じ導電型の不純物濃度が他の基板の領域より比較的高いが、ＭＯＳＦＥＴのドレイン領域２１下に形成されているポケットインプラ領域２３の不純物濃度よりも低くなっている。すなわち、ソース領域２２下の領域にも低濃度のポケットインプラ領域２３´が形成されている。その他の構造は第１の実施の形態と同様なので図５（ａ）中と同一符号を付して説明を省略する。   As shown in FIG. 8A, the impurity concentration under the source region 22 of the MOSFET in the DRAM array region according to the present embodiment is higher than that of the other substrate in the impurity type having the same conductivity type as the substrate. The impurity concentration of the pocket implant region 23 formed below the drain region 21 of the MOSFET is lower. That is, a low concentration pocket implant region 23 ′ is also formed in the region below the source region 22. Since other structures are the same as those of the first embodiment, the same reference numerals as those in FIG.

図８（ｂ）は、図８（ａ）に示したＭＯＳＦＥＴのドレイン領域２１下の領域からトレンチセルの埋め込みストラップ領域１４までにおける基板と同じ導電型（Ｐ型）の不純物濃度のプロファイルの一例を示したものである。高濃度のポケットインプラ領域２３が存在するドレイン領域２１のＰ型不純物の濃度が高く、低濃度のポケットインプラ領域２３´が存在するソース領域２２のＰ型不純物の濃度は他の領域より比較的高いが、ドレイン領域２１よりも低いことがわかる。   FIG. 8B shows an example of a profile of impurity concentration of the same conductivity type (P type) as that of the substrate from the region under the drain region 21 of the MOSFET shown in FIG. 8A to the buried strap region 14 of the trench cell. It is shown. The drain region 21 where the high concentration pocket implant region 23 exists has a high concentration of P type impurity, and the concentration of the P type impurity in the source region 22 where the low concentration pocket implant region 23 ′ exists is relatively higher than other regions. Is lower than the drain region 21.

第１の実施の形態と同様に、ドレイン領域２１下、すなわち空乏層の広がりがショートチャネルを劣化させる要因となるチャネル側の一端の下部で、半導体基板１０と同じ導電型の高濃度不純物からなるポケットインプラ領域２３を形成することによって、ショートチャネル効果を抑制することが可能となる。   Similar to the first embodiment, it is made of high-concentration impurities of the same conductivity type as that of the semiconductor substrate 10 below the drain region 21, that is, below the one end on the channel side where the spread of the depletion layer causes deterioration of the short channel. By forming the pocket implant region 23, it is possible to suppress the short channel effect.

また、ソース領域２２下には比較的低濃度のポケットインプラ領域２３´を形成しているので、その近傍にあるトレンチキャパシタＴＣの埋め込みストラップ領域１４との接合部のジャンクションリークの増加を抑えることも可能となる。   Further, since a relatively low concentration pocket implant region 23 ′ is formed under the source region 22, it is possible to suppress an increase in junction leakage at the junction with the buried strap region 14 of the trench capacitor TC in the vicinity thereof. It becomes possible.

なお、ＭＯＳＦＥＴのソース領域２２下の領域に形成する低濃度のポケットインプラ領域２３´はトレンチキャパシタの埋め込みストラップ部１４と離間させて形成させる方がよい。離間距離が長いほどジャンクションリークの抑制を図ることができる。   Note that the low concentration pocket implant region 23 ′ formed in the region under the source region 22 of the MOSFET is preferably formed separately from the buried strap portion 14 of the trench capacitor. The longer the separation distance, the more the junction leak can be suppressed.