JP2007180174A - Resistance change memory element - Google Patents

以下、本発明の実施の形態について説明する。   Embodiments of the present invention will be described below.

まず、現在知られている、抵抗変化型記憶素子の動作原理について述べる。   First, the operation principle of a resistance change type memory element that is currently known will be described.

図１は、双極性抵抗変化型記憶膜を用いた抵抗変化型記憶素子の電流―電圧特性を示すグラフであり、図２は、単極性抵抗変化型記憶膜を用いた抵抗変化型記憶素子の電流―電圧特性を示すグラフである。   FIG. 1 is a graph showing a current-voltage characteristic of a resistance change type storage element using a bipolar resistance change type storage film, and FIG. 2 is a graph showing a resistance change type storage element using a unipolar resistance change type storage film. It is a graph which shows an electric current-voltage characteristic.

抵抗変化型記憶素子は、印加電圧に応じて高抵抗状態と低抵抗状態とが切り替わる抵抗変化型記憶膜が一対の電極間に狭持されたものである。この抵抗変化型記憶膜は、その多くが遷移金属を含む酸化物材料の膜であり、電気的特性の違いから大きく２つに分類される。   In the resistance change memory element, a resistance change memory film in which a high resistance state and a low resistance state are switched according to an applied voltage is sandwiched between a pair of electrodes. Many of the resistance change type memory films are oxide material films containing transition metals, and are roughly classified into two types based on the difference in electrical characteristics.

一方の抵抗変化型記憶膜は、高抵抗状態と低抵抗状態との間で抵抗状態を変化させるために互いに異なる極性の電圧を用いるタイプである。酸化物材料としては、クロム（Ｃｒ）等の不純物を微量にドープしたＳｒＴｉＯ_３や、ＳｒＺｒＯ_３、あるいは超巨大磁気抵抗（ＣＭＲ： Ｃｏｌｏｓｓａｌ Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ）を示すＰｒ_１―ｘＣａ_ｘＭｎＯ_３やＬａ_１―ｘＣａ_ｘＭｎＯ_３等が用いられる。以下、抵抗状態の書き換えに極性の異なる電圧を要する上述の抵抗変化型記憶膜を双極性抵抗変化型記憶膜と呼ぶ。 One resistance change type memory film is a type that uses voltages of different polarities in order to change the resistance state between a high resistance state and a low resistance state. Examples of the oxide material include SrTiO ₃ doped with a small amount of impurities such as chromium (Cr), SrZrO ₃ , Pr _1-x Ca _x MnO _3, or La _1, which exhibits a colossal magneto-resistance (CMR). _1-x Ca _x MnO ₃ or the like is used. Hereinafter, the above-described resistance change type memory film that requires voltages having different polarities for rewriting the resistance state is referred to as a bipolar resistance change type memory film.

他方の抵抗変化型記憶膜は、高抵抗状態と低抵抗状態との間で抵抗状態を変化させるために極性の同じ電圧を用いるタイプである。酸化物材料としては、例えば、ＮｉＯ_ｘやＴｉＯ_ｘのような単一の遷移金属の酸化物等が用いられる。以下、抵抗状態の書き換えに極性が同じ電圧を要する抵抗変化型記憶膜を単極性抵抗変化型記憶膜と呼ぶ。 The other resistance change type memory film is a type that uses a voltage having the same polarity in order to change the resistance state between a high resistance state and a low resistance state. As the oxide material, for example, an oxide of a single transition metal such as NiO _x or TiO _x is used. Hereinafter, a resistance change memory film that requires a voltage having the same polarity for rewriting the resistance state is referred to as a unipolar resistance change memory film.

図１は、双極性抵抗変化型記憶膜を用いた抵抗変化型記憶素子の電流―電圧特性を示すグラフであり、非特許文献１に記載されたものである。このグラフは、典型的な双極性抵抗変化型記憶膜であるＣｒドープのＳｒＺｒＯ_３を用いた電流―電圧特性を示している。 FIG. 1 is a graph showing current-voltage characteristics of a resistance change type storage element using a bipolar resistance change type storage film, which is described in Non-Patent Document 1. This graph shows a current-voltage characteristic using Cr-doped SrZrO ₃ which is a typical bipolar resistance variable memory film.

初期状態において、抵抗変化型記憶素子は高抵抗状態である場合を考える。   Consider a case where the resistance change type storage element is in a high resistance state in the initial state.

印加電圧を０Ｖの状態から徐々に負電圧に増加していくと、流れる電流は曲線ａに沿って、矢印の方向に変化し、その絶対値は徐々に増加する。印加する負電圧が更に大きくなり、約０．５Ｖを超えると、抵抗変化型記憶素子が高抵抗状態から低抵抗状態へスイッチする。これに伴い、電流の絶対値が急激に増加し、電流―電圧特性は点Ａから点Ｂに遷移する。なお、以下の説明では、抵抗変化型記憶素子を高抵抗状態から低抵抗状態へ変化する動作を「セット」と呼ぶ。   As the applied voltage is gradually increased from 0V to a negative voltage, the flowing current changes along the curve a in the direction of the arrow, and its absolute value gradually increases. When the applied negative voltage further increases and exceeds about 0.5 V, the resistance change type storage element switches from the high resistance state to the low resistance state. Along with this, the absolute value of the current increases rapidly, and the current-voltage characteristic transitions from point A to point B. In the following description, the operation of changing the resistance change type storage element from the high resistance state to the low resistance state is referred to as “set”.

点Ｂの状態から徐々に負電圧を減少していくと、電流は曲線ｂに沿って矢印の方向に変化し、その絶対値は徐々に減少する。印加電圧が０Ｖに戻ると、電流も０Ａとなる。   When the negative voltage is gradually decreased from the state of the point B, the current changes in the direction of the arrow along the curve b, and the absolute value thereof gradually decreases. When the applied voltage returns to 0V, the current also becomes 0A.

印加電圧を０Ｖの状態から徐々に正電圧に増加していくと、電流値は曲線ｃに沿って矢印の方向に変化し、その絶対値は徐々に増加する。印加する正電圧が更に大きくなり、約０．５Ｖを超えると、抵抗変化型記憶素子が低抵抗状態から高抵抗状態へスイッチする。これに伴い、電流の絶対値が急激に減少し、電流―電圧特性は点Ｃから点Ｄに遷移する。   When the applied voltage is gradually increased from 0V to a positive voltage, the current value changes in the direction of the arrow along the curve c, and the absolute value gradually increases. When the applied positive voltage further increases and exceeds about 0.5 V, the resistance change memory element switches from the low resistance state to the high resistance state. Along with this, the absolute value of the current sharply decreases, and the current-voltage characteristic transitions from point C to point D.

なお、以下の説明では、抵抗変化型記憶素子を低抵抗状態から高抵抗状態へ変化する動作を「リセット」と呼ぶ。   In the following description, the operation of changing the resistance change storage element from the low resistance state to the high resistance state is referred to as “reset”.

点Ｄの状態から徐々に正電圧を減少していくと、電流は曲線ｄに沿って矢印の方向に変化し、その絶対値は徐々に減少する。印加電圧が０Ｖに戻ると、電流も０Ａとなる。   When the positive voltage is gradually decreased from the state of the point D, the current changes in the direction of the arrow along the curve d, and its absolute value gradually decreases. When the applied voltage returns to 0V, the current also becomes 0A.

それぞれの抵抗状態は、約±０．５Ｖの範囲で安定であり、電源を切っても保たれる。すなわち、高抵抗状態では、印加電圧が点Ａの電圧の絶対値よりも低ければ、電流―電圧特性は曲線ａ、ｄに沿って線形的に変化し、高抵抗状態が維持される。同様に、低抵抗状態では、印加電圧が点Ｃの電圧の絶対値よりも低ければ、電流―電圧特性は曲線ｂ、ｃに沿って線形的に変化し、低抵抗状態が維持される。   Each resistance state is stable in a range of about ± 0.5 V and is maintained even when the power is turned off. That is, in the high resistance state, if the applied voltage is lower than the absolute value of the voltage at the point A, the current-voltage characteristics change linearly along the curves a and d, and the high resistance state is maintained. Similarly, in the low resistance state, if the applied voltage is lower than the absolute value of the voltage at the point C, the current-voltage characteristics change linearly along the curves b and c, and the low resistance state is maintained.

このように、双極性抵抗変化型記憶膜を用いた抵抗変化型記憶素子は、高抵抗状態と低抵抗状態との間で抵抗状態を変化させるために、互いに異なる極性の電圧を印加するものである。   As described above, the resistance change type storage element using the bipolar resistance change type storage film applies voltages of different polarities in order to change the resistance state between the high resistance state and the low resistance state. is there.

図２は、単極性抵抗変化型記憶膜を用いた抵抗変化型記憶素子の電流―電圧特性を示す図である。このグラフは、典型的な単極性抵抗変化型記憶膜であるＴｉＯ_ｘを用いた場合である。 FIG. 2 is a diagram showing current-voltage characteristics of a resistance change type storage element using a unipolar resistance change type storage film. This graph is a case where TiO _x which is a typical unipolar resistance change type memory film is used.

初期状態で、抵抗変化型記憶素子は高抵抗状態である場合を考える。   Consider a case where the resistance change type storage element is in a high resistance state in the initial state.

印加電圧を０Ｖから徐々に増加していくと、電流は曲線ａに沿って、矢印の方向に変化し、その絶対値は徐々に増加する。印加する正電圧が更に大きくなり、約１．３Ｖを超えると、抵抗変化型記憶素子が高抵抗状態から低抵抗状態へスイッチ（セット）する。これに伴い、電流の絶対値が急激に増加し、電流―電圧特性は点Ａから点Ｂに遷移する。なお、図２において、点Ｂにおける電流値が約２０ｍＡで一定になっているのは、急激な電流の増加による素子の破壊を防止するために電流制限を施しているためである。   As the applied voltage is gradually increased from 0 V, the current changes along the curve a in the direction of the arrow, and its absolute value gradually increases. When the applied positive voltage further increases and exceeds about 1.3 V, the resistance change type storage element switches (sets) from the high resistance state to the low resistance state. Along with this, the absolute value of the current increases rapidly, and the current-voltage characteristic transitions from point A to point B. In FIG. 2, the current value at the point B is constant at about 20 mA because current limitation is applied to prevent element destruction due to a sudden increase in current.

点Ｂの状態から徐々に電圧を減少していくと、電流は曲線ｂに沿って矢印の方向に変化し、その絶対値は徐々に減少する。印加電圧が０Ｖに戻ると、電流も０Ａとなる。   When the voltage is gradually decreased from the state of the point B, the current changes in the direction of the arrow along the curve b, and the absolute value thereof gradually decreases. When the applied voltage returns to 0V, the current also becomes 0A.

印加電圧を０Ｖから再度徐々に増加していくと、電流は曲線ｃに沿って矢印の方向に変化し、その絶対値は徐々に増加する。印加する正電圧が更に大きくなりなり約１．２Ｖを超えると、抵抗変化型記憶素子が低抵抗状態から高抵抗状態にスイッチ（リセット）する。これに伴い電流の絶対値が急激に減少し、電流―電圧特性は点Ｃから点Ｄに遷移する。   When the applied voltage is gradually increased again from 0 V, the current changes in the direction of the arrow along the curve c, and its absolute value gradually increases. When the applied positive voltage further increases and exceeds about 1.2 V, the resistance change storage element is switched (reset) from the low resistance state to the high resistance state. Along with this, the absolute value of the current rapidly decreases, and the current-voltage characteristic transitions from point C to point D.

点Ｄの状態から状態から徐々に電圧を減少していくと、電流は曲線ｄに沿って矢印の方向に変化し、その絶対値は徐々に減少する。印加電圧が０Ｖに戻ると、電流も０Ａとなる。   When the voltage is gradually decreased from the state of the point D, the current changes in the direction of the arrow along the curve d, and the absolute value thereof gradually decreases. When the applied voltage returns to 0V, the current also becomes 0A.

それぞれの抵抗状態は、セット、リセットに必要な電圧以下で安定である。すなわち、図２においては約１．０Ｖ以下で両状態ともに安定であり、電源を切っても保たれる。すなわち、低抵抗状態では、印加電圧が点Ｃの電圧よりも低ければ、電流―電圧特性は曲線ｃに沿って、低抵抗状態が維持される。   Each resistance state is stable below the voltage required for setting and resetting. That is, in FIG. 2, both states are stable at about 1.0 V or less, and are maintained even when the power is turned off. That is, in the low resistance state, if the applied voltage is lower than the voltage at the point C, the current-voltage characteristic is maintained along the curve c.

このように、単極性抵抗変化型記憶膜を用いた抵抗変化型記憶素子は、高抵抗状態と低抵抗状態との間で抵抗状態を変化させるために、極性の同じ電圧を印加するものである。   As described above, the resistance change type storage element using the unipolar resistance change type storage film applies a voltage having the same polarity in order to change the resistance state between the high resistance state and the low resistance state. .

なお、上記材料を用いて抵抗変化型記憶素子を形成する場合、抵抗変化型記憶素子形成直後の初期状態では図１及び図２に示すような特性は得られず、抵抗変化型記憶膜を高抵抗状態と低抵抗状態との間で可逆的に変化しうる状態にするためには、上述したフォーミング処理が必要となる。   Note that when a resistance change type memory element is formed using the above-described material, the characteristics shown in FIGS. 1 and 2 cannot be obtained in the initial state immediately after the resistance change type memory element is formed, and the resistance change type memory film is made to be high. In order to obtain a state that can reversibly change between the resistance state and the low resistance state, the above-described forming process is required.

図３は、図２の場合と同じ単極性抵抗変化型記憶膜を用いた抵抗変化型記憶素子のフォーミング処理を説明する電流―電圧特性である。   FIG. 3 is a current-voltage characteristic illustrating the forming process of the resistance change type storage element using the same unipolar resistance change type storage film as in FIG.

抵抗変化型記憶素子の形成直後の初期状態では、図３に示すように、高抵抗でありかつ絶縁耐圧は８Ｖ程度と非常に高くなっている。   In the initial state immediately after the formation of the resistance change memory element, as shown in FIG. 3, the resistance is high and the withstand voltage is as high as about 8V.

初期状態においてこの絶縁耐圧よりも高い電圧を印加すると、図３に示すように、素子に流れる電流値が急激に増加し、すなわち抵抗変化型記憶素子のフォーミングが行われる。このフォーミングを行うことにより、抵抗変化型記憶素子は、図２に示すような電流―電圧特性を示すようになり、低抵抗状態と高抵抗状態とを可逆的に変化することができるようになる。   When a voltage higher than this withstand voltage is applied in the initial state, as shown in FIG. 3, the value of the current flowing through the element increases rapidly, that is, the resistance change storage element is formed. By performing this forming, the resistance change type memory element exhibits current-voltage characteristics as shown in FIG. 2 and can reversibly change between a low resistance state and a high resistance state. .

次に、本発明の第１の抵抗変化型記憶素子の第１実施形態について説明する。   Next, a first embodiment of the first resistance change memory element of the present invention will be described.

図４は、本発明の第１の抵抗変化型記憶素子の第１実施形態の断面図である。   FIG. 4 is a cross-sectional view of the first embodiment of the resistance variable memory element of the present invention.

この抵抗変化型記憶素子１には、半導体基板１１上に下部電極としての電極膜１２ａが設けられている。その電極膜１２ａ上には、印加電圧に応じて高抵抗状態と、その高抵抗状態よりも電流が流れやすい低抵抗状態とが切り替わり、高抵抗状態と低抵抗状態とを選択的に保持する抵抗変化型記憶膜１３が設けられている。この抵抗変化型記憶膜１３は、複数の酸化物の結晶が半導体基板１１上に同一の粒径で成長するとともに隣り合う結晶界面同士が密接して形成された多結晶からなるものである。   In the resistance change memory element 1, an electrode film 12 a as a lower electrode is provided on a semiconductor substrate 11. On the electrode film 12a, a high resistance state is switched between a high resistance state and a low resistance state in which a current flows more easily than the high resistance state in accordance with an applied voltage, and a resistance that selectively holds the high resistance state and the low resistance state. A changeable memory film 13 is provided. The resistance change type memory film 13 is made of a polycrystal in which a plurality of oxide crystals grow on the semiconductor substrate 11 with the same grain size and adjacent crystal interfaces are formed in close contact with each other.

この抵抗変化型記憶膜１３の上には、上部電極としての電極膜１２ｂが設けられている。これらの電極膜１２ａ、１２ｂが抵抗変化型記憶膜１３を挟む構造になっており、電極膜１２ａ、１２ｂによって、抵抗変化型記憶膜１３に電圧が印加される。この抵抗変化型記憶膜１３の膜厚は、２０ｎｍ〜５０ｎｍである。   On the resistance change memory film 13, an electrode film 12b as an upper electrode is provided. These electrode films 12a and 12b have a structure in which the resistance change memory film 13 is sandwiched, and a voltage is applied to the resistance change memory film 13 by the electrode films 12a and 12b. The thickness of the resistance change memory film 13 is 20 nm to 50 nm.

ここで、抵抗変化型記憶膜１３の電気抵抗率は、１〜１０^１２Ωｃｍの範囲内である。 Here, the electrical resistivity of the resistance change memory film 13 is in the range of 1 to 10 ¹² Ωcm.

また、抵抗変化型記憶膜１３の材料としては、例えば、酸化ニッケル、酸化鉄、酸化コバルト、酸化チタン、酸化クロム、酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化マグネシウム、酸化イットリウム、ＰｒＣａＭｎＯ_３、ＬａＳｒＭｎＯ_３、ＢａＳｒＭｎＯ_３、Ｃｒ−ｄｏｐｅｄ ＳｒＴｉＯ_３、Ｃｒ−ｄｏｐｅｄ ＰｂＴｉＯ_３、ＧｅＳｂＴｅなどを用いることができる。 Examples of the material of the resistance change memory film 13 include nickel oxide, iron oxide, cobalt oxide, titanium oxide, chromium oxide, silicon oxide, aluminum oxide, hafnium oxide, magnesium oxide, yttrium oxide, PrCaMnO ₃ , and LaSrMnO _3. BaSrMnO ₃ , Cr-doped SrTiO ₃ , Cr-doped PbTiO ₃ , GeSbTe, or the like can be used.

一方、電極膜１２ａ、１２ｂの電気抵抗率は、１０^−３Ωｃｍ以下である。電極膜１２ａ、１２ｂの材料としては、Ｐｔ、Ａｕ、Ａｌ、Ｃｕなどの金属やＩＴＯ、ＳｎＯ_２―ｘ、ＺｎＯ_１−ｘなどの酸化物を用いることができる。 On the other hand, the electrical resistivity of the electrode films 12a and 12b is 10 ⁻³ Ωcm or less. As a material of the electrode films 12a and 12b, metals such as Pt, Au, Al, and Cu, and oxides such as ITO, SnO _2−x , and ZnO _1−x can be used.

次に、本発明の第１の抵抗変化型記憶素子の第１実施形態の製造方法ついて説明する。   Next, a manufacturing method of the first embodiment of the first resistance change memory element of the present invention will be described.

図５は、本発明の第１の抵抗変化型記憶素子の第１実施形態の製造方法の工程を示す図である。   FIG. 5 is a diagram showing a process of the manufacturing method of the first embodiment of the first resistance change memory element according to the present invention.

第１の工程として、半導体基板１１上に電極膜１２ａをスパッタリングに代表される真空製膜法により成長させる（図５（ａ））。   As a first step, an electrode film 12a is grown on the semiconductor substrate 11 by a vacuum film formation method typified by sputtering (FIG. 5A).

第２の工程として、電極膜１２ａに、真空製膜法により複数個の島状成長核１４を形成する（図５（ｂ））。この島状成長核１４は、抵抗変化型記憶膜の結晶が成長する元になる結晶核である。なお、図５では、図を見やすくするため、一番右端の島状成長核にのみ、符号１４が付されている。   As a second step, a plurality of island-like growth nuclei 14 are formed on the electrode film 12a by a vacuum film forming method (FIG. 5B). The island-like growth nuclei 14 are crystal nuclei from which crystals of the resistance change type memory film grow. In FIG. 5, only the rightmost island-like growth nucleus is denoted by reference numeral 14 for easy understanding of the drawing.

ここで、以下の文中、島状成長核を形成する下地となる電極膜や後述する積層膜および酸化膜を下地膜と総称する。   Here, in the following text, an electrode film serving as a base for forming island-like growth nuclei, a laminated film and an oxide film described later are collectively referred to as a base film.

島状成長核は、下地膜と濡れ性が低い（表面エネルギが大きい）材料を用いることにより形成することができる。   The island-like growth nuclei can be formed by using a material having low wettability (high surface energy) with the base film.

具体的には、濡れ性が低い材料として、酸化物（酸化インジウム−酸化スズ、酸化スズ、酸化亜鉛、酸化ニッケル、酸化タングステン、酸化チタン、酸化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウムなど）、窒化物（窒化シリコン、窒化アルミニウム、窒化チタン、窒化硼素など）、弗化物（弗化マグネシウムなど）、および硼化物（硼化チタンなど）のようなセラミックスの群の中から選択される材料を下地膜に用いる。特に上記窒化物は表面張力調整膜として用いることが好ましい。図５には図示しない表面張力調整膜とは必要に応じて電極膜１２ａ上（電極膜１２ａと島状成長核１５との間）に形成されるものであり、トンネル効果で電流を流せる薄い膜厚を有するセラミック膜であれば良い。   Specifically, oxides (indium oxide-tin oxide, tin oxide, zinc oxide, nickel oxide, tungsten oxide, titanium oxide, silicon oxide, aluminum oxide, tantalum oxide, hafnium oxide, etc.) A material selected from the group of ceramics such as nitrides (silicon nitride, aluminum nitride, titanium nitride, boron nitride, etc.), fluorides (magnesium fluoride, etc.), and borides (titanium boride, etc.) Used for geological film. In particular, the nitride is preferably used as a surface tension adjusting film. The surface tension adjusting film (not shown in FIG. 5) is formed on the electrode film 12a (between the electrode film 12a and the island-like growth nucleus 15) as necessary, and is a thin film that allows current to flow through the tunnel effect. Any ceramic film having a thickness may be used.

この下地膜に、貴金属（Ｐｔ、Ａｕ、Ｐｄ、Ｒｕなど）、高融点金属（Ｃｒ、Ｔａ、Ｗ、Ｔｉなど）、およびＡｇやＩｎなどの（加熱）凝集し易い金属の群の中から選択される金属をスパッタリングに代表される真空製膜法により膜厚０．２〜１．０ｎｍ形成することにより島状成長核を形成する。なお、製膜直後に真空中で１００〜２５０℃に１〜１０秒加熱することにより、島状成長核の形成を促すことができる。   Select from a group of noble metals (Pt, Au, Pd, Ru, etc.), refractory metals (Cr, Ta, W, Ti, etc.), and metals that easily aggregate (heat) such as Ag and In. The island-like growth nuclei are formed by forming the metal to be formed to a thickness of 0.2 to 1.0 nm by a vacuum film formation method typified by sputtering. In addition, formation of island-like growth nuclei can be promoted by heating at 100 to 250 ° C. for 1 to 10 seconds in a vacuum immediately after film formation.

次に、第３の工程として、島状成長核にシードを形成させる。以下、シードの形成について詳述する。   Next, as a third step, seeds are formed in the island-like growth nuclei. Hereinafter, the formation of seeds will be described in detail.

島状成長核の形成後、抵抗変化型記憶膜を構成する材料として、酸化ニッケル、酸化鉄、酸化コバルト、酸化チタン、酸化クロム、酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化マグネシウム、酸化イットリウム、ＰｒＣａＭｎＯ_３、ＬａＳｒＭｎＯ_３、ＢａＳｒＭｎＯ_３、Ｃｒ−ｄｏｐｅｄ ＳｒＴｉＯ_３、Ｃｒ−ｄｏｐｅｄ ＰｂＴｉＯ_３、およびＧｅＳｂＴｅなどの群の中から選択される材料を用いて、真空製膜法により、島状成長核の膜厚を１．０〜５．０ｎｍに製膜し、シード１５を形成する。なお、図５では、図を見やすくするため、一番右端のシードにのみ、符号１５が付されている。シード１５の形成に際し、隣接するシード１５を形状的に分離するため、製膜速度を遅く（０．１〜０．５ｎｍ／ｍｉｎ）して、ゆっくりとシード１５を堆積することが好ましい。このようにして形成されたシード間の距離は一定に保たれ、各シード間の距離を５〜２０ｎｍに設定することができる。 After the formation of island-like growth nuclei, the materials constituting the resistance change memory film are nickel oxide, iron oxide, cobalt oxide, titanium oxide, chromium oxide, silicon oxide, aluminum oxide, hafnium oxide, magnesium oxide, yttrium oxide, PrCaMnO. ₃ , using a material selected from the group of LaSrMnO ₃ , BaSrMnO ₃ , Cr-doped SrTiO ₃ , Cr-doped PbTiO ₃ , GeSbTe, etc. A film is formed to 1.0 to 5.0 nm to form a seed 15. In FIG. 5, only the rightmost seed is denoted by reference numeral 15 for easy understanding of the drawing. In forming the seed 15, it is preferable to deposit the seed 15 slowly by slowing the film forming speed (0.1 to 0.5 nm / min) in order to separate the adjacent seeds 15 in shape. The distance between the seeds thus formed is kept constant, and the distance between the seeds can be set to 5 to 20 nm.

続いて、第４の工程として、シード１５の形成後、抵抗変化型記憶膜を構成する材料を用いて、真空製膜法により膜厚２０〜５０ｎｍの抵抗変化型記憶膜１３を形成する（図５（ｄ））。   Subsequently, as a fourth step, after the seed 15 is formed, the resistance variable memory film 13 having a film thickness of 20 to 50 nm is formed by a vacuum film forming method using a material constituting the variable resistance memory film (FIG. 5 (d)).

さらに、第５の工程として、電極膜１２ｂを真空製膜法により成長させる（図５（ｅ））。   Further, as a fifth step, the electrode film 12b is grown by a vacuum film forming method (FIG. 5E).

これらの工程を経て、本発明の第１の抵抗変化型記憶素子の第１実施形態が製造される。なお、抵抗変化型記憶膜と電極膜との接合面の間に表面張力調整膜を積層してもよい。表面張力調整膜については、第１の抵抗変化型記憶素子の第２実施形態の説明で後述する。   Through these steps, the first embodiment of the first resistance change memory element of the present invention is manufactured. A surface tension adjusting film may be laminated between the joint surfaces of the resistance change memory film and the electrode film. The surface tension adjusting film will be described later in the description of the second embodiment of the first resistance change type storage element.

なお、図５（ｅ）において、説明上、明示的に島状成長核やシードが描かれている。この島状成長核やシードは、本来、真空製膜法により形成された後の抵抗変化型記憶膜１３の一部として同一の結晶となっており、図４に示す抵抗変化型記憶素子１のようになっている。   In FIG. 5E, island-like growth nuclei and seeds are explicitly drawn for the sake of explanation. The island-like growth nuclei and seeds are originally the same crystal as a part of the resistance change type memory film 13 after being formed by the vacuum film forming method, and the resistance change type memory element 1 shown in FIG. It is like that.

次に、第１の抵抗変化型記憶素子の第１実施形態の動作について説明する。   Next, the operation of the first resistance change type memory element according to the first embodiment will be described.

図６は、第１の抵抗変化型記憶素子の第１実施形態を採用した不揮発性半導体記憶装置のメモリセルの概要図である。   FIG. 6 is a schematic diagram of a memory cell of the nonvolatile semiconductor memory device adopting the first embodiment of the first resistance change type memory element.

図６に示す不揮発性半導体記憶装置のメモリセル１００は、抵抗変化型記憶素子１とセル選択トランジスタ１０１とを有している。抵抗変化型記憶素子１は、その一端がビット線ＢＬに接続され、他端がセル選択トランジスタ１０１のドレイン端子１０１ａに接続されている。セル選択トランジスタ１０１のドレイン端子１０１ｂはソース線ＳＬに接続され、セル選択トランジスタ１０１のゲート端子１０１ｃはワード線ＷＬに接続されている。   A memory cell 100 of the nonvolatile semiconductor memory device illustrated in FIG. 6 includes a resistance change storage element 1 and a cell selection transistor 101. The resistance change type storage element 1 has one end connected to the bit line BL and the other end connected to the drain terminal 101 a of the cell selection transistor 101. The drain terminal 101b of the cell selection transistor 101 is connected to the source line SL, and the gate terminal 101c of the cell selection transistor 101 is connected to the word line WL.

図７は、図６に示すメモリセルをマトリクス状に配置したメモリセルアレイの一例を示す回路図である。複数のメモリセルが列方向（図面縦方向）及び行方向（図面横方向）に隣接して形成されている。   FIG. 7 is a circuit diagram showing an example of a memory cell array in which the memory cells shown in FIG. 6 are arranged in a matrix. A plurality of memory cells are formed adjacent to each other in the column direction (vertical direction in the drawing) and the row direction (horizontal direction in the drawing).

列方向には、複数のワード線ＷＬ１、バーＷＬ１、ＷＬ２、バーＷＬ２・・・が配されており、列方向に並ぶメモリセルは、共通の信号線を共有している。また、列方向には、ソース線ＳＬ１、ＳＬ２、・・・が配され、列方向に並ぶメモリセルに共通の信号線を共有している。   A plurality of word lines WL1, bars WL1, WL2, bars WL2,... Are arranged in the column direction, and the memory cells arranged in the column direction share a common signal line. Further, source lines SL1, SL2,... Are arranged in the column direction and share a common signal line with the memory cells arranged in the column direction.

なお、ソース線ＳＬは、ワード線ＷＬ２本に１本づつ設けられている。   One source line SL is provided for every two word lines WL.

行方向（図面横方向）には、複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４・・・が配されており、行方向に並ぶメモリセルは共通の信号線を共有している。   A plurality of bit lines BL1, BL2, BL3, BL4... Are arranged in the row direction (horizontal direction in the drawing), and the memory cells arranged in the row direction share a common signal line.

次に、本発明の第１の抵抗変化型記憶素子の第１実施形態を採用した不揮発性半導体記憶装置の動作を説明する。   Next, the operation of the nonvolatile semiconductor memory device adopting the first embodiment of the first resistance change memory element of the present invention will be described.

はじめに、高抵抗状態から低抵抗状態への書き換え動作、すなわちセットの動作について説明する。ここで、説明をわかりやすくするため、書き換え対象のメモリセルは、図７に示す点線の四角で囲った、ワード線ＷＬ１およびビット線ＢＬ１に接続されたメモリセル１００である。   First, the rewriting operation from the high resistance state to the low resistance state, that is, the set operation will be described. Here, for easy understanding, the memory cell to be rewritten is a memory cell 100 connected to the word line WL1 and the bit line BL1 surrounded by a dotted-line square shown in FIG.

まず、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１０１をオン状態にする。ソース線ＳＬ１は、基準電位、例えば、接地電位である０Ｖに接続する。   First, a predetermined voltage is applied to the word line WL1, and the cell selection transistor 101 is turned on. The source line SL1 is connected to a reference potential, for example, 0 V that is a ground potential.

次いで、ビット線ＢＬ１に、抵抗変化型記憶素子１をセットするに要する電圧と同じあるいはこれよりやや大きいバイアス電圧を印加する。例えば、図２の実線で示す特性を有する抵抗変化型記憶素子の場合、約１．５Ｖ程度のバイアス電圧を印加する。   Next, a bias voltage that is the same as or slightly larger than the voltage required to set the resistance change storage element 1 is applied to the bit line BL1. For example, in the case of a resistance change memory element having the characteristics shown by the solid line in FIG. 2, a bias voltage of about 1.5 V is applied.

バイアス電圧を印加することにより、ビット線ＢＬ１、抵抗変化型記憶素子１およびセル選択トランジスタ１０１を介してソース線ＳＬ１へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗変化型記憶素子１の抵抗値Ｒ_Ｈ及びセル選択トランジスタ１０１のチャネル抵抗Ｒ_ＣＳに応じてそれぞれ分配される。 By applying a bias voltage, a current path toward the source line SL1 is formed via the bit line BL1, the resistance change type storage element 1 and the cell selection transistor 101, and the applied bias voltage is applied to the resistance change type storage element 1. Distribution is performed according to the resistance value R _H and the channel resistance R _CS of the cell selection transistor 101.

このとき、抵抗変化型記憶素子１の抵抗値Ｒ_Ｈは、セル選択トランジスタ１０１のチャネル抵抗Ｒ_ＣＳに比べて十分に大きいため、バイアス電圧のほとんどは抵抗変化型記憶素子１に印加される。これにより、抵抗変化型記憶素子１は、高抵抗状態から低抵抗状態に変化する。 At this time, the resistance value R _H of the resistance change memory element 1, for sufficiently large in comparison with the channel resistance R _CS of the cell select transistors 101, most of the bias voltage applied to the resistance variable memory element 1. Thereby, the resistance change type memory element 1 changes from the high resistance state to the low resistance state.

次いで、ビット線ＢＬ１に印加するバイアス電圧をゼロに戻した後、ワード線ＷＬ１に印加する電圧をオフにし、セットの動作を完了する。   Next, after the bias voltage applied to the bit line BL1 is returned to zero, the voltage applied to the word line WL1 is turned off to complete the set operation.

次に、低抵抗状態から高抵抗状態への書き換え動作、すなわちリセットの動作について説明する。書き換え対象のメモリセル１００は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１００である。   Next, the rewriting operation from the low resistance state to the high resistance state, that is, the resetting operation will be described. The memory cell 100 to be rewritten is a memory cell 100 connected to the word line WL1 and the bit line BL1.

まず、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１０１をオン状態にする。ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する。   First, a predetermined voltage is applied to the word line WL1, and the cell selection transistor 101 is turned on. The source line SL1 is connected to a reference potential, for example, 0 V that is a ground potential.

次いで、ビット線ＢＬ１に、抵抗変化型記憶素子１をリセットするに要する電圧と同じ或いはこれよりやや大きいバイアス電圧を印加する。例えば、図２の実線で示す特性を有する抵抗変化型記憶素子の場合、約０．８Ｖ程度のバイアス電圧を印加する。   Next, a bias voltage that is the same as or slightly larger than the voltage required to reset the resistance change storage element 1 is applied to the bit line BL1. For example, in the case of a resistance change memory element having the characteristics shown by the solid line in FIG. 2, a bias voltage of about 0.8 V is applied.

バイアス電圧を印加することにより、ビット線ＢＬ１、抵抗変化型記憶素子１及びセル選択トランジスタ１０１を介してソース線ＳＬ１へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗変化型記憶素子１の抵抗値Ｒ_Ｌ及びセル選択トランジスタ１０１のチャネル抵抗Ｒ_ＣＳに応じてそれぞれに分配される。 By applying a bias voltage, a current path toward the source line SL1 is formed via the bit line BL1, the resistance change type storage element 1, and the cell selection transistor 101, and the applied bias voltage is applied to the resistance change type storage element 1. They are distributed according to the resistance value R _L and the channel resistance R _CS of the cell selection transistor 101, respectively.

このとき、セル選択トランジスタ１０１のチャネル抵抗Ｒ_ＣＳは、抵抗変化型記憶素子１の抵抗値Ｒ_Ｌよりも十分に小さいため、印加したバイアス電圧のほとんどは抵抗変化型記憶素子１に印加される。これにより、抵抗変化型記憶素子１は、低抵抗状態から高抵抗状態に変化する。 At this time, since the channel resistance R _CS of the cell selection transistor 101 is sufficiently smaller than the resistance value _RL of the resistance change storage element 1, most of the applied bias voltage is applied to the resistance change storage element 1. Thereby, the resistance change type memory element 1 changes from the low resistance state to the high resistance state.

リセット過程では、抵抗変化型記憶素子１が高抵抗状態に切り換わった瞬間、ほぼ全バイアス電圧が抵抗変化型記憶素子１に配分されるため、このバイアス電圧によって抵抗変化型記憶素子１が再度セットされることを防止する必要がある。このためには、ビット線ＢＬ１に印加するバイアス電圧は、セットに要する電圧よりも小さくしなければならない。   In the reset process, almost the entire bias voltage is distributed to the resistance change type storage element 1 at the moment when the resistance change type storage element 1 switches to the high resistance state, so that the resistance change type storage element 1 is set again by this bias voltage. Need to be prevented. For this purpose, the bias voltage applied to the bit line BL1 must be smaller than the voltage required for setting.

リセット過程では、セル選択トランジスタ１０１のチャネル抵抗Ｒ_ＣＳが抵抗変化型記憶素子１の抵抗値Ｒ_Ｌよりも十分に小さくなるように、これらトランジスタのゲート電圧を調整するとともに、ビット線ＢＬ１に印加するバイアス電圧を、リセットに必要な電圧以上、セットに必要な電圧未満に設定する。 In the reset process, as in channel resistance R _CS of the cell select transistor 101 becomes sufficiently smaller than the resistance value R _L of the resistance change memory element 1, with adjusting the gate voltages of these transistors, it is applied to the bit line BL1 Set the bias voltage to a voltage higher than the voltage required for resetting and lower than the voltage required for the set.

次いで、ビット線ＢＬ１に印加するバイアス電圧をゼロに戻した後、ワード線ＷＬ１に印加する電圧をオフにし、リセットの動作を完了する。   Next, after the bias voltage applied to the bit line BL1 is returned to zero, the voltage applied to the word line WL1 is turned off to complete the reset operation.

本実施形態による不揮発性半導体記憶装置では、図６に示すように、ワード線ＷＬとソース線ＳＬとが列方向に配されており、一のワード線（例えばＷＬ１）に接続されたメモリセル１００は、同じソース線ＳＬ（例えばＳＬ１）に接続されている。したがって、上記リセット動作において複数のビット線ＢＬ（例えばＢＬ１〜ＢＬ４）を同時に駆動すれば、選択ワード線（例えばＷＬ１）に連なる複数のメモリセル１００を一括してリセットすることも可能である。   In the nonvolatile semiconductor memory device according to the present embodiment, as shown in FIG. 6, the memory cell 100 includes word lines WL and source lines SL arranged in the column direction and connected to one word line (for example, WL1). Are connected to the same source line SL (for example, SL1). Therefore, if a plurality of bit lines BL (for example, BL1 to BL4) are simultaneously driven in the reset operation, a plurality of memory cells 100 connected to the selected word line (for example, WL1) can be collectively reset.

次に、図６に示す本実施形態による不揮発性半導体記憶装置の読み出し方法について説明する。読み出し対象のメモリセル１００は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１００である。   Next, the reading method of the nonvolatile semiconductor memory device according to the present embodiment shown in FIG. 6 will be explained. The memory cell 100 to be read is a memory cell 100 connected to the word line WL1 and the bit line BL1.

まず、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１０１をオン状態にする。ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する。   First, a predetermined voltage is applied to the word line WL1, and the cell selection transistor 101 is turned on. The source line SL1 is connected to a reference potential, for example, 0 V that is a ground potential.

次いで、ビット線ＢＬ１に、所定のバイアス電圧を印加する。このバイアス電圧は、抵抗変化型記憶素子１がいずれの抵抗状態にあるときも印加電圧によってセットやリセットが生じないように設定する。   Next, a predetermined bias voltage is applied to the bit line BL1. This bias voltage is set so that no set or reset is caused by the applied voltage when the resistance change storage element 1 is in any resistance state.

ビット線ＢＬ１にこのようなバイアス電圧を印加すると、ビット線ＢＬ１には抵抗変化型記憶素子１の抵抗値に応じた電流が流れる。したがって、ビット線ＢＬ１に流れるこの電流値を検出することにより、抵抗変化型記憶素子１がどのような抵抗状態にあるかを読み出すことができる。   When such a bias voltage is applied to the bit line BL1, a current corresponding to the resistance value of the resistance change storage element 1 flows through the bit line BL1. Therefore, by detecting this current value flowing through the bit line BL1, it is possible to read out what resistance state the resistance change type storage element 1 is in.

以上より、本発明の第１の抵抗変化型記憶素子の第１実施形態によれば、抵抗変化型記憶膜１３を多結晶にすることで、抵抗変化型記憶膜１３と電極膜１２ａ、１２ｂとの間に形成された界面だけでなく、その多結晶同士の結晶界面にも電子の流れを不連続にする領域が形成され、その分、ＣＥＲ値を高めることができる。また、結晶の粒径を揃えることで、結晶が均一化される分、ＣＥＲ値のばらつきを抑制することができる。   As described above, according to the first embodiment of the first resistance change type memory element of the present invention, the resistance change type memory film 13 and the electrode films 12a and 12b are obtained by making the resistance change type memory film 13 polycrystalline. A region where the flow of electrons is discontinuous is formed not only at the interface formed between them but also at the crystal interface between the polycrystals, and the CER value can be increased accordingly. In addition, by making the crystal grain sizes uniform, variations in CER values can be suppressed as the crystals are made uniform.

ここで、上述した抵抗変化型記憶膜１３は、酸化物からなる複数の結晶が半導体基板１１上に同一の粒径で成長するとともに隣り合う結晶界面同士が密接して形成された多結晶からなるものであってもよい。以下の実施例においても、同様とする。   Here, the above-described resistance change type memory film 13 is made of a polycrystal in which a plurality of crystals made of oxide grow on the semiconductor substrate 11 with the same grain size and adjacent crystal interfaces are formed in close contact with each other. It may be a thing. The same applies to the following embodiments.

以上で、本発明の第１の抵抗変化型記憶素子の第１実施形態の説明を終了し、次に、本発明の第１の抵抗変化型記憶素子の第２実施形態について説明する。   Above, description of 1st Embodiment of the 1st resistance change memory element of this invention is complete | finished, Next, 2nd Embodiment of the 1st resistance change type memory element of this invention is described.

なお、本発明の第１の抵抗変化型記憶素子の第１実施形態と本発明の第１の抵抗変化型記憶素子の第２実施形態とでは、構造が一部異なるが、それ以外は同様の構造を有するため、同じ要素については同じ符号を付して説明を省略し、相違点について主に説明する。   The first embodiment of the first resistance change type storage element of the present invention and the second embodiment of the first resistance change type storage element of the present invention are partially different in structure, but otherwise the same Since they have a structure, the same elements are denoted by the same reference numerals, description thereof is omitted, and differences are mainly described.

図８は、本発明の第１の抵抗変化型記憶素子の第２実施形態の断面図である。   FIG. 8 is a cross-sectional view of a second embodiment of the first resistance change memory element of the present invention.

本発明の第１の抵抗変化型記憶素子の第１実施形態と第１の抵抗変化型記憶素子の第２実施形態との相違は、この第２実施形態において、大きさが異なる不揃いの多結晶からなる電極膜１２ｃ、１２ｄを採用している点である。また、抵抗変化型記憶膜と電極膜との間に、後述する表面張力調整膜を設けた点である。   The difference between the first embodiment of the first resistance change type storage element of the present invention and the second embodiment of the first resistance change type storage element is that, in this second embodiment, the polycrystals having different sizes are different. The electrode films 12c and 12d made of are used. In addition, a surface tension adjusting film described later is provided between the resistance change memory film and the electrode film.

次に、本発明の第１の抵抗変化型記憶素子の第２実施形態の製造方法について説明する。   Next, a manufacturing method of the second embodiment of the first resistance change type memory element of the present invention will be described.

図９は、本発明の第１の抵抗変化型記憶素子の第２実施形態の製造方法の工程を示す図である。   FIG. 9 is a diagram showing a process of a manufacturing method according to the second embodiment of the first resistance change type memory element of the present invention.

第１の工程として、半導体基板１１上に電極膜１２ｃを真空製膜法により成長させる（図９（ａ））。図９では、電極膜１２ｃは大きさが異なる不揃いの多結晶から構成されている。   As a first step, an electrode film 12c is grown on the semiconductor substrate 11 by a vacuum film forming method (FIG. 9A). In FIG. 9, the electrode film 12 c is composed of irregular polycrystals having different sizes.

第２の工程として、電極膜１２ｃの上面（下地膜）の表面エネルギを調整するため、表面張力調整膜１６ａ（例えば、酸化物膜、窒化物膜、炭化物膜、弗化物膜、および硼化物などのセラミックス膜の群の中から選択される膜）を真空製膜法により、膜厚０．５〜２．０ｎｍに形成する。   As a second step, a surface tension adjusting film 16a (for example, an oxide film, a nitride film, a carbide film, a fluoride film, a boride, etc.) is used to adjust the surface energy of the upper surface (underlayer film) of the electrode film 12c. A film selected from the group of ceramic films is formed to a thickness of 0.5 to 2.0 nm by a vacuum film forming method.

第３の工程として、真空製膜法により電極膜１２ｃに島状成長核１４を形成する（図９（ｃ））。   As a third step, island-like growth nuclei 14 are formed on the electrode film 12c by vacuum film formation (FIG. 9C).

第４の工程として、真空製膜法により島状成長核にシード１５を形成させる（図９（ｄ））。   As a fourth step, seeds 15 are formed on the island-like growth nuclei by a vacuum film forming method (FIG. 9D).

第５の工程として、シード１５の形成後、抵抗変化型記憶膜を構成する材料を用いて、真空製膜法により膜厚２０〜５０ｎｍの抵抗変化型記憶膜１３を形成する（図９（ｅ））。   As a fifth step, after the seed 15 is formed, the resistance variable memory film 13 having a film thickness of 20 to 50 nm is formed by a vacuum film forming method using a material constituting the variable resistance memory film (FIG. 9E). )).

これらの工程を経て、本発明の第１の抵抗変化型記憶素子の第２実施形態が製造される。   Through these steps, the second embodiment of the first resistance change memory element of the present invention is manufactured.

次に、本発明の第１の抵抗変化型記憶素子の第２実施形態を採用した不揮発性半導体記憶装置の動作について説明する。なお、本発明の第１の抵抗変化型記憶素子の第１実施形態との相違点について説明する。   Next, the operation of the nonvolatile semiconductor memory device adopting the second embodiment of the first resistance change type memory element of the present invention will be described. The difference between the first resistance change type storage element of the present invention and the first embodiment will be described.

本発明の第１の抵抗変化型記憶素子の第２実施形態では、表面張力調整膜を積層したが、表面張力調整膜を積層せずに抵抗変化型記憶素子を作製してもよい。   In the second embodiment of the first resistance change type storage element of the present invention, the surface tension adjustment film is laminated. However, the resistance change type storage element may be produced without laminating the surface tension adjustment film.

次に、本発明の第１の抵抗変化型記憶素子の第３実施形態について説明する。   Next, a third embodiment of the first variable resistance memory element according to the present invention will be described.

図１０は、本発明の第１の抵抗変化型記憶素子の第３実施形態の断面図である。   FIG. 10 is a cross-sectional view of a third embodiment of the first resistance change memory element of the present invention.

本発明の第１の抵抗変化型記憶素子の第３実施形態の特徴は、同一形状の多結晶からなる電極膜１２ｅを採用している点である。   A feature of the third embodiment of the first resistance change type memory element of the present invention is that an electrode film 12e made of polycrystal having the same shape is employed.

次に、第１の抵抗変化型記憶素子の第３実施形態の製造方法について説明する。   Next, a manufacturing method of the third embodiment of the first resistance change type storage element will be described.

図１１は、本発明の第１の抵抗変化型記憶素子の第３実施形態の製造方法の工程を示す図である。   FIG. 11 is a diagram showing a process of the manufacturing method of the third embodiment of the first resistance change memory element according to the present invention.

第１の工程として、真空製膜法により半導体基板１１上に電極膜を形成するための島状成長核１４を形成する（図１１（ａ））。   As a first step, island-like growth nuclei 14 for forming an electrode film on the semiconductor substrate 11 are formed by a vacuum film-forming method (FIG. 11A).

第２の工程として、真空製膜法により島状成長核１４にシード１５を形成させる（図１１（ｂ））。   As a second step, seeds 15 are formed on the island-like growth nuclei 14 by a vacuum film-forming method (FIG. 11B).

第３の工程として、シード１５を起点として、真空製膜法により、電極膜となる結晶が半導体基板１１上に同一の粒径で成長するとともに隣り合う結晶界面同士が密接して形成された多結晶からなる電極膜１２ｅを形成させる。   As a third step, a crystal forming an electrode film is grown on the semiconductor substrate 11 with the same grain size by the vacuum film forming method starting from the seed 15, and adjacent crystal interfaces are closely formed. An electrode film 12e made of crystals is formed.

第４の工程として、抵抗変化型記憶膜を構成する材料を用いて、真空製膜法により膜厚２０〜５０ｎｍの抵抗変化型記憶膜１３を形成する（図１１（ｄ））。   As a fourth step, the resistance variable memory film 13 having a thickness of 20 to 50 nm is formed by a vacuum film-forming method using the material constituting the variable resistance memory film (FIG. 11D).

第５の工程として、真空製膜法により抵抗変化型記憶膜１３上に電極膜１２ｆを成長させる（図１１（ｅ））。   As a fifth step, an electrode film 12f is grown on the resistance change memory film 13 by a vacuum film forming method (FIG. 11E).

これらの工程を経て、本発明の第１の抵抗変化型記憶素子の第３実施形態が製造される。   Through these steps, the third embodiment of the first resistance change memory element of the present invention is manufactured.

次に、本発明の第１の抵抗変化型記憶素子の第３実施形態を採用した不揮発性半導体記憶装置の動作に関し、特徴的な点について説明する。   Next, characteristic points of the operation of the nonvolatile semiconductor memory device adopting the third embodiment of the first resistance change type memory element of the present invention will be described.

本発明の第１の抵抗変化型記憶素子の第３実施形態では、電極膜１２ｅを同一形状の多結晶構造としている。   In the third embodiment of the first resistance change type memory element of the present invention, the electrode film 12e has a polycrystalline structure of the same shape.

次に、本発明の第１の抵抗変化型記憶素子の第４実施形態について説明する。   Next, a fourth embodiment of the first resistance change memory element of the present invention will be described.

図１２は、本発明の第１の抵抗変化型記憶素子の第４実施形態の断面図である。   FIG. 12 is a sectional view of the fourth embodiment of the first resistance change memory element according to the present invention.

第１の抵抗変化型記憶素子の第４実施形態では、第３実施形態と比較して、新たに酸化Ｓｉ層１１ｂを設けた。   In the fourth embodiment of the first resistance change type storage element, a Si oxide layer 11b is newly provided as compared with the third embodiment.

次に、本発明の第１の抵抗変化型記憶素子の第４実施形態の製造方法について説明する。   Next, a manufacturing method of the fourth embodiment of the first resistance change type memory element of the present invention will be described.

図１３は、本発明の第１の抵抗変化型記憶素子の第４実施形態の製造方法の工程を示す。   FIG. 13 shows the steps of the manufacturing method of the fourth embodiment of the first resistance change memory element according to the present invention.

第１の工程として、シリコン単結晶からなるＳｉ基板１１ａ上に、フォトリソグラフィの技術を用いて、レジストパターニングを行う。続いて、緩衝フッ酸水溶液を用いてＳｉ基板１１ａをエッチングすることにより、Ｓｉ結晶面上におけるエッチング速度の違いを反映した三角錐状のエッチングピットが形成される（図１３（ａ））。   As a first step, resist patterning is performed on the Si substrate 11a made of silicon single crystal by using a photolithography technique. Subsequently, by etching the Si substrate 11a using a buffered hydrofluoric acid aqueous solution, triangular pyramid-shaped etching pits reflecting the difference in the etching rate on the Si crystal plane are formed (FIG. 13A).

第２の工程として、レジストを除去した後、Ｓｉ基板１１ａの表面に熱酸化Ｓｉ層１１ｂを形成することで、島状成長核材料のシリサイド化を防ぐ（図１３（ｂ））。   As a second step, after removing the resist, a thermally oxidized Si layer 11b is formed on the surface of the Si substrate 11a to prevent silicidation of the island-like growth nucleus material (FIG. 13B).

第３の工程として、Ｓｉ基板１１ａに、電極膜を形成するための島状成長核１４を形成する（図１３（ｃ））。   As a third step, island-like growth nuclei 14 for forming an electrode film are formed on the Si substrate 11a (FIG. 13C).

第４の工程として、島状成長核１４にシード１５を形成させる（図１３（ｄ））。   As a fourth step, seeds 15 are formed on the island-like growth nuclei 14 (FIG. 13D).

第５の工程として、シード１５を起点として、真空製膜法により電極膜１２ｇを形成させる（図１３（ｅ））。   As a fifth step, the electrode film 12g is formed by a vacuum film forming method starting from the seed 15 (FIG. 13E).

第６の工程として、抵抗変化型記憶膜を構成する材料を用いて、真空製膜法により膜厚２０〜５０ｎｍの抵抗変化型記憶膜１３を形成する（図１３（ｆ））。   As a sixth step, a resistance-change memory film 13 having a thickness of 20 to 50 nm is formed by a vacuum film-forming method using a material constituting the resistance-change memory film (FIG. 13F).

第７工程として、真空製膜法により抵抗変化型記憶膜１３上に電極膜１２ｈを成長させる（図１３（ｇ））。   As a seventh step, an electrode film 12h is grown on the resistance change memory film 13 by a vacuum film forming method (FIG. 13G).

なお、本発明の第１の抵抗変化型記憶素子の第４実施形態を採用した不揮発性半導体記憶装置の動作は第１の抵抗変化型記憶素子の第３実施形態を採用した不揮発性半導体記憶装置の動作と同様であるので、説明を省略する。   The operation of the nonvolatile semiconductor memory device adopting the fourth embodiment of the first resistance change type storage element of the present invention is the same as the operation of the nonvolatile semiconductor memory device adopting the third embodiment of the first resistance change type storage element. Since the operation is the same as that in FIG.

本発明の第１の抵抗変化型記憶素子の第４実施形態によっても、第１の抵抗変化型記憶素子の第３実施形態と同様の効果を得ることができる。   According to the fourth embodiment of the first resistance change type storage element of the present invention, the same effect as that of the third embodiment of the first resistance change type storage element can be obtained.

次に、本発明の第１の抵抗変化型記憶素子の第５実施形態について説明する。   Next, a fifth embodiment of the first resistance change memory element of the present invention will be described.

図１４は、本発明の第１の抵抗変化型記憶素子の第５実施形態の断面図である。   FIG. 14 is a sectional view of a fifth embodiment of the first resistance change memory element according to the present invention.

本発明の第１の抵抗変化型記憶素子の第５実施形態では、第４実施形態と比較して、島状形成核を形成させる工程を省略して電極膜１２ｉを形成させている。   In the fifth embodiment of the first resistance change type memory element of the present invention, the step of forming island-shaped nuclei is omitted and the electrode film 12i is formed as compared with the fourth embodiment.

次に、本発明の第１の抵抗変化型記憶素子の第４実施形態の製造方法について説明する。   Next, a manufacturing method of the fourth embodiment of the first resistance change type memory element of the present invention will be described.

図１５は、本発明の第１の抵抗変化型記憶素子の第４実施形態の製造方法の工程を示す。   FIG. 15 shows the steps of the manufacturing method of the fourth embodiment of the first resistance change memory element according to the present invention.

第１の工程として、シリコン単結晶からなるＳｉ基板１１ａ上に、フォトリソグラフィの技術を用いて、レジストパターニングを行う。続いて、緩衝フッ酸水溶液を用いてＳｉ基板１１ａをエッチングすることにより、Ｓｉ結晶面上におけるエッチング速度の違いを反映した三角錐状のエッチングピットが形成される（図１５（ａ））。   As a first step, resist patterning is performed on the Si substrate 11a made of silicon single crystal by using a photolithography technique. Subsequently, by etching the Si substrate 11a using a buffered hydrofluoric acid aqueous solution, triangular pyramid-shaped etching pits reflecting the difference in the etching rate on the Si crystal plane are formed (FIG. 15A).

第２の工程として、レジストを除去した後、Ｓｉ基板の表面に熱酸化Ｓｉ層を形成する（図１５（ｂ））。   As a second step, after removing the resist, a thermally oxidized Si layer is formed on the surface of the Si substrate (FIG. 15B).

第３の工程として、真空製膜法により、同じ大きさの電極膜１２ｉを形成させる（図１５（ｃ））。   As a third step, an electrode film 12i having the same size is formed by a vacuum film forming method (FIG. 15C).

第４の工程として、抵抗変化型記憶膜を構成する材料を用いて、真空製膜法により膜厚２０〜５０ｎｍの抵抗変化型記憶膜を形成する（図１５（ｄ））。   As a fourth step, a resistance change type memory film having a thickness of 20 to 50 nm is formed by a vacuum film forming method using a material constituting the resistance change type memory film (FIG. 15D).

第５工程として、上述した第４実施例の第１〜第３工程を繰り返すことで、電極膜１２ｊを成長させる（図１５（ｅ））。   As the fifth step, the electrode film 12j is grown by repeating the first to third steps of the fourth embodiment described above (FIG. 15E).

なお、本発明の第１の抵抗変化型記憶素子の第５実施形態を採用した不揮発性半導体記憶装置の動作は、本発明の第１の抵抗変化型記憶素子の第３実施形態を採用した不揮発性半導体記憶装置の動作と同様であるので、説明を省略する。   The operation of the nonvolatile semiconductor memory device adopting the fifth embodiment of the first resistance change memory element of the present invention is the same as the operation of the nonvolatile semiconductor memory device adopting the third embodiment of the first resistance change memory element of the present invention. Since the operation is the same as that of the conductive semiconductor memory device, description thereof is omitted.

本発明の第１の抵抗変化型記憶素子の第５実施形態によっても、本発明の第１の抵抗変化型記憶素子の第３実施形態と同様の効果を得ることができる。   Also according to the fifth embodiment of the first resistance change type memory element of the present invention, the same effect as that of the third embodiment of the first resistance change type memory element of the present invention can be obtained.

以上で、本発明の第１の抵抗変化型記憶素子の第５実施形態の説明を終了し、本発明の第２の抵抗変化型記憶素子の第１実施形態について説明する。   Above, description of 5th Embodiment of the 1st resistance change type | mold memory element of this invention is complete | finished, and 1st Embodiment of 2nd resistance change type | mold memory element of this invention is described.

図１６は、本発明の第２の抵抗変化型記憶素子の第１実施形態および第２実施形態の断面図である。   FIG. 16 is a cross-sectional view of the first and second embodiments of the second resistance change type storage element of the present invention.

この抵抗変化型記憶素子２は、上述した、印加電圧に応じて高抵抗状態と低抵抗状態とが切り替わる酸化物の単結晶で形成された抵抗変化型記憶膜２３とその抵抗変化型記憶膜２３とは異なる電気抵抗率を有する積層膜２４とが交互に積層している構造を有している。さらに、半導体基板２１上に形成されて、交互に積層された抵抗変化型記憶膜２３および積層膜２４からなる積層構造の全体を挟んで配備された、抵抗変化型記憶膜２３および積層膜２４に電圧を印加する一対の電極膜２２ａ、２２ｂとが備えられている（図１６（ａ））。   The resistance change type storage element 2 includes the above-described resistance change type storage film 23 formed of a single crystal of an oxide that switches between a high resistance state and a low resistance state according to an applied voltage, and the resistance change type storage film 23. It has a structure in which laminated films 24 having different electrical resistivity are laminated alternately. Furthermore, the resistance change type memory film 23 and the laminated film 24 formed on the semiconductor substrate 21 and disposed across the entire laminated structure composed of the resistance change type memory film 23 and the laminated film 24 which are alternately laminated. A pair of electrode films 22a and 22b for applying a voltage is provided (FIG. 16A).

次に、本発明の第２の抵抗変化型記憶素子の第１実施形態の製造方法について説明する。   Next, a manufacturing method of the first embodiment of the second resistance change type memory element of the present invention will be described.

第１の工程として、半導体基板２１上に電極膜２２ａを真空製膜法により成長させる。   As a first step, an electrode film 22a is grown on the semiconductor substrate 21 by a vacuum film forming method.

第２の工程として、抵抗変化型記憶膜を構成する酸化物の単結晶材料を用いて、真空製膜法により抵抗変化型記憶膜２３を電極膜２２ａ上に形成する。   As a second step, the resistance variable memory film 23 is formed on the electrode film 22a by a vacuum film forming method using an oxide single crystal material constituting the resistance variable memory film.

第３の工程として、真空製膜法により、抵抗変化型記憶膜２３とは異なる電気抵抗率を有する積層膜２４を抵抗変化型記憶膜２３上に形成する。
その後は、真空製膜法により、抵抗変化型記憶膜２３と積層膜２４とを交互に積層させる。 As a third step, a laminated film 24 having an electrical resistivity different from that of the resistance change type memory film 23 is formed on the resistance change type memory film 23 by a vacuum film forming method.
Thereafter, the resistance change memory film 23 and the laminated film 24 are alternately laminated by a vacuum film forming method.

第４の工程として、真空製膜法により電極膜２２ｂを積層させる。   As a fourth step, the electrode film 22b is laminated by a vacuum film forming method.

これらの工程を経て、本発明の第２の抵抗変化型記憶素子の第１実施形態が製造される。   Through these steps, the first embodiment of the second resistance change memory element of the present invention is manufactured.

次に、本発明の第２の抵抗変化型記憶素子の第１実施形態の動作について説明する。   Next, the operation of the first embodiment of the second resistance change type storage element of the present invention will be described.

先ず第１に、積層膜２４として、抵抗変化型記憶膜２３よりも電気抵抗率が高い膜を用いた場合について述べる。   First, the case where a film having a higher electrical resistivity than the resistance change memory film 23 is used as the laminated film 24 will be described.

ここで、この積層膜２４は、印加電圧に応じて電子がトンネル現象によってこの積層膜２４を通過できる厚さ（数ｎｍ）の膜である。   Here, the laminated film 24 is a film having a thickness (several nm) that allows electrons to pass through the laminated film 24 by a tunnel phenomenon according to an applied voltage.

以上より、抵抗変化型記憶膜２３と電気抵抗率が高い積層膜２４との界面を多くすることで、抵抗変化型記憶膜２３と積層膜２４の界面に生じるトンネリング効果に伴う界面領域の電子の流れが抑制される。すなわち、抵抗変化型記憶膜２３と積層膜２４との間の界面で生じるショットキー障壁の高さや幅を制御したり、電子をトラップする界面トラップ準位を制御することができ、ＣＥＲ値を高めることができる。   As described above, by increasing the interface between the resistance change memory film 23 and the laminated film 24 having a high electrical resistivity, electrons in the interface region due to the tunneling effect generated at the interface between the resistance change memory film 23 and the laminated film 24 can be obtained. Flow is suppressed. That is, the height and width of the Schottky barrier generated at the interface between the resistance change memory film 23 and the laminated film 24 can be controlled, and the interface trap level for trapping electrons can be controlled, thereby increasing the CER value. be able to.

次に、積層膜２４として抵抗変化型記憶膜２３よりも電気抵抗率が低い膜を用いた場合について述べる。   Next, a case where a film having a lower electrical resistivity than the resistance change memory film 23 is used as the laminated film 24 will be described.

電気抵抗率が低い膜を積層膜２４に用いた場合、印加電圧に応じて伝導電子が抵抗変化型記憶膜および積層膜２４内を膜厚方向に流れるが、抵抗変化型記憶膜とその抵抗変化型記憶膜よりも電気抵抗の低い膜が周期的に存在するためホッピング伝導によって流れる。したがって、抵抗変化型記憶膜と積層膜２４との間の界面で生じるショットキー障壁の高さや幅を制御したり、電子をトラップする界面トラップ準位を制御することができ、ＣＥＲ値を高めることができる。   When a film having a low electrical resistivity is used for the laminated film 24, conduction electrons flow in the film thickness direction in the resistance change type memory film and the laminated film 24 according to the applied voltage, but the resistance change type memory film and its resistance change Since a film having a lower electric resistance than the type memory film periodically exists, the film flows by hopping conduction. Therefore, the height and width of the Schottky barrier generated at the interface between the resistance change memory film and the laminated film 24 can be controlled, and the interface trap level for trapping electrons can be controlled, thereby increasing the CER value. Can do.

以上より、本発明の第２の抵抗変化型記憶素子の第１実施形態によれば、抵抗変化型記憶膜と積層膜とを交互に積層することで、抵抗変化型記憶膜と電極膜との間に形成される界面だけでなく、抵抗変化型記憶膜と積層膜との間に形成される異種材料による接合界面を多く配備することができる。その結果、ショットキー障壁や電子をトラップする領域が増える分、ＣＥＲ値を高めることができる。   As described above, according to the first embodiment of the second resistance change type memory element of the present invention, the resistance change type memory film and the electrode film are formed by alternately laminating the resistance change type memory film and the laminated film. In addition to the interface formed between them, a large number of bonding interfaces formed of different materials formed between the resistance change memory film and the laminated film can be provided. As a result, the CER value can be increased as the Schottky barrier and the region for trapping electrons increase.

以上で、本発明の第２の抵抗変化型記憶素子の第１実施形態の説明を終了し、本発明の第２の抵抗変化型記憶素子の第２実施形態について説明する。   Above, description of 1st Embodiment of the 2nd resistance change memory element of this invention is complete | finished, and 2nd Embodiment of 2nd resistance change type memory element of this invention is described.

図１６（ｂ）は、本発明の第２の抵抗変化型記憶素子の第２実施形態の断面図である。   FIG. 16B is a cross-sectional view of the second embodiment of the resistance change memory element of the present invention.

本発明の第２の抵抗変化型記憶素子の第１実施形態との差異点は、抵抗変化型記憶膜を酸化物の単結晶ではなく、酸化物からなる複数の結晶が前記半導体基板上に同一の粒径で成長するとともに隣り合う結晶界面同士が密接して形成された多結晶にしている点である。   The difference from the first embodiment of the second resistance change type memory element of the present invention is that the resistance change type memory film is not an oxide single crystal, but a plurality of oxide crystals are the same on the semiconductor substrate. It grows with a grain size of 2 mm and is a polycrystal formed by closely adjoining adjacent crystal interfaces.

次に、第２の抵抗変化型記憶素子の第２実施形態の製造方法について説明する。   Next, a manufacturing method of the second embodiment of the second resistance change type storage element will be described.

第１〜第４の工程は、既に上述した、図５（ａ）〜図５（ｄ）と同様であるので説明を省略する。   Since the first to fourth steps are the same as those already described above with reference to FIGS. 5A to 5D, description thereof will be omitted.

第５の工程として、電極膜でなく、積層膜３４を真空製膜法により成長させる。   As a fifth step, not the electrode film but the laminated film 34 is grown by a vacuum film forming method.

第６の工程として、その後は、第１〜第４の工程と同様にして、真空製膜法により、抵抗変化型記憶膜３３を積層させる。そして、任意に抵抗変化型記憶膜３３と積層膜３４を交互に積層する。   As the sixth step, thereafter, the resistance change memory film 33 is laminated by a vacuum film forming method in the same manner as in the first to fourth steps. Then, the resistance change memory film 33 and the laminated film 34 are alternately laminated.

第７の工程として、真空製膜法により、電極膜３２ｂを積層させる。   As a seventh step, the electrode film 32b is laminated by a vacuum film forming method.

これらの工程を経て、本発明の第２の抵抗変化型記憶素子の第２実施形態が製造される。   Through these steps, the second embodiment of the second resistance change memory element of the present invention is manufactured.

ここで、本発明の第２の抵抗変化型記憶素子の第１実施形態で説明したように、積層膜として、電気抵抗率の低い膜、電気抵抗率の高い膜、あるいは酸化膜を用いた場合については同様であるので、積層膜３４の効果については説明を省略する。   Here, as described in the first embodiment of the second resistance change type memory element of the present invention, a film having a low electrical resistivity, a film having a high electrical resistivity, or an oxide film is used as the laminated film. Since this is the same, the description of the effect of the laminated film 34 is omitted.

以上より、第２の抵抗変化型記憶素子の第２実施形態によれば、抵抗変化型記憶膜を多結晶にすることで、その多結晶同士の結晶界面に電子の流れを不連続にする領域が形成され、その分、ＣＥＲ値を高めることができる。また、結晶の大きさを均一に揃えることで、ＣＥＲ値のばらつきを抑制することができる。   As described above, according to the second embodiment of the second resistance change memory element, the resistance change memory film is made polycrystalline so that the electron flow is discontinuous at the crystal interface between the polycrystals. And the CER value can be increased accordingly. In addition, variation in CER values can be suppressed by making the crystal sizes uniform.

以上説明したように、本発明によれば、ＣＥＲ値のばらつきを抑制するとともにＣＥＲ値を高める工夫が施された抵抗変化型記憶素子を提供することができる。   As described above, according to the present invention, it is possible to provide a resistance change type storage element in which a contrivance for increasing the CER value while suppressing variations in the CER value is provided.

本発明は以下の付記を有する。
（付記１）
印加電圧に応じて、高抵抗状態と該高抵抗状態よりも電流が流れやすい低抵抗状態とに切り替わり、該高抵抗状態と該低抵抗状態とを選択的に保持する抵抗変化型記憶素子において、
半導体基板上に形成されて、印加電圧に応じて前記高抵抗状態と前記低抵抗状態とに切り替わる酸化物の結晶で形成された抵抗変化型記憶膜と、
前記抵抗変化型記憶膜と交互に積層された、前記抵抗変化型記憶膜とは異なる電気抵抗率を有する積層膜と、
前記抵抗変化型記憶膜および前記積層膜からなる積層構造の全体を挟んで配備された、該抵抗変化型記憶膜および該積層膜に電圧を印加する一対の電極膜とを備えたことを特徴とする抵抗変化型記憶素子。
（付記２）
前記抵抗変化型記憶膜は、前記酸化物の単結晶からなるものであることを特徴とする付記１記載の抵抗変化型記憶素子。
（付記３）
前記抵抗変化型記憶膜は、酸化物からなる複数の結晶が前記半導体基板上に同一の粒径で成長するとともに隣り合う結晶界面同士が密接して形成された多結晶からなるものであることを特徴とする付記１記載の抵抗変化型記憶素子。
（付記４）
前記積層膜は、前記抵抗変化型記憶膜よりも電気抵抗率が低い膜であること特徴とする付記１記載の抵抗変化型記憶素子。
（付記５）
前記積層膜は、前記抵抗変化型記憶膜よりも電気抵抗率が高い膜であること特徴とする付記１記載の抵抗変化型記憶素子。
（付記６）
印加電圧に応じて、高抵抗状態と該高抵抗状態よりも電流が流れやすい低抵抗状態とに切り替わり、該高抵抗状態と該低抵抗状態とを選択的に保持する抵抗変化型記憶素子において、
半導体基板上に形成されて、酸化物からなる複数の結晶が前記半導体基板上に同一の粒径で成長するとともに隣り合う結晶界面同士が密接して形成された多結晶からなる抵抗変化型記憶膜と、
前記抵抗変化型記憶膜を挟んで配備された、該抵抗変化型記憶膜に電圧を印加する一対の電極膜とを備えたことを特徴とする抵抗変化型記憶素子。
（付記７）
前記電極膜が、単結晶若しくは多結晶からなるものであることを特徴とする付記１又は５記載の抵抗変化型記憶素子。 The present invention has the following supplementary notes.
(Appendix 1)
In the resistance change type storage element that switches between a high resistance state and a low resistance state in which current flows more easily than the high resistance state according to an applied voltage, and selectively holds the high resistance state and the low resistance state.
A resistance change type memory film formed on a semiconductor substrate and formed of an oxide crystal that switches between the high resistance state and the low resistance state according to an applied voltage;
A laminated film alternately laminated with the resistance change type memory film and having an electric resistivity different from that of the resistance change type memory film;
The resistance variable memory film and a pair of electrode films for applying a voltage to the multilayer film, provided across the entire laminated structure including the resistance variable memory film and the multilayer film, A resistance change memory element.
(Appendix 2)
The resistance-change memory element according to appendix 1, wherein the resistance-change memory film is made of a single crystal of the oxide.
(Appendix 3)
The resistance change type memory film is made of a polycrystal in which a plurality of crystals made of an oxide are grown on the semiconductor substrate with the same grain size and adjacent crystal interfaces are formed in close contact with each other. The variable resistance memory element according to Supplementary Note 1, wherein
(Appendix 4)
The resistance change type memory element according to appendix 1, wherein the laminated film is a film having an electric resistivity lower than that of the resistance change type memory film.
(Appendix 5)
The resistance change memory element according to appendix 1, wherein the stacked film is a film having a higher electrical resistivity than the resistance change memory film.
(Appendix 6)
In the resistance change type storage element that switches between a high resistance state and a low resistance state in which current flows more easily than the high resistance state according to an applied voltage, and selectively holds the high resistance state and the low resistance state.
A resistance change type memory film made of a polycrystal formed on a semiconductor substrate, wherein a plurality of crystals made of an oxide grow on the semiconductor substrate with the same grain size, and adjacent crystal interfaces are formed in close contact with each other When,
A resistance change type storage element, comprising: a pair of electrode films disposed across the resistance change type storage film to apply a voltage to the resistance change type storage film.
(Appendix 7)
6. The resistance change memory element according to appendix 1 or 5, wherein the electrode film is made of single crystal or polycrystal.