JP2008103417A - Semiconductor device and manufacturing method thereof - Google Patents

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device for increasing the mobility of a carrier in a PMOS and maintaining the mobility of an NMOS to a desired degree, and to provide a method for manufacturing the semiconductor device. <P>SOLUTION: The semiconductor device has an embedded NMOS and an embedded PMOS formed on a silicon substrate, where orientation is 110. The current direction between the source and drain of the embedded NMOS is <100>. The current direction between the source and drain of the embedded PMOS is <110>. Therefore, the mobility of the embedded NMOS and that of the embedded PMOS are maximized each. <P>COPYRIGHT: (C)2008,JPO&INPIT

本発明は、半導体装置及びその製造方法に関し、特に、ＰＭＯＳトランジスタにおけるキャリアの移動度を高くしつつ、なおかつＮＭＯＳトランジスタの移動度を所望の程度に維持するようにした技術に関する。   The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a technique for increasing the mobility of a carrier in a PMOS transistor and maintaining the mobility of the NMOS transistor at a desired level.

電流駆動能力（以下、単に駆動能力ともいう。）を要するデバイス、例えばレーザーダイオードドライバでは出力段はその特性上、ＰＭＯＳトランジスタ（以下、単にＰＭＯＳともいう。）で駆動するほうが有利であることが知られており、より性能を上げるためには、ＰＭＯＳの駆動能力を上げる必要がある。駆動能力を上げるためには単純にＭＯＳサイズを大きくすれば良いが、その結果、ＰＭＯＳがチップ面積の大部分を占有することになってしまう。このようなデバイスにおいて、ＰＭＯＳの駆動能力を上げつつ且つチップ面積を縮小するには、ＰＭＯＳの駆動能力そのもの、つまり移動度を上げることが重要である。   In devices that require current drive capability (hereinafter also simply referred to as drive capability), such as a laser diode driver, it is known that the output stage is more advantageously driven by a PMOS transistor (hereinafter also simply referred to as PMOS) because of its characteristics. In order to improve the performance, it is necessary to increase the PMOS drive capability. In order to increase the driving capability, the MOS size may be simply increased, but as a result, the PMOS occupies most of the chip area. In such a device, in order to increase the PMOS drive capability and reduce the chip area, it is important to increase the PMOS drive capability itself, that is, the mobility.

ＰＭＯＳ、特に、表面チャネル型（以下、単に表面型ともいう。）ＰＭＯＳの移動度を上げる手段として、移動度の高い面方位や電流方向を利用する方法が考えられる（例えば、非特許文献１参照。）。非特許文献１には、表面型ＰＭＯＳではシリコン基板の面方位が（１１０）で電流方向が＜１１０＞のときキャリアの移動度が最大であること、および面方位が（１１０）では移動度が電流方向に依存することが記されている。   As a means for increasing the mobility of a PMOS, in particular, a surface channel type (hereinafter also referred to simply as a surface type) PMOS, a method using a plane direction or a current direction with high mobility can be considered (for example, see Non-Patent Document 1). .) Non-Patent Document 1 discloses that in surface type PMOS, the mobility of carriers is maximum when the plane orientation of the silicon substrate is (110) and the current direction is <110>, and when the plane orientation is (110), the mobility is high. It is noted that it depends on the current direction.

一般に、半導体装置の製造工程では、基板表面の面方位が（１００）のシリコンウエハを用いている。その理由としてシリコン酸化膜界面の界面準位が低いことが挙げられる（例えば、非特許文献２参照）。ただ界面準位に関していえば、従来方法の熱酸化技術の向上や、ラジカル酸化の開発等により（１００）以外の面方位のシリコンウエハにおいても良質の絶縁膜が得られるようになった（例えば、非特許文献３参照）ため、面方位が（１１０）のシリコンウエハを用いた半導体装置の製造が可能になった。   In general, in a manufacturing process of a semiconductor device, a silicon wafer having a (100) plane orientation of a substrate surface is used. The reason is that the interface state at the interface of the silicon oxide film is low (for example, see Non-Patent Document 2). However, with regard to the interface state, a high-quality insulating film can be obtained even in a silicon wafer having a plane orientation other than (100) by improving the thermal oxidation technique of the conventional method, developing radical oxidation, or the like (for example, Therefore, it is possible to manufacture a semiconductor device using a silicon wafer having a plane orientation of (110).

更に、ＰＭＯＳにおいては、埋め込みチャネル型（以下、単に埋め込み型ともいう。）ＰＭＯＳと表面型ＰＭＯＳが一般的に製造されていること、埋め込み型ＰＭＯＳの方が表面型ＰＭＯＳに比べて移動度が高いことが知られている。特に、基板表面の面方位が（１１０）のシリコンウエハを用いた場合、埋め込みＰＭＯＳは、表面型ＰＭＯＳの場合と同様に、電流方向が＜１１０＞のときキャリアの移動度が最大であること、および面方位が（１１０）では移動度が電流方向に依存すること、が知られている。   Furthermore, in the PMOS, buried channel type (hereinafter also simply referred to as buried type) PMOS and surface type PMOS are generally manufactured, and buried type PMOS has higher mobility than surface type PMOS. It is known. In particular, when a silicon wafer having a (110) surface orientation of the substrate surface is used, the embedded PMOS has the highest carrier mobility when the current direction is <110>, as in the case of the surface PMOS. It is known that the mobility depends on the current direction when the plane orientation is (110).

一方、ＮＭＯＳトランジスタ（以下、単にＮＭＯＳともいう。）においては、そのほとんどが表面型ＮＭＯＳであるが、まれにノイズ対策のために埋め込み型ＮＭＯＳを用いる例もある（例えば、特許文献１、２参照）。但し、これらはすべて基板表面の面方位が（１００）のシリコンウエハを用いており、基板表面の面方位が（１１０）のシリコンウエハを用いた例はない。
特開平７−３２１２２０号公報 特開平８−１８６２５３号公報 Ｔ． Ｓａｔｏ， Ｙ． Ｔａｋｅｉｓｈｉ， Ｈ． Ｈａｒａ ａｎｄ Ｙ． Ｏｋａｍｏｔｏ： Ｐｈｙｓ． Ｒｅｖ．， Ｂ４， １９５０ （１９７１） Ｍ． Ｈ． Ｗｈｉｔｅ ａｎｄ Ｊ． Ｒ． Ｃｒｉｃｃｈｉ： ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， ＥＤ−１９， １２８０， （１９７２） ２０００ Ｓｙｎｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ， Ｈｏｎｏｌｕｌｕ， Ｈａｗａｉｉ， Ｊｕｎｅ １３−１５， ２０００ “Ａｄｖａｎｃｅｄ ｏｆ Ｒａｄｉｃａｌ Ｏｘｉｄａｔｉｏｎ ｆｏｒ Ｉｍｐｒｏｖｉｎｇ Ｒｅｌｉａｂｉｌｉｔｙ ｏｆ Ｕｌｔｒａ−Ｔｈｉｎ Ｇａｔｅ Ｏｘｉｄｅ” On the other hand, most of the NMOS transistors (hereinafter also simply referred to as NMOS) are surface type NMOSs, but there are rare cases where embedded type NMOSs are used as countermeasures against noise (see, for example, Patent Documents 1 and 2). ). However, these all use a silicon wafer having a surface orientation of the substrate surface of (100), and there is no example using a silicon wafer having a surface orientation of the substrate surface of (110).
JP 7-321220 A JP-A-8-186253 T.A. Sato, Y. et al. Takeshi, H .; Hara and Y.H. Okamoto: Phys. Rev. , B4, 1950 (1971) M.M. H. White and J.M. R. Cricki: IEEE Trans. Electron Devices, ED-19, 1280, (1972) 2000 Synposium on VLSI Technology, Honoluru, Hawaii, June 13-15, 2000 “Advanced of Radical Oxidation for Improving Reliability of Ultra-Thin Gate”

ここで、非特許文献１によると、表面型ＰＭＯＳにおいては、面方位が（１１０）の方が（１００）より移動度は高いことが記されている。逆に、表面型ＮＭＯＳにおいては、面方位が（１１０）の方が（１００）のものより移動度は低く、面方位が（１００）のときキャリアの移動度が最大であることが記されている。したがって、表面型ＮＭＯＳでは、面方位が（１１０）のシリコンウエハを用いても、駆動能力の向上は望めないし、かえって移動度の低下を招いてしまうことが予想される。   Here, according to Non-Patent Document 1, it is noted that in the surface type PMOS, the plane orientation (110) has higher mobility than (100). On the other hand, in the surface type NMOS, it is noted that the mobility of (110) is lower than that of (100), and the mobility of carriers is maximum when the surface orientation is (100). Yes. Therefore, in the surface type NMOS, even if a silicon wafer having a plane orientation of (110) is used, improvement in driving capability cannot be expected, and it is expected that the mobility will be lowered.

そのため、表面型ＰＭＯＳの場合、面方位（１００）から面方位（１１０）に代えることによって、駆動能力を同等に保ちつつチップ面積における占有面積を小さくすることができるが、同じ基板上に作られている表面型ＮＭＯＳの駆動能力も同時に高く保つためには、この表面型ＮＭＯＳの占有面積をさらに大きくする必要があった。そのため、面方位が（１１０）のシリコンウエハを用いる場合としては適用例が限られてしまう。例えば、ＮＭＯＳを使用せずＰＭＯＳだけからなる回路に適用する場合、ＰＭＯＳの駆動能力や速度が必要であるがＮＭＯＳの駆動能力や速度はそれ程必要でない場合、等が挙げられる。   Therefore, in the case of the surface type PMOS, by changing from the plane orientation (100) to the plane orientation (110), it is possible to reduce the occupied area in the chip area while maintaining the same driving capability. In order to keep the driving capability of the surface type NMOS at the same time high, it is necessary to further increase the area occupied by the surface type NMOS. Therefore, application examples are limited when a silicon wafer having a (110) plane orientation is used. For example, when the present invention is applied to a circuit composed only of PMOS without using NMOS, the driving capability and speed of PMOS are required, but the driving capability and speed of NMOS are not so much.

このように、従来の技術では面方位が（１１０）のシリコンウエハを用いる場合、
その用例が限られてしまい、ＰＭＯＳとＮＭＯＳ共に駆動能力を保ちつつ占有面積を小さくすることは困難であった。
本発明は、このような事情に鑑みてなされたものであって、ＰＭＯＳにおけるキャリアの移動度を高くしつつ、なおかつＮＭＯＳの移動度を所望の程度に維持するようにした半導体装置及びその製造方法の提供を目的とする。 As described above, in the case of using a silicon wafer having a plane orientation of (110) in the conventional technique,
The applications are limited, and it has been difficult to reduce the occupation area while maintaining the driving capability of both PMOS and NMOS.
The present invention has been made in view of such circumstances, and a semiconductor device in which the mobility of a carrier in a PMOS is increased while the mobility of an NMOS is maintained at a desired level, and a method for manufacturing the same. The purpose is to provide.

〔発明１〕 上記目的を達成するために、発明１の半導体装置は、面方位が（１１０）のシリコン基板に形成された埋め込みチャネル型ＮＭＯＳトランジスタを備えたことを特徴とするものである。ここで、本願における結晶の面方位・方向の表記について説明する。ある特定の結晶面方位をミラー指数（ｈｋｌ）で表す。また（ｈｋｌ）面に垂直な方向を＜ｈｋｌ＞で表記する。 [Invention 1] In order to achieve the above object, a semiconductor device of Invention 1 is characterized by including a buried channel type NMOS transistor formed on a silicon substrate having a plane orientation of (110). Here, the notation of the crystal plane orientation and direction in the present application will be described. A specific crystal plane orientation is represented by Miller index (hkl). A direction perpendicular to the (hkl) plane is denoted by <hkl>.

発明１の半導体装置によれば、埋め込みチャネル型ＮＭＯＳトランジスタの移動度は、面方位が（１００）のシリコン基板（以下、（１００）基板ともいう。）に形成された表面チャネル型ＮＭＯＳトランジスタの移動度と同程度である。したがって、ＮＭＯＳトランジスタの占有面積を増大させることなく、その電流駆動能力を（１００）基板の場合と同程度に高く保つことが可能である。   According to the semiconductor device of the first aspect, the mobility of the buried channel type NMOS transistor is that of the surface channel type NMOS transistor formed on the silicon substrate (hereinafter also referred to as the (100) substrate) whose plane orientation is (100). About the same degree. Therefore, the current driving capability can be kept as high as that of the (100) substrate without increasing the area occupied by the NMOS transistor.

〔発明２〕 発明２の半導体装置は、発明１の半導体装置において、前記シリコン基板に形成された埋め込みチャネル型ＰＭＯＳトランジスタを備え、前記埋め込みチャネル型ＮＭＯＳトランジスタのソース−ドレイン間の電流方向は前記シリコン基板に対して＜１００＞方向であり、前記埋め込みチャネル型ＰＭＯＳトランジスタのソース−ドレイン間の電流方向は前記シリコン基板に対して＜１１０＞方向であることを特徴とするものである。
このような構成であれば、埋め込みチャネル型ＮＭＯＳトランジスタの移動度と埋め込みチャネル型ＰＭＯＳトランジスタの移動度はそれぞれ最大値となる。したがって、半導体装置の電流駆動能力を全体的に向上することができ、そのチップ面積を縮小することができる。 [Invention 2] The semiconductor device of Invention 2 is the semiconductor device of Invention 1, comprising a buried channel type PMOS transistor formed on the silicon substrate, wherein the current direction between the source and drain of the buried channel type NMOS transistor is the silicon It is a <100> direction with respect to the substrate, and a current direction between the source and drain of the buried channel type PMOS transistor is a <110> direction with respect to the silicon substrate.
With such a configuration, the mobility of the buried channel type NMOS transistor and the mobility of the buried channel type PMOS transistor each have a maximum value. Therefore, the current drive capability of the semiconductor device can be improved as a whole, and the chip area can be reduced.

〔発明３〕 発明３の半導体装置は、発明１または発明２の半導体装置において、前記シリコン基板に形成された表面チャネル型ＮＭＯＳトランジスタと表面チャネル型ＰＭＯＳトランジスタとを備え、前記表面チャネル型ＮＭＯＳトランジスタのソース−ドレイン間の電流方向は前記基板に対して＜１００＞方向から＋４５度の方向または−４５度の方向であり、前記表面チャネル型ＰＭＯＳトランジスタのソース−ドレイン間の電流方向も前記基板に対して＜１００＞方向から＋４５度の方向または−４５度の方向であることを特徴とするものである。 [Invention 3] The semiconductor device of Invention 3 is the semiconductor device of Invention 1 or Invention 2, comprising a surface channel type NMOS transistor and a surface channel type PMOS transistor formed on the silicon substrate. The current direction between the source and the drain is +45 degrees or −45 degrees from the <100> direction with respect to the substrate, and the current direction between the source and drain of the surface channel PMOS transistor is also relative to the substrate. The direction is +45 degrees or −45 degrees from the <100> direction.

このような構成であれば、表面チャネル型ＮＭＯＳトランジスタにおいて、＜１００＞方向から＋４５度の方向に電流方向が設定された場合と、＜１００＞方向から−４５度の方向に電流方向が設定された場合のそれぞれの移動度は等価になる。同様に、表面チャネル型ＰＭＯＳトランジスタにおいても、＜１００＞方向から＋４５度の方向に電流方向が設定された場合と、＜１００＞方向から−４５度の方向に電流方向が設定された場合のそれぞれの移動度は等価になる。したがって、レイアウトが簡便になる。   With such a configuration, in the surface channel type NMOS transistor, the current direction is set in the direction of +45 degrees from the <100> direction and the current direction is set in the direction of −45 degrees from the <100> direction. In this case, the mobility is equivalent. Similarly, in the surface channel type PMOS transistor, the current direction is set in the direction of +45 degrees from the <100> direction and the current direction is set in the direction of −45 degrees from the <100> direction. The mobility of is equivalent. Therefore, the layout becomes simple.

〔発明４〕 発明４の半導体装置は、発明２または発明３の半導体装置において、アナログ回路を前記埋め込みチャネル型ＮＭＯＳトランジスタと前記埋め込みチャネル型ＰＭＯＳトランジスタとで構成し、デジタル回路を表面チャネル型ＮＭＯＳトランジスタと表面チャネル型ＰＭＯＳトランジスタとで構成することを特徴とするものである。このような構成であれば、アナログ回路の電流駆動能力を高めることが可能であり、そのチップ内での占有面積を小さくすることができる。 [Invention 4] The semiconductor device of Invention 4 is the semiconductor device of Invention 2 or Invention 3, wherein the analog circuit is composed of the embedded channel type NMOS transistor and the embedded channel type PMOS transistor, and the digital circuit is a surface channel type NMOS transistor. And a surface channel type PMOS transistor. With such a configuration, the current drive capability of the analog circuit can be increased, and the area occupied in the chip can be reduced.

〔発明５〕 発明５の半導体装置の製造方法は、面方位が（１１０）のシリコン基板にＰ型不純物を注入しＰ型ウエル領域を形成する工程と、前記シリコン基板にＮ型不純物を注入し、前記シリコン基板内にキャリア伝導のためのＮ−型埋め込みチャネル領域を形成する工程と、前記シリコン基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にＰ型ドープトポリシリコンを堆積し、当該Ｐ型ドープトポリシリコンを所定形状にエッチングしてＰ＋型ゲート電極を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。このような構成であれば、面方位が（１１０）のシリコン基板に形成された埋め込みチャネル型ＮＭＯＳトランジスタを得ることができる。 [Invention 5] A method of manufacturing a semiconductor device of Invention 5 includes a step of implanting P-type impurities into a silicon substrate having a plane orientation of (110) to form a P-type well region, and implanting N-type impurities into the silicon substrate. Forming an N-type buried channel region for carrier conduction in the silicon substrate, forming a gate insulating film on the silicon substrate, and forming P-type doped polysilicon on the gate insulating film. And a step of depositing and etching the P-type doped polysilicon into a predetermined shape to form a P + -type gate electrode. With such a configuration, a buried channel type NMOS transistor formed on a silicon substrate having a plane orientation of (110) can be obtained.

面方位が（１１０）のシリコン基板において、ＮＭＯＳトランジスタの構造を埋め込みチャネル型にすることで、その移動度を（１００）基板の場合と同程度まで上昇させることができる。したがって、ＰＭＯＳにおけるキャリアの移動度を高くしつつ、なおかつＮＭＯＳの移動度を所望の程度に維持することができるので、チップ面積の縮小に寄与することができる。本発明は、例えば、レーザーダイオードドライバのようなデバイスに適用して極めて好適である。   By making the NMOS transistor structure a buried channel type in a (110) plane silicon substrate, the mobility can be increased to the same level as in the (100) substrate. Therefore, the carrier mobility in the PMOS can be increased and the NMOS mobility can be maintained at a desired level, which can contribute to the reduction of the chip area. The present invention is extremely suitable when applied to a device such as a laser diode driver.

以下、図面を参照しながら、本発明の実施の形態について説明する。なお、この実施の形態では、（１）第１実施形態の欄で本発明の実施の形態に係る半導体装置１００の構成例とその製造方法について説明し、（２）第２実施形態の欄で半導体装置１００の他の製造方法について説明する。その後、（３）試作およびその評価結果の欄で、半導体装置１００の利点を試作品での評価結果に基づいて説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In this embodiment, (1) a configuration example of the semiconductor device 100 according to the embodiment of the present invention and a manufacturing method thereof are described in the section of the first embodiment, and (2) in the section of the second embodiment. Another method for manufacturing the semiconductor device 100 will be described. Thereafter, in the column of (3) trial manufacture and its evaluation result, advantages of the semiconductor device 100 will be described based on the evaluation result of the prototype.

（１）第１実施形態
図１は、本発明の実施の形態に係る半導体装置１００の構成例を示す図である。
図１に示すように、この半導体装置１００は、面方位が（１１０）のシリコン基板に、埋め込みチャネル型（以下、埋め込み型）ＮＭＯＳと、表面チャネル型（以下、表面型）ＮＭＯＳと、埋め込み型ＰＭＯＳと、表面型ＰＭＯＳとを備えた構成となっており、埋め込み型ＮＭＯＳと表面型ＮＭＯＳとの間、表面型ＮＭＯＳと埋め込み型ＰＭＯＳとの間、および、埋め込み型ＰＭＯＳと表面型ＰＭＯＳとの間は、それぞれＬＯＣＯＳ層によって素子分離されている。 (1) First Embodiment FIG. 1 is a diagram showing a configuration example of a semiconductor device 100 according to an embodiment of the present invention.
As shown in FIG. 1, a semiconductor device 100 includes a silicon substrate having a plane orientation of (110), a buried channel type (hereinafter, buried type) NMOS, a surface channel type (hereinafter, surface type) NMOS, and a buried type. It has a configuration including a PMOS and a surface type PMOS, and is between the buried type NMOS and the surface type NMOS, between the surface type NMOS and the buried type PMOS, and between the buried type PMOS and the surface type PMOS. Are separated by LOCOS layers.

埋め込み型ＮＭＯＳは、Ｐ型ＷＥＬＬ３と、Ｎ−型であるチャネル領域５１と、ゲート酸化膜７と、タングステンシリサイド９を堆積したＰ＋型であるゲート電極１０と、サイドウォール１４と、ソース・ドレインを構成するＮ−領域２０およびＮ＋領域１５と、からなる。ここで、チャネル領域５１は、キャリア伝導のためのチャネルを形成する埋め込みチャネル領域である。また、表面型ＮＭＯＳは、Ｐ型ＷＥＬＬ３と、Ｐ型のチャネル領域５２と、ゲート酸化膜７と、タングステンシリサイド９を堆積したＮ＋型であるゲート電極１１と、サイドウォール１４と、ソース・ドレインを構成するＮ−領域２０およびＮ＋領域１５と、からなる。   The buried NMOS includes a P-type WELL 3, an N− type channel region 51, a gate oxide film 7, a P + type gate electrode 10 on which tungsten silicide 9 is deposited, a sidewall 14, and a source / drain. The N− region 20 and the N + region 15 are configured. Here, the channel region 51 is a buried channel region that forms a channel for carrier conduction. The surface type NMOS includes a P type WELL 3, a P type channel region 52, a gate oxide film 7, an N + type gate electrode 11 on which tungsten silicide 9 is deposited, a side wall 14, and a source / drain. The N− region 20 and the N + region 15 are configured.

また、埋め込み型ＰＭＯＳはＮ型ＷＥＬＬ４と、Ｐ−型であるチャネル領域６１と、ゲート酸化膜７と、タングステンシリサイド９を堆積したＮ＋型であるゲート電極１２と、サイドウォール１４と、ソース・ドレインを構成するＰ−領域２１およびＰ＋領域１６と、からなる。ここで、チャネル領域６１は、キャリア伝導のためのチャネルを形成する埋め込みチャネル領域である。また、表面型ＰＭＯＳは、Ｎ型ＷＥＬＬ４と、Ｎ型のチャネル領域６２と、ゲート酸化膜７と、タングステンシリサイド９を堆積したＰ＋型であるゲート電極１３と、サイドウォール１４と、ソース・ドレインを構成するＰ−領域２１およびＰ＋領域１６と、からなる。   The buried PMOS is an N-type WELL 4, a P − -type channel region 61, a gate oxide film 7, an N + -type gate electrode 12 on which tungsten silicide 9 is deposited, a sidewall 14, and a source / drain. P− region 21 and P + region 16 constituting Here, the channel region 61 is a buried channel region that forms a channel for carrier conduction. The surface type PMOS includes an N type WELL 4, an N type channel region 62, a gate oxide film 7, a P + type gate electrode 13 on which tungsten silicide 9 is deposited, a side wall 14, and a source / drain. The P− region 21 and the P + region 16 are configured.

一例として、半導体装置１００では、面方位が（１１０）のシリコン基板にデジタル回路部とアナログ回路部とが設けられており、デジタル回路部は表面型ＮＭＯＳと表面型ＰＭＯＳとで構成され、駆動能力を要するアナログ回路部は埋め込み型ＮＭＯＳと埋め込み型ＰＭＯＳとで構成されている。次に、この半導体装置１００の製造方法について説明する。
図２（ａ）〜図６（ｃ）は、本発明の第１実施形態に係る半導体装置１００の製造方法を示す工程図である。図２（ａ）に示すように、スライス面が（１１０）面であるＰ型基板に、素子分離膜１を形成し、犠牲酸化膜２を例えば３０〔ｎｍ〕形成する。 As an example, in the semiconductor device 100, a digital circuit portion and an analog circuit portion are provided on a silicon substrate having a plane orientation of (110), and the digital circuit portion includes a surface type NMOS and a surface type PMOS, and has a driving capability. The analog circuit section that requires is configured by an embedded NMOS and an embedded PMOS. Next, a method for manufacturing the semiconductor device 100 will be described.
2A to 6C are process diagrams showing a method for manufacturing the semiconductor device 100 according to the first embodiment of the present invention. As shown in FIG. 2A, an element isolation film 1 is formed on a P-type substrate whose slice plane is a (110) plane, and a sacrificial oxide film 2 is formed, for example, 30 [nm].

次に、埋め込み型ＰＭＯＳ領域と表面型ＰＭＯＳ領域とを覆い、埋め込み型ＮＭＯＳ領域と表面型ＮＭＯＳ領域とを露出する形状のレジストパターンＲ１を基板上に形成する。そして、このレジストパターンＲ１をマスクに、埋め込み型ＮＭＯＳ領域と表面型ＮＭＯＳ領域とに例えばＢ＋を２００ＫｅＶ、１Ｅ１３〔ｃｍ^−２〕の条件でイオン注入し、さらに例えばＢ＋を７０ＫｅＶ、９Ｅ１２〔ｃｍ^−２〕の条件でイオン注入する。これにより、埋め込み型ＮＭＯＳ領域と表面型ＮＭＯＳ領域の基板にそれぞれＰ型ＷＥＬＬ３を形成する。Ｐ型ＷＥＬＬ３を形成した後、レジストパターンＲ１を除去する。 Next, a resist pattern R1 that covers the buried PMOS region and the surface PMOS region and exposes the buried NMOS region and the surface NMOS region is formed on the substrate. Then, using this resist pattern R1 as a mask, for example, B + is ion-implanted into the buried NMOS region and the surface NMOS region under the conditions of 200 KeV and 1E13 [cm ⁻² ], and further, for example, B + is 70 KeV and 9E12 [cm ^−2. Ion implantation under the conditions of As a result, the P-type WELL 3 is formed on the substrate of the buried type NMOS region and the surface type NMOS region, respectively. After forming the P-type WELL 3, the resist pattern R1 is removed.

次に、図２（ｂ）に示すように、埋め込み型ＮＭＯＳ領域と、埋め込み型ＰＭＯＳ領域と、表面型ＰＭＯＳ領域とを覆い、表面型ＮＭＯＳ領域を露出する形状のレジストパターンＲ２を基板上に形成する。そして、このレジストパターンＲ２をマスクに、閾値電圧調整のために表面型ＮＭＯＳ領域に例えばＢＦ２＋を４０ＫｅＶ、４Ｅ１２〔ｃｍ^−２〕の条件でイオン注入する。これにより、表面型ＮＭＯＳ領域のＰ型ＷＥＬＬ３表面にチャネル領域５２を形成する。チャネル領域を形成した後、レジストパターンＲ２を除去する。 Next, as shown in FIG. 2B, a resist pattern R2 is formed on the substrate so as to cover the buried NMOS region, the buried PMOS region, and the surface PMOS region, and to expose the surface NMOS region. To do. Then, using this resist pattern R2 as a mask, for example, BF2 + is ion-implanted into the surface type NMOS region under conditions of 40 KeV and 4E12 [cm ⁻² ] for adjusting the threshold voltage. As a result, the channel region 52 is formed on the surface of the P-type WELL 3 in the surface-type NMOS region. After the channel region is formed, the resist pattern R2 is removed.

次に、図２（ｃ）に示すように、表面型ＮＭＯＳ領域と、埋め込み型ＰＭＯＳ領域と、表面型ＰＭＯＳ領域とを覆い、埋め込み型ＮＭＯＳ領域を露出する形状のレジストパターンＲ３を基板上に形成する。そして、このレジストパターンＲ３をマスクに、埋め込み型ＮＭＯＳ領域に例えばＰ＋を３０ＫｅＶ、１Ｅ１３〔ｃｍ^−２〕の条件でイオン注入する。これにより、埋め込み型ＮＭＯＳ領域のＰ型ＷＥＬＬ３表面にチャネル領域５１を形成する。ここでは、埋め込み型ＮＭＯＳのチャネル領域の反転層をより浅く形成させるためにＡｓ＋を用いても構わない。チャネル領域５１を形成した後、レジストパターンＲ３を除去する。 Next, as shown in FIG. 2C, a resist pattern R3 is formed on the substrate so as to cover the surface type NMOS region, the buried type PMOS region, and the surface type PMOS region, and to expose the buried type NMOS region. To do. Then, using this resist pattern R3 as a mask, for example, P + is ion-implanted into the buried NMOS region under the conditions of 30 KeV and 1E13 [cm ⁻² ]. Thereby, the channel region 51 is formed on the surface of the P-type WELL 3 in the buried NMOS region. Here, As + may be used to form a shallower inversion layer in the channel region of the buried NMOS. After the channel region 51 is formed, the resist pattern R3 is removed.

次に、図３（ａ）に示すように、埋め込み型ＮＭＯＳ領域と表面型ＮＭＯＳ領域とを覆い、埋め込み型ＰＭＯＳ領域と表面型ＰＭＯＳ領域とを露出する形状のレジストパターンＲ４を基板上に形成する。そして、このレジストパターンＲ４をマスクに、埋め込み型ＰＭＯＳ領域と表面型ＰＭＯＳ領域とに例えばＰ＋を３００ＫｅＶ、１Ｅ１３〔ｃｍ^−２〕の条件でイオン注入し、さらに例えばＰ＋を１５０ＫｅＶで５Ｅ１２〔ｃｍ^−２〕イオンの条件でイオン注入する。これにより、埋め込み型ＰＭＯＳ領域と表面型ＰＭＯＳ領域の基板にそれぞれＮ型ＷＥＬＬ４を形成する。Ｎ型ＷＥＬＬ４を形成した後、レジストパターンＲ４を除去する。 Next, as shown in FIG. 3A, a resist pattern R4 is formed on the substrate so as to cover the buried NMOS region and the surface NMOS region and expose the buried PMOS region and the surface PMOS region. . Then, using this resist pattern R4 as a mask, for example, P + is ion-implanted into the buried PMOS region and the surface PMOS region under conditions of 300 KeV and 1E13 [cm ⁻² ], and further, for example, P + is 5E12 [cm ⁻² at 150 KeV. Ion implantation is performed under ion conditions. As a result, N-type WELLs 4 are formed on the substrates of the buried PMOS region and the surface PMOS region, respectively. After the N-type WELL 4 is formed, the resist pattern R4 is removed.

次に、図３（ｂ）に示すように、埋め込み型ＮＭＯＳ領域と、表面型ＮＭＯＳ領域と、埋め込み型ＰＭＯＳ領域とを覆い、表面型ＰＭＯＳ領域を露出する形状のレジストパターンＲ５を基板上に形成する。そして、このレジストパターンＲ５をマスクに、表面型ＰＭＯＳ領域に例えばＰ＋を３０ＫｅＶ、４Ｅ１２〔ｃｍ^−２〕の条件でイオン注入する。これにより、表面型ＰＭＯＳ領域のＮ型ＷＥＬＬ４表面にチャネル領域６２を形成する。チャネル領域６２を形成した後、レジストパターンＲ５を除去する。 Next, as shown in FIG. 3B, a resist pattern R5 is formed on the substrate so as to cover the buried NMOS region, the surface NMOS region, and the buried PMOS region and expose the surface PMOS region. To do. Then, for example, P + is ion-implanted into the surface type PMOS region under the conditions of 30 KeV and 4E12 [cm ⁻² ] using the resist pattern R5 as a mask. Thereby, the channel region 62 is formed on the surface of the N-type WELL 4 in the surface-type PMOS region. After the channel region 62 is formed, the resist pattern R5 is removed.

次に、図３（ｃ）に示すように、埋め込み型ＮＭＯＳ領域と、表面型ＮＭＯＳ領域と、表面型ＰＭＯＳ領域とを覆い、埋め込み型ＰＭＯＳ領域を露出する形状のレジストパターンＲ６を基板上に形成する。そして、このレジストパターンＲ６をマスクに、埋め込み型ＰＭＯＳ領域に例えばＢＦ２＋を４０ＫｅＶ、１Ｅ１３〔ｃｍ^−２〕でイオン注入する。これにより、埋め込み型ＰＭＯＳ領域のＮ型ＷＥＬＬ４表面にチャネル領域６１を形成する。チャネル領域６１を形成した後、レジストパターンＲ６を除去する。 Next, as shown in FIG. 3C, a resist pattern R6 that covers the buried NMOS region, the surface NMOS region, and the surface PMOS region and exposes the buried PMOS region is formed on the substrate. To do. Then, using this resist pattern R6 as a mask, for example, BF2 + is ion-implanted into the buried PMOS region at 40 KeV and 1E13 [cm ⁻² ]. As a result, the channel region 61 is formed on the surface of the N-type WELL 4 in the buried PMOS region. After the channel region 61 is formed, the resist pattern R6 is removed.

次に、図４（ａ）において、犠牲酸化膜を除去後、ゲート酸化膜７を例えば６．５〔ｎｍ〕形成し、さらにポリシリコン８を堆積し、その上に酸化膜（スルー膜）を堆積する。続いて、埋め込み型ＮＭＯＳ領域と表面型ＰＭＯＳ領域とを覆い、表面型ＮＭＯＳ領域と埋め込み型ＰＭＯＳ領域とを露出する形状のレジストパターンＲ７を基板上に形成する。そして、このレジストパターンＲ７をマスクに、ポリシリコン８に例えばＰ＋をイオン注入してＮ型ポリシリコンを形成する。この図４（Ａ）に示すイオン注入工程は、表面型ＮＭＯＳと埋め込み型ＰＭＯＳのゲート電極形成のために行う。Ｐ＋をイオン注入した後、レジストパターンＲ７を除去する。   Next, in FIG. 4A, after removing the sacrificial oxide film, a gate oxide film 7 is formed, for example, 6.5 [nm], polysilicon 8 is further deposited, and an oxide film (through film) is formed thereon. accumulate. Subsequently, a resist pattern R7 having a shape covering the buried NMOS region and the surface PMOS region and exposing the surface NMOS region and the buried PMOS region is formed on the substrate. Then, using this resist pattern R7 as a mask, for example, P + ions are implanted into the polysilicon 8 to form N-type polysilicon. The ion implantation step shown in FIG. 4A is performed for forming gate electrodes for surface type NMOS and buried type PMOS. After ion implantation of P +, the resist pattern R7 is removed.

次に、図４（ｂ）に示すように、表面型ＮＭＯＳ領域と埋め込み型ＰＭＯＳ領域とを覆い、埋め込み型ＮＭＯＳ領域と表面型ＰＭＯＳ領域とを露出する形状のレジストパターンＲ８を基板上に形成する。そして、このレジストパターンＲ８をマスクに、ポリシリコン８に例えばＢＦ２＋をイオン注入してＰ型ポリシリコンを形成する。この図４（Ｂ）に示すイオン注入工程は、埋め込み型ＮＭＯＳと表面型ＰＭＯＳのゲート電極形成のために行う。ＢＦ２＋をイオン注入した後、レジストパターンＲ８を除去する。   Next, as shown in FIG. 4B, a resist pattern R8 is formed on the substrate so as to cover the surface type NMOS region and the buried type PMOS region and expose the buried type NMOS region and the surface type PMOS region. . Then, using the resist pattern R8 as a mask, for example, BF2 + is ion-implanted into the polysilicon 8 to form P-type polysilicon. The ion implantation process shown in FIG. 4B is performed for forming gate electrodes of buried type NMOS and surface type PMOS. After ion implantation of BF2 +, the resist pattern R8 is removed.

次に、図４（ｃ）に示すように、酸化膜（スルー膜）を除去後、部分的にＮ型とＰ型とが作りこまれたポリシリコン膜８上にタングステンシリサイド９を堆積する。このタングステンシリサイド９は、ゲートの低抵抗化だけでなく、後の工程で行う埋め込み型ＮＭＯＳおよび埋め込み型ＰＭＯＳのソース・ドレイン形成時のイオン注入よってゲート電極にＰＮ接合が生じてしまうのを防ぐことを目的として形成している。   Next, as shown in FIG. 4C, after removing the oxide film (through film), tungsten silicide 9 is deposited on the polysilicon film 8 in which N-type and P-type are partially formed. This tungsten silicide 9 not only lowers the resistance of the gate but also prevents the gate electrode from forming a PN junction due to ion implantation at the time of source / drain formation of buried NMOS and buried PMOS performed in a later step. It is formed for the purpose.

次に、図５（ａ）に示すように、ポリシリコン８及びタングステンシリサイド９を部分的にドライエッチングし、埋め込み型ＮＭＯＳのゲート電極１０と、表面型ＮＭＯＳのゲート電極１１と、埋め込み型ＮＭＯＳのゲート電極１２と、表面型ＰＭＯＳのゲート電極１３とを同時に形成する。
次に、図５（ｂ）に示すように、埋め込み型ＰＭＯＳ領域と表面型ＰＭＯＳ領域とを覆い、埋め込み型ＮＭＯＳ領域と表面型ＮＭＯＳ領域とを露出する形状のレジストパターンＲ９を基板上に形成する。そして、このレジストパターンＲ９をマスクに、埋め込み型ＮＭＯＳと表面型ＮＭＯＳ領域とに例えばＰ＋をイオン注入する。これにより、ＮＭＯＳのソース・ドレインの一部であるＮ−領域２０を形成する。Ｎ−領域２０を形成した後、レジストパターンＲ９を除去する。 Next, as shown in FIG. 5A, the polysilicon 8 and the tungsten silicide 9 are partially dry etched to form a buried NMOS gate electrode 10, a surface NMOS gate electrode 11, and a buried NMOS. The gate electrode 12 and the surface type PMOS gate electrode 13 are formed simultaneously.
Next, as shown in FIG. 5B, a resist pattern R9 is formed on the substrate so as to cover the buried PMOS region and the surface PMOS region and expose the buried NMOS region and the surface NMOS region. . Then, for example, P + is ion-implanted into the buried type NMOS and the surface type NMOS region using the resist pattern R9 as a mask. As a result, the N− region 20 which is a part of the source / drain of the NMOS is formed. After the N− region 20 is formed, the resist pattern R9 is removed.

次に、図５（ｃ）に示すように、埋め込み型ＮＭＯＳ領域と表面型ＮＭＯＳ領域とを覆い、埋め込み型ＰＭＯＳ領域と表面型ＰＭＯＳ領域とを露出する形状のレジストパターンＲ１０を基板上に形成する。そして、このレジストパターンＲ１０をマスクに、埋め込み型ＰＭＯＳと表面型ＰＭＯＳ領域に例えばＢＦ２＋をイオン注入する。これにより、ＰＭＯＳのソース・ドレインの一部であるＰ−領域２１を形成する。Ｐ−領域２１を形成した後、レジストパターンＲ１０を除去する。   Next, as shown in FIG. 5C, a resist pattern R10 that covers the buried NMOS region and the surface NMOS region and exposes the buried PMOS region and the surface PMOS region is formed on the substrate. . Then, using this resist pattern R10 as a mask, for example, BF2 + is ion-implanted into the buried PMOS and the surface PMOS region. As a result, the P− region 21 which is a part of the source / drain of the PMOS is formed. After the P− region 21 is formed, the resist pattern R10 is removed.

次に、図６（ａ）に示すように、基板上の全面に酸化膜を堆積し、これをドライエッチすることで、電極１０、１１、１２、１３の側面にそれぞれサイドウォール１４を形成する。
次に、図６（ｂ）に示すように、埋め込み型ＰＭＯＳ領域と表面型ＰＭＯＳ領域とを覆い、埋め込み型ＮＭＯＳ領域と表面型ＮＭＯＳ領域とを露出する形状のレジストパターンＲ１１を基板上に形成する。そして、このレジストパターンＲ１１をマスクに、埋め込み型ＮＭＯＳと表面型ＮＭＯＳ領域とに例えばＡｓ＋をイオン注入する。これにより、ＮＭＯＳのソース・ドレインの一部であるＮ＋領域１５を形成する。Ｎ＋領域１５を形成した後、レジストパターンＲ１１を除去する。 Next, as shown in FIG. 6A, an oxide film is deposited on the entire surface of the substrate, and this is dry-etched to form sidewalls 14 on the side surfaces of the electrodes 10, 11, 12, and 13, respectively. .
Next, as shown in FIG. 6B, a resist pattern R11 having a shape covering the buried PMOS region and the surface PMOS region and exposing the buried NMOS region and the surface NMOS region is formed on the substrate. . Then, for example, As + is ion-implanted into the buried NMOS and the surface NMOS region using the resist pattern R11 as a mask. As a result, an N + region 15 which is a part of the source / drain of the NMOS is formed. After the N + region 15 is formed, the resist pattern R11 is removed.

次に、図６（ｃ）に示すように、埋め込み型ＮＭＯＳ領域と表面型ＮＭＯＳ領域とを覆い、埋め込み型ＰＭＯＳ領域と表面型ＰＭＯＳ領域と露出する形状のレジストパターンＲ１２を基板上に形成する。そして、このレジストパターンＲ１２をマスクに、埋め込み型ＰＭＯＳと表面型ＰＭＯＳ領域とに例えばＢＦ２＋をイオン注入する。これにより、ＰＭＯＳのソース・ドレインの一部であるＰ＋領域１６を形成する。Ｐ＋領域１６を形成した後、レジストパターンＲ１２を除去する。このようにして、図１に示したように、埋め込み型ＮＭＯＳと、表面型ＮＭＯＳと、埋め込み型ＰＭＯＳと、表面型ＰＭＯＳとを同一基板上に有する半導体装置１００を得る。   Next, as shown in FIG. 6C, a resist pattern R12 is formed on the substrate, covering the buried NMOS region and the surface NMOS region, and exposing the buried PMOS region and the surface PMOS region. Then, for example, BF2 + is ion-implanted into the buried PMOS and the surface PMOS region using the resist pattern R12 as a mask. Thereby, a P + region 16 which is a part of the source / drain of the PMOS is formed. After the P + region 16 is formed, the resist pattern R12 is removed. In this way, as shown in FIG. 1, the semiconductor device 100 having the buried NMOS, the surface NMOS, the buried PMOS, and the surface PMOS on the same substrate is obtained.

このように、本製造方法によれば、従来プロセスに対してイオン注入を変更するだけで同一基板上に埋め込み型ＮＭＯＳ、表面型ＮＭＯＳ、埋め込み型ＰＭＯＳ、表面型ＰＭＯＳを形成できる。即ち、埋め込み型と表面型のＮＭＯＳあるいは埋め込み型と表面型のＰＭＯＳを同一ウエハに作り分けることは、閾値電圧の調整用のイオン注入とゲート電極のイオン注入とをそれぞれ打ち分けることで容易にできる。   As described above, according to this manufacturing method, the embedded NMOS, the surface NMOS, the embedded PMOS, and the surface PMOS can be formed on the same substrate only by changing the ion implantation with respect to the conventional process. That is, it is easy to separately form the embedded type and surface type NMOS or the embedded type and surface type PMOS on the same wafer by separately performing ion implantation for adjusting the threshold voltage and ion implantation for the gate electrode. .

（２）第２実施形態
図７は、本発明の第２実施形態に係る半導体装置１００の製造方法を示す工程図である。なお、この第２実施形態において、閾値電圧調整用のイオン注入までは第１実施形態の図２（ａ）〜図３（ｃ）で示される工程と同じであるため、その説明を省略する。
図２（ａ）〜図３（ｃ）で示される工程の後、図７において犠牲酸化膜を除去する。そして、基板上にゲート酸化膜１７を形成し、その上にボロンドープトポリシリコン１８を堆積する。このボロンドープトポリシリコン１８は、例えば７００℃、２５０ｓ、８０Ｔｏｒｒで、ＳｉＨ４を５０ｓｃｃｍおよびＨ２で１００ｐｐｍに希釈したＢ２Ｈ６を６０ｓｃｃｍ流すことにより形成する。次に、ボロンドープトポリシリコン１８上にタングステンシリサイド１９を堆積する。図７で示される工程の後は、第１実施形態の図５（ａ）〜図６（ｃ）と同じであるため、その説明を省略する。 (2) Second Embodiment FIG. 7 is a process diagram showing a method for manufacturing a semiconductor device 100 according to a second embodiment of the present invention. In the second embodiment, the process up to the ion implantation for adjusting the threshold voltage is the same as the process shown in FIGS. 2A to 3C of the first embodiment, and the description thereof is omitted.
After the steps shown in FIGS. 2A to 3C, the sacrificial oxide film is removed in FIG. Then, a gate oxide film 17 is formed on the substrate, and boron-doped polysilicon 18 is deposited thereon. The boron-doped polysilicon 18 is formed by flowing 60 sccm of B2H6 diluted to 100 ppm with SiH4 at 50 sccm and H2 at 700 ° C., 250 s, 80 Torr, for example. Next, tungsten silicide 19 is deposited on the boron-doped polysilicon 18. Since the steps shown in FIG. 7 are the same as those in FIGS. 5A to 6C of the first embodiment, description thereof will be omitted.

従来から、Ｐ型ポリシリコンについては、ノンドープトシリコンを堆積後にボロンをイオン注入することによって形成することが一般的に行われている。しかしながら微細化に伴ってゲート酸化膜を薄くする必要があり、こうした状況から、ゲート電極からのボロンの突き抜けがしばしば問題となる。例えば、埋め込み型ＮＭＯＳと表面型ＰＭＯＳではＰ型ポリシリコンをゲート電極として使用するため、ボロン突き抜けによって閾値電圧のミスマッチが大きくなることが挙げられる。   Conventionally, P-type polysilicon has generally been formed by ion implantation of boron after depositing non-doped silicon. However, it is necessary to make the gate oxide film thinner with miniaturization. From such a situation, penetration of boron from the gate electrode often becomes a problem. For example, since buried type NMOS and surface type PMOS use P-type polysilicon as a gate electrode, the threshold voltage mismatch increases due to boron penetration.

図７ではボロンの突き抜け防止対策として、ゲート電極をボロンのドープトポリシリコンで形成した。この手法で得られるボロンドープトポリシリコンは、ボロンをイオン注入することによって形成されるＰ形ポリシリコンよりもボロンの染み出しが起きにくいことが特徴であり、この特徴によって、閾値電圧のミスマッチが発生しにくい。
なお、第２の実施形態に係る製造方法によれば、ゲート電極のＰ型、Ｎ型の作り分けが困難になる。即ち、埋め込み型ＮＭＯＳと表面型ＰＭＯＳとを同一ウエハに搭載することは可能であるが、それに加えて、同一ウエハに表面型ＮＭＯＳと埋め込み型ＰＭＯＳとを搭載することは難しくなる。したがって、第２実施形態に係る製造方法は、埋め込み型ＮＭＯＳと表面型ＰＭＯＳのみを同一ウエハに搭載する場合に好適である。 In FIG. 7, as a measure for preventing boron penetration, the gate electrode is formed of boron-doped polysilicon. Boron-doped polysilicon obtained by this method is characterized in that boron does not bleed out more easily than P-type polysilicon formed by ion implantation of boron. Hard to occur.
Note that, according to the manufacturing method according to the second embodiment, it is difficult to make the P-type and N-type gate electrodes separately. That is, it is possible to mount the embedded NMOS and the surface PMOS on the same wafer, but in addition, it becomes difficult to mount the surface NMOS and the embedded PMOS on the same wafer. Therefore, the manufacturing method according to the second embodiment is suitable when only the embedded NMOS and the surface PMOS are mounted on the same wafer.

但し、工程が多少複雑になるが、別の方法によれば、ゲートのつくりわけが可能となり、埋め込み型ＮＭＯＳと、表面型ＰＭＯＳと、表面型ＮＭＯＳと、埋め込み型ＰＭＯＳとを同一ウエハに搭載することできる。例えば、Ｐ（リン）またはＡｓ等がドープされたＮ型ポリシリコンを基板上に堆積した後、その上にシリコン酸化膜を堆積し、リソ工程で表面型ＮＭＯＳ領域と埋め込み型ＰＭＯＳ領域とをマスクする（即ち、表面型ＮＭＯＳ領域と埋め込み型ＰＭＯＳ領域とを覆い、埋め込み型ＮＭＯＳ領域と表面型ＰＭＯＳ領域とを露出する形状の酸化膜パターンを基板上に形成する。）。   However, although the process is somewhat complicated, according to another method, gates can be manufactured, and the embedded NMOS, the surface PMOS, the surface NMOS, and the embedded PMOS are mounted on the same wafer. I can. For example, after depositing N-type polysilicon doped with P (phosphorus) or As on the substrate, a silicon oxide film is deposited thereon, and the surface type NMOS region and the buried type PMOS region are masked by a litho process. (In other words, an oxide film pattern is formed on the substrate so as to cover the surface type NMOS region and the buried type PMOS region and expose the buried type NMOS region and the surface type PMOS region).

そして、この酸化膜パターンをマスクにＮ型ポリシリコンをエッチングし、さらに、ゲート酸化膜をウェットエッチする。次に、基板を再度熱酸化して、埋め込み型ＮＭＯＳ領域と表面型ＰＭＯＳ領域の基板上にそれぞれゲート酸化膜を形成する。そして、ゲート酸化膜形成後の基板上の全面に、ボロン等がドープされたＰ型ポリシリコン（即ち、ボロンドープトポリシリコン）を堆積する。その後、Ｎ型ポリシリコン上の余分なＰ型ポリシリコンを除去することで、Ｎ型ポリシリコンのゲート電極とＰ型ポリシリコンのゲート電極とを得ることができる。   Then, N-type polysilicon is etched using this oxide film pattern as a mask, and the gate oxide film is wet etched. Next, the substrate is thermally oxidized again to form gate oxide films on the buried NMOS region and surface PMOS region substrates, respectively. Then, P-type polysilicon doped with boron or the like (that is, boron-doped polysilicon) is deposited on the entire surface of the substrate after forming the gate oxide film. Thereafter, by removing excess P-type polysilicon on the N-type polysilicon, an N-type polysilicon gate electrode and a P-type polysilicon gate electrode can be obtained.

（３）試作およびその評価結果
ところで、ＰＭＯＳにおいては表面型と埋め込み型は一般的に製造されており、また埋め込み型ＰＭＯＳの移動度が表面型のそれより高いことが知られている。移動度は、不純物散乱、格子散乱、表面散乱で決定される。埋め込み型ＰＭＯＳの移動度が表面型のそれより高い理由は、表面散乱の影響が表面型より埋め込み型の方が小さいためと考えられている。ＰＭＯＳと同様に、ＮＭＯＳでも埋め込み型にすることで移動度が向上することが予想されるが、従来は、移動度上昇を目的に埋め込み型ＮＭＯＳが使用されることはなかった。 (3) Trial Manufacture and Evaluation Results By the way, in the PMOS, the surface type and the embedded type are generally manufactured, and it is known that the mobility of the embedded type PMOS is higher than that of the surface type. The mobility is determined by impurity scattering, lattice scattering, and surface scattering. The reason why the mobility of the buried PMOS is higher than that of the surface type is considered to be because the influence of surface scattering is smaller in the buried type than in the surface type. Similar to the PMOS, it is expected that the mobility of the NMOS is improved by using the embedded type, but conventionally, the embedded type NMOS has not been used for the purpose of increasing the mobility.

例えば、特許文献１、２には、面方位が（１００）のシリコンウエハに埋め込み型ＮＭＯＳを形成したことが記載されているが、その用法はノイズ低減のためである。ＮＭＯＳにおいて移動度を向上させるために埋め込み型が使用されない理由として、埋め込み型による移動度上昇の効果が小さいことが考えられる。但し、以上のことは、全て（１００）面に関することで、（１１０）面でも同様であるとは限らない。なぜなら、面方位によって移動度の表面散乱の寄与が異なることが考えられるからである。例えば（１１０）の表面型ＮＭＯＳの移動度は（１００）面の表面型ＮＭＯＳの移動度より低いが、その原因として表面散乱の大きさによる可能性がある。   For example, Patent Documents 1 and 2 describe that an embedded NMOS is formed on a silicon wafer having a plane orientation of (100), but its usage is for noise reduction. The reason why the buried type is not used to improve the mobility in the NMOS can be considered that the effect of increasing the mobility by the buried type is small. However, the above is all about the (100) plane, and the (110) plane is not necessarily the same. This is because it is considered that the contribution of surface scattering of mobility differs depending on the plane orientation. For example, the mobility of the (110) surface type NMOS is lower than the mobility of the (100) surface type NMOS, which may be due to the magnitude of surface scattering.

したがって、実際に（１１０）の表面型ＮＭＯＳの移動度における表面散乱の寄与が（１００）のそれより大きいのであれば、表面型から埋め込み型したときの移動度上昇の効果が、（１１０）面の方が（１００）面より大きいことが期待できる。そこで、本発明者は（１１０）の埋め込み型ＮＭＯＳを試作し評価を行った。以下、試作した（１１０）の埋め込み型ＮＭＯＳの評価結果を述べる。   Therefore, if the contribution of surface scattering to the mobility of the surface type NMOS of (110) is actually larger than that of (100), the effect of increasing the mobility when embedding from the surface type is the (110) plane. Can be expected to be larger than the (100) plane. Therefore, the present inventor made a prototype (110) buried type NMOS and evaluated it. The evaluation results of the prototype (110) embedded NMOS will be described below.

図８（ａ）〜（ｃ）は、表面型ＮＭＯＳと埋め込み型ＮＭＯＳの各ドレイン電流のゲート電圧依存性（線形領域特性）を示す図である。
詳しく説明すると、図８（ａ）は、面方位が（１００）の基板に表面型と埋め込み型ＮＭＯＳを形成したときの評価結果である。図８（ｂ）は、面方位が（１１０）の基板に、電流方向が＜１１０＞となるように表面型と埋め込み型ＮＭＯＳを形成したときの評価結果である。図８（ｃ）は、面方位が（１１０）の基板に、電流方向が＜１００＞となるように表面型と埋め込み型ＮＭＯＳを形成したときの評価結果である。図８（ａ）〜（ｃ）の横軸はゲート電圧（Ｖ）を示し、左側の縦軸はドレイン電流（Ａ）を示す。また、右側の縦軸はコンダクタンスｇｍ（Ｓ）を示す。さらに、図中の実線はゲート電圧に対するドレイン電流値を示し、破線はゲート電圧に対するコンダクタンスを示す。なお、図８（ａ）〜（ｃ）で使用した試作品は、ＮＭＯＳのゲート幅（Ｗ）が１５μｍ、ゲート長（Ｌ）が１５μｍであり、評価時にソース・ドレイン間に印加する電圧（Ｖｄｓ）を０．１Ｖとした。 8A to 8C are diagrams showing the gate voltage dependence (linear region characteristics) of the drain currents of the surface type NMOS and the buried type NMOS.
More specifically, FIG. 8A shows an evaluation result when a surface type and a buried type NMOS are formed on a substrate having a plane orientation of (100). FIG. 8B shows the evaluation results when the surface type and buried type NMOS are formed on the substrate having the plane orientation of (110) so that the current direction is <110>. FIG. 8C shows the evaluation results when the surface type and buried type NMOS are formed on the substrate having the plane orientation of (110) so that the current direction is <100>. 8A to 8C, the horizontal axis represents the gate voltage (V), and the left vertical axis represents the drain current (A). The right vertical axis indicates conductance gm (S). Further, the solid line in the figure indicates the drain current value with respect to the gate voltage, and the broken line indicates the conductance with respect to the gate voltage. Note that the prototype used in FIGS. 8A to 8C has an NMOS gate width (W) of 15 μm and a gate length (L) of 15 μm, and the voltage (Vds) applied between the source and drain during evaluation. ) Was set to 0.1V.

図８（ａ）〜（ｃ）において最大コンダクタンス（ｇｍ−Ｍａｘ）を比較する。図８（ａ）から分かるように、（１００）面では、ｇｍ−Ｍａｘは埋め込み型と表面型でそれほど変わらない。しかしながら、図８（ｂ）および（ｃ）から分かるように、（１１０）面では、埋め込み型のｇｍ−Ｍａｘが＜１００＞、＜１１０＞方向ともに表面型に比べ１．７倍以上の上昇を示した。したがって、ＮＭＯＳのｇｍ−Ｍａｘを上昇させるという点において、（１００）面よりも（１１０）面の方が表面型から埋め込み型にする効果が高いといえる。   In FIGS. 8A to 8C, the maximum conductance (gm-Max) is compared. As can be seen from FIG. 8A, on the (100) plane, gm-Max is not so different between the embedded type and the surface type. However, as can be seen from FIGS. 8B and 8C, in the (110) plane, the embedded gm-Max increased by 1.7 times or more in the <100> and <110> directions compared to the surface type. Indicated. Therefore, it can be said that the (110) plane has a higher effect from the surface type to the buried type than the (100) plane in that the NMOS gm-Max is increased.

図９（ａ）〜（ｃ）は、表面型ＮＭＯＳと埋め込み型ＮＭＯＳの各ドレイン電流のドレイン電圧依存性（飽和領域特性）を示す図である。
詳しく説明すると、図９（ａ）は、面方位が（１００）の基板に表面型と埋め込み型ＮＭＯＳを形成したときの評価結果である。図９（ｂ）は、面方位が（１１０）の基板に、電流方向が＜１１０＞となるように表面型と埋め込み型ＮＭＯＳを形成したときの評価結果である。図９（ｃ）は、面方位が（１１０）の基板に、電流方向が＜１００＞となるように表面型と埋め込み型ＮＭＯＳを形成したときの評価結果である。図９（ａ）〜（ｃ）の横軸はドレイン電圧（Ｖ）を示し、縦軸はドレイン電流（Ａ）を示す。なお、図９（ａ）〜（ｃ）で使用した試作品は、ＮＭＯＳのＷ／Ｌ＝１５μｍ／１５μｍである。また、各ＮＭＯＳの閾値電圧の違いを考慮するために、閾値電圧よりも＋１Ｖ高い電圧（即ち、Ｖｇｓ＝閾値電圧＋１Ｖ）をゲート電極に印加してドレイン電流の測定を行った。 FIGS. 9A to 9C are diagrams showing the drain voltage dependence (saturation region characteristics) of the drain currents of the surface type NMOS and the buried type NMOS.
More specifically, FIG. 9A shows an evaluation result when a surface type and a buried type NMOS are formed on a substrate having a plane orientation of (100). FIG. 9B shows the evaluation results when the surface type and buried type NMOS are formed on the substrate having the plane orientation of (110) so that the current direction is <110>. FIG. 9C shows the evaluation results when the surface type and buried type NMOS are formed on the substrate with the plane orientation of (110) so that the current direction is <100>. 9A to 9C, the horizontal axis represents the drain voltage (V), and the vertical axis represents the drain current (A). The prototype used in FIGS. 9A to 9C is NMOS W / L = 15 μm / 15 μm. In order to consider the difference in threshold voltage of each NMOS, a drain current was measured by applying a voltage + 1V higher than the threshold voltage (that is, Vgs = threshold voltage + 1V) to the gate electrode.

図９（ａ）〜（ｃ）において飽和電流値を比較する。 図９（ａ）から分かるように、（１００）面では、表面型から埋め込み型にしても殆ど飽和電流が上昇していない。しかしながら、図９（ｂ）および（ｃ）から分かるように、（１１０）面では＜１００＞、＜１１０＞方向ともに、表面型から埋め込み型にすることで飽和電流値が１．８倍以上になる。このような評価結果から、ｇｍ−Ｍａｘと同様に飽和電流値に関しても、（１００）面よりも（１１０）面の方がチャネルを表面型から埋め込み型にする効果が高いことが分かった。
表１に、ＮＭＯＳ、ＰＭＯＳそれぞれの表面型と埋め込み型の、最大コンダクタンス（ｇｍ−Ｍａｘ）、移動度、飽和電流値を表す。 The saturation current values are compared in FIGS. As can be seen from FIG. 9A, in the (100) plane, the saturation current hardly increases even when the surface type is changed to the buried type. However, as can be seen from FIGS. 9B and 9C, in the (110) plane, in both the <100> and <110> directions, the saturation current value becomes 1.8 times or more by changing from the surface type to the embedded type. Become. From such evaluation results, it was found that the saturation current value was higher in the (110) plane than in the (100) plane from the surface type to the buried type as in the case of gm-Max.
Table 1 shows the maximum conductance (gm-Max), mobility, and saturation current value of the surface type and embedded type of NMOS and PMOS, respectively.

表１に示す移動度は、ｇｍ−Ｍａｘから算出した値である。（１００）面の表面型ＮＭＯＳに対して、（１１０）面の＜１００＞方向の表面型ＮＭＯＳの移動度は０．６倍であるが、埋め込み型にすることで移動度が１．０倍まで上昇した。以上から、（１１０）面のＮＭＯＳおいて、線形領域と飽和領域ともに表面型から埋め込み型にすることで駆動能力が向上すること、なおかつその向上する度合いが（１００）面に比べ非常に大きいことが判明した。即ち、（１１０）面のＮＭＯＳを埋め込み型にすることで、＜１１０＞方向では（１００）面のＮＭＯＳと同程度まで上昇させることができる、ということが分かった。   The mobility shown in Table 1 is a value calculated from gm-Max. The mobility of the surface type NMOS in the <100> direction of the (110) plane is 0.6 times that of the surface type NMOS of the (100) plane, but the mobility is 1.0 times by using the buried type. Rose to. From the above, in the (110) plane NMOS, the drive capability is improved by switching from the surface type to the buried type in both the linear region and the saturated region, and the degree of improvement is very large compared to the (100) plane. There was found. That is, it was found that by making the (110) plane NMOS buried, it can be raised to the same extent as the (100) plane NMOS in the <110> direction.

なお、（１１０）面では移動度が電流方向に依存し、ＰＭＯＳでは電流方向が＜１１０＞のとき移動度が最大値を示し、電流方向が＜１００＞のとき移動度が最小値を示すことが知られている。さらに、本発明者による試作品の評価結果から、ＮＭＯＳでは電流方向が＜１００＞のとき移動度が最大値を示し、電流方向が＜１１０＞のとき移動度が最小値を示すことが分かった。以上のことから、ＭＯＳの配置には電流方向を考慮する必要がある。   In the (110) plane, the mobility depends on the current direction, and in PMOS, the mobility shows the maximum value when the current direction is <110>, and the mobility shows the minimum value when the current direction is <100>. It has been known. Furthermore, from the evaluation result of the prototype by the present inventor, it was found that in NMOS, the mobility shows the maximum value when the current direction is <100>, and the mobility shows the minimum value when the current direction is <110>. . From the above, it is necessary to consider the current direction in the arrangement of the MOS.

図１０ は、（１１０）基板におけるＭＯＳの配置例を示す図である。ここでは、オリエンテーションフラットの面方位を（１１０）にした（１１０）基板を参照しながら電流方向について説明する。図１０に示す＜１１０＞方向に垂直なｘ−ｘ’方向にＭＯＳの電流方向を設置する場合、ＮＭＯＳの移動度は最大になるが、ＰＭＯＳの移動度は最小の方向になる。図１０に示す＜１１０＞に平行なｙ−ｙ’方向にＭＯＳの電流方向を設置する場合では、ＰＭＯＳの移動度は最大の方向になるが、ＮＭＯＳの移動度は最小の方向になる。   FIG. 10 is a diagram showing an arrangement example of the MOS on the (110) substrate. Here, the current direction will be described with reference to the (110) substrate having the orientation flat plane orientation of (110). When the MOS current direction is set in the x-x ′ direction perpendicular to the <110> direction shown in FIG. 10, the NMOS mobility is maximized, but the PMOS mobility is minimized. In the case where the MOS current direction is set in the y-y ′ direction parallel to <110> shown in FIG. 10, the PMOS mobility is the maximum direction, but the NMOS mobility is the minimum direction.

そこで、図１０に示す＜１１０＞に対して＋４５°傾いたｚ−ｚ’方向にＭＯＳの電流方向を設置すると、ＮＭＯＳとＰＭＯＳの移動度がともに最大値と最小値の中間で、なおかつｚ−ｚ’方向に直交するｗ−ｗ’方向（即ち、＜１１０＞に対して−４５°傾いた方向）でも移動度が等価になるため、レイアウトが簡便になる。いずれの電流方向にＭＯＳを配置するかは任意に設定可能である。   Therefore, when the MOS current direction is set in the zz ′ direction inclined by + 45 ° with respect to <110> shown in FIG. 10, the mobility of both NMOS and PMOS is intermediate between the maximum value and the minimum value, and z− Since the mobility becomes equivalent even in the ww ′ direction orthogonal to the z ′ direction (that is, a direction inclined by −45 ° with respect to <110>), the layout becomes simple. In which current direction the MOS is arranged can be arbitrarily set.

例えば、デジタル回路とアナログ回路を混載したデバイスの場合、デジタル回路部では表面型ＮＭＯＳと表面型ＰＭＯＳの電流方向をレイアウトが簡便な＜１１０＞に対して４５°のｚ−ｚ’方向およびｗ−ｗ’方向に配置し、同時にアナログ回路部では埋め込み型ＮＭＯＳの電流方向を移動度が最大になるｘ−ｘ’方向に、埋め込み型ＰＭＯＳの電流方向を移動度が最大になるｙ−ｙ’方向にそれぞれ配置することなどが可能である。   For example, in the case of a device in which a digital circuit and an analog circuit are mixedly mounted, in the digital circuit portion, the current direction of the surface type NMOS and the surface type PMOS is 45 ° zz ′ direction and w− At the same time, in the analog circuit part, the embedded NMOS current direction is arranged in the xx ′ direction where the mobility is maximized, and the embedded PMOS current direction is maximized in the yy ′ direction. It is possible to arrange them in each.

実施の形態に係る半導体装置１００の構成例を示す図。FIG. 6 illustrates a configuration example of a semiconductor device 100 according to an embodiment. 第１実施形態に係る半導体装置１００の製造方法を示す図（その１）。FIG. 2 is a diagram (part 1) illustrating a method for manufacturing the semiconductor device 100 according to the first embodiment. 第１実施形態に係る半導体装置１００の製造方法を示す図（その２）。FIG. 6 is a diagram (part 2) illustrating the method for manufacturing the semiconductor device 100 according to the first embodiment. 第１実施形態に係る半導体装置１００の製造方法を示す図（その３）。3A and 3B are diagrams illustrating the method for manufacturing the semiconductor device 100 according to the first embodiment (No. 3). 第１実施形態に係る半導体装置１００の製造方法を示す図（その４）。4A and 4B are diagrams illustrating the method for manufacturing the semiconductor device 100 according to the first embodiment (No. 4). 第１実施形態に係る半導体装置１００の製造方法を示す図（その５）。FIG. 5 is a diagram illustrating a method for manufacturing the semiconductor device 100 according to the first embodiment (No. 5). 第２実施形態に係る半導体装置１００の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device 100 which concerns on 2nd Embodiment. 表面型ＮＭＯＳと埋め込み型ＮＭＯＳの線形領域特性を示す図。The figure which shows the linear area | region characteristic of surface type NMOS and a buried type NMOS. 表面型ＮＭＯＳと埋め込み型ＮＭＯＳの飽和領域特性を示す図。The figure which shows the saturation area | region characteristic of surface type NMOS and a buried type NMOS. （１１０）基板におけるＭＯＳの配置例を示す図。(110) The figure which shows the example of arrangement | positioning of MOS in a board | substrate.

符号の説明Explanation of symbols

１ 素子分離膜
２ 犠牲酸化膜
３ Ｐ型ＷＥＬＬ
４ Ｎ型ＷＥＬＬ
７ ゲート酸化膜
８ ポリシリコン
９ タングステンシリサイド
１０ ゲート電極（埋め込み型Ｎ）
１１ ゲート電極（表面型Ｎ）
１２ ゲート電極（埋め込み型Ｐ）
１３ ゲート電極（表面型Ｐ）
１４ サイドウォール
１５ ソース・ドレインＮ＋領域（ＮＭＯＳ）
１６ ソース・ドレインＰ＋領域（ＰＭＯＳ）
１７ ゲート酸化膜
１８ ボロンドープドポリシリコン
１９ タングステンシリサイド
２０ ソース・ドレインＮ−領域（ＮＭＯＳ）
２１ ソース・ドレインＰ−領域（ＰＭＯＳ）
５２ チャネル領域（表面Ｎ）
５１ チャネル領域（埋め込みＮ）
６２ チャネル領域（表面Ｐ）
６１ チャネル領域（埋め込みＰ）
Ｒ１〜Ｒ１２ レジストパターン 1 element isolation film 2 sacrificial oxide film 3 P-type WELL
4 N-type WELL
7 Gate oxide film 8 Polysilicon 9 Tungsten silicide 10 Gate electrode (embedded N)
11 Gate electrode (surface type N)
12 Gate electrode (embedded P)
13 Gate electrode (surface type P)
14 Side wall 15 Source / drain N + region (NMOS)
16 Source / drain P + region (PMOS)
17 Gate oxide film 18 Boron doped polysilicon 19 Tungsten silicide 20 Source / drain N-region (NMOS)
21 Source / drain P-region (PMOS)
52 channel region (surface N)
51 channel region (embedded N)
62 channel region (surface P)
61 channel region (embedded P)
R1-R12 resist pattern