JP2015103689A - Electrostatic protective circuit - Google Patents

PROBLEM TO BE SOLVED: To provide an element or a circuit that is in charge of protecting an internal circuit against surge breakdown between terminals of a semiconductor integration circuit.SOLUTION: In an electrostatic protective circuit of an RC trigger system, a capacity or an element or a circuit achieving a function equivalent to that of the capacity is inserted into between a gate and a drain of an output MOS 21, so as to eliminate the influence of input capacitance and parasitic capacitance of the output MOS 21, and thereby the gate can operate at a high speed and the output MOS 21 can be turned on. As a result of this, a surge current can be flowed to a ground terminal through the output MOS 21.

本発明は、半導体集積化回路(IC)における端子間のサージ（静電）破壊（ＥＳＤ：Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｅｓｔｒｏｙ）に対して内部回路を保護する役割を担う素子、回路に関するものである。   The present invention relates to an element and a circuit that play a role of protecting an internal circuit against surge (electrostatic) breakdown (ESD) between terminals in a semiconductor integrated circuit (IC).

ＩＣには電気的機能を入力、または出力する入出力端子、ＩＣを駆動するための電源を供給する電源端子、電源の基準となる接地端子とで構成されている。ＩＣの製造を行う際、例えば静電気帯電した人が輸送等の目的でＩＣと接触した際に、端子を経由してＩＣ内部に電荷が導通され内部素子が破壊してしまう事がある。この為、特別な理由がない限りＩＣの各端子にはサージが内部に行き渡らない様に放電を行う保護素子、または保護回路を設置する。   The IC includes an input / output terminal that inputs or outputs an electrical function, a power supply terminal that supplies power for driving the IC, and a ground terminal that serves as a reference for the power supply. When an IC is manufactured, for example, when an electrostatically charged person comes into contact with the IC for the purpose of transportation or the like, electric charges are conducted through the terminal and the internal elements may be destroyed. For this reason, unless there is a special reason, each IC terminal is provided with a protective element or a protective circuit for discharging so that a surge does not reach the inside.

ＥＳＤ対策用の保護回路は端子の機能、定格（最大入力、または出力される電圧）により使用する素子の耐圧が決まる。例えば１．５V程度の入出力であれば１．５V系の低耐圧素子を、３．３Vまたは５V程度であれば３．３V系または５．０V系の中耐圧素子を、３０Vまたはそれ以上の電圧であれば３０V系またはそれ以上の高耐圧素子を用いて構成する。   In the protection circuit for ESD countermeasures, the breakdown voltage of the element to be used is determined by the function and rating (maximum input or output voltage) of the terminal. For example, if the input / output is about 1.5V, a 1.5V-type low withstand voltage element is used, and if it is about 3.3V or 5V, the 3.3V-type or 5.0V-type medium withstand voltage element is set to 30V or more. In the case of voltage, a high voltage element of 30V or higher is used.

ＥＳＤ保護素子として用いられる素子としてはダイオードやMOSトランジスタが用いられる。またＥＳＤ保護回路としてはダイオード、ＭＯＳトランジスタの他に抵抗や容量を用いて構成される。   As an element used as an ESD protection element, a diode or a MOS transistor is used. The ESD protection circuit is configured using a resistor and a capacitor in addition to a diode and a MOS transistor.

ＥＳＤ保護回路の形式の一つに抵抗と容量で時定数を作成し、その信号をインバータで受け、サージが印加された時のみ放電用MOSトランジスタが動作してサージを放電し、内部回路を保護するＲＣＴＭＯＳ（ＲＣトリガ）と呼ばれる形式のものがある。   One type of ESD protection circuit creates a time constant with resistance and capacitance, receives the signal with an inverter, and when a surge is applied, the discharge MOS transistor operates to discharge the surge and protect the internal circuit There is a type called RCTMOS (RC trigger).

図1は従来例の具体的な回路である。１はRとCで構成されたRC時定数回路である。２は１のRとCの接続点である１１を入力端子とする奇数段のインバータから成りいずれもＨｉレベルはＶＤＤ電圧、ＬｏレベルはＧＮＤ電圧である。２は３の出力トランジスタである大面積のNMOSのゲート端子２１に接続され、本NMOSを駆動するためのドライバ段の役目を負う。４はＧＮＤに対してＶＤＤ端子に負電圧が加わった時に順方向に電流を流す事にように設置されたダイオードDiである。ＶＤＤは正の電圧を供給する端子であり、ＧＮＤは接地端子である。 FIG. 1 shows a specific circuit of a conventional example. Reference numeral 1 denotes an RC time constant circuit composed of R and C. 2 is an odd-numbered inverter having 11 as an input terminal, which is a connection point between R and C, and the Hi level is the VDD voltage and the Lo level is the GND voltage. 2 is connected to the gate terminal 21 of a large-area NMOS which is the output transistor of 3, and serves as a driver stage for driving the NMOS. Reference numeral 4 denotes a diode Di installed so that a current flows in the forward direction when a negative voltage is applied to the VDD terminal with respect to GND. VDD is a terminal for supplying a positive voltage, and GND is a ground terminal.

次に本回路の動作を図２を用いて説明をする。まずVDD端子にサージ電圧が加わった場合、一般にサージ電圧の立ち上りは非常に早く、一例ではnsec以下である。このためRC回路の容量Cは素早く電荷をためる事が出来ず11のノードはほぼGND電位にある。 Next, the operation of this circuit will be described with reference to FIG. First, when a surge voltage is applied to the VDD terminal, the surge voltage generally rises very quickly, and in one example is nsec or less. For this reason, the capacitor C of the RC circuit cannot quickly accumulate charges, and the 11 nodes are almost at the GND potential.

そのため、図2に示したようにインバータ（IV1）の入力電位はLoレベルになり、それが後段のインバータを通して出力トランジスタのNMOSに伝わる。故に、NMOSのゲート端子21はHiレベルとなるので導通状態となりサージ電流をGNDに逃がす事が出来るのでVDD端子の電位は基準の電圧以下に抑えられ、本回路に接続される内部回路5を保護する事が可能となる。 Therefore, as shown in FIG. 2, the input potential of the inverter (IV1) becomes Lo level, which is transmitted to the NMOS of the output transistor through the inverter at the subsequent stage. Therefore, since the NMOS gate terminal 21 becomes Hi level, it becomes conductive and the surge current can be released to GND, so the potential of the VDD terminal is kept below the reference voltage and protects the internal circuit 5 connected to this circuit It becomes possible to do.

次に通常の電源電圧がVDD端子に供給された場合を図3を用いて説明する。電源は例えば電池の時は電池の内部抵抗がある程度高いため電圧の立ち上り速度はサージ電圧のそれに比較して充分に遅い。このため、容量Cには電荷をためる事が出来るため、11のノードはVDD電圧の立ち上りに追随して立ち上る事になる。 Next, a case where a normal power supply voltage is supplied to the VDD terminal will be described with reference to FIG. For example, when the power source is a battery, the internal resistance of the battery is high to some extent, so that the voltage rising speed is sufficiently slower than that of the surge voltage. For this reason, charge can be accumulated in the capacitor C, and the 11 nodes rise following the rise of the VDD voltage.

故に、インバータIV1の入力電位はHiレベルとなり、出力トランジスタNMOSのゲート21の電位はLoレベルとなるのでNMOSはシャットダウン状態となる。この為、内部回路に何ら影響を与えない。 Therefore, the input potential of the inverter IV1 becomes Hi level, and the potential of the gate 21 of the output transistor NMOS becomes Lo level, so that the NMOS is shut down. For this reason, the internal circuit is not affected at all.

なおRCの時定数はサージ電荷の量と、電源電圧の立ち上り特性によって決める必要がある。例えばRC時定数が小さい場合は出力トランジスタのNMOSにサージ電荷が充分に流れ切れないうちに容量Cに電荷が蓄積されノード11の電位がHiレベルとなり、そのためNMOSのゲート電位がLoレベルとなりシャットダウンされてしまう。その結果、サージ電圧が十分に低くならずに内部回路の耐圧を超えてしまうため内部回路を破壊する恐れがある。 The RC time constant must be determined by the amount of surge charge and the rising characteristics of the power supply voltage. For example, if the RC time constant is small, before the surge charge can sufficiently flow into the NMOS of the output transistor, the charge is accumulated in the capacitor C and the potential of the node 11 becomes Hi level, so the NMOS gate potential becomes Lo level and shuts down. End up. As a result, the surge voltage does not become sufficiently low and exceeds the withstand voltage of the internal circuit, which may destroy the internal circuit.

一方、RC時定数が大きいと電源電圧を投入した時にも容量Cになかなか電荷が蓄積されずNMOSのゲート電位はHiレベルとなるのでNMOSがオン状態となり、電源から電流をGNDに流してしまう不具合が生じる。以上から、RC時定数は1usec程度に設定される。
On the other hand, if the RC time constant is large, even when the power supply voltage is turned on, the capacitor C does not accumulate charge easily and the NMOS gate potential becomes Hi level, so the NMOS turns on and current flows from the power supply to GND. Occurs. From the above, the RC time constant is set to about 1 usec.

一般に耐圧の大きな素子は動作速度が遅くなる。例えばNMOSの場合に耐圧の小さな素子に比較してドレイン、ソース及びゲート領域が大きいためゲート入力容量および寄生容量が大きい。このため、ゲート電位の変化に対してスイッチングの過度特性が耐圧の低いMOSに比較して悪い。 In general, an element with a high breakdown voltage has a low operating speed. For example, in the case of NMOS, the gate input capacitance and parasitic capacitance are large because the drain, source, and gate regions are large compared to an element with low breakdown voltage. For this reason, the excessive switching characteristics with respect to the change in the gate potential are worse than those of the MOS with a low breakdown voltage.

図4は出力トランジスタ22に高耐圧のNMOSを使用した場合を示している。VDD端子に立ち上りの早いサージ電圧が加わった場合、図1で説明したように容量Cのノードである11はLoレベルを維持している。そのため出力トランジスタ22のNMOSのゲートはHiレベルになろうとするが、NMOSの応答速度が遅いためすぐにはオン状態となり得ない。 FIG. 4 shows a case where a high breakdown voltage NMOS is used for the output transistor 22. When a surge voltage with a fast rise is applied to the VDD terminal, the node 11 of the capacitor C maintains the Lo level as described with reference to FIG. Therefore, the NMOS gate of the output transistor 22 tends to become Hi level, but cannot be turned on immediately because the response speed of the NMOS is slow.

その結果、サージ電流はNMOSを流れる事が出来ずに内部回路に向かうが、内部回路では充分に大量のサージ電流をGNDに流す事が出来ず、VDD電圧は既定の電圧以下にならずに内部回路の耐圧を超えた電圧が内部回路にかかり破壊に至る。 As a result, the surge current cannot flow through the NMOS and goes to the internal circuit, but the internal circuit cannot flow a sufficiently large amount of surge current to GND, and the VDD voltage does not fall below the predetermined voltage. A voltage exceeding the withstand voltage of the circuit is applied to the internal circuit, leading to destruction.

図5はその時の様子を示した理解を助けるための概略図である。波形１はVDD端子に印加されたサージの様子を、波形２はノード２１の様子を、そして波形３はNMOSの状態を示している。 FIG. 5 is a schematic diagram for helping understanding of the situation at that time. Waveform 1 shows the state of a surge applied to the VDD terminal, waveform 2 shows the state of node 21, and waveform 3 shows the state of NMOS.

波形１で表示されているサージに対して、波形２は寄生容量の影響でサージ電圧に対して遅延を起こしている。その為NMOSをON状態にできずサージがピークに到達してしまい内部素子にダメージを与えてしまう。 In contrast to the surge indicated by waveform 1, waveform 2 is delayed with respect to the surge voltage due to the influence of parasitic capacitance. As a result, the NMOS cannot be turned on, and the surge reaches a peak, causing damage to the internal elements.

図６は出力に高耐圧NMOSを用いた従来回路の図1の回路シミュレーション結果である。図中の1はVDDの電圧変化を示し、２はノード１１の電位変化であり、３はノード２１の電圧変化である。１にサージが印加されると２は最初はＬｏレベルとなるのでインバータIV1の出力はHiレベルとなり、IV2の出力はLoレベルとなるのでＩＶ３の出力はＨｉレベルとなるところが、出力トランジスタの入力容量および寄生容量が大きいため3に示すように充分にＨｉレベルとなっていない。このため、サージ電流を充分にGNDに逃がす事が出来ずに結果的にVDD電位は内部回路の耐圧である５０Ｖを大きく超えた９０Ｖ以上となっている。
FIG. 6 shows a circuit simulation result of FIG. 1 of a conventional circuit using a high breakdown voltage NMOS as an output. In the figure, 1 indicates a change in voltage of VDD, 2 indicates a change in potential of the node 11, and 3 indicates a change in voltage of the node 21. When a surge is applied to 1, 2 is initially at the Lo level, so the output of inverter IV 1 is at the Hi level, and the output of IV 2 is at the Lo level, so that the output of IV 3 is at the Hi level. Also, since the parasitic capacitance is large, the Hi level is not sufficiently high as shown in 3. For this reason, the surge current cannot be sufficiently released to GND, and as a result, the VDD potential is 90 V or more, which greatly exceeds the withstand voltage of the internal circuit, 50 V.

図７に本発明のRCTMOS回路を示す。従来回路である図１の回路に対して出力トランジスタ21のNMOSのゲートとドレイン間に容量（シャント容量と呼ぶ）を接続した構成となっている。 FIG. 7 shows an RCTMOS circuit of the present invention. 1 has a configuration in which a capacitor (referred to as a shunt capacitor) is connected between the gate and drain of the NMOS of the output transistor 21 with respect to the conventional circuit of FIG.

図７のシャント容量（shuntC）を付加した回路においてＶＤＤ端子に立ち上がりの速いサージ電圧が加わった場合、図８の様にノード１１はＬｏレベルを維持、インバータＩＶ３の出力はＨｉとなる。この時ＮＭＯＳのゲートはシャント容量のためにＶＤＤの上昇に高速に追随するので結果としてサージが印加されたタイミングでＮＭＯＳは導通状態となりサージ電流を放電する事になる。 In the circuit to which the shunt capacitor (shuntC) of FIG. 7 is added, when a surge voltage that rises quickly is applied to the VDD terminal, the node 11 maintains the Lo level as shown in FIG. 8, and the output of the inverter IV3 becomes Hi. At this time, the NMOS gate follows the rise of VDD at a high speed due to the shunt capacitance. As a result, the NMOS becomes conductive at the timing when the surge is applied, and discharges the surge current.

図９は上記図7のＲＣＴＭＯＳを用いてサージ印加された時の各部波形の理解を助けるための概略図である。波形１はVDD端子に印加されたサージの様子を、波形２はノード２１の様子を、そして波形３はNMOSの状態を示している。 FIG. 9 is a schematic view for helping understanding of the waveforms of each part when a surge is applied using the RCTMOS of FIG. Waveform 1 shows the state of a surge applied to the VDD terminal, waveform 2 shows the state of node 21, and waveform 3 shows the state of NMOS.

波形１で表示されているサージに対して、波形２も同時に立ち上がっており素早くＮＭＯＳをＯＮ状態にでき、サージがピークに達する前に放電を行う。これにより内部回路は保護される。 With respect to the surge displayed in waveform 1, waveform 2 also rises at the same time, so that the NMOS can be quickly turned on, and discharge is performed before the surge reaches the peak. This protects the internal circuit.

図６と同様に図１０に本提案回路の図８のシミュレーション結果を示す。概略図の図8に示したと同様に出力NMOSのゲートノード21はVDDに追随して変化する結果、サージ電流は出力NMOSを通してGNDに流れるためサージ電圧VDDは内部回路の耐圧５０Ｖ以下の３０Ｖに抑制され内部回路は破壊される事はない。 Similar to FIG. 6, FIG. 10 shows a simulation result of FIG. 8 of the proposed circuit. As shown in FIG. 8 of the schematic diagram, the output NMOS gate node 21 changes following VDD. As a result, the surge current flows to GND through the output NMOS, so the surge voltage VDD is suppressed to 30 V, which is the breakdown voltage of the internal circuit 50 V or less. The internal circuit is never destroyed.

一方、図１１においてＶＤＤに電源を印加（スピードの遅い電圧）する場合、図3の説明と同様に容量Cには電荷をためる事が出来るため、11のノードはVDD電圧の立ち上りに追随して立ち上る事になる。これによりIV1の出力はLoレベルとなり最終段であるIV3の出力もLoレベルとなるのでシャント容量に電荷が蓄積される。 On the other hand, when a power source is applied to VDD in FIG. 11 (a slow speed voltage), charge can be accumulated in the capacitor C as in the description of FIG. 3, so that the 11 node follows the rise of the VDD voltage. I will stand up. As a result, the output of IV1 becomes Lo level, and the output of IV3, which is the final stage, also becomes Lo level, so that charge is accumulated in the shunt capacitor.

この為、電源の立ち上がりに対してノード２１はＬｏレベルを維持するのでシャント容量の影響を受けず、内部回路へ影響を与えない。尚、シャント容量が付加されると電源起動時にシャント容量への電荷のチャージングが起こり瞬間的な突入電流が増える為、適切な容量値に落とし込む必要がある。
For this reason, since the node 21 maintains the Lo level with respect to the rise of the power supply, it is not affected by the shunt capacitance and does not affect the internal circuit. When a shunt capacitor is added, charge is charged to the shunt capacitor when the power supply is started up, and an instantaneous inrush current increases. Therefore, it is necessary to drop it to an appropriate capacitance value.

図７はすでに説明したように本提案の基本構成を示している。この中で出力NMOSのドレイン−ゲート間にシャント容量を接続している。 FIG. 7 shows the basic configuration of the present proposal as already described. Among them, a shunt capacitor is connected between the drain and gate of the output NMOS.

図1２は本提案の別の回路形態である。この回路は図６のＲＣＴＭＯＳにおいてシャント容量の代わりにシャント用ＰＭＯＳを用いた形式である。サージが印加された時点で図７の説明と同様にノード１１はＬｏ状態となる。このノード１１の信号をｓｈｕｎｔＰＭＯＳのゲートに入力すると強制的に導通状態となりノード２１の電位はＨｉに遷移しＮＭＯＳを高速でＯＮ状態にできる。 FIG. 12 shows another circuit configuration of the present proposal. This circuit is a type using a shunt PMOS instead of a shunt capacitor in the RCTMOS of FIG. When the surge is applied, the node 11 is in the Lo state as in the description of FIG. When the signal of the node 11 is input to the gate of the shunt PMOS, the node is forcibly turned on, and the potential of the node 21 changes to Hi, so that the NMOS can be turned on at high speed.

また電源印加時は図３の説明と同様にノード１１は電源立ち上がりに追随していく（Ｈｉ状態）のでｓｈｕｎｔＰＭＯＳはＯＦＦ状態を維持する。この為、ｓｈｕｎｔＰＭＯＳは電源起動時に内部回路の動作に影響しない。 When power is applied, the node 11 follows the power supply rise (Hi state) as in the description of FIG. 3, so that the shunt PMOS remains in the OFF state. For this reason, the shunt PMOS does not affect the operation of the internal circuit when the power supply is activated.

図１３は本提案の更に別の形態である。この回路は図７のＲＣＴＭＯＳ基本回路に、３段目のインバータＩＶ３の電源端子とVDDの間にＰＭＯＳを接続した形式である。ＶＤＤにサージが印加された場合、シャント容量を経由してＮＭＯＳのゲートをＨｉに引き上げる。同時にこのＨｉ信号がＰＭＯＳに入力される為、PMOSはシャットダウンされＩＶ３は電源から切り離され完全にＯＦＦ状態となる。 FIG. 13 shows still another form of the present proposal. This circuit is of the type in which a PMOS is connected between the power supply terminal of the third stage inverter IV3 and VDD in the RCTMOS basic circuit of FIG. When a surge is applied to VDD, the NMOS gate is pulled up to Hi via the shunt capacitance. At the same time, since this Hi signal is input to the PMOS, the PMOS is shut down and the IV3 is disconnected from the power supply and is completely turned off.

つまりＰＭＯＳを追加することで、ノード２１がＨｉになった時にＩＶ３のＶＤＤラインが切り離されるためＩＶ３入力段までの影響無く、ＮＭＯＳのゲート電圧をＨｉに維持できる。時間が経過するとPMOSのドレインソース間のリーク電流のためIV3は動作し始め、ノード21はLoレベルとなる。 That is, by adding PMOS, the VDD line of IV3 is disconnected when node 21 becomes Hi, so that the gate voltage of NMOS can be maintained at Hi without affecting the input stage of IV3. When time elapses, IV3 starts to operate due to a leak current between the drain and source of the PMOS, and the node 21 becomes Lo level.

このため、RCの時定数が小さい場合でもNMOSをオフ状態に長く維持する事が出来るのでサージ電流を流し切れる。故に、RとCは値を小さく出来るのでRとCの面積を削減出来てコストダウンに寄与できる。 For this reason, even when the RC time constant is small, the NMOS can be kept in the off state for a long time, so that the surge current can be passed. Therefore, since the values of R and C can be reduced, the area of R and C can be reduced, contributing to cost reduction.

図１４は本提案の更に別の形態である。これは図１３の回路に出力用ＮＭＯＳのゲート−ＧＮＤ間に抵抗ｓｈｕｎｔＲを挿入した形式である。動作原理は図１３で説明したものと同様だが、抵抗ｓｈｕｎｔＲを追加する事によってＮＭＯＳゲートＨｉの時定数をｓｈｕｎｔC単体適用時よりも正確に調節可能になる。またＩＶ３の電源にＰＭＯＳがあるために出力用ＮＭＯＳのゲート電位がＨｉ状態でもＩＶ３側からｓｈｕｎｔＲ側へ貫通電流が流れない様になっている。 FIG. 14 shows still another form of the present proposal. This is a form in which a resistor shuntR is inserted between the output NMOS gate and GND in the circuit of FIG. The operation principle is the same as that described with reference to FIG. 13, but by adding the resistor shuntR, the time constant of the NMOS gate Hi can be adjusted more accurately than when the shuntC alone is applied. Further, since there is a PMOS as the power source of IV3, the through current does not flow from the IV3 side to the shuntR side even when the gate potential of the output NMOS is in the Hi state.

本回路の利点は追加したｓｈｕｎｔＲを調節することでｓｈｕｎｔＣとｓｈｕｎｔＲの時定数を決める事が出来て、RとCの時定数を正確に決定出来る事にある。 The advantage of this circuit is that the time constants of shuntC and shuntR can be determined by adjusting the added shuntR, and the time constants of R and C can be accurately determined.

図１５は本提案のさらに別形態である。図７のＲＣＴＭＯＳにおいて波形成形用インバータを１段に削減したものである。ＮＭＯＳのゲートに入力される波形はインバータ３段のものに比較し性能は落ちるがインバータ段数の減少により面積削減ができる。 FIG. 15 shows still another form of the present proposal. In the RCTMOS of FIG. 7, the waveform shaping inverter is reduced to one stage. The waveform input to the gate of the NMOS is lower in performance than that of a three-stage inverter, but the area can be reduced by reducing the number of inverter stages.

図１６は図１５と逆の提案である。波形整形用インバータを３以上の奇数段接続したものである。出力用にＮＭＯＳを用いている本構成ではインバータの接続数が奇数である限り、回路の動作原理が図７と同様になるという事は自明である。 FIG. 16 is a proposal opposite to FIG. A waveform shaping inverter is connected in an odd number of three or more stages. In this configuration using NMOS for output, it is obvious that the operation principle of the circuit is the same as in FIG. 7 as long as the number of inverters connected is an odd number.

図１７は本提案の応用回路であり、ＶＤＤ、ＧＮＤと入出力端子Ｉ／Ｏを持つ内部回路を含めたＲＣＴＭＯＳ保護回路の形式である。Ｄｉ２はＶＤＤ端子から見て、Ｄｉ３はＧＮＤ端子から見て負電圧が加わった時に順方向に電流を流す事にように設置された保護ダイオードである。 FIG. 17 shows an application circuit of the present proposal, which is in the form of an RCTMOS protection circuit including an internal circuit having VDD, GND and an input / output terminal I / O. Di2 is a protective diode installed so that a current flows in the forward direction when a negative voltage is applied when viewed from the VDD terminal and when a negative voltage is applied when viewed from the GND terminal.

本回路で、Ｉ／Ｏ端子にサージ電圧が印加された場合、Ｄｉ２を経由してＲＣＴＭＯＳ側にサージ電流が流れ込む。流れ込んだサージ電流は図８での動作と同様にＮＭＯＳ側へ放電される。この際もｓｈｕｎｔＣによりＮＭＯＳの高速動作が実現され内部回路を保護している。 In this circuit, when a surge voltage is applied to the I / O terminal, a surge current flows into the RCTMOS side via Di2. The surge current flowing in is discharged to the NMOS side in the same manner as the operation in FIG. Also at this time, the high-speed operation of NMOS is realized by shunt C to protect the internal circuit.

図１８は本提案の別の形態である。これまでの説明では出力トランジスタをNMOSとしてきたが、PMOSでも可能であり、その場合はRCの構成を上部に容量Cを下部に抵抗Rを配置する事になる。 FIG. 18 shows another form of the present proposal. In the description so far, the output transistor is NMOS, but it is also possible to use PMOS. In this case, the RC configuration is arranged in the upper part and the capacitor C is arranged in the lower part.

また、バッファとなるインバータの数を調整する、出力MOSをNMOS又はPMOSとする、さらに、RCの接続を変える等、本提案の主旨を逸脱しない範囲で種々の回路構成が考えられる。
Various circuit configurations can be considered without departing from the spirit of the present proposal, such as adjusting the number of inverters serving as buffers, changing the output MOS to NMOS or PMOS, and changing the RC connection.

ＲＣを時定数素子として用いた静電保護回路（ＲＣＴＭＯＳ）の従来回路Conventional circuit of electrostatic protection circuit (RCTMOS) using RC as a time constant element 図１におけるＲＣＴＭＯＳのサージ印加時の回路の動作原理を示す図The figure which shows the operation principle of the circuit at the time of surge application of RCTMOS in FIG. 図１におけるＲＣＴＭＯＳの電源電圧印加時の回路の動作原理を示す図The figure which shows the operation | movement principle of the circuit at the time of the power supply voltage application of RCTMOS in FIG. 図２における動作原理で出力に高耐圧ＭＯＳを用い、その入力容量および寄生容量を考慮した時の動作状態を示した図FIG. 2 is a diagram showing an operation state when a high voltage MOS is used for the output in the operation principle in FIG. 2 and its input capacitance and parasitic capacitance are taken into consideration. 図２のＲＣＴＭＯＳへサージ印加時、寄生容量の影響を考慮した時の各部動作波形を示した概略図Schematic diagram showing the operation waveform of each part when the influence of parasitic capacitance is taken into account when applying a surge to the RCTMOS of FIG. 図４のＲＣＴＭＯＳ回路の各ノードをシミュレーションした時の波形図Waveform diagram when simulating each node of the RCTMOS circuit of FIG. 図１の回路形式にNMOSのゲート−ドレイン間にシャント容量を追加した本提案回路The proposed circuit in which a shunt capacitance is added between the gate and drain of the NMOS in the circuit format of FIG. 図７における本提案回路図のサージ印加時の回路の動作原理を示す図The figure which shows the operation principle of the circuit at the time of surge application of this proposal circuit diagram in FIG. 図７におけるサージ印加時の各部動作波形を示した概略図Schematic showing the operation waveforms of each part at the time of surge application in FIG. 図７におけるサージ印加時の各部動作波形をシミュレーションした時の波形図Waveform diagram when simulating the operation waveform of each part at the time of surge application in FIG. 図７における本提案回路図の電源電圧印加時の動作原理を示す図The figure which shows the operation principle at the time of the power supply voltage application of this proposal circuit diagram in FIG. 本提案の別構成による回路図Circuit diagram with another configuration of this proposal 本提案のさらに別構成による回路図Circuit diagram with yet another configuration of the proposal 本提案のさらに別構成による回路図Circuit diagram with yet another configuration of the proposal 本提案のさらに別構成による回路図Circuit diagram with yet another configuration of the proposal 本提案のさらに別構成による回路図Circuit diagram with yet another configuration of the proposal 本提案の回路に入力端子を設けた内部回路を同時に示した回路図Circuit diagram showing the internal circuit with input terminals in the proposed circuit at the same time 本提案の出力NMOSをPMOSに置き換えた別構成による回路図Circuit diagram of another configuration with the proposed output NMOS replaced with PMOS