JP2016062903A - Laminated semiconductor element and manufacturing method thereof - Google Patents

【課題】半導体回路を３次元的に積層することで集積度を向上させる積層型半導体素子において、回路の高集積化に有利な層間配線の構造と製造方法を提供する。【解決手段】積層型半導体素子を構成する少なくとも一つの単層半導体回路において、トランジスタのソース／ドレイン領域の形成と同時に形成した不純物拡散半導体層と、この不純物拡散半導体層に接続し、前記単層半導体回路の第１の主面に露出する金属配線と、前記単層半導体回路の第２の主面に露出する金属配線とにより、前記単層半導体回路の第１及び第２の主面の間を貫通する層間配線を形成する。【選択図】図１An object of the present invention is to provide an interlayer wiring structure and a manufacturing method that are advantageous for high integration of a circuit in a stacked semiconductor device that improves the degree of integration by three-dimensionally stacking semiconductor circuits. In at least one single layer semiconductor circuit constituting a stacked semiconductor element, an impurity diffusion semiconductor layer formed simultaneously with formation of a source / drain region of a transistor, and the single layer connected to the impurity diffusion semiconductor layer A metal wiring exposed on the first main surface of the semiconductor circuit and a metal wiring exposed on the second main surface of the single-layer semiconductor circuit, between the first and second main surfaces of the single-layer semiconductor circuit. Interlayer wiring penetrating through is formed. [Selection] Figure 1

本発明は、半導体回路が積層された３次元構造を有する積層型半導体素子及びその製造方法に関するものである。   The present invention relates to a stacked semiconductor element having a three-dimensional structure in which semiconductor circuits are stacked and a method for manufacturing the same.

半導体集積回路の大規模化、高密度化を実現するため、半導体回路を３次元的に積層した、積層型半導体素子が注目されている。例えば特許文献１には、ＳＯＩ（Silicon on insulator）基板に形成したＭＯＳ（Metal-Oxide-Semiconductor）トランジスタを積層する製造方法が記述されている。   In order to realize an increase in scale and density of a semiconductor integrated circuit, a stacked semiconductor element in which semiconductor circuits are stacked three-dimensionally has attracted attention. For example, Patent Document 1 describes a manufacturing method in which MOS (Metal-Oxide-Semiconductor) transistors formed on an SOI (Silicon on insulator) substrate are stacked.

図７に従来の積層型半導体素子の断面構造の一例を示す。図７は４層の半導体回路を積層した例であるが、特定の機能を持つ回路を示したものではなく、配線も一部省略している。   FIG. 7 shows an example of a cross-sectional structure of a conventional stacked semiconductor element. FIG. 7 shows an example in which four layers of semiconductor circuits are stacked, but does not show a circuit having a specific function, and some wirings are also omitted.

同図において、支持基板１００の上に、第１層半導体回路１０、第２層半導体回路２０、第３層半導体回路３０、及び第４層半導体回路４０が順次積層されている。各々の単層半導体回路は、支持基板１００又は下層の半導体回路と接合又は接着されており、各層の絶縁層内の単結晶シリコンからなる能動素子（代表的には、ＭＯＳトランジスタ）により集積回路が構成されている。   In the figure, a first layer semiconductor circuit 10, a second layer semiconductor circuit 20, a third layer semiconductor circuit 30, and a fourth layer semiconductor circuit 40 are sequentially stacked on a support substrate 100. Each single-layer semiconductor circuit is bonded or bonded to the supporting substrate 100 or a lower-layer semiconductor circuit, and an integrated circuit is formed by an active element (typically a MOS transistor) made of single-crystal silicon in each insulating layer. It is configured.

ここで、第１層半導体回路１０とは、ＢＯＸ層（Buried Oxide層、埋め込み絶縁層）１１０の下面から、内部に単結晶シリコン層１２０からなる能動素子（ＭＯＳトランジスタ１０１）及び配線層１５１，１５２を含む絶縁層１３０の上面までの領域であり、このＢＯＸ層１１０の下面と、絶縁層１３０の上面が、第１層半導体回路１０の２つの主面となる。同様に、単層半導体回路（２０，３０，４０）とは、各ＢＯＸ層（２１０，３１０，４１０）の下面から各層の能動素子を覆う絶縁層（２３０，３３０，４３０）の上面までを意味する。絶縁層は、複数の絶縁膜から構成されて良く、層間絶縁膜ということもある。   Here, the first-layer semiconductor circuit 10 refers to an active element (MOS transistor 101) composed of a single crystal silicon layer 120 and wiring layers 151, 152 from the lower surface of a BOX layer (Buried Oxide layer, buried insulating layer) 110. The lower surface of the BOX layer 110 and the upper surface of the insulating layer 130 are the two main surfaces of the first layer semiconductor circuit 10. Similarly, the single-layer semiconductor circuit (20, 30, 40) means from the lower surface of each BOX layer (210, 310, 410) to the upper surface of the insulating layer (230, 330, 430) covering the active element of each layer. To do. The insulating layer may be composed of a plurality of insulating films, and may be referred to as an interlayer insulating film.

積層型半導体素子では、多くの場合、上下の層間を接続する層間配線が使われる。図７の積層型半導体素子では、２種類の層間配線５１０，５２０が示されており、層間配線５１０は第１層と第３層の半導体回路を接続する配線、層間配線５２０は第１層と第２層の回路を接続する配線である。層間配線５２０は特許文献１に記載された構造を有しており、直上／直下の回路（第２層半導体回路２０のＭＯＳトランジスタ２０１のソース／ドレイン領域２０５と、第１層半導体回路１０の第２の配線１５２）を接続しているため、配線の断面積はトランジスタのソース／ドレイン領域と同程度である。他方、層間配線５１０は複数層の半導体回路を貫通するため、層間配線５２０に比べて配線の断面積が大きい。   In a stacked semiconductor element, interlayer wiring that connects upper and lower layers is often used. In the stacked semiconductor element of FIG. 7, two types of interlayer wirings 510 and 520 are shown. The interlayer wiring 510 is a wiring connecting the first layer and the third layer semiconductor circuit, and the interlayer wiring 520 is a first layer. This wiring connects the second layer circuit. The interlayer wiring 520 has a structure described in Patent Document 1, and a circuit immediately above / directly below (the source / drain region 205 of the MOS transistor 201 of the second layer semiconductor circuit 20 and the first layer of the first layer semiconductor circuit 10). Since the second wiring 152) is connected, the cross-sectional area of the wiring is about the same as the source / drain region of the transistor. On the other hand, since the interlayer wiring 510 passes through a plurality of layers of semiconductor circuits, the cross-sectional area of the wiring is larger than that of the interlayer wiring 520.

図７の積層型半導体素子の製造方法を、図面を参照して説明する。本製造方法は、特許文献１の方法をベースとしている。   A method for manufacturing the stacked semiconductor device of FIG. 7 will be described with reference to the drawings. This manufacturing method is based on the method of Patent Document 1.

図８〜図１２は、図７に示す従来の積層型半導体素子の製造方法の一例を、工程順に示したものである。なお、（ａ）〜（ｊ）の記号は、製造工程順序を意味し、複数の図面をまたいで付与されている。   8 to 12 show an example of the manufacturing method of the conventional stacked semiconductor element shown in FIG. 7 in the order of steps. The symbols (a) to (j) mean the manufacturing process sequence, and are given across a plurality of drawings.

図８（ａ）は第１層半導体回路１０の構造を示したものである。まず、一般的な半導体製造技術を用いてＳＯＩ基板を作製する。ＳＯＩ基板は、絶縁層上の単結晶シリコン層を活性層として利用するものであり、例えば、特許文献１に記載されるように、シリコン基板に酸素イオン等を所定の深さまでイオン注入して、ＢＯＸ層（埋め込み絶縁層）１１０を形成することにより、シリコン基板のＢＯＸ層１１０より下部が支持基板１００となり、また、ＢＯＸ層１１０の上の単結晶シリコン層（シリコン基板の一部）１２０を活性層とすることで実現される。このようなＳＯＩ基板は一般に市販されており、適宜の基板を使用することができる。このＳＯＩ基板の活性層にＭＯＳトランジスタ１０１を形成する。   FIG. 8A shows the structure of the first layer semiconductor circuit 10. First, an SOI substrate is manufactured using a general semiconductor manufacturing technique. An SOI substrate uses a single crystal silicon layer on an insulating layer as an active layer. For example, as described in Patent Document 1, oxygen ions or the like are ion-implanted into a silicon substrate to a predetermined depth. By forming the BOX layer (buried insulating layer) 110, the lower part of the silicon substrate below the BOX layer 110 becomes the support substrate 100, and the single crystal silicon layer (part of the silicon substrate) 120 on the BOX layer 110 is activated. This is realized by using layers. Such an SOI substrate is generally commercially available, and an appropriate substrate can be used. A MOS transistor 101 is formed in the active layer of the SOI substrate.

ＭＯＳトランジスタ１０１は、一般的なアイソレーション（素子分離）の技術により、単結晶シリコン層１２０をエッチング等により島状の領域に形成して活性層１０２とし、次いで、ゲート絶縁膜１０３、ゲート電極１０４、ソース／ドレイン領域１０５を形成して作製される。その後、表面に酸化膜等の第１の絶縁層１３０と、ＭＯＳトランジスタ１０１に接続する第１の配線１５１及び第２の配線１５２を形成する。なお、説明を簡単にするため、配線層は第１の配線１５１と第２の配線１５２の２層の配線としたが、より多層の配線層を形成してもよい。また、第１の絶縁層１３０は、実際には多層の絶縁膜から構成されることが多い。その後、ＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）により素子表面（絶縁層表面）を平坦化する。これにより、第１層の半導体回路１０が完成する。   In the MOS transistor 101, a single crystal silicon layer 120 is formed in an island-shaped region by etching or the like by a general isolation (element isolation) technique to form an active layer 102, and then a gate insulating film 103 and a gate electrode 104. The source / drain region 105 is formed. Thereafter, a first insulating layer 130 such as an oxide film, a first wiring 151 and a second wiring 152 connected to the MOS transistor 101 are formed on the surface. In order to simplify the description, the wiring layer is a two-layer wiring of the first wiring 151 and the second wiring 152, but a multilayer wiring layer may be formed. In addition, the first insulating layer 130 is actually composed of a multilayer insulating film in many cases. Thereafter, the element surface (insulating layer surface) is planarized by CMP (Chemical Mechanical Polishing). Thereby, the semiconductor circuit 10 of the first layer is completed.

図８（ａ）では、第１の配線１５１、第２の配線１５２は、それぞれ、半導体基板に対して垂直方向に伸びる縦方向の配線（層間配線）として用いるものとして記載されているが、同時に、半導体基板主面に対して並行に伸びる横方向の配線（層内配線）として利用することも可能である。ここで、図８（ａ）の左側の第２の配線１５２は、右側の第２の配線１５２よりも面積が広く形成されているが、これは、後に比較的断面積の大きい層間配線５１０と接続するためである。   In FIG. 8A, the first wiring 151 and the second wiring 152 are described as being used as vertical wiring (interlayer wiring) extending in the vertical direction with respect to the semiconductor substrate. Also, it can be used as a lateral wiring (in-layer wiring) extending in parallel with the main surface of the semiconductor substrate. Here, the second wiring 152 on the left side in FIG. 8A is formed to have a larger area than the second wiring 152 on the right side. This is for connection.

次に、図８（ｂ）に示されるように、第２層半導体回路２０を作製する。図８（ａ）と同様に一般的な半導体製造技術を用いてＳＯＩ構造のＭＯＳトランジスタ２０１を作製する。第１層半導体回路１０と同様に、ＢＯＸ層（埋め込み絶縁層）２１０上の単結晶シリコン層２２０をパターニングして活性層２０２を形成し、この活性層２０２に、ゲート絶縁膜２０３、ゲート電極２０４、ソース／ドレイン領域２０５を形成して、ＭＯＳトランジスタ２０１を作製する。その後、第２の絶縁層２３０を形成し、ＭＯＳトランジスタ２０１に接続する第１の配線２５１及び第２の配線２５２を形成することで、図８（ｂ）のＳＯＩ構造ＭＯＳトランジスタ２０１が完成する。   Next, as shown in FIG. 8B, the second layer semiconductor circuit 20 is fabricated. Similar to FIG. 8A, a MOS transistor 201 having an SOI structure is manufactured using a general semiconductor manufacturing technique. Similar to the first layer semiconductor circuit 10, the single crystal silicon layer 220 on the BOX layer (buried insulating layer) 210 is patterned to form an active layer 202, and a gate insulating film 203 and a gate electrode 204 are formed on the active layer 202. The source / drain regions 205 are formed, and the MOS transistor 201 is manufactured. Thereafter, the second insulating layer 230 is formed, and the first wiring 251 and the second wiring 252 connected to the MOS transistor 201 are formed, whereby the SOI structure MOS transistor 201 in FIG. 8B is completed.

次に、ＭＯＳトランジスタ２０１を覆う絶縁層２３０の上部に、仮基板２００を樹脂等を用いて貼り付け、図８（ｃ）のごとく、第２層半導体回路２０の表面に仮基板２００を仮接着する。その後、支持基板１００を、例えばＣＭＰ（化学機械研磨）やエッチングにより除去する。そして、支持基板１００を除去した側（裏面側）から、絶縁層（ＢＯＸ層）２１０に開口を形成し、ＭＯＳトランジスタのソース／ドレイン領域２０５に接続する接合電極（又は配線）２５３を形成する。この接合電極２５３は、後に層間配線５２０として機能する。これで、積層半導体素子のための第２層半導体回路２０が完成する。   Next, the temporary substrate 200 is pasted onto the insulating layer 230 covering the MOS transistor 201 using a resin or the like, and the temporary substrate 200 is temporarily bonded to the surface of the second layer semiconductor circuit 20 as shown in FIG. To do. Thereafter, the support substrate 100 is removed by CMP (chemical mechanical polishing) or etching, for example. Then, an opening is formed in the insulating layer (BOX layer) 210 from the side from which the supporting substrate 100 is removed (back side), and a junction electrode (or wiring) 253 connected to the source / drain region 205 of the MOS transistor is formed. The bonding electrode 253 functions as an interlayer wiring 520 later. Thus, the second layer semiconductor circuit 20 for the laminated semiconductor element is completed.

図９（ｄ）に、２層の半導体回路の積層構造を示す。図８（ａ）で作製した第１層半導体回路１０の上に、図８（ｃ）の第２層半導体回路２０を、第１層半導体回路１０の第２の配線１５２と第２層の接合電極２５３とが接続するよう、電極・配線等の位置合わせを行って積層し、直接接合技術等により接合した後、仮基板２００を剥離又は除去する。
このようにして、図９（ｄ）の第１層半導体回路１０と第２層半導体回路２０とが積層され、ＭＯＳトランジスタ１０１とＭＯＳトランジスタ２０１が接続された３次元構造集積回路が作製される。 FIG. 9D shows a stacked structure of a two-layer semiconductor circuit. The second layer semiconductor circuit 20 of FIG. 8C is joined to the second wiring 152 of the first layer semiconductor circuit 10 and the second layer on the first layer semiconductor circuit 10 fabricated in FIG. The electrodes / wirings are aligned and stacked so as to be connected to the electrode 253 and bonded by a direct bonding technique or the like, and then the temporary substrate 200 is peeled or removed.
In this way, the first-layer semiconductor circuit 10 and the second-layer semiconductor circuit 20 shown in FIG. 9D are stacked, and a three-dimensional structure integrated circuit in which the MOS transistor 101 and the MOS transistor 201 are connected is manufactured.

以下、同様の工程を繰り返して、第３層以降の半導体回路を積層する。   Thereafter, the same steps are repeated to stack the third and subsequent semiconductor circuits.

まず、ＭＯＳトランジスタ３０１が形成された第３層半導体回路３０を、第２層半導体回路２０と同様に、図８（ｂ）、（ｃ）に示した工程で作製する。ただし、第３半導体回路３０では、接合電極は形成しない。そして、図９（ｅ）のように、第２層半導体回路２０の上に第３層半導体回路３０を積層する。   First, the third layer semiconductor circuit 30 in which the MOS transistor 301 is formed is manufactured by the steps shown in FIGS. 8B and 8C, similarly to the second layer semiconductor circuit 20. However, in the third semiconductor circuit 30, no bonding electrode is formed. Then, as shown in FIG. 9E, the third layer semiconductor circuit 30 is stacked on the second layer semiconductor circuit 20.

次に、第１層半導体回路１０と第３層半導体回路３０とを接続する層間配線５１０の製造工程を説明する。   Next, a manufacturing process of the interlayer wiring 510 that connects the first layer semiconductor circuit 10 and the third layer semiconductor circuit 30 will be described.

図１０（ｆ）において、第３層半導体回路３０の絶縁層３３１の表面から、第１層半導体回路１０の左側の第２の配線１５２に達する貫通ビアホール５０１を形成する。   In FIG. 10 (f), a through via hole 501 is formed from the surface of the insulating layer 331 of the third layer semiconductor circuit 30 to reach the second wiring 152 on the left side of the first layer semiconductor circuit 10.

次いで、図１０（ｇ）のように、スパッタやメッキにより、後に層間配線となる金属層５０２で貫通ビアホール５０１を埋める。このとき、金属層５０２は第３層半導体回路３０の表面を覆って形成する。   Next, as shown in FIG. 10G, the through via hole 501 is filled with a metal layer 502 that will later become an interlayer wiring by sputtering or plating. At this time, the metal layer 502 is formed to cover the surface of the third layer semiconductor circuit 30.

そして、図１１（ｈ）のとおり、通常のフォトリソグラフィ及びエッチング技術により、表面の金属層５０２をパターニングして不要部分を除去し、第３層半導体回路３０の第２の配線３５２と接触する第３の配線３５３を形成する。第３の配線３５３の一部は、層間配線５１０と一体化しており、第３層の第２の配線３５２を、層間配線５１０を介して第１層の第２の配線１５２と接続する。これにより、第１層のＭＯＳトランジスタ１０１と第３層のＭＯＳトランジスタ３０１が電気的に接続される。   Then, as shown in FIG. 11H, the metal layer 502 on the surface is patterned by an ordinary photolithography and etching technique to remove unnecessary portions, and the second wiring 352 in contact with the second wiring 352 of the third layer semiconductor circuit 30 is contacted. 3 wirings 353 are formed. A part of the third wiring 353 is integrated with the interlayer wiring 510, and the second wiring 352 in the third layer is connected to the second wiring 152 in the first layer through the interlayer wiring 510. As a result, the first layer MOS transistor 101 and the third layer MOS transistor 301 are electrically connected.

次いで、図１１（ｉ）のとおり、絶縁層３３２をＣＶＤ等で形成して第３の配線３５３を覆う。   Next, as illustrated in FIG. 11I, the insulating layer 332 is formed by CVD or the like to cover the third wiring 353.

その後、図１２（ｊ）に示すように、表面をＣＭＰ等で平坦化し、絶縁層３３２及び第３の配線３５３を所定の厚さとし、第３の絶縁層３３０内に配線層３５１，３５２，３５３を備えた第３層半導体回路３０を形成する。   After that, as shown in FIG. 12J, the surface is flattened by CMP or the like, the insulating layer 332 and the third wiring 353 are set to a predetermined thickness, and the wiring layers 351, 352, 353 are formed in the third insulating layer 330. A third layer semiconductor circuit 30 having the structure is formed.

以上の工程で、第３層の半導体回路３０まで完成する。   Through the above steps, the third-layer semiconductor circuit 30 is completed.

さらに、その後、第２層半導体回路２０及び第３層半導体回路３０と同様の手順で第４層半導体回路４０を形成し、第３層半導体回路３０の上に位置合わせして積層する。   Further, after that, a fourth layer semiconductor circuit 40 is formed in the same procedure as the second layer semiconductor circuit 20 and the third layer semiconductor circuit 30, and is aligned and stacked on the third layer semiconductor circuit 30.

このようにして、図７の第１層から第４層の半導体回路を有する積層型半導体素子が完成する。   In this manner, a stacked semiconductor element having the first to fourth semiconductor circuits in FIG. 7 is completed.

特開昭６４−１８２４８号公報Japanese Unexamined Patent Publication No. 64-18248

従来の積層型半導体素子においては、積層の途中で層間配線５１０を形成する特別な工程（図１０〜図１２）が必要である。また、貫通ビアホール５０１は複数の層を貫通して形成されるため、層間配線５１０は接合電極２５３（層間配線５２０）に比べ、断面積が大きくなる。また、貫通ビアホール５０１は、下層のＭＯＳトランジスタ等が存在しない領域に形成することが必要であり、レイアウトの自由度が低く、且つ迂回配線となりやすい。そのため、素子面積に対して層間配線が占める割合が大きくなり、積層化によって集積度を上げようとする素子本来の目的を達成するために障害となるという問題がある。   In the conventional laminated semiconductor element, a special process (FIGS. 10 to 12) for forming the interlayer wiring 510 in the middle of the lamination is required. Further, since the through via hole 501 is formed through a plurality of layers, the interlayer wiring 510 has a larger cross-sectional area than the bonding electrode 253 (interlayer wiring 520). Further, the through via hole 501 needs to be formed in a region where there is no lower layer MOS transistor or the like, so that the degree of freedom in layout is low and it tends to be a bypass wiring. Therefore, the ratio of the interlayer wiring to the element area becomes large, and there is a problem that it becomes an obstacle to achieve the original purpose of the element to increase the degree of integration by stacking.

例えば、図７において、単層の半導体回路層の厚さが１０μｍ程度であるとすると、第２層半導体回路２０と第３層半導体回路３０とを貫通する貫通ビアホール５０１の深さは２０μｍ程度となる。異方性ドライエッチングを用いてビアホールを形成するとしても、安定した断面形状に開口を形成するためには、ビアホールのアスペクト比を４：１以下にすることが望ましいから、貫通ビアホール５０１の開口径を５μｍ以上とすることが必要となる。   For example, in FIG. 7, if the thickness of the single semiconductor circuit layer is about 10 μm, the depth of the through via hole 501 that penetrates the second layer semiconductor circuit 20 and the third layer semiconductor circuit 30 is about 20 μm. Become. Even if the via hole is formed using anisotropic dry etching, in order to form the opening in a stable cross-sectional shape, it is desirable that the aspect ratio of the via hole is 4: 1 or less. Is required to be 5 μm or more.

図７の例では、層間配線５１０は第１層と第３層を接続するため２層を貫通しているが、多層積層の素子においては、数層以上を貫通する配線が必要になることがある。その場合、層間配線の距離がさらに長くなるため（ビアホールの深さが深くなるため）、貫通ビアホール５０１はより大きな径で開口しなければならず、結果として層間配線はさらに断面積が大きくなる。   In the example of FIG. 7, the interlayer wiring 510 passes through two layers to connect the first layer and the third layer. However, in a multi-layered element, wiring that penetrates several layers or more is required. is there. In that case, since the distance between the interlayer wirings becomes longer (because the depth of the via hole becomes deeper), the through via hole 501 must be opened with a larger diameter, and as a result, the interlayer wiring further increases in cross-sectional area.

従って、上記のような問題点に鑑みてなされた本発明の目的は、半導体回路を３次元的に積層する積層型半導体素子において、回路の高集積化に有利な層間配線の構造を提供することにある。また、特別な工程を用いることなく、積層型半導体素子の層間配線を製造する方法を提供することにある。   Accordingly, an object of the present invention made in view of the above problems is to provide an interlayer wiring structure that is advantageous for high integration of a circuit in a stacked semiconductor element in which semiconductor circuits are three-dimensionally stacked. It is in. It is another object of the present invention to provide a method for manufacturing an interlayer wiring of a stacked semiconductor element without using a special process.

上記課題を解決するために本発明に係る積層型半導体素子は、単層半導体回路を複数層積層してなる積層型半導体素子であって、少なくとも一つの前記単層半導体回路は、前記単層半導体回路の第１及び第２の主面の間を貫通する層間配線を備え、前記層間配線は、不純物が導入された半導体層と、前記第１及び第２の主面に露出する前記半導体層よりも高導電性の材料とを備えることを特徴とする。   In order to solve the above problems, a stacked semiconductor device according to the present invention is a stacked semiconductor device formed by stacking a plurality of single-layer semiconductor circuits, and at least one single-layer semiconductor circuit includes the single-layer semiconductor circuit. An interlayer wiring penetrating between the first and second main surfaces of the circuit is provided. The interlayer wiring includes a semiconductor layer into which an impurity is introduced and the semiconductor layer exposed to the first and second main surfaces. Is also provided with a highly conductive material.

また、前記半導体層は、能動素子を形成しない、独立した半導体島領域であることが望ましい。   The semiconductor layer is preferably an independent semiconductor island region that does not form an active element.

また、前記半導体層は、単結晶半導体からなることが望ましい。   The semiconductor layer is preferably made of a single crystal semiconductor.

また、前記半導体層よりも高導電性の材料は、金属であることが望ましい。   In addition, the material having higher conductivity than the semiconductor layer is preferably a metal.

上記課題を解決するために本発明に係る積層型半導体素子の製造方法は、単層半導体回路を複数層積層してなる積層型半導体素子の製造方法であって、少なくとも一つの前記単層半導体回路の半導体層に不純物を導入して不純物拡散半導体層を形成する工程と、前記単層半導体回路の第1の主面側から、前記不純物拡散半導体層に接続する前記不純物拡散半導体層よりも高導電性の材料からなる配線を形成する工程と、前記単層半導体回路の第２の主面側から、前記不純物拡散半導体層に接続する前記不純物拡散半導体層よりも高導電性の材料からなる配線を形成する工程と、を備え、前記単層半導体回路の第１及び第２の主面の間を貫通する層間配線を形成することを特徴とする。   In order to solve the above problems, a manufacturing method of a stacked semiconductor device according to the present invention is a manufacturing method of a stacked semiconductor device in which a plurality of single-layer semiconductor circuits are stacked, and includes at least one single-layer semiconductor circuit. A step of introducing an impurity into the semiconductor layer to form an impurity diffusion semiconductor layer, and a higher conductivity than the impurity diffusion semiconductor layer connected to the impurity diffusion semiconductor layer from the first main surface side of the single-layer semiconductor circuit Forming a wiring made of a conductive material, and a wiring made of a material that is higher in conductivity than the impurity diffusion semiconductor layer connected to the impurity diffusion semiconductor layer from the second main surface side of the single-layer semiconductor circuit. Forming an interlayer wiring penetrating between the first and second main surfaces of the single-layer semiconductor circuit.

また、前記不純物拡散半導体層を形成する工程は、能動素子を形成しない独立した半導体島領域に不純物を導入することが望ましい。   In the step of forming the impurity diffusion semiconductor layer, it is desirable to introduce impurities into an independent semiconductor island region where no active element is formed.

また、前記不純物拡散半導体層を形成する工程は、トランジスタのソース／ドレイン領域の形成と同時に前記不純物拡散半導体層を形成することが望ましい。   In the step of forming the impurity diffusion semiconductor layer, the impurity diffusion semiconductor layer is preferably formed simultaneously with the formation of the source / drain regions of the transistor.

また、前記不純物拡散半導体層は、単結晶半導体からなることが望ましい。   The impurity diffusion semiconductor layer is preferably made of a single crystal semiconductor.

また、前記半導体層よりも高導電性の材料は、金属であることが望ましい。   In addition, the material having higher conductivity than the semiconductor layer is preferably a metal.

本発明の構造によれば、積層型半導体素子の層間配線の断面積を従来の構造に比べ小さくすることができるため、積層型半導体素子（３次元集積回路）全体の集積度を向上させることができる。また、本発明の製造方法は、従来の積層型半導体素子の素子形成と同時に垂直方向の配線構造を形成でき、層間配線の形成に特別な工程を付加する必要がないため、製造コストの上昇を抑えることができる。   According to the structure of the present invention, the cross-sectional area of the interlayer wiring of the stacked semiconductor element can be reduced as compared with the conventional structure, so that the integration degree of the entire stacked semiconductor element (three-dimensional integrated circuit) can be improved. it can. In addition, the manufacturing method of the present invention can form a vertical wiring structure simultaneously with the element formation of the conventional stacked semiconductor element, and does not require any special process for forming the interlayer wiring, thus increasing the manufacturing cost. Can be suppressed.

本発明の第１の実施例の積層型半導体素子の構造を示す図である。It is a figure which shows the structure of the laminated semiconductor element of the 1st Example of this invention. 本発明の第１の実施例の積層型半導体素子の製造工程を示す図である。It is a figure which shows the manufacturing process of the laminated type semiconductor element of the 1st Example of this invention. 本発明の第１の実施例の積層型半導体素子の製造工程を示す図である。It is a figure which shows the manufacturing process of the laminated type semiconductor element of the 1st Example of this invention. 本発明の第１の実施例の積層型半導体素子の製造工程を示す図である。It is a figure which shows the manufacturing process of the laminated type semiconductor element of the 1st Example of this invention. 本発明の第２の実施例の積層型半導体素子の構造を示す図である。It is a figure which shows the structure of the laminated semiconductor element of the 2nd Example of this invention. 本発明の第３の実施例の積層型半導体素子の構造を示す図である。It is a figure which shows the structure of the laminated type semiconductor element of the 3rd Example of this invention. 従来の積層型半導体素子の構造を示す図である。It is a figure which shows the structure of the conventional laminated semiconductor element. 従来の積層型半導体素子の製造工程を示す図である。It is a figure which shows the manufacturing process of the conventional laminated type semiconductor element. 従来の積層型半導体素子の製造工程を示す図である。It is a figure which shows the manufacturing process of the conventional laminated type semiconductor element. 従来の積層型半導体素子の製造工程を示す図である。It is a figure which shows the manufacturing process of the conventional laminated type semiconductor element. 従来の積層型半導体素子の製造工程を示す図である。It is a figure which shows the manufacturing process of the conventional laminated type semiconductor element. 従来の積層型半導体素子の製造工程を示す図である。It is a figure which shows the manufacturing process of the conventional laminated type semiconductor element.

以下、本発明の実施の形態について説明する。   Embodiments of the present invention will be described below.

（第１の実施例）
本発明による積層型半導体素子の構造の第１の実施例を図１に示す。図１の積層型半導体素子は、図７に示した従来構造と同じ配線接続を有する３次元集積回路を構成している。 (First embodiment)
A first embodiment of the structure of a stacked semiconductor device according to the present invention is shown in FIG. 1 constitutes a three-dimensional integrated circuit having the same wiring connection as that of the conventional structure shown in FIG.

本発明では、第２層半導体回路２０の第１の主面（上面）と第２の主面（下面）の間に、第２の配線２５２、第１の配線２５１、高濃度拡散層（不純物拡散半導体層）２０５Ｂ、及び接合電極２５３を配置して接続することで、第１の主面（上面）と第２の主面（下面）の間を貫通する層間配線５１０を構成し、第１層と第３層を接続する配線を形成している。ここで、高濃度拡散層２０５Ｂは、不純物が高濃度に導入された半導体層であり、不純物拡散半導体層とも呼ぶ（ただし、不純物の導入方法は拡散法に限らず、イオン注入等任意の方法を用いてよい）。この半導体層は、能動素子を形成するための半導体層と同時に形成されたものであり、単結晶半導体層であることが望ましい。また、第１の配線２５１、第２の配線２５２、及び接合電極（又は配線）２５３は、高濃度拡散層２０５Ｂよりも高導電性の材料、具体的には、金、銅、アルミニウム等の金属や、ＣｏＳｉ，ＷＳｉ等のシリサイド、さらに、ＴｉＮ等の金属窒化物等を用いることができる。   In the present invention, between the first main surface (upper surface) and the second main surface (lower surface) of the second layer semiconductor circuit 20, the second wiring 252, the first wiring 251, and the high-concentration diffusion layer (impurity) By disposing and connecting the diffusion semiconductor layer 205B and the bonding electrode 253, an interlayer wiring 510 penetrating between the first main surface (upper surface) and the second main surface (lower surface) is formed, and the first A wiring connecting the layer and the third layer is formed. Here, the high-concentration diffusion layer 205B is a semiconductor layer into which impurities are introduced at a high concentration, and is also referred to as an impurity diffusion semiconductor layer (however, the impurity introduction method is not limited to the diffusion method, and any method such as ion implantation may be used). May be used). This semiconductor layer is formed at the same time as the semiconductor layer for forming the active element, and is preferably a single crystal semiconductor layer. The first wiring 251, the second wiring 252, and the bonding electrode (or wiring) 253 are made of a material having higher conductivity than the high concentration diffusion layer 205 </ b> B, specifically, a metal such as gold, copper, or aluminum. Alternatively, silicide such as CoSi and WSi, and metal nitride such as TiN can be used.

図１の例では、第３層半導体回路３０も、接合電極３５４と、高濃度拡散層３０５Ｂと、高濃度拡散層３０５ＢとＭＯＳトランジスタのソース／ドレイン領域３０５とを接続する第１の配線３５１を備えており、第３層半導体回路３０内での配線構造の微細化を図っている。この構造では、貫通ビアホールを形成する必要がなく、層間配線の配線断面積を小さくできる。第１、第２の配線、高濃度拡散層、接合電極を順次接続することで層間を接続するため、それぞれの接続部の配線断面積が最小化され、従来構造にくらべて、回路の集積度を向上させることができる。さらに、層間を接続する際に、層が増えても層間配線の配線断面積は大きくならないため多層積層構造の素子においては、従来技術からの改善効果が顕著である。   In the example of FIG. 1, the third layer semiconductor circuit 30 also includes the junction electrode 354, the high concentration diffusion layer 305 </ b> B, and the first wiring 351 that connects the high concentration diffusion layer 305 </ b> B and the source / drain region 305 of the MOS transistor. The wiring structure in the third layer semiconductor circuit 30 is miniaturized. In this structure, it is not necessary to form a through via hole, and the wiring cross-sectional area of the interlayer wiring can be reduced. Since the layers are connected by sequentially connecting the first and second wirings, the high-concentration diffusion layer, and the junction electrode, the wiring cross-sectional area of each connection portion is minimized, and the degree of circuit integration is reduced compared to the conventional structure. Can be improved. Further, when connecting the layers, even if the number of layers increases, the wiring cross-sectional area of the interlayer wiring does not increase. Therefore, the improvement effect from the prior art is remarkable in the element having the multilayer laminated structure.

また、この構造では、高濃度拡散層２０５Ｂは、ソース／ドレイン領域２０５と同時に形成でき、特別な貫通ビアホールの形成や貫通ビアホールへの導電体埋設工程も不要であるため、従来技術で各層の回路を形成した後、順次積層していくだけで、積層型半導体素子が製造できる。すなわち、従来構造の素子を製造するために不可欠であった図１０（ｆ）〜図１２（ｊ）の工程は不要となり、製造工程を簡略化することができる。   In this structure, the high-concentration diffusion layer 205B can be formed at the same time as the source / drain region 205, and a special through via hole formation and a conductor burying step in the through via hole are unnecessary. After forming the stacked semiconductor device, a stacked semiconductor device can be manufactured simply by sequentially stacking the layers. That is, the steps shown in FIGS. 10 (f) to 12 (j), which are indispensable for manufacturing a device having a conventional structure, are unnecessary, and the manufacturing process can be simplified.

なお、本発明の構造では、層間配線の途中に高濃度拡散層（不純物拡散半導体層）２０５Ｂが挿入される。高濃度拡散層は金属に比べ抵抗率が高いため、その影響で、層間配線の抵抗が上がることが懸念されるが、例えば、高濃度に不純物を導入した半導体層において信号電流の通る断面積Ｓを１０^-8 cm²、信号電流の通る距離Ｌ（ソース／ドレイン層２０５の厚さに等しい）を１０^-5cmとし、高濃度拡散層の抵抗率ρを１０^-4（Ω・cm）とすると、高濃度拡散層の抵抗Ｒは、Ｒ＝ρＬ／Ｓより、０．１Ωとなる。この程度の抵抗であれば、一般の論理回路の動作には支障はなく、本発明の構造は十分実用的であるといえる。 In the structure of the present invention, a high concentration diffusion layer (impurity diffusion semiconductor layer) 205B is inserted in the middle of the interlayer wiring. Since the high-concentration diffusion layer has a higher resistivity than metal, there is a concern that the resistance of the interlayer wiring may increase due to the influence. For example, a cross-sectional area S through which a signal current passes in a semiconductor layer doped with a high concentration of impurities. ^Is 10 ⁻⁸ cm ² , the distance L through which the signal current passes (equal to the thickness of the source / drain layer 205) is 10 ⁻⁵ cm, and the resistivity ρ of the high-concentration diffusion layer is 10 ⁻⁴ (Ω · cm). Then, the resistance R of the high concentration diffusion layer is 0.1Ω from R = ρL / S. With such a resistance, the operation of a general logic circuit is not hindered, and the structure of the present invention can be said to be sufficiently practical.

（本発明の層間配線の製造方法）
図１〜図４を用いて、本発明の積層型半導体素子の製造方法を説明する。なお、（ａ）〜（ｊ）の記号は、製造工程順序を意味し、複数の図面をまたいで付与されている。 (Method for producing interlayer wiring of the present invention)
A method for manufacturing a stacked semiconductor device of the present invention will be described with reference to FIGS. The symbols (a) to (j) mean the manufacturing process sequence, and are given across a plurality of drawings.

本発明の層間配線は、層間配線を形成するために特別な工程を付加することなく、一般的な半導体集積回路の製造工程と、積層工程を組み合わせることで作製可能である。以下の製造工程では、層間配線について構造的な特徴を備えた第２層半導体回路２０の製造を中心に説明する。   The interlayer wiring of the present invention can be manufactured by combining a general semiconductor integrated circuit manufacturing process and a stacking process without adding a special process for forming the interlayer wiring. In the following manufacturing process, description will be made centering on the manufacture of the second layer semiconductor circuit 20 having structural features for the interlayer wiring.

本発明の積層型半導体素子の第１層半導体回路１０は、図１の最下層１０の構造を有する。   The first layer semiconductor circuit 10 of the stacked semiconductor device of the present invention has the structure of the lowermost layer 10 in FIG.

第１層半導体回路１０の製造工程は、従来の図８（ａ）の半導体回路の製造工程と同様であり、一般的な半導体製造技術を用いることができる。まず、支持基板１００、ＢＯＸ層１１０、単結晶半導体層１２０からなるＳＯＩ基板を準備する。   The manufacturing process of the first layer semiconductor circuit 10 is the same as the manufacturing process of the conventional semiconductor circuit of FIG. 8A, and a general semiconductor manufacturing technique can be used. First, an SOI substrate including the support substrate 100, the BOX layer 110, and the single crystal semiconductor layer 120 is prepared.

例えば、支持基板１００は厚さ４００〜７００μｍ程度のシリコン基板であり、ＢＯＸ層１１０は、厚さ０．１〜０．２μｍ程度のシリコン酸化膜であり、単結晶半導体層１２０は、厚さ０．１μｍ以下の単結晶シリコン層である。なお、各層の材料や厚さは限定されるものではなく、例えば、支持基板１００はガラス基板や放熱性のよいセラミック基板等を適宜選択できる。ＢＯＸ層１１０はシリコン酸化膜の他、窒化膜等の各種絶縁材料を用いることができ、また、活性層１０３も化合物半導体等の他の半導体材料を用いることができる。   For example, the support substrate 100 is a silicon substrate having a thickness of about 400 to 700 μm, the BOX layer 110 is a silicon oxide film having a thickness of about 0.1 to 0.2 μm, and the single crystal semiconductor layer 120 has a thickness of 0 A single crystal silicon layer of 1 μm or less. In addition, the material and thickness of each layer are not limited, For example, the support substrate 100 can select a glass substrate, a ceramic substrate with good heat dissipation, etc. suitably. The BOX layer 110 can use various insulating materials such as a nitride film in addition to a silicon oxide film, and the active layer 103 can also use other semiconductor materials such as a compound semiconductor.

このようなＳＯＩ基板の製造は、既存の様々なＳＯＩ製造技術のいずれを採用しても良い。例えば、シリコン基板に酸素イオン等を所定のエネルギーでイオン注入することにより、一定の深さに埋め込み酸化膜を形成する方法がある。例えば、シリコン基板に酸素イオン等を所定の深さまでイオン注入して、ＢＯＸ層（埋め込み絶縁層）１１０を形成することにより、シリコン基板のＢＯＸ層１１０より下部が支持基板１００となり、また、ＢＯＸ層１１０の上に単結晶シリコン層（シリコン基板の一部）１２０が残り、これを活性層１０２とすることで実現される。また、２つのシリコンウエハを、絶縁層を介して張り合わせ、一方のシリコンウエハを研磨して所定の厚さの活性層とすることにより、ＳＯＩ基板を作製することもできる。また更に、シリコン基板（又はそのエピタキシャル層）の表面に薄い絶縁層を形成後、表面から所定の深さに水素イオン注入を施し、その後、支持基板と表面を向かい合わせて貼り合わせた後、熱アニールを施して水素イオンが注入された領域を脆弱化してそこからシリコン基板を分離・剥離することで、ＳＯＩ基板を作製する方法もある。   Any of various existing SOI manufacturing techniques may be adopted for manufacturing such an SOI substrate. For example, there is a method of forming a buried oxide film at a certain depth by implanting oxygen ions or the like into a silicon substrate with a predetermined energy. For example, oxygen ions or the like are ion-implanted into a silicon substrate to a predetermined depth to form a BOX layer (buried insulating layer) 110, so that the lower part of the silicon substrate than the BOX layer 110 becomes the support substrate 100, and the BOX layer A single crystal silicon layer (a part of a silicon substrate) 120 remains on 110, which is realized as an active layer 102. In addition, an SOI substrate can be manufactured by bonding two silicon wafers through an insulating layer and polishing one silicon wafer to obtain an active layer having a predetermined thickness. Furthermore, after a thin insulating layer is formed on the surface of the silicon substrate (or its epitaxial layer), hydrogen ions are implanted to a predetermined depth from the surface, and then bonded to the supporting substrate facing the surface, There is also a method for fabricating an SOI substrate by annealing to weaken a region into which hydrogen ions have been implanted, and separating and peeling the silicon substrate therefrom.

このＳＯＩ基板の単結晶半導体層にＭＯＳトランジスタ１０１を形成する。例えば、一般的なアイソレーション（素子分離）の技術により、単結晶シリコン層１２０をエッチング等により島状のトランジスタ領域（活性層）１０２に形成し、次いで、ゲート絶縁膜１０３、ゲート電極１０４、ソース／ドレイン領域１０５を形成して作製される。その後、表面に酸化膜等の第１の絶縁層１３０と、ＭＯＳトランジスタ１０１に接続する第１の配線１５１及び第２の配線１５２を形成することで、図１のＳＯＩ構造ＭＯＳトランジスタを備えた第１層半導体回路１０が完成する。現実には、ＭＯＳトランジスタ１０１を覆う絶縁膜を形成後にその表面を平坦化し、ＭＯＳトランジスタ１０１に接続する第１の配線１５１を形成し、さらに第１の配線１５１を覆う絶縁膜を形成後にその表面を平坦化し、第１の配線１５１に接続する第２の配線１５２を形成するといった手順で第１の絶縁層１３０及び配線層１５１，１５２を形成する。配線層は第１配線１５１と第２配線１５２としたが、より多層の配線層を形成してもよい。また、第１の絶縁層１３０は、実際には多層の絶縁膜から構成されることが多い。第２の配線１５２は、従来と同様に、適宜の配線材料を用いることができるが、後の接合工程等を考慮して、接触抵抗の低い金（Ａｕ）等を用いることが望ましい。   A MOS transistor 101 is formed in the single crystal semiconductor layer of the SOI substrate. For example, the single crystal silicon layer 120 is formed in the island-shaped transistor region (active layer) 102 by etching or the like by a general isolation (element isolation) technique, and then the gate insulating film 103, the gate electrode 104, the source / Drain region 105 is formed and produced. After that, a first insulating layer 130 such as an oxide film and a first wiring 151 and a second wiring 152 connected to the MOS transistor 101 are formed on the surface, so that the first MOS transistor having the SOI structure MOS transistor of FIG. A one-layer semiconductor circuit 10 is completed. Actually, after the insulating film covering the MOS transistor 101 is formed, the surface thereof is flattened, the first wiring 151 connected to the MOS transistor 101 is formed, and the insulating film covering the first wiring 151 is further formed and then the surface thereof is formed. The first insulating layer 130 and the wiring layers 151 and 152 are formed by the procedure of flattening and forming the second wiring 152 connected to the first wiring 151. The wiring layers are the first wiring 151 and the second wiring 152, but a multilayer wiring layer may be formed. In addition, the first insulating layer 130 is actually composed of a multilayer insulating film in many cases. As in the conventional case, an appropriate wiring material can be used for the second wiring 152, but it is desirable to use gold (Au) or the like having a low contact resistance in consideration of a subsequent bonding process or the like.

第１の配線１５１、第２の配線１５２は、それぞれ、半導体基板に対して垂直方向に伸びる縦方向の配線（層間配線）として利用することも、半導体基板主面に対して並行に伸びる横方向の配線（層内配線）として利用することも可能である。   Each of the first wiring 151 and the second wiring 152 can be used as a vertical wiring (interlayer wiring) extending in a direction perpendicular to the semiconductor substrate, or in a lateral direction extending in parallel to the main surface of the semiconductor substrate. It is also possible to use it as a wiring (in-layer wiring).

図１の本発明の第１層半導体回路１０が、従来（図７）と異なるのは、左側の第２の配線１５２も、右側の第２の配線１５２と同様に面積を小さくしていることである。これは、本発明においては、後に接続される層間配線５１０の配線断面積を小さくすることが可能なためである。   The first-layer semiconductor circuit 10 of the present invention shown in FIG. 1 is different from the conventional one (FIG. 7) in that the area of the second wiring 152 on the left side is also reduced in the same manner as the second wiring 152 on the right side. It is. This is because in the present invention, the wiring cross-sectional area of the interlayer wiring 510 to be connected later can be reduced.

次に、本発明の層間配線を有する第２層の回路基板２０の製造工程を説明する。   Next, the manufacturing process of the second layer circuit board 20 having the interlayer wiring of the present invention will be described.

図２（ａ）に示す、支持基板１００、ＢＯＸ層２１０、単結晶半導体（シリコン）層２２０からなるＳＯＩ基板からスタートする。このＳＯＩ基板は任意の製造方法で作製されたものであって良い。   The process starts from an SOI substrate including a support substrate 100, a BOX layer 210, and a single crystal semiconductor (silicon) layer 220 shown in FIG. This SOI substrate may be manufactured by any manufacturing method.

図２（ｂ）では、活性層及び層間配線の一部となる半導体島領域を形成する。フォトリソグラフィとエッチングにより、単結晶半導体層２２０を、トランジスタ領域（活性層）２０２Ａと、後に高濃度拡散層となる部分２０２Ｂに分離する。   In FIG. 2B, a semiconductor island region that becomes a part of the active layer and the interlayer wiring is formed. By photolithography and etching, the single crystal semiconductor layer 220 is separated into a transistor region (active layer) 202A and a portion 202B that will later become a high-concentration diffusion layer.

図２（ｃ）において、熱酸化により、活性層２０２Ａの表面にゲート絶縁膜（酸化膜）２０３を形成する。このとき、半導体領域２０２Ｂの表面も酸化膜で覆われる。なお、酸化膜は支持基板１００の裏面にも形成されるが、裏面の状態は本質的ではないので、省略する（以下の工程でも同様）。次いで、ＣＶＤ（Chemical vapor deposition）により、ポリシリコンを堆積した後、フォトリソグラフィ、エッチングによりパターニングを行い、ゲート電極２０４を形成する。   In FIG. 2C, a gate insulating film (oxide film) 203 is formed on the surface of the active layer 202A by thermal oxidation. At this time, the surface of the semiconductor region 202B is also covered with the oxide film. Although the oxide film is also formed on the back surface of the support substrate 100, the state of the back surface is not essential and is omitted (the same applies to the following steps). Next, after depositing polysilicon by CVD (Chemical Vapor Deposition), patterning is performed by photolithography and etching to form the gate electrode 204.

図２（ｄ）は、不純物導入工程を示す。エッチングにより、不要部分のゲート絶縁膜（酸化膜）２０３を除去し、イオン注入により、活性層２０２Ａに不純物をドープする。なお、工程順を反対にして、イオン注入を行った後に、不要な酸化膜を除去しても良い。この工程で、ゲート電極をマスクとしてソース／ドレイン領域２０５が自己整合的に形成され、同時に高濃度拡散層２０５Ｂが形成される。なお、ソース、ドレイン、高濃度拡散層をそれぞれ個別に形成することもできる。その場合、それぞれの領域に最適な不純物濃度を実現できる利点があるが、一方で、フォトリソグラフィ、エッチング、イオン注入を繰り返す必要がある。   FIG. 2D shows an impurity introduction process. The unnecessary portion of the gate insulating film (oxide film) 203 is removed by etching, and an impurity is doped into the active layer 202A by ion implantation. Note that an unnecessary oxide film may be removed after ion implantation is performed in the reverse order of the steps. In this step, the source / drain regions 205 are formed in a self-aligned manner using the gate electrode as a mask, and at the same time, the high concentration diffusion layer 205B is formed. Note that the source, drain, and high-concentration diffusion layer can be formed separately. In that case, there is an advantage that an optimum impurity concentration can be realized in each region, but on the other hand, it is necessary to repeat photolithography, etching, and ion implantation.

図３（ｅ）では、ＣＶＤ等により、シリコン酸化膜や窒化膜等の絶縁層２３１を形成し、フォトリソグラフィとエッチングにより、コンタクトホール５０３を形成する。このコンタクトホール５０３は、薄い絶縁層２３１を貫通するだけのものであるから、開口径をソース／ドレイン領域２０５、及び高濃度拡散層２０５Ｂの面積以下の微小なものとすることができる。   In FIG. 3E, an insulating layer 231 such as a silicon oxide film or a nitride film is formed by CVD or the like, and a contact hole 503 is formed by photolithography and etching. Since the contact hole 503 only penetrates the thin insulating layer 231, the opening diameter can be made as small as the area of the source / drain region 205 and the high concentration diffusion layer 205B.

図３（ｆ）は第１の配線２５１が形成された状態を示す。例えば、ダマシン法により、第１の配線２５１を形成する。すなわち、スパッタ法等を用いてコンタクトホール５０３や配線溝（図示せず）を配線材料で十分に埋めた後、ＣＭＰ等の表面平坦化処理により、絶縁膜上の配線材料を除去し、コンタクトホール５０３内に配線材料を埋設することができる。なお、エッチング等を利用した他の埋め込み配線形成手段を用いることもできる。配線材料はアルミニウム、銅等、一般的な集積回路の配線に用いられる金属や、シリサイド等の導電性の高い材料を用いることができる。なお、配線の形成にあたっては、高融点金属等のバリアメタルを半導体層と接触する部分に用いるなど、複数の材料を用いて形成することが一般的であり、本発明にも適用可能であるが、図示及び説明は省略する（以下も同様）。   FIG. 3F shows a state where the first wiring 251 is formed. For example, the first wiring 251 is formed by a damascene method. That is, after the contact hole 503 and the wiring groove (not shown) are sufficiently filled with a wiring material by using a sputtering method or the like, the wiring material on the insulating film is removed by a surface flattening process such as CMP. A wiring material can be embedded in 503. Note that other embedded wiring forming means using etching or the like can be used. As a wiring material, a metal used for wiring of a general integrated circuit such as aluminum or copper, or a highly conductive material such as silicide can be used. Note that in forming the wiring, it is common to use a plurality of materials such as a barrier metal such as a refractory metal in contact with the semiconductor layer, which is applicable to the present invention. The illustration and description are omitted (the same applies below).

図３（ｇ）は第２の配線２５２が形成された状態を示す。第１の配線２５１と同様の工程により、第２の配線２５２を形成する。すなわち、図３（ｆ）の基板上にさらに絶縁膜を形成し、第１の配線２５１に達するビアホール又は配線溝を形成した後、配線材料を埋め込み、ＣＭＰ処理によりビアホール又は配線溝内に配線材料を埋設する。なお、配線の形成にあたっては、ダマシン法に限らず、配線材料のフォトリソグラフィ及びエッチングを利用した通常の製法を採用することもできる。ただし、形成された半導体回路の表面は平坦であることが必要であり、層間配線を構成する第２の配線２５２は、第２層半導体回路２０の第１の主面（上面）に露出することが必要である。   FIG. 3G shows a state where the second wiring 252 is formed. A second wiring 252 is formed by a process similar to that of the first wiring 251. 3F, an insulating film is further formed on the substrate, a via hole or a wiring groove reaching the first wiring 251 is formed, a wiring material is embedded, and the wiring material is embedded in the via hole or the wiring groove by CMP processing. Buried. In forming the wiring, not only the damascene method but also a normal manufacturing method using photolithography and etching of the wiring material can be adopted. However, the surface of the formed semiconductor circuit needs to be flat, and the second wiring 252 constituting the interlayer wiring is exposed to the first main surface (upper surface) of the second layer semiconductor circuit 20. is necessary.

第２の配線２５２は、第１の配線２５１と同様に、一般的な集積回路の配線に用いられる金属やシリサイド等の高導電性材料（少なくとも、不純物拡散半導体層よりも導電性が高い材料）を用いることができるが、後の工程で基板同士の直接接合を考慮して、金（Ａｕ）を用いて形成することが好適である。金を用いることにより、配線同士の接触状態が良好となり、電気抵抗が低減される。   Similar to the first wiring 251, the second wiring 252 is a highly conductive material such as metal or silicide used for wiring of a general integrated circuit (at least a material having higher conductivity than the impurity diffusion semiconductor layer). However, it is preferable to use gold (Au) in consideration of direct bonding between the substrates in a later step. By using gold, the contact state between the wirings becomes good and the electrical resistance is reduced.

図３（ｈ）に、第２層半導体回路２０の第２の主面（下面）の電極形成を示す。図８（ｃ）と同様に、絶縁層２３０の上部に、仮基板２００を樹脂等を用いて貼り付け、第２層回路基板２０と仮基板２００とを仮接着する。仮基板２００は、シリコン基板やガラス基板等、半導体回路層と熱膨張率が近似しており、平坦で化学的に安定な基板を適宜選択することができる。その後、支持基板１００を、例えばＣＭＰ（化学機械研磨）やエッチングにより除去する。   FIG. 3H shows electrode formation on the second main surface (lower surface) of the second layer semiconductor circuit 20. Similarly to FIG. 8C, the temporary substrate 200 is pasted on the insulating layer 230 using a resin or the like, and the second layer circuit substrate 20 and the temporary substrate 200 are temporarily bonded. As the temporary substrate 200, a thermal expansion coefficient similar to that of a semiconductor circuit layer, such as a silicon substrate or a glass substrate, and a flat and chemically stable substrate can be appropriately selected. Thereafter, the support substrate 100 is removed by CMP (chemical mechanical polishing) or etching, for example.

次いで、第２層半導体回路２０の支持基板１００を除去した側（裏面側、第２の主面側）から、フォトリソグラフィやエッチング等を利用して絶縁層（ＢＯＸ層）２１０に開口を形成し、高濃度拡散層２０５Ｂ、及びＭＯＳトランジスタのソース／ドレイン領域２０５に接続する接合電極（又は配線）２５３を埋め込み形成する。この接合電極２５３は、層間配線５１０，５２０の一部として機能する。接合電極２５３は、第２の配線２５２と同様に、一般的な集積回路の配線に用いられるアルミニウム等の金属やシリサイド等の導電性の高い材料（少なくとも、不純物拡散半導体層よりも導電性が高い材料）を用いることができるが、酸化し難く且つ抵抗が低いとの利点や、後の工程で基板同士の直接接合を考慮して、金（Ａｕ）を用いて形成することが好適である。   Next, an opening is formed in the insulating layer (BOX layer) 210 from the side of the second layer semiconductor circuit 20 from which the support substrate 100 is removed (back side, second main surface side) using photolithography, etching, or the like. A junction electrode (or wiring) 253 connected to the high concentration diffusion layer 205B and the source / drain region 205 of the MOS transistor is buried. The bonding electrode 253 functions as a part of the interlayer wirings 510 and 520. Similar to the second wiring 252, the bonding electrode 253 is a metal having high conductivity such as a metal such as aluminum or silicide used for wiring of a general integrated circuit (at least having higher conductivity than the impurity diffusion semiconductor layer). However, it is preferable to use gold (Au) in consideration of the advantage that it is difficult to oxidize and low resistance and direct bonding between substrates in a later step.

以上の工程で、積層半導体素子のための第２層半導体回路２０が完成する。一連の工程は一般的な半導体集積回路の製造工程であり、本発明の構造を製造するために特殊な工程は使用していない。   Through the above steps, the second layer semiconductor circuit 20 for the laminated semiconductor element is completed. The series of processes is a general process for manufacturing a semiconductor integrated circuit, and no special process is used to manufacture the structure of the present invention.

次に、第２層半導体回路２０を、第１層半導体回路１０上に積層する。   Next, the second layer semiconductor circuit 20 is stacked on the first layer semiconductor circuit 10.

図４（ｉ）のとおり、左右の接合電極２５３が、それぞれ、対応する第１層半導体回路１０の第２の配線１５２に接続するように、位置合わせを行い、第１層半導体回路１０の上面と第２層半導体回路２０の下面とを、接合する。接合方法としては、例えば、直接接合技術を利用することができる。具体的には、第１層半導体回路１０の上面、第２層半導体回路２０の下面をそれぞれ、アルゴンプラズマ及び酸素プラズマにさらして表面を清浄化した後、２００℃程度の温度で真空中で加圧して密着させる。この方法により、高い密着強度で２つの基板（半導体回路）を接合することができる。   As shown in FIG. 4I, alignment is performed so that the left and right bonding electrodes 253 are respectively connected to the second wirings 152 of the corresponding first layer semiconductor circuit 10, and the upper surface of the first layer semiconductor circuit 10 is obtained. And the lower surface of the second layer semiconductor circuit 20 are joined. As a joining method, for example, a direct joining technique can be used. Specifically, the upper surface of the first layer semiconductor circuit 10 and the lower surface of the second layer semiconductor circuit 20 are respectively exposed to argon plasma and oxygen plasma to clean the surface, and then heated in a vacuum at a temperature of about 200 ° C. Press to bring it into close contact. By this method, two substrates (semiconductor circuits) can be bonded with high adhesion strength.

その後、不要になった仮基板２００を剥離又は除去する。   Thereafter, the temporary substrate 200 that is no longer needed is peeled off or removed.

次に、第３層半導体回路３０を形成する。第３層半導体回路３０の半導体領域の製造工程は、第２層半導体回路２０と同様であり、図２（ａ）〜図３（ｈ）のごとく、ＭＯＳトランジスタ３０１の活性層と同時に、島状の単結晶半導体層を形成し、不純物を導入して、高濃度拡散層３０５Ｂを形成する。   Next, the third layer semiconductor circuit 30 is formed. The manufacturing process of the semiconductor region of the third layer semiconductor circuit 30 is the same as that of the second layer semiconductor circuit 20, and as shown in FIGS. 2 (a) to 3 (h), simultaneously with the active layer of the MOS transistor 301, A single crystal semiconductor layer is formed and impurities are introduced to form a high concentration diffusion layer 305B.

その後、ＭＯＳトランジスタ３０１及び高濃度拡散層３０５Ｂの上に、ＣＶＤ等により、シリコン酸化膜や窒化膜等の絶縁層を形成し、その絶縁層にコンタクトホール及び配線溝を形成して、導電材料を埋め込むことにより、ＭＯＳトランジスタ３０１のソース／ドレイン領域３０５と高濃度拡散層３０５Ｂを接続する第１の配線３５１を形成する。
その後、さらに絶縁層を形成し、第２の配線３５２を形成する。 Thereafter, an insulating layer such as a silicon oxide film or a nitride film is formed on the MOS transistor 301 and the high-concentration diffusion layer 305B by CVD or the like, contact holes and wiring grooves are formed in the insulating layer, and a conductive material is formed. By embedding, a first wiring 351 connecting the source / drain region 305 of the MOS transistor 301 and the high concentration diffusion layer 305B is formed.
After that, an insulating layer is further formed, and a second wiring 352 is formed.

次いで、図３（ｈ）と同様に、絶縁層３３０の上部に、仮基板２００を樹脂等を用いて貼り付け、第３層回路基板３０と仮基板２００とを仮接着し、その後、支持基板１００を、例えばＣＭＰ（化学機械研磨）やエッチングにより除去する。   Next, as in FIG. 3H, the temporary substrate 200 is attached to the upper portion of the insulating layer 330 using a resin or the like, and the third layer circuit substrate 30 and the temporary substrate 200 are temporarily bonded. 100 is removed by, for example, CMP (chemical mechanical polishing) or etching.

そして、第３層半導体回路３０の支持基板１００を除去した側（裏面側、第２の主面側）から、絶縁層（ＢＯＸ層）３１０に開口を形成し、高濃度拡散層３０５Ｂに接続する接合電極（又は配線）３５４を形成する。この接合電極３５４は、接合電極２５３と同様に、一般的な集積回路の配線に用いられる金属やシリサイド等の導電性の高い材料（少なくとも、半導体層よりも導電性が高い材料）を用いることができるが、後の工程で基板同士の直接接合を考慮して、金（Ａｕ）を用いて形成することが好適である。   Then, an opening is formed in the insulating layer (BOX layer) 310 from the side of the third layer semiconductor circuit 30 from which the support substrate 100 is removed (back surface side, second main surface side) and connected to the high concentration diffusion layer 305B. A bonding electrode (or wiring) 354 is formed. For the bonding electrode 354, similarly to the bonding electrode 253, a highly conductive material such as metal or silicide used for wiring of a general integrated circuit (at least a material having higher conductivity than the semiconductor layer) is used. However, it is preferable to use gold (Au) in consideration of direct bonding between the substrates in a later step.

その後、第３層半導体回路３０を、第２層半導体回路２０上に積層する。図４（ｊ）のとおり、接合電極３５４が、対応する第２層半導体回路２０の第２の配線２５２に接続するように、位置合わせを行い、第２層半導体回路２０の上面と第３層半導体回路３０の下面とを、接合する。この接合には、直接接合技術を用いるのが好ましい。   Thereafter, the third layer semiconductor circuit 30 is stacked on the second layer semiconductor circuit 20. As shown in FIG. 4J, alignment is performed so that the bonding electrode 354 is connected to the second wiring 252 of the corresponding second layer semiconductor circuit 20, and the upper surface and the third layer of the second layer semiconductor circuit 20 are aligned. The lower surface of the semiconductor circuit 30 is joined. It is preferable to use a direct joining technique for this joining.

第３層半導体回路３０が積層されることで、第３層のＭＯＳトランジスタ３０１のソース／ドレイン領域３０５が、第１の配線３５１、高濃度拡散層３０５Ｂ、接合電極３５４、第２層半導体回路２０の第２の配線２５２、第１の配線２５１、高濃度拡散層２０５Ｂ、接合電極２５３、第１層半導体回路１０の第２の配線１５２、第１の配線１５１の経路で、第１層半導体回路１０のＭＯＳトランジスタ１０１のソース／ドレイン領域１０５と接続される。ここで、第２層半導体回路２０の第２の配線２５２、第１の配線２５１、高濃度拡散層２０５Ｂ、及び接合電極２５３が、本発明の層間配線を構成する。このような、第１の主面と第２の主面との間を貫通する層間配線を備えた単層半導体回路を複数層重ねれば、多層の半導体回路を貫通する配線構造を構成することができる。   By stacking the third layer semiconductor circuit 30, the source / drain region 305 of the third layer MOS transistor 301 becomes the first wiring 351, the high-concentration diffusion layer 305 B, the junction electrode 354, and the second layer semiconductor circuit 20. The first wiring 252, the first wiring 251, the high concentration diffusion layer 205 B, the junction electrode 253, the second wiring 152 of the first layer semiconductor circuit 10, and the path of the first wiring 151, the first layer semiconductor circuit 10 source / drain regions 105 of the MOS transistor 101 are connected. Here, the second wiring 252, the first wiring 251, the high concentration diffusion layer 205 </ b> B, and the bonding electrode 253 of the second layer semiconductor circuit 20 constitute the interlayer wiring of the present invention. By stacking a plurality of such single-layer semiconductor circuits having an interlayer wiring penetrating between the first main surface and the second main surface, a wiring structure penetrating the multilayer semiconductor circuit is formed. Can do.

その後、第４層半導体回路４０を、第３層半導体回路３０上に積層する。この工程は、第４層半導体回路４０の製造工程を含めて、他の層の半導体回路の手順と全く同じであり、第４層半導体回路４０の接合電極が、対応する第３層半導体回路３０の第２の配線３５２に接続するように、位置合わせを行い、第３層半導体回路３０の上面と第４層半導体回路４０の下面とを、接合する。   Thereafter, the fourth layer semiconductor circuit 40 is stacked on the third layer semiconductor circuit 30. This process is exactly the same as the procedure of the semiconductor circuit of the other layers including the manufacturing process of the fourth layer semiconductor circuit 40, and the junction electrode of the fourth layer semiconductor circuit 40 corresponds to the corresponding third layer semiconductor circuit 30. Alignment is performed so as to connect to the second wiring 352, and the upper surface of the third layer semiconductor circuit 30 and the lower surface of the fourth layer semiconductor circuit 40 are joined.

以上で、本発明の積層型半導体素子（図１）が完成する。すなわち、開口径がサブミクロンの断面を有する層間配線が実現できる。本発明の層間配線を実現するためには、従来の一般的な集積回路基板の製造工程と積層工程を用いればよく、貫通ビアホールの形成をはじめとする特段の追加工程は不要である。   Thus, the stacked semiconductor element of the present invention (FIG. 1) is completed. That is, an interlayer wiring having a cross section with an opening diameter of submicron can be realized. In order to realize the interlayer wiring of the present invention, a conventional general integrated circuit substrate manufacturing process and lamination process may be used, and no special additional process such as formation of a through via hole is required.

（第２の実施例）
本発明による積層型半導体素子の構造の第２の実施例を図５に示す。第２の実施例は、第１の実施例と比較して、第３層半導体回路３０のＭＯＳトランジスタ３０１の位置が異なっている。 (Second embodiment)
FIG. 5 shows a second embodiment of the structure of the stacked semiconductor device according to the present invention. The second embodiment differs from the first embodiment in the position of the MOS transistor 301 of the third layer semiconductor circuit 30.

第１の実施例では、第３層半導体回路３０のＭＯＳトランジスタ３０１の位置と、層間配線の位置が離れていたため、第３層半導体回路内において、高濃度拡散層３０５Ｂと第１配線３５１とを用いて、層間配線とＭＯＳトランジスタ３０１のソース／ドレイン領域３０５とを接続していた。これは、層内配線（水平方向の配線）においては、金属配線が低抵抗であり、容易に形成可能だからである。   In the first embodiment, since the position of the MOS transistor 301 of the third layer semiconductor circuit 30 and the position of the interlayer wiring are separated, the high concentration diffusion layer 305B and the first wiring 351 are connected in the third layer semiconductor circuit. Thus, the interlayer wiring and the source / drain region 305 of the MOS transistor 301 are connected. This is because the metal wiring has low resistance in the intra-layer wiring (horizontal wiring) and can be easily formed.

図５で示す第２の実施例は、第３層半導体回路３０のＭＯＳトランジスタ３０１の位置を変更した場合であり、層間配線５１０の位置がＭＯＳトランジスタ３０１のソース／ドレイン領域３０５の直下に設計されている。このときは、層内配線（水平方向の配線）としての第１の配線３５１を用いる必要はなく、ＭＯＳトランジスタ３０１のソース／ドレイン領域３０５に接続する接合電極３５４を形成し、層間配線を構成する接合電極３５４を介してＭＯＳトランジスタ３０１のソース／ドレイン領域３０５に接続することができる。   The second embodiment shown in FIG. 5 is a case where the position of the MOS transistor 301 of the third layer semiconductor circuit 30 is changed, and the position of the interlayer wiring 510 is designed immediately below the source / drain region 305 of the MOS transistor 301. ing. At this time, it is not necessary to use the first wiring 351 as the intra-layer wiring (horizontal wiring), and the junction electrode 354 connected to the source / drain region 305 of the MOS transistor 301 is formed to constitute the interlayer wiring. It can be connected to the source / drain region 305 of the MOS transistor 301 through the junction electrode 354.

すなわち、第３層のＭＯＳトランジスタ３０１のソース／ドレイン領域３０５が、接合電極３５４、第２層半導体回路２０の第２の配線２５２、第１の配線２５１、高濃度拡散層２０５Ｂ、接合電極２５３、第１層半導体回路１０の第２の配線１５２、第１の配線１５１の経路で、第１層半導体回路１０のＭＯＳトランジスタ１０１のソース／ドレイン領域１０５と接続される。これにより、第１の実施例よりも接続抵抗を低減できる。   That is, the source / drain region 305 of the third layer MOS transistor 301 includes the junction electrode 354, the second wiring 252 of the second layer semiconductor circuit 20, the first wiring 251, the high concentration diffusion layer 205 B, the junction electrode 253, A path of the second wiring 152 and the first wiring 151 of the first layer semiconductor circuit 10 is connected to the source / drain region 105 of the MOS transistor 101 of the first layer semiconductor circuit 10. Thereby, connection resistance can be reduced rather than a 1st Example.

（第３の実施例）
本発明による積層型半導体素子の構造の第３の実施例を図６に示す。第３の実施例は、層間配線に若干の変更を加えて、他の層における回路構成を容易にしたものである。 (Third embodiment)
FIG. 6 shows a third embodiment of the structure of the stacked semiconductor device according to the present invention. In the third embodiment, a slight change is made to the interlayer wiring to facilitate the circuit configuration in the other layers.

第１の実施例、第２の実施例においては、層間配線５１０は、第２層半導体回路２０の第２の配線２５２、第１の配線２５１、高濃度拡散層２０５Ｂ、及び接合電極２５３のように、各導電部材が直線上に配置されており、これにより、層間配線５１０の断面積をコンタクトホール形成限界の小さいものにすることができた。しかしながら、他方で、第３層半導体回路３０で、水平方向の層内配線を必要としたり、また、ＭＯＳトランジスタ３０１のレイアウトの工夫を必要とする場合があった。   In the first embodiment and the second embodiment, the interlayer wiring 510 is like the second wiring 252, the first wiring 251, the high-concentration diffusion layer 205 B, and the junction electrode 253 of the second layer semiconductor circuit 20. In addition, the respective conductive members are arranged on a straight line, so that the cross-sectional area of the interlayer wiring 510 can be made small in the limit of contact hole formation. On the other hand, however, the third-layer semiconductor circuit 30 may require horizontal intra-layer wiring, or may require a layout of the MOS transistor 301.

図６に示す第３の実施例は、層間配線を構成する第２の配線２５２を水平方向に拡張し、第３層半導体回路３０のＭＯＳトランジスタ３０１の直下まで伸ばしたものである。この場合、層間配線を平面視したときの断面積は大きくなるが、第２の配線２５２は第２層半導体回路２０のＭＯＳトランジスタ２０１の上部に張り出すものであって、実質的には、ＭＯＳトランジスタ２０１に多層化した配線と同様であり、平面的スペースを無駄にするものではない。   In the third embodiment shown in FIG. 6, the second wiring 252 constituting the interlayer wiring is extended in the horizontal direction and extended just below the MOS transistor 301 of the third layer semiconductor circuit 30. In this case, the cross-sectional area when the interlayer wiring is viewed in plan increases, but the second wiring 252 extends over the MOS transistor 201 of the second layer semiconductor circuit 20 and is substantially MOS. This is the same as the wiring layered in the transistor 201 and does not waste a planar space.

また、この構造の製造にあたっては、第２層半導体回路２０の形成時に、第２の配線２５２のレイアウトを僅かに変更するのみであり、工程的な追加は一切発生しない。このように、第２の配線２５２、さらに必要あれば第１の配線２５１のレイアウトに変更を加えて、柔軟性のある層間配線を形成することができる。   In manufacturing this structure, only the layout of the second wiring 252 is slightly changed when the second layer semiconductor circuit 20 is formed, and no additional process is required. As described above, the layout of the second wiring 252 and, if necessary, the first wiring 251 can be changed to form a flexible interlayer wiring.

本発明を諸図面や実施例に基づき説明してきたが、当業者であれば本開示に基づき種々の変形や修正を行うことが容易であることに注意されたい。従って、これらの変形や修正は本発明の範囲に含まれることに留意されたい。例えば、各手段、各ステップ等に含まれる機能等は論理的に矛盾しないように再配置可能であり、複数の手段やステップ等を１つに組み合わせたり、或いは分割したりすることが可能である。   Although the present invention has been described based on the drawings and examples, it should be noted that those skilled in the art can easily make various modifications and corrections based on the present disclosure. Therefore, it should be noted that these variations and modifications are included in the scope of the present invention. For example, the functions included in each means, each step, etc. can be rearranged so that there is no logical contradiction, and a plurality of means, steps, etc. can be combined or divided into one. .

１０ 第１層半導体回路
２０ 第２層半導体回路
３０ 第３層半導体回路
４０ 第４層半導体回路
１００ 支持基板
１０１ ＭＯＳトランジスタ
１０２ 活性層
１０３ ゲート絶縁膜
１０４ ゲート電極
１０５ ソース／ドレイン領域
１１０ 埋め込み絶縁層
１２０ 単結晶シリコン層
１３０ 第１の絶縁層
１５１ 第１の配線
１５２ 第２の配線
２００ 仮基板
２０１ ＭＯＳトランジスタ
２０２ 活性層
２０３ ゲート絶縁膜
２０４ ゲート電極
２０５ ソース／ドレイン領域
２０５Ｂ 高濃度拡散層（不純物拡散半導体層）
２１０ 埋め込み絶縁層
２２０ 単結晶シリコン層
２３０ 第２の絶縁層
２５１ 第１の配線
２５２ 第２の配線
２５３ 接合電極
３０１ ＭＯＳトランジスタ
３０５ ソース／ドレイン領域
３０５Ｂ 高濃度拡散層（不純物拡散半導体層）
３１０ 埋め込み絶縁層
３３０ 第３の絶縁層
３５１ 第１の配線
３５２ 第２の配線
３５３ 第３の配線
３５４ 接合電極
４１０ 埋め込み絶縁層
４３０ 第４の絶縁層
５０１ 貫通ビアホール
５０２ 金属層
５１０ 層間配線
５２０ 層間配線 DESCRIPTION OF SYMBOLS 10 1st layer semiconductor circuit 20 2nd layer semiconductor circuit 30 3rd layer semiconductor circuit 40 4th layer semiconductor circuit 100 Support substrate 101 MOS transistor 102 Active layer 103 Gate insulating film 104 Gate electrode 105 Source / drain region 110 Embedded insulating layer 120 Single crystal silicon layer 130 First insulating layer 151 First wiring 152 Second wiring 200 Temporary substrate 201 MOS transistor 202 Active layer 203 Gate insulating film 204 Gate electrode 205 Source / drain region 205B High concentration diffusion layer (impurity diffusion semiconductor) layer)
210 buried insulating layer 220 single crystal silicon layer 230 second insulating layer 251 first wiring 252 second wiring 253 junction electrode 301 MOS transistor 305 source / drain region 305B high concentration diffusion layer (impurity diffusion semiconductor layer)
310 buried insulating layer 330 third insulating layer 351 first wiring 352 second wiring 353 third wiring 354 junction electrode 410 buried insulating layer 430 fourth insulating layer 501 through via hole 502 metal layer 510 interlayer wiring 520 interlayer wiring