JP2016174016A - Semiconductor device and manufacturing method of semiconductor device - Google Patents

以下に添付図面を参照して、実施形態にかかる半導体装置および半導体装置の製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。   Exemplary embodiments of a semiconductor device and a method for manufacturing the semiconductor device will be explained below in detail with reference to the accompanying drawings. Note that the present invention is not limited to these embodiments.

（第１の実施形態）
図１は、第１の実施形態に係る半導体装置１を示す斜視図であり、図２は、第１の実施形態に係る半導体装置１の分解斜視図である。図１に示すように、半導体装置１は、互いに貼合される第１基板２と、第２基板３とを備える。 (First embodiment)
FIG. 1 is a perspective view showing a semiconductor device 1 according to the first embodiment, and FIG. 2 is an exploded perspective view of the semiconductor device 1 according to the first embodiment. As shown in FIG. 1, the semiconductor device 1 includes a first substrate 2 and a second substrate 3 that are bonded to each other.

第１基板２は、例えば、被写体を撮像するＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ２０などを備えるセンサ基板である。また、第２基板３は、例えば、ＣＭＯＳイメージセンサ２０から撮像画像の画像信号を読み出し、読み出した画像信号に対して種々の信号処理を行うロジック回路などを備えるロジック基板である。   The first substrate 2 is a sensor substrate including, for example, a CMOS (Complementary Metal Oxide Semiconductor) image sensor 20 that images a subject. Further, the second substrate 3 is a logic substrate that includes, for example, a logic circuit that reads an image signal of a captured image from the CMOS image sensor 20 and performs various signal processing on the read image signal.

なお、半導体装置１は、第１のロジック基板と第２のロジック基板とが貼合される構成であってもよく、ロジック基板とメモリ基板とが貼合される構成であってもよい。また、半導体装置１は、３以上の基板が貼合される構成であってもよい。   The semiconductor device 1 may have a configuration in which the first logic substrate and the second logic substrate are bonded, or may have a configuration in which the logic substrate and the memory substrate are bonded. Further, the semiconductor device 1 may have a configuration in which three or more substrates are bonded.

図２に示すように、第２基板３は、ロジック回路などが設けられるデバイス層３１と、デバイス層３１の上側表面に設けられる絶縁層３２と、絶縁層３２に埋設される複数の金属電極（以下、単に「電極３３」と記載する）とを備える。電極３３は、一方の端面が絶縁層３２から露出した状態で、絶縁層３２に埋設され、例えば、デバイス層３１内部の配線を介してロジック回路などに接続される。   As shown in FIG. 2, the second substrate 3 includes a device layer 31 provided with a logic circuit and the like, an insulating layer 32 provided on the upper surface of the device layer 31, and a plurality of metal electrodes embedded in the insulating layer 32 ( Hereinafter, it is simply described as “electrode 33”. The electrode 33 is embedded in the insulating layer 32 with one end face exposed from the insulating layer 32, and is connected to a logic circuit or the like via wiring inside the device layer 31, for example.

一方、第１基板２は、ＣＭＯＳイメージセンサ２０などが設けられるデバイス層２１と、デバイス層２１の下側表面に設けられる絶縁層２２と、絶縁層２２における第２基板３の電極３３と対応する位置に埋設される複数の金属電極（以下、単に「電極」と記載する）とを備える。電極は、一方の端面が絶縁層２２から露出した状態で、絶縁層２２に埋設され、例えば、デバイス層２１内部の配線を介してＣＭＯＳイメージセンサ２０などに接続される。   On the other hand, the first substrate 2 corresponds to the device layer 21 provided with the CMOS image sensor 20 and the like, the insulating layer 22 provided on the lower surface of the device layer 21, and the electrode 33 of the second substrate 3 in the insulating layer 22. And a plurality of metal electrodes (hereinafter simply referred to as “electrodes”) embedded in the position. The electrode is embedded in the insulating layer 22 with one end face exposed from the insulating layer 22, and is connected to, for example, the CMOS image sensor 20 via wiring inside the device layer 21.

これら第１基板２および第２基板３は、各貼合面が研磨されて平坦化され、貼合面に対して活性化処理が施された後、接着剤を使用せずに直接貼合される。これにより、第１基板２と第２基板３とは、絶縁層２２，３２間の分子間力による水素結合によって仮接合される。その後、第１基板２および第２基板３には、熱処理が施される。これにより、第１基板２と第２基板３とは、絶縁層２２，３２間の共有結合によって本接合される。   These 1st board | substrates 2 and the 2nd board | substrate 3 are directly bonded, without using an adhesive agent, after each bonding surface is grind | polished and planarized and the activation process was performed with respect to the bonding surface. The Thereby, the first substrate 2 and the second substrate 3 are temporarily bonded by hydrogen bonding due to intermolecular force between the insulating layers 22 and 32. Thereafter, the first substrate 2 and the second substrate 3 are subjected to heat treatment. As a result, the first substrate 2 and the second substrate 3 are joined together by covalent bonding between the insulating layers 22 and 32.

このように、半導体装置１では、第１基板２が備えるＣＭＯＳイメージセンサ２０の下面に設けられる電極と、第２基板３の上面に設けられる電極３３とを接続することができる。したがって、例えば、第２基板３が備えるロジック回路によれば、ＣＭＯＳイメージセンサ２０の直下から信号の読み出しを行うことができるので、基板の占有面積を低減することが可能となる。   Thus, in the semiconductor device 1, the electrode provided on the lower surface of the CMOS image sensor 20 provided in the first substrate 2 and the electrode 33 provided on the upper surface of the second substrate 3 can be connected. Therefore, for example, according to the logic circuit provided in the second substrate 3, the signal can be read from directly under the CMOS image sensor 20, so that the area occupied by the substrate can be reduced.

かかる半導体装置１では、第１基板２の貼合面が研磨された場合に、絶縁層２２の貼合面と、電極の貼合面とが面一にならないことがある。同様に、第２基板３でも、貼合面が研磨された場合に、絶縁層３２の貼合面と、電極３３の貼合面とが面一にならないことがある。   In such a semiconductor device 1, when the bonding surface of the first substrate 2 is polished, the bonding surface of the insulating layer 22 and the bonding surface of the electrode may not be flush with each other. Similarly, also in the 2nd board | substrate 3, when the bonding surface is grind | polished, the bonding surface of the insulating layer 32 and the bonding surface of the electrode 33 may not be flush | level.

例えば、第１基板２の貼合面の研磨に使用するスラリーによっては、電極が絶縁層２２に比べて過度に研磨され、電極の表面が絶縁層２２の表面から凹んだ状態になる場合がある。また、第２基板３についても同様に、電極３３の表面が絶縁層３２の表面から凹んだ状態になる場合がある。かかる場合、第１基板２と第２基板３とを貼合すると、第１基板２側の電極と第２基板３側の電極３３とが接続されず、第１基板２と第２基板３との間に接合不良が生じることがある。   For example, depending on the slurry used for polishing the bonding surface of the first substrate 2, the electrode may be excessively polished compared to the insulating layer 22, and the surface of the electrode may be recessed from the surface of the insulating layer 22. . Similarly, for the second substrate 3, the surface of the electrode 33 may be recessed from the surface of the insulating layer 32. In such a case, when the first substrate 2 and the second substrate 3 are bonded together, the electrode on the first substrate 2 side and the electrode 33 on the second substrate 3 side are not connected, and the first substrate 2 and the second substrate 3 In some cases, bonding failure may occur.

また、第１基板２側の電極は、絶縁層２２に埋設される金属性のコンタクトプラグと、コンタクトプラグの外側面および底面を被覆するバリアメタルを備える構成が一般的である。また、第２基板３側の電極３３も同様に、絶縁層３２に埋設される金属性のコンタクトプラグと、コンタクトプラグの外側面および底面を被覆するバリアメタルを備える構成が一般的である。   In general, the electrode on the first substrate 2 side includes a metallic contact plug embedded in the insulating layer 22 and a barrier metal that covers the outer and bottom surfaces of the contact plug. Similarly, the electrode 33 on the second substrate 3 side is generally configured to include a metallic contact plug embedded in the insulating layer 32 and a barrier metal covering the outer and bottom surfaces of the contact plug.

かかる構成の場合、第１基板２の貼合面の研磨に使用するスラリーによっては、絶縁層２２およびコンタクトプラグがバリアメタルに比べて過度に研磨され、バリアメタルが貼合面から突出する場合がある。第２基板３についても同様に、バリアメタルが絶縁層３２から突出する場合がある。   In such a configuration, depending on the slurry used for polishing the bonding surface of the first substrate 2, the insulating layer 22 and the contact plug may be excessively polished compared to the barrier metal, and the barrier metal may protrude from the bonding surface. is there. Similarly, the barrier metal may protrude from the insulating layer 32 for the second substrate 3 as well.

かかる場合、第１基板２と第２基板３とを貼合すると、第１基板２側の絶縁層２２と第２基板３側の絶縁層３２との間に、ボイドとよばれる空隙が生じ、第１基板２と第２基板３との間に接合不良が生じることがある。   In such a case, when the first substrate 2 and the second substrate 3 are bonded together, a void called a void is generated between the insulating layer 22 on the first substrate 2 side and the insulating layer 32 on the second substrate 3 side. A bonding failure may occur between the first substrate 2 and the second substrate 3.

そこで、第１の実施形態では、第１基板２および第２基板３の凹凸がある貼合面に、予めノンドープのポリシリコン膜を形成することで貼合面を平坦化してから、第１基板２および第２基板３を貼合し、加熱処理を施すことによって、接合不良の発生を防止した。かかる半導体装置の製造方法の詳細については、図４〜図６を参照して後述する。   Therefore, in the first embodiment, the first substrate 2 and the second substrate 3 are flattened by forming a non-doped polysilicon film in advance on the bonding surface having the projections and depressions, and then the first substrate 2. 2 and the 2nd board | substrate 3 were bonded, and generation | occurrence | production of the joining defect was prevented by giving heat processing. Details of the manufacturing method of such a semiconductor device will be described later with reference to FIGS.

次に、図３を参照して、第１の実施形態に係る半導体装置１の断面構造について説明する。図３は、第１の実施形態に係る半導体装置１の断面構造を示す説明図である。なお、図３には、第１基板２の絶縁層２２と、第２基板３の絶縁層３２との接合部分の断面を選択的に図示している。   Next, a cross-sectional structure of the semiconductor device 1 according to the first embodiment will be described with reference to FIG. FIG. 3 is an explanatory diagram illustrating a cross-sectional structure of the semiconductor device 1 according to the first embodiment. In FIG. 3, a cross-section of the bonding portion between the insulating layer 22 of the first substrate 2 and the insulating layer 32 of the second substrate 3 is selectively illustrated.

図３に示すように、第１基板２の絶縁層２２は、デバイス層２１（図２参照）側から順に積層される酸化シリコン層４１、窒化シリコン膜４２、ＴＥＯＳ（テトラエトキシシラン）層４３、および炭窒化シリコン膜４４を備える。酸化シリコン層４１の内部には、デバイス層２１（図２参照）の内部に設けられるＣＭＯＳイメージセンサ２０などのデバイスに接続される配線２６が設けられる。   As shown in FIG. 3, the insulating layer 22 of the first substrate 2 includes a silicon oxide layer 41, a silicon nitride film 42, a TEOS (tetraethoxysilane) layer 43, which are sequentially stacked from the device layer 21 (see FIG. 2) side. And a silicon carbonitride film 44. A wiring 26 connected to a device such as the CMOS image sensor 20 provided inside the device layer 21 (see FIG. 2) is provided inside the silicon oxide layer 41.

また、第１基板２の絶縁層２２は、内部に、窒化シリコン膜４２、ＴＥＯＳ層４３、および炭窒化シリコン膜４４を貫通する電極２３を備える。電極２３は、Ｃｕ（銅）によって形成されたコンタクトプラグ２５と、コンタクトプラグ２５の外側面および底面（図３に示す例では、上面）を被覆するＴｉ（チタン）によって形成されたバリアメタル２４とを備える。なお、コンタクトプラグ２５は、Ｃｕ以外の金属によって形成されてもよい。また、バリアメタル２４は、Ｔｉ以外の金属によって形成されてもよい。   The insulating layer 22 of the first substrate 2 includes an electrode 23 penetrating the silicon nitride film 42, the TEOS layer 43, and the silicon carbonitride film 44 inside. The electrode 23 includes a contact plug 25 formed of Cu (copper), and a barrier metal 24 formed of Ti (titanium) covering the outer and bottom surfaces (upper surface in the example shown in FIG. 3) of the contact plug 25. Is provided. Note that the contact plug 25 may be formed of a metal other than Cu. The barrier metal 24 may be formed of a metal other than Ti.

また、第２基板３の絶縁層３２は、第１基板２の絶縁層２２と同様に、デバイス層３１（図２参照）側から順に積層される酸化シリコン層４５、窒化シリコン膜４６、ＴＥＯＳ層４７、および炭窒化シリコン膜４８を備える。酸化シリコン層４５の内部には、デバイス層３１（図２参照）の内部に設けられるロジック回路などのデバイスに接続される配線３６が設けられる。   In addition, the insulating layer 32 of the second substrate 3 is a silicon oxide layer 45, a silicon nitride film 46, and a TEOS layer, which are sequentially stacked from the device layer 31 (see FIG. 2) side, like the insulating layer 22 of the first substrate 2. 47 and a silicon carbonitride film 48. Inside the silicon oxide layer 45, a wiring 36 connected to a device such as a logic circuit provided in the device layer 31 (see FIG. 2) is provided.

また、第２基板３の絶縁層３２は、内部に、窒化シリコン膜４６、ＴＥＯＳ層４７、および炭窒化シリコン膜４８を貫通する電極３３を備える。電極３３は、Ｃｕによって形成されたコンタクトプラグ３４と、コンタクトプラグ３４の外側面および底面（図３に示す例では、下面）を被覆するＴｉによって形成されたバリアメタル３５とを備える。なお、コンタクトプラグ３４は、Ｃｕ以外の金属によって形成されてもよい。また、バリアメタル３５は、Ｔｉ以外の金属によって形成されてもよい。   The insulating layer 32 of the second substrate 3 includes an electrode 33 penetrating the silicon nitride film 46, the TEOS layer 47, and the silicon carbonitride film 48 therein. The electrode 33 includes a contact plug 34 made of Cu, and a barrier metal 35 made of Ti covering the outer and bottom surfaces (bottom surface in the example shown in FIG. 3) of the contact plug 34. Note that the contact plug 34 may be formed of a metal other than Cu. The barrier metal 35 may be formed of a metal other than Ti.

そして、半導体装置１は、第１基板２側の電極２３と第２基板３側の電極３３とを接続するシリサイド膜５と、シリサイド膜５による接続部を除く第１基板２および第２基板３の貼合面をそれぞれが被覆するノンドープのポリシリコン膜５１，５２とを備える。シリサイド膜５は、貼合前の第１基板２および第２基板３の貼合面全体に形成されたポリシリコン膜５１，５２が、貼合後の熱処理によってシリサイド化したものである。   Then, the semiconductor device 1 includes the silicide film 5 that connects the electrode 23 on the first substrate 2 side and the electrode 33 on the second substrate 3 side, and the first substrate 2 and the second substrate 3 excluding the connection portion formed by the silicide film 5. The non-doped polysilicon films 51 and 52 each covering the bonding surface of each other. The silicide film 5 is formed by siliciding the polysilicon films 51 and 52 formed on the entire bonding surfaces of the first substrate 2 and the second substrate 3 before bonding by heat treatment after bonding.

このように、第１基板２の貼合面には、炭窒化シリコン膜４４、バリアメタル２４、コンタクトプラグ２５という材質の異なる部材が存在する。このため、第１基板２の貼合面を貼合前に研磨して平坦化しようとすると、材質によって研磨の進行に差があるので、研磨後の貼合面には、段差が生じることがある。   As described above, on the bonding surface of the first substrate 2, there are members having different materials such as the silicon carbonitride film 44, the barrier metal 24, and the contact plug 25. For this reason, when it is going to grind and planarize the bonding surface of the 1st board | substrate 2 before bonding, since there exists a difference in progress of grinding | polishing by a material, a level | step difference may arise in the bonding surface after grinding | polishing. is there.

図３に示す例では、炭窒化シリコン膜４４の表面からバリアメタル２４が突出し、コンタクトプラグ２５の表面が炭窒化シリコン膜４４の表面から後退している。かかる貼合面の段差は、第２基板３についても、同様に生じる場合がある。   In the example shown in FIG. 3, the barrier metal 24 protrudes from the surface of the silicon carbonitride film 44, and the surface of the contact plug 25 recedes from the surface of the silicon carbonitride film 44. Such a step on the bonding surface may occur in the same manner for the second substrate 3.

そこで、半導体装置１は、第１基板２の貼合面に、表面が平坦なノンドープのポリシリコン膜５１を備え、第２基板３の貼合面に、表面が平坦なノンドープのポリシリコン膜５２を備える。   Therefore, the semiconductor device 1 includes a non-doped polysilicon film 51 having a flat surface on the bonding surface of the first substrate 2, and a non-doped polysilicon film 52 having a flat surface on the bonding surface of the second substrate 3. Is provided.

かかる半導体装置１は、第１基板２の貼合面および第２基板３の貼合面に段差があっても、ポリシリコン膜５１，５２の表面が平坦であるため、貼合される第１基板２および第２基板３の間に接合不良が発生することを防止することができる。   Since the surface of the polysilicon films 51 and 52 is flat even if there exists a level | step difference in the bonding surface of the 1st board | substrate 2 and the bonding surface of the 2nd board | substrate 3, this semiconductor device 1 is bonded first. It is possible to prevent a bonding failure from occurring between the substrate 2 and the second substrate 3.

また、半導体装置１は、電極２３と電極３３とが導電性のシリサイド膜５によって接続されるので、電極２３が炭窒化シリコン膜４４の表面から後退し、電極３３が炭窒化シリコン膜４８から後退していても、電極２３，３３間を確実に接続させることができる。   In the semiconductor device 1, since the electrode 23 and the electrode 33 are connected by the conductive silicide film 5, the electrode 23 is retracted from the surface of the silicon carbonitride film 44, and the electrode 33 is retracted from the silicon carbonitride film 48. Even if it does, it can connect between the electrodes 23 and 33 reliably.

また、半導体装置１は、シリサイド膜５による電極２３，３３の接続部を除く第１基板２および第２基板３の貼合面が、非導電性のノンドープのポリシリコン膜５１，５２によって被覆される。これにより、半導体装置１は、電極２３，３３から隣設される他の電極（図示略）への電流のリークを防止することができる。   Further, in the semiconductor device 1, the bonding surfaces of the first substrate 2 and the second substrate 3 excluding the connection portions of the electrodes 23 and 33 by the silicide film 5 are covered with non-conductive non-doped polysilicon films 51 and 52. The Thereby, the semiconductor device 1 can prevent current leakage from the electrodes 23 and 33 to another electrode (not shown) adjacent thereto.

次に、図４〜図６を参照して、第１の実施形態に係る半導体装置１の製造方法について説明する。図４〜図６は、第１の実施形態に係る半導体装置１の製造工程を示す説明図である。   Next, a method for manufacturing the semiconductor device 1 according to the first embodiment will be described with reference to FIGS. 4 to 6 are explanatory diagrams illustrating manufacturing steps of the semiconductor device 1 according to the first embodiment.

ここで、第１基板２のデバイス層２１、および第２基板３のデバイス層３１の製造工程は、一般的な半導体装置の製造工程と同様である。また、第１基板２側の絶縁層２２および電極２３の形成工程と、第２基板３側の絶縁層３２および電極３３の形成工程は、同一である。   Here, the manufacturing process of the device layer 21 of the first substrate 2 and the device layer 31 of the second substrate 3 is the same as the manufacturing process of a general semiconductor device. The formation process of the insulating layer 22 and the electrode 23 on the first substrate 2 side and the formation process of the insulating layer 32 and the electrode 33 on the second substrate 3 side are the same.

このため、ここでは、第２基板３側の絶縁層３２および電極３３の形成工程、および第１基板２と第２基板３との貼合工程について説明し、デバイス層２１，３１の製造工程と、第１基板２の絶縁層２２および電極２３の形成工程については、その説明を省略する。   For this reason, here, the formation process of the insulating layer 32 and the electrode 33 on the second substrate 3 side and the bonding process between the first substrate 2 and the second substrate 3 will be described, and the manufacturing process of the device layers 21 and 31 will be described. Description of the step of forming the insulating layer 22 and the electrode 23 of the first substrate 2 is omitted.

第２基板３を製造する場合は、図４の（ａ）に示すように、まず、デバイス層３１の表面に、例えば、ＣＶＤ（Chemical Vapor Deposition）によって、酸化シリコン層４５を形成する。そして、酸化シリコン層４５の表面に、ダマシン法によって配線３６を形成する。   When manufacturing the 2nd board | substrate 3, as shown to (a) of FIG. 4, the silicon oxide layer 45 is first formed in the surface of the device layer 31 by CVD (Chemical Vapor Deposition), for example. Then, wirings 36 are formed on the surface of the silicon oxide layer 45 by a damascene method.

具体的には、酸化シリコン層４５の表面に、配線パターンの溝を形成し、その後、溝の内部に、例えば、メッキ法によって、Ｃｕを埋め込んで配線３６を形成する。その後、配線３６が埋め込まれた酸化シリコン層４５上に、例えば、ＣＶＤによって、窒化シリコン膜４６、ＴＥＯＳ層４７、および炭窒化シリコン膜４８を順次積層して形成する。これにより、絶縁層３２が形成される。   Specifically, a groove of a wiring pattern is formed on the surface of the silicon oxide layer 45, and then, Cu is embedded in the groove by, for example, a plating method to form a wiring. Thereafter, a silicon nitride film 46, a TEOS layer 47, and a silicon carbonitride film 48 are sequentially stacked on the silicon oxide layer 45 in which the wirings 36 are embedded, for example, by CVD. Thereby, the insulating layer 32 is formed.

続いて、図４の（ｂ）に示すように、電極３３（図３参照）の形成位置に、電極３３ようの孔５０を形成する。この工程では、まず、炭窒化シリコン膜４８の表面にレジスト（図示略）を形成し、レジストにおける電極３３の形成位置に、例えば、配線３６の幅よりも径が小さな開口を形成する。   Subsequently, as shown in FIG. 4B, a hole 50 like the electrode 33 is formed at a position where the electrode 33 (see FIG. 3) is formed. In this step, first, a resist (not shown) is formed on the surface of the silicon carbonitride film 48, and, for example, an opening having a diameter smaller than the width of the wiring 36 is formed at the formation position of the electrode 33 in the resist.

そして、開口が形成されたレジストをマスクとして使用し、ＲＩＥ（Reactive Ion Etching）を行うことによって、炭窒化シリコン膜４８の表面から配線３６の表面まで達する孔５０を形成する。   Then, by using RIE (Reactive Ion Etching) using the resist in which the opening is formed as a mask, a hole 50 reaching from the surface of the silicon carbonitride film 48 to the surface of the wiring 36 is formed.

これにより、孔５０の位置が所望の位置から僅かにずれた場合であっても、その後、孔５０に電極３３となる金属を埋設した際に、金属が配線３６横の酸化シリコン層４５に接触し、酸化シリコン層４５内へ拡散して電流がリークすることを抑制することができる。   As a result, even when the position of the hole 50 is slightly deviated from the desired position, when the metal that becomes the electrode 33 is buried in the hole 50 thereafter, the metal contacts the silicon oxide layer 45 beside the wiring 36. In addition, current leakage due to diffusion into the silicon oxide layer 45 can be suppressed.

その後、レジストに形成した開口の径を、例えば、配線３６の幅と同程度まで拡張して、再度ＲＩＥを行うことによって、炭窒化シリコン膜４８の表面からＴＥＯＳ層４７の厚さ方向中央程度まで、孔５０の径を拡張する。これにより、図４の（ｂ）に示す形状の孔５０が形成される。続いて、図４の（ｃ）に示すように、孔５０の内周面および炭窒化シリコン膜４８の表面をＴｉの薄膜によって被覆することにより、バリアメタル３５を形成する。   Thereafter, the diameter of the opening formed in the resist is expanded to, for example, about the same as the width of the wiring 36, and RIE is performed again, so that from the surface of the silicon carbonitride film 48 to about the center in the thickness direction of the TEOS layer 47. The diameter of the hole 50 is expanded. Thereby, the hole 50 having the shape shown in FIG. 4B is formed. Subsequently, as shown in FIG. 4C, the barrier metal 35 is formed by covering the inner peripheral surface of the hole 50 and the surface of the silicon carbonitride film 48 with a thin film of Ti.

その後、図５の（ａ）に示すように、孔５０をＣｕによって埋める。具体的には、まず、バリアメタル３５の表面にＣｕを蒸着させてシード膜を形成した後、シード膜の表面に、例えば、電解メッキ法によってＣｕを析出させる。これにより、Ｃｕのコンタクトプラグ３４が形成されて、電極３３が形成される。   Thereafter, as shown in FIG. 5A, the hole 50 is filled with Cu. Specifically, first, Cu is deposited on the surface of the barrier metal 35 to form a seed film, and then Cu is deposited on the surface of the seed film by, for example, electrolytic plating. Thereby, the contact plug 34 of Cu is formed, and the electrode 33 is formed.

続いて、Ｃｕによって表面が被覆された第２基板３の表面を、例えば、ＣＭＰ（Chemical Mechanical Polishing）によって研磨することにより、図５の（ｂ）に示すように、炭窒化シリコン膜４８上の不要なＣｕおよびバリアメタル３５を除去する。   Subsequently, the surface of the second substrate 3 whose surface is coated with Cu is polished by, for example, CMP (Chemical Mechanical Polishing), so that the silicon carbonitride film 48 is formed as shown in FIG. Unnecessary Cu and barrier metal 35 are removed.

このとき、Ｃｕ、バリアメタル３５、および炭窒化シリコン膜４８は、材料が異なるので、ＣＭＰによる研磨の進行速度が異なる。このため、第２基板３の表面には、図５の（ｂ）に示すように、段差が生じることがあり、この段差が、後に第１基板２と第２基板３とを貼合した際、貼合不良の原因となる。   At this time, since Cu, the barrier metal 35, and the silicon carbonitride film 48 are made of different materials, polishing progress rates by CMP are different. For this reason, a step may be formed on the surface of the second substrate 3 as shown in FIG. 5B, and this step is later when the first substrate 2 and the second substrate 3 are bonded together. , Causing poor bonding.

そこで、図５の（ｃ）に示すように、段差が生じた第２基板３の表面に、例えば、ＣＶＤによって、ノンドープのポリシリコン膜５２を形成する。これにより、第２基板３の段差がポリシリコン膜５２によって埋められる。   Therefore, as shown in FIG. 5C, a non-doped polysilicon film 52 is formed on the surface of the second substrate 3 where the step is generated by, for example, CVD. Thereby, the step of the second substrate 3 is filled with the polysilicon film 52.

また、ポリシリコン膜５２の成膜は、成膜中に、コンタクトプラグ３４上のポリシリコン膜５２がシリサイド化しない程度の低温下で行う。その後、ポリシリコン膜５２を、例えば、ＣＭＰによって研磨する。これにより、ポリシリコン膜５２は、図６の（ａ）に示すように、薄化されるとともに、表面が平坦化される。このとき、ＣＭＰの対象となるのは、ポリシリコンという単一の材料である。このため、ポリシリコン膜５２は、ＣＭＰによって表面が段差や凹凸のない平坦な状態になる。   Further, the polysilicon film 52 is formed at a low temperature so that the polysilicon film 52 on the contact plug 34 is not silicided during the film formation. Thereafter, the polysilicon film 52 is polished by, for example, CMP. Thereby, the polysilicon film 52 is thinned and the surface thereof is flattened as shown in FIG. At this time, a single material called polysilicon is a target of CMP. For this reason, the surface of the polysilicon film 52 becomes flat with no step or unevenness by CMP.

続いて、図６の（ｂ）に示すように、第２基板３と同様にして、絶縁層２２および電極２３を形成した第１基板２と、第２基板３とを貼合する。ここでは、まず、貼合前の第１基板２上のポリシリコン膜５１、および第２基板３上のポリシリコン膜５２の表面を活性化させることによって、ポリシリコン膜５１，５２の表面にダングリングボンドを形成する。   Subsequently, as illustrated in FIG. 6B, the first substrate 2 on which the insulating layer 22 and the electrode 23 are formed and the second substrate 3 are bonded in the same manner as the second substrate 3. Here, by first activating the surfaces of the polysilicon film 51 on the first substrate 2 and the polysilicon film 52 on the second substrate 3 before bonding, the surfaces of the polysilicon films 51 and 52 are dangled. Form a ring bond.

その後、第１基板２側のポリシリコン膜５１と、第２基板３側のポリシリコン膜５２とを貼合する。これにより、ポリシリコン膜５１，５２同士が水酸基を介して分子結合し、第１基板２と第２基板３とが仮接合される。   Thereafter, the polysilicon film 51 on the first substrate 2 side and the polysilicon film 52 on the second substrate 3 side are bonded together. Thereby, the polysilicon films 51 and 52 are molecularly bonded to each other through the hydroxyl group, and the first substrate 2 and the second substrate 3 are temporarily bonded.

その後、第１基板２および第２基板３を熱処理することによって、コンタクトプラグ２５，３４からポリシリコン膜５１，５２内へＣｕを熱拡散させ、対向する一対の電極２３，３３間に位置する部分のポリシリコン膜５１，５２をシリサイド化させる。これにより、図３に示すように、対向する一対の電極２３，３３同士を接続するシリサイド膜５が形成され、半導体装置１が完成する。   Thereafter, the first substrate 2 and the second substrate 3 are heat-treated to thermally diffuse Cu from the contact plugs 25, 34 into the polysilicon films 51, 52, and a portion located between the pair of opposed electrodes 23, 33. The polysilicon films 51 and 52 are silicided. Thereby, as shown in FIG. 3, the silicide film 5 that connects the pair of opposed electrodes 23 and 33 is formed, and the semiconductor device 1 is completed.

上述したように、第１の実施形態に係る半導体装置は、貼合される第１基板および第２基板の各貼合面における対向する位置に埋設される一対の金属電極と、一対の金属電極同士を接続するシリサイド膜とを備える。さらに、第１の実施形態に係る半導体装置は、シリサイド膜による接続部を除く第１基板および第２基板の貼合面をそれぞれが被覆するポリシリコン膜を備える。   As described above, the semiconductor device according to the first embodiment includes a pair of metal electrodes and a pair of metal electrodes embedded in opposing positions on the bonding surfaces of the first substrate and the second substrate to be bonded. And a silicide film for connecting each other. Furthermore, the semiconductor device according to the first embodiment includes a polysilicon film that covers the bonding surfaces of the first substrate and the second substrate excluding the connection portion formed by the silicide film.

かかる半導体装置は、第１基板および第２基板の貼合面を表面が平坦なポリシリコン膜によって被覆した後、第１基板側のポリシリコン膜と第２基板側のポリシリコン膜とを貼合して熱処理することによって製造が可能である。これにより、第１の実施形態に係る半導体装置は、第１基板および第２基板の間に接合不良が発生することを防止することができる。   In such a semiconductor device, the bonding surfaces of the first substrate and the second substrate are covered with a flat polysilicon film, and then the first substrate side polysilicon film and the second substrate side polysilicon film are bonded together. Then, it can be manufactured by heat treatment. Thereby, the semiconductor device according to the first embodiment can prevent a bonding failure from occurring between the first substrate and the second substrate.

また、第１の実施形態に係る半導体装置は、第１基板および第２基板の貼合面と電極との段差が、ポリシリコン膜によって埋められた構造である。これにより、第１の実施形態に係る半導体装置は、第１基板や第２基板の貼合面に段差や凹凸がある場合であっても、ポリシリコン膜の表面が平坦なため、第１基板および第２基板の間に接合不良が発生することを防止することができる。   In addition, the semiconductor device according to the first embodiment has a structure in which a step between the bonding surfaces of the first substrate and the second substrate and the electrode is filled with a polysilicon film. Thereby, since the surface of the polysilicon film is flat even if the semiconductor device according to the first embodiment has a step or unevenness on the bonding surface of the first substrate or the second substrate, the first substrate In addition, it is possible to prevent a bonding failure from occurring between the second substrate.

また、第１の実施形態に係る半導体装置が備えるシリサイド膜は、電極と同一種類の金属元素を含む。かかるシリサイド膜は、電極の表面が露出した第１基板および第２基板上にポリシリコン膜を形成し、第１基板および第２基板を貼合して加熱処理するだけで、容易に形成が可能である。   The silicide film included in the semiconductor device according to the first embodiment includes the same type of metal element as the electrode. Such a silicide film can be easily formed by simply forming a polysilicon film on the first substrate and the second substrate where the surface of the electrode is exposed, bonding the first substrate and the second substrate, and performing a heat treatment. It is.

なお、上述した実施形態では、第１基板および第２基板の表面全体にノンドープのポリシリコン膜を形成することとしたが、第１基板および第２基板の表面全体に、例えば、ボロンなどのＰ型の不純物をドープしたポリシリコン膜を形成してもよい。   In the above-described embodiment, the non-doped polysilicon film is formed on the entire surfaces of the first substrate and the second substrate. However, for example, P such as boron is formed on the entire surfaces of the first substrate and the second substrate. A polysilicon film doped with a type impurity may be formed.

Ｐ型の不純物をドープしたポリシリコン膜を形成した場合には、形成したポリシリコン膜におけるコンタクトプラグ上に位置する部分に対し、例えば、リンなどのＮ型の不純物をイオン注入してアニール処理を行う。これにより、ポリシリコン膜は、コンタクトプラグ上の部分の導電型がＮ型となり、それ以外の部分は、導電型がＰ型となる。   When a polysilicon film doped with a P-type impurity is formed, an annealing process is performed by ion-implanting an N-type impurity such as phosphorus into a portion of the formed polysilicon film located on the contact plug. Do. Thereby, in the polysilicon film, the conductivity type of the portion on the contact plug is N-type, and the conductivity type of other portions is P-type.

こうして製造した第１基板および第２基板を、図６に示す工程と同様の工程によって半導体装置を製造してもよい。かかる半導体装置では、図３に示すシリサイド膜５がＮ型の不純物を含み、ポリシリコン膜５１，５２がＰ型の不純物を含むこととなる。   A semiconductor device may be manufactured by the same process as the process shown in FIG. 6 using the first substrate and the second substrate manufactured as described above. In such a semiconductor device, the silicide film 5 shown in FIG. 3 contains N-type impurities, and the polysilicon films 51 and 52 contain P-type impurities.

これにより、半導体装置１では、図３に示すシリサイド膜５とポリシリコン膜５１，５２の界面にダイオードが形成されることになり、シリサイド膜５からポリシリコン膜５１，５２への電子の流れが阻止される。したがって、かかる半導体装置１によれば、シリサイド膜５からの電流のリークを防止することができる。   Thereby, in the semiconductor device 1, a diode is formed at the interface between the silicide film 5 and the polysilicon films 51 and 52 shown in FIG. 3, and the flow of electrons from the silicide film 5 to the polysilicon films 51 and 52 is performed. Be blocked. Therefore, according to the semiconductor device 1, current leakage from the silicide film 5 can be prevented.

（第２の実施形態）
次に、図７〜図９を参照し、第２の実施形態に係る半導体装置１ａについて説明する。図７は、第２の実施形態に係る半導体装置１ａの断面構造を示す説明図であり、図８および図９は、第２の実施形態に係る半導体装置１ａの製造工程を示す説明図である。以下の説明では、図７〜図９に示す構成要素のうち、図３に示す構成要素と同一の構成要素について、図３に示す符号と同一の符号を付することにより、その説明を省略する。 (Second Embodiment)
Next, a semiconductor device 1a according to the second embodiment will be described with reference to FIGS. FIG. 7 is an explanatory view showing a cross-sectional structure of the semiconductor device 1a according to the second embodiment, and FIGS. 8 and 9 are explanatory views showing manufacturing steps of the semiconductor device 1a according to the second embodiment. . In the following description, among the components shown in FIGS. 7 to 9, the same components as those shown in FIG. 3 are denoted by the same reference numerals as those shown in FIG. .

図７に示すように、半導体装置１ａは、第１基板２ａ側の電極２３と、第２基板３ａ側の電極３３とがＣｕによって接続され、Ｃｕによる接続部を除く第１基板２ａおよび第２基板３ａの貼合面が、窒化シリコン膜５３，５４によって被覆される。   As shown in FIG. 7, in the semiconductor device 1a, the electrode 23 on the first substrate 2a side and the electrode 33 on the second substrate 3a side are connected by Cu, and the first substrate 2a and the second substrate excluding the connection portion by Cu. The bonding surface of the substrate 3 a is covered with the silicon nitride films 53 and 54.

かかる半導体装置１ａでは、図７に示すように、第１基板２ａ側の炭窒化シリコン膜４４が電極２３よりも過度に研磨されている場合に、窒化シリコン膜５３によって炭窒化シリコン膜４４と電極２３との間の段差が埋められる。   In the semiconductor device 1a, as shown in FIG. 7, when the silicon carbonitride film 44 on the first substrate 2a side is excessively polished than the electrode 23, the silicon carbonitride film 44 and the electrode are formed by the silicon nitride film 53. 23 is filled in.

同様に、半導体装置１ａでは、第２基板３ａ側の炭窒化シリコン膜４８が電極３３よりも過度に研磨されている場合に、窒化シリコン膜５４によって炭窒化シリコン膜４８と電極３３との間の段差が埋められる。したがって、半導体装置１ａによれば、貼合される第１基板２ａおよび第２基板３ａの間に、接合不良が発生することを防止することができる。   Similarly, in the semiconductor device 1 a, when the silicon carbonitride film 48 on the second substrate 3 a side is polished excessively than the electrode 33, the silicon nitride film 54 causes the silicon carbonitride film 48 to be interposed between the electrode 33. Steps are filled. Therefore, according to the semiconductor device 1a, it is possible to prevent a bonding failure from occurring between the first substrate 2a and the second substrate 3a to be bonded.

かかる半導体装置１ａを製造する場合、電極２３，３３を形成するまでは、図４〜図５の（ａ）に示す工程と同様の製造工程であり、その後の工程が第１の実施形態とは異なる。具体的には、第２基板３ａを製造する場合、図５の（ａ）に示す第２基板３と同様に、Ｃｕによって表面が被覆された第２基板３ａの表面を、例えば、ＣＭＰによって研磨することにより、炭窒化シリコン膜４８上の不要なＣｕおよびバリアメタル３５を除去する。   In the case of manufacturing the semiconductor device 1a, until the electrodes 23 and 33 are formed, the manufacturing process is the same as the process shown in FIG. 4A to FIG. 5A, and the subsequent process is the first embodiment. Different. Specifically, when the second substrate 3a is manufactured, the surface of the second substrate 3a whose surface is coated with Cu is polished by, for example, CMP, similarly to the second substrate 3 shown in FIG. By doing so, unnecessary Cu and barrier metal 35 on the silicon carbonitride film 48 are removed.

このとき、図８の（ａ）に示すように、ＣＭＰによって、炭窒化シリコン膜４８がＣｕおよびバリアメタル３５よりも過度に研磨されて、第２基板３ａの表面に段差が生じることがあり、この段差が、後に第１基板２ａと第２基板３ａとの貼合不良の原因となる。   At this time, as shown in FIG. 8A, the silicon carbonitride film 48 is excessively polished by Cu than the Cu and barrier metal 35 by CMP, and a step may be generated on the surface of the second substrate 3a. This level difference causes a bonding failure between the first substrate 2a and the second substrate 3a later.

そこで、図８の（ｂ）に示すように、段差が生じた第２基板３ａの表面に、例えば、ＣＶＤによって、窒化シリコン膜５４を形成する。これにより、第２基板３ａの段差が窒化シリコン膜５４によって埋められる。   Therefore, as shown in FIG. 8B, a silicon nitride film 54 is formed on the surface of the second substrate 3a where the step is generated by, for example, CVD. Thereby, the step of the second substrate 3 a is filled with the silicon nitride film 54.

その後、窒化シリコン膜５４を、例えば、ＣＭＰによって研磨する。これにより、窒化シリコン膜５４は、図８の（ｃ）に示すように、薄化されるとともに、表面が平坦化される。このとき、ＣＭＰの対象となるのは、窒化シリコンという単一の材料である。このため、窒化シリコン膜５４は、ＣＭＰによって表面が段差や凹凸のない平坦な状態になる。   Thereafter, the silicon nitride film 54 is polished by, for example, CMP. As a result, the silicon nitride film 54 is thinned and the surface thereof is flattened as shown in FIG. At this time, a single material called silicon nitride is to be subjected to CMP. For this reason, the surface of the silicon nitride film 54 is flat without any step or unevenness by CMP.

続いて、図９の（ａ）に示すように、窒化シリコン膜５４の表面にレジスト５５を形成し、レジスト５５における電極３３の形成位置に開口を形成する。このとき、平面視における径がコンタクトプラグ３４の貼合面側端面の径よりも小さな開口を形成する。   Subsequently, as shown in FIG. 9A, a resist 55 is formed on the surface of the silicon nitride film 54, and an opening is formed at the position where the electrode 33 is formed in the resist 55. At this time, an opening having a diameter in plan view smaller than the diameter of the end surface on the bonding surface side of the contact plug 34 is formed.

その後、図９の（ｂ）に示すように、開口が形成されたレジスト５５をマスクとして使用し、ＲＩＥを行うことによって、電極３３上の窒化シリコン膜５４を除去し、コンタクトプラグ３４の表面を露出させる。   Thereafter, as shown in FIG. 9B, the silicon nitride film 54 on the electrode 33 is removed by performing RIE using the resist 55 in which the opening is formed as a mask, and the surface of the contact plug 34 is formed. Expose.

そして、図９の（ｃ）に示すように、レジスト５５を除去して第２基板３ａが完成する。なお、第１基板２ａは、第２基板３ａと同様の製造工程によって製造する。最後に、第１の実施形態と同様に、第１基板２ａと第２基板３ａとを貼合し、加熱処理を行う。これにより、図７に示すように、コンタクトプラグ２５，３４が熱膨張して接続され、半導体装置１ａが完成する。   Then, as shown in FIG. 9C, the resist 55 is removed to complete the second substrate 3a. In addition, the 1st board | substrate 2a is manufactured by the manufacturing process similar to the 2nd board | substrate 3a. Finally, as in the first embodiment, the first substrate 2a and the second substrate 3a are bonded together and heat treatment is performed. Thereby, as shown in FIG. 7, the contact plugs 25 and 34 are thermally expanded and connected to complete the semiconductor device 1a.

上述したように、第２の実施形態に係る半導体装置は、第１基板側の電極と、第２基板側の電極とが電極材料と同一の金属によって接続され、金属による接続部を除く第１基板および第２基板の貼合面が、窒化シリコン膜によって被覆される。   As described above, in the semiconductor device according to the second embodiment, the electrode on the first substrate side and the electrode on the second substrate side are connected by the same metal as the electrode material, and the first excluding the metal connection portion. The bonding surfaces of the substrate and the second substrate are covered with a silicon nitride film.

かかる半導体装置では、第１基板および第２基板の貼合面と電極との段差が、窒化シリコン膜によって埋められるので、第１基板や第２基板の貼合面に段差や凹凸がある場合でも、第１基板および第２基板の間に接合不良が発生することを防止することができる。   In such a semiconductor device, since the step between the bonding surfaces of the first substrate and the second substrate and the electrode is filled with the silicon nitride film, even when there are steps or irregularities on the bonding surface of the first substrate or the second substrate. It is possible to prevent a bonding failure from occurring between the first substrate and the second substrate.

また、第２の実施形態に係る半導体装置は、対向する電極の接続部の周囲が窒化シリコン膜によって囲まれているため、電極の接続部から電流がリークすることをより確実に防止することができる。   Further, in the semiconductor device according to the second embodiment, since the periphery of the connecting portion of the opposing electrode is surrounded by the silicon nitride film, it is possible to more reliably prevent current from leaking from the connecting portion of the electrode. it can.

なお、第２の実施形態では、電極が基板から突出している場合を例に挙げたが、第１の実施形態のように、電極が基板表面から凹む場合もある。かかる場合には、図９の（ｃ）に示す工程の後、露出したコンタクトプラグ３４の表面に、窒化シリコン膜５４と面一となるように、ポリシリコン膜を形成してから第１基板２ａと第２基板３ａを貼合して加熱処理を行う。   In the second embodiment, the case where the electrode protrudes from the substrate has been described as an example. However, as in the first embodiment, the electrode may be recessed from the substrate surface. In such a case, after the step shown in FIG. 9C, a polysilicon film is formed on the exposed surface of the contact plug 34 so as to be flush with the silicon nitride film 54, and then the first substrate 2a. And the 2nd board | substrate 3a is bonded and heat processing are performed.

これにより、半導体装置は、電極間に設けられるポリシリコン膜が導電性のシリサイド膜となるので、電極が基板表面から凹んでいても、電極同士を確実に接続することができ、電極の接続部を囲む窒化シリコン膜によって電流のリークを防止することができる。   Thus, in the semiconductor device, since the polysilicon film provided between the electrodes becomes a conductive silicide film, the electrodes can be reliably connected even if the electrodes are recessed from the substrate surface. Current leakage can be prevented by the silicon nitride film surrounding the substrate.

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。   Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.