JP2019208141A - Semiconductor device - Google Patents

以下に本発明の一実施形態について図面を参照して説明する。なお、以下に記載する具体的な電圧値は、説明の便宜上のものであり、一例に過ぎない。   An embodiment of the present invention will be described below with reference to the drawings. In addition, the specific voltage value described below is for convenience of explanation, and is only an example.

＜１．ＰＭＩＣの構成＞
図１は、本発明の一実施形態に係るＰＭＩＣ（パワーマネジメントＩＣ）１の全体構成を示す概略的なブロック図である。ＰＭＩＣ１は、複数の電源回路を備えており、例えば車載用ＳＯＣ（System On Chip）への電源供給を行う。 <1. Configuration of PMIC>
FIG. 1 is a schematic block diagram showing an overall configuration of a PMIC (power management IC) 1 according to an embodiment of the present invention. The PMIC 1 includes a plurality of power supply circuits, and supplies power to, for example, an in-vehicle SOC (System On Chip).

ＰＭＩＣ１は、ＤＣ／ＤＣコントローラ２Ａ〜２Ｇと、昇降圧コンバータ３と、リファレンスブロック４と、ＶＣＣ_ＵＶＬＯ(Under Voltage Lock Out)部５と、Ｖ１５_ＬＤＯ（Low Dropout）６と、ロジック部７と、クロック生成部８の各要素を１チップに集積化して備える半導体装置である。   The PMIC 1 includes DC / DC controllers 2A to 2G, a buck-boost converter 3, a reference block 4, a VCC_UVLO (Under Voltage Lock Out) unit 5, a V15_LDO (Low Dropout) 6, a logic unit 7, and a clock generation unit. This is a semiconductor device comprising 8 elements integrated on a single chip.

ＤＣ／ＤＣコントローラ２Ａ〜２Ｃは、マルチフェーズ電源用のＰＷＭコントローラである。マルチフェーズ電源は、複数の電源回路を並列接続し、当該電源回路を位相をずらして動作させるものであり、出力電流の増大やスイッチング周波数を高める等の効果を得ることができる。   The DC / DC controllers 2A to 2C are PWM controllers for multiphase power supplies. The multi-phase power source is a device in which a plurality of power source circuits are connected in parallel and the power source circuits are operated with a phase shift, and effects such as an increase in output current and an increase in switching frequency can be obtained.

より具体的に、ＤＣ／ＤＣコントローラ２Ａに対応して、ＩＣ外部においては、ドライバＭＯＳ１０ＡとインダクタＬＡとの直列接続構成が複数（例えば６個）設けられ、各インダクタＬＡの出力端が接続されるノードに出力コンデンサＣＡの一端が接続される。なお、ドライバＭＯＳは、ＭＯＳＦＥＴのブリッジ構成と当該ＭＯＳＦＥＴを駆動するドライバとからなる。ＤＣ／ＤＣコントローラ２Ａは、ドライバＭＯＳ１０ＡのドライバへＰＷＭ信号を出力し、各ＭＯＳＦＥＴをスイッチング制御する。   More specifically, corresponding to the DC / DC controller 2A, a plurality of (for example, six) serial connection configurations of the driver MOS 10A and the inductor LA are provided outside the IC, and the output ends of the inductors LA are connected. One end of the output capacitor CA is connected to the node. The driver MOS includes a MOSFET bridge configuration and a driver for driving the MOSFET. The DC / DC controller 2A outputs a PWM signal to the driver of the driver MOS 10A, and performs switching control of each MOSFET.

ＤＣ／ＤＣコントローラ２Ｂに対応したドライバＭＯＳ１０Ｂ、インダクタＬＢ、および出力コンデンサＣＢの構成も上記ＤＣ／ＤＣコントローラ２Ａについてと同様であり、ドライバＭＯＳ１０ＢとインダクタＬＢとの直列接続構成の個数は、例えば３個である。   The configuration of the driver MOS 10B, the inductor LB, and the output capacitor CB corresponding to the DC / DC controller 2B is the same as that of the DC / DC controller 2A, and the number of series connection configurations of the driver MOS 10B and the inductor LB is, for example, three. It is.

ＤＣ／ＤＣコントローラ２Ｃに対応したドライバＭＯＳ１０Ｃ、インダクタＬＣ、および出力コンデンサＣＣの構成も上記ＤＣ／ＤＣコントローラ２Ａについてと同様であり、ドライバＭＯＳ１０ＣとインダクタＬＣとの直列接続構成の個数は、２個である。   The configuration of the driver MOS 10C, the inductor LC, and the output capacitor CC corresponding to the DC / DC controller 2C is the same as that of the DC / DC controller 2A, and the number of series connection configurations of the driver MOS 10C and the inductor LC is two. is there.

ＤＣ／ＤＣコントローラ２Ｄに対応して、ＩＣ外部においては、ドライバＭＯＳ１０ＤとインダクタＬＤとが直列に接続され、インダクタＬＤの出力端に出力コンデンサＣＤの一端が接続される。ＤＣ／ＤＣコントローラ２Ｄは、ドライバＭＯＳ１０ＤのドライバへＰＷＭ信号を出力する。   Corresponding to the DC / DC controller 2D, outside the IC, the driver MOS 10D and the inductor LD are connected in series, and one end of the output capacitor CD is connected to the output end of the inductor LD. The DC / DC controller 2D outputs a PWM signal to the driver of the driver MOS 10D.

ＤＣ／ＤＣコントローラ２Ｅに対応したドライバＭＯＳ１０Ｅ、インダクタＬＥ、および出力コンデンサＣＥ、ＤＣ／ＤＣコントローラ２Ｆに対応したドライバＭＯＳ１０Ｆ、インダクタＬＦ、および出力コンデンサＣＦ、ＤＣ／ＤＣコントローラ２Ｇに対応したドライバＭＯＳ１０Ｇ、インダクタＬＧ、および出力コンデンサＣＧについても上記ＤＣ／ＤＣコントローラ２Ｄについてと同様である。   Driver MOS 10E, inductor LE and output capacitor CE corresponding to DC / DC controller 2E, driver MOS 10F, inductor LF and output capacitor CF corresponding to DC / DC controller 2F, driver MOS 10G corresponding to DC / DC controller 2G, inductor The same applies to LG and output capacitor CG as for DC / DC controller 2D.

昇降圧コンバータ３には、ＩＣ外部に配置されるインダクタＬ１および出力コンデンサＣ２が接続される。昇降圧コンバータ３は、入力されるＤＣ電圧を所定のＤＣ出力電圧へ昇圧または降圧するＤＣ／ＤＣコンバータである。   An inductor L1 and an output capacitor C2 arranged outside the IC are connected to the buck-boost converter 3. The step-up / down converter 3 is a DC / DC converter that steps up or steps down an input DC voltage to a predetermined DC output voltage.

電源電圧ＶＣＣは、ＰＭＩＣ１の電源電圧であり、例えばバッテリーによってＩＣ外部からＰＭＩＣ１に印加される。電源電圧ＶＣＣは、３．３Ｖであるとして以下説明する。   The power supply voltage VCC is a power supply voltage of the PMIC 1 and is applied to the PMIC 1 from the outside of the IC by, for example, a battery. The power supply voltage VCC will be described below as 3.3V.

リファレンスブロック４は、電源電圧ＶＣＣに基づいてバンドギャップ電圧Ｖｂｇを生成する基準電圧回路である。バンドギャップ電圧Ｖｂｇは、１．２Ｖであるとして以下説明する。   The reference block 4 is a reference voltage circuit that generates a band gap voltage Vbg based on the power supply voltage VCC. In the following description, it is assumed that the band gap voltage Vbg is 1.2V.

ＶＣＣ_ＵＶＬＯ部５は、電源電圧ＶＣＣを監視し、電源電圧ＶＣＣの投入時に電源電圧ＶＣＣが所定のＵＶＬＯ解除電圧に達するまでは内部回路をスタンバイ状態にし、誤動作を防止する回路である。   The VCC_UVLO unit 5 is a circuit that monitors the power supply voltage VCC and sets the internal circuit in a standby state until the power supply voltage VCC reaches a predetermined UVLO release voltage when the power supply voltage VCC is turned on, thereby preventing malfunction.

Ｖ１５_ＬＤＯ６は、電源電圧ＶＣＣを、出力電圧Ｖ１５に変換するリニアレギュレータである。Ｖ１５_ＬＤＯ６の出力端には、ＩＣ外部に配置されるコンデンサＣ１が接続される。出力電圧Ｖ１５は、ロジック部７等の内部回路用の電源電圧であり、１．５Ｖであるとして以下説明する。   V15_LDO6 is a linear regulator that converts the power supply voltage VCC into the output voltage V15. A capacitor C1 disposed outside the IC is connected to the output terminal of V15_LDO6. The output voltage V15 is a power supply voltage for an internal circuit such as the logic unit 7 and will be described below as 1.5V.

ロジック部７は、ＰＭＩＣ１の各部を制御する。ロジック部７は、後述する図２で示すＯＴＰ ＲＯＭ７１を有する。ＯＴＰ ＲＯＭ（One Time Programmable ROM）７１は、１回のみ書き込みが可能で消去不可能なメモリであり、後述するトリミング設定等の各種情報が記憶される。   The logic unit 7 controls each unit of the PMIC 1. The logic unit 7 has an OTP ROM 71 shown in FIG. An OTP ROM (One Time Programmable ROM) 71 is a memory that can be written only once and cannot be erased, and stores various information such as trimming settings to be described later.

クロック生成部８は、クロック用ＬＤＯ８１および発振回路８２を有し、ＩＣ外部に配置された水晶振動子Ｘを用いてクロック信号ＸＣＬＫを生成する。クロック用ＬＤＯ８１は、電源電圧ＶＣＣに基づいて出力電圧ＶＣＬＫを生成するリニアレギュレータである。クロック用ＬＤＯ８１の出力端には、ＩＣ外部に配置されるコンデンサＣ３が接続される。   The clock generation unit 8 includes a clock LDO 81 and an oscillation circuit 82, and generates a clock signal XCLK using a crystal resonator X disposed outside the IC. The clock LDO 81 is a linear regulator that generates the output voltage VCLK based on the power supply voltage VCC. A capacitor C3 disposed outside the IC is connected to the output terminal of the clock LDO 81.

出力電圧ＶＣＬＫは、発振回路８２の電源電圧として発振回路８２に印加される。なお、電源電圧ＶＣＣを直接、発振回路８２の電源電圧とせずにＬＤＯを用いているのは、電源電圧ＶＣＣは、ＩＣ外部におけるドライバＭＯＳ１０Ａ〜１０Ｇの入力電圧としても用いられるためノイズが生じ易く、仮に電源電圧ＶＣＣを発振回路８２の電源電圧とすると発振信号の生成に悪影響を及ぼすからである。   The output voltage VCLK is applied to the oscillation circuit 82 as a power supply voltage for the oscillation circuit 82. The reason why the LDO is used without directly using the power supply voltage VCC as the power supply voltage of the oscillation circuit 82 is that the power supply voltage VCC is also used as the input voltage of the driver MOSs 10A to 10G outside the IC, and noise is likely to occur. This is because if the power supply voltage VCC is the power supply voltage of the oscillation circuit 82, the generation of the oscillation signal is adversely affected.

発振回路８２は、水晶振動子Ｘとから水晶発振回路を構成し、発振信号ＯＳを生成する。発振信号ＯＳに基づきクロック信号ＸＣＬＫが生成される。   The oscillation circuit 82 forms a crystal oscillation circuit from the crystal resonator X and generates an oscillation signal OS. A clock signal XCLK is generated based on the oscillation signal OS.

クロック信号ＸＣＬＫは、ＤＣ／ＤＣコントローラ２Ａ〜２Ｇおよび昇降圧コンバータ３等の動作に用いられる。   The clock signal XCLK is used for operations of the DC / DC controllers 2A to 2G, the buck-boost converter 3, and the like.

また、クロック生成部８は、リアルタイムクロック（ＲＴＣ）信号ＲＴＣＣＬＫのＩＣ外部への出力も行う。   The clock generator 8 also outputs a real-time clock (RTC) signal RTCCLK to the outside of the IC.

以上がＰＭＩＣ１の全体構成であるが、例えば、昇降圧コンバータ３の出力電圧を入力とするＬＤＯをさらにＰＭＩＣに備えてもよい。   The above is the overall configuration of the PMIC 1. For example, the PMIC may further include an LDO that receives the output voltage of the buck-boost converter 3.

＜２．クロック生成部について＞
次に、クロック信号生成部８の詳細について述べる。図２は、クロック信号生成部８の構成をより具体的に示す図である。
＜２．１ ＬＤＯについて＞
クロック用ＬＤＯ８１は、入力される電源電圧ＶＣＣに基づいて出力電圧ＶＣＬＫを生成するリニアレギュレータである。出力電圧ＶＣＬＫは、発振回路８２の電源電圧として用いられる。クロック用ＬＤＯ８１は、ＤＡＣ（Ｄ／Ａコンバータ）８１１を有する。出力電圧ＶＣＬＫが出力されるクロック用ＬＤＯ８１の出力端には、外部端子Ｔ１を介してＩＣ外部のコンデンサＣ３が接続される。 <2. About clock generator>
Next, details of the clock signal generation unit 8 will be described. FIG. 2 is a diagram more specifically showing the configuration of the clock signal generation unit 8.
<2.1 About LDO>
The clock LDO 81 is a linear regulator that generates the output voltage VCLK based on the input power supply voltage VCC. The output voltage VCLK is used as a power supply voltage for the oscillation circuit 82. The clock LDO 81 includes a DAC (D / A converter) 811. A capacitor C3 outside the IC is connected to the output terminal of the clock LDO 81 from which the output voltage VCLK is output via the external terminal T1.

図３は、クロック用ＬＤＯ８１の具体的な構成を示す回路図である。図３に示すように、クロック用ＬＤＯ８１は、エラーアンプ８１Ａと、ＭＯＳトランジスタ８１Ｂと、抵抗Ｒ８１，Ｒ８２と、ＤＡＣ８１１と、を有する。   FIG. 3 is a circuit diagram showing a specific configuration of the clock LDO 81. As shown in FIG. 3, the clock LDO 81 includes an error amplifier 81A, a MOS transistor 81B, resistors R81 and R82, and a DAC 811.

ｎチャネルＭＯＳＦＥＴで構成されるＭＯＳトランジスタ８１Ｂのドレインには、電源電圧ＶＣＣが印加される。ＭＯＳトランジスタ８１Ｂのソースは、抵抗Ｒ８１の一端に接続される。抵抗Ｒ８１の他端は、抵抗Ｒ８２の一端に接続される。抵抗Ｒ８２の他端は、グランド電位の印加端に接続される。抵抗Ｒ８１と抵抗Ｒ８２とが接続されるノードは、エラーアンプ８１Ａの反転入力端（−）に接続される。エラーアンプ８１Ａの非反転入力端（＋）には、ＤＡＣ８１１から出力される出力電圧ＯＵＴが参照電圧として入力される。エラーアンプ８１Ａは、電源電圧ＶＣＣを印加される。   A power supply voltage VCC is applied to the drain of the MOS transistor 81B formed of an n-channel MOSFET. The source of the MOS transistor 81B is connected to one end of the resistor R81. The other end of the resistor R81 is connected to one end of the resistor R82. The other end of the resistor R82 is connected to a ground potential application end. A node to which the resistor R81 and the resistor R82 are connected is connected to the inverting input terminal (−) of the error amplifier 81A. The output voltage OUT output from the DAC 811 is input as a reference voltage to the non-inverting input terminal (+) of the error amplifier 81A. The error amplifier 81A is applied with the power supply voltage VCC.

ＭＯＳトランジスタ８１Ｂのソースと抵抗Ｒ８１の一端とが接続されるノードＮ８１に出力電圧ＶＣＬＫが生成される。ノードＮ８１の電圧を抵抗Ｒ８１，Ｒ８２によって分圧した電圧が出力電圧ＯＵＴと一致するようにＭＯＳトランジスタ８１Ｂが制御され、出力電圧ＶＣＬＫは、出力電圧ＯＵＴと抵抗Ｒ８１，Ｒ８２に応じた一定電圧に制御される。   An output voltage VCLK is generated at a node N81 to which the source of the MOS transistor 81B and one end of the resistor R81 are connected. The MOS transistor 81B is controlled so that the voltage obtained by dividing the voltage of the node N81 by the resistors R81 and R82 matches the output voltage OUT, and the output voltage VCLK is controlled to a constant voltage according to the output voltage OUT and the resistors R81 and R82. Is done.

ＤＡＣ８１１は、図２にも示すようにロジック部７から入力されるトリミングビットデータＴＢ１をＤ／Ａ変換することで、アナログ信号である出力電圧ＯＵＴを出力する。トリミングビットデータＴＢ１は、ここでは一例として８ビットのデータとしており、ＤＡＣ８１１は、８ビットのコードをアナログ信号へ変換することができる。製造バラツキを考慮してトリミングビットデータＴＢ１を設定することにより、出力電圧ＯＵＴをトリミング設定し、出力電圧ＶＣＬＫを精度良く生成することができる。なお、後述するように、本実施形態では、トリミングビットデータＴＢ１は、トリミング設定のみならず、発振回路８２の電源電圧を可変とする目的にも用いられる。   As shown in FIG. 2, the DAC 811 performs D / A conversion on the trimming bit data TB1 input from the logic unit 7 to output an output voltage OUT which is an analog signal. The trimming bit data TB1 is 8-bit data as an example here, and the DAC 811 can convert an 8-bit code into an analog signal. By setting the trimming bit data TB1 in consideration of manufacturing variations, the output voltage OUT can be trimmed and the output voltage VCLK can be generated with high accuracy. As will be described later, in this embodiment, the trimming bit data TB1 is used not only for trimming settings but also for the purpose of making the power supply voltage of the oscillation circuit 82 variable.

また、図２に示すＶ１５_ＬＤＯ６は、入力される電源電圧ＶＣＣ（＝３．３Ｖ）に基づいて出力電圧Ｖ１５（＝１．５Ｖ）を生成するリニアレギュレータである。Ｖ１５_ＬＤＯ６は、図３で説明したクロック用ＬＤＯ８１の構成と同様であり、ＤＡＣ８１１に相当するＤＡＣ６１を有している。ＤＡＣ６１は、ロジック部７から入力されるトリミングビットデータＴＢ２をＤ／Ａ変換し、アナログ信号をエラーアンプに出力する。製造バラツキを考慮してトリミングビットデータＴＢ２を設定することにより、アナログ信号をトリミング設定し、出力電圧Ｖ１５を１．５Ｖに精度良く生成することができる。   Also, V15_LDO6 shown in FIG. 2 is a linear regulator that generates an output voltage V15 (= 1.5V) based on an input power supply voltage VCC (= 3.3V). V15_LDO6 has the same configuration as that of the clock LDO81 described with reference to FIG. 3 and includes a DAC61 corresponding to the DAC811. The DAC 61 D / A converts the trimming bit data TB2 input from the logic unit 7 and outputs an analog signal to the error amplifier. By setting the trimming bit data TB2 in consideration of manufacturing variations, the analog signal can be trimmed and the output voltage V15 can be accurately generated to 1.5V.

また、ＤＡＣ８１１およびＤＡＣ６１には、リファレンスブロック４で生成されるバンドギャップ電圧Ｖｂｇが印加される。バンドギャップ電圧Ｖｂｇは、ＤＡＣのイネーブル信号やＤＡＣの動作に用いられる。   The band gap voltage Vbg generated in the reference block 4 is applied to the DAC 811 and the DAC 61. The band gap voltage Vbg is used for a DAC enable signal and a DAC operation.

また、ＶＣＣ_ＵＶＬＯ部５から出力されるイネーブル信号ＥＮ１は、クロック用ＬＤＯ８１およびＶ１５_ＬＤＯ６にＵＶＬＯ解除信号として入力される。イネーブル信号ＥＮ１は、ＬＤＯにおけるエラーアンプおよび出力段のイネーブル信号である。   The enable signal EN1 output from the VCC_UVLO unit 5 is input to the clock LDO 81 and V15_LDO 6 as a UVLO release signal. The enable signal EN1 is an error amplifier and output stage enable signal in the LDO.

＜２．２ ＤＡＣについて＞
次に、本実施形態に係るＤＡＣ６１およびＤＡＣ８１１の構成の詳細について述べる。本実施形態では、ＬＤＯに備えられるＤＡＣには、Ｒ−２Ｒラダー方式を採用している。 <2.2 About DAC>
Next, details of the configurations of the DAC 61 and the DAC 811 according to the present embodiment will be described. In this embodiment, the R-2R ladder method is adopted for the DAC provided in the LDO.

まず、Ｖ１５_ＬＤＯ６に備えられるＤＡＣ６１の構成について図４Ａを用いて説明する。図４Ａは、ＤＡＣ６１の構成を示す回路図である。図４Ａに示すＩＮ＜７：０＞は、トリミングビットデータＴＢ２に相当し、ビット＜７＞〜ビット＜０＞からなる８ビットデータである。ビット＜７＞が最上位ビットである。   First, the configuration of the DAC 61 provided in the V15_LDO 6 will be described with reference to FIG. 4A. FIG. 4A is a circuit diagram illustrating a configuration of the DAC 61. IN <7: 0> shown in FIG. 4A corresponds to the trimming bit data TB2, and is 8-bit data including bits <7> to <0>. Bit <7> is the most significant bit.

図４Ａに示すように、ＤＡＣ６１は、各々ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとで構成されるＣＭＯＳ部ＣＭ０〜ＣＭ７、ＣＭ０１〜ＣＭ０３、およびＣＭ１０を有している。ＣＭＯＳ部ＣＭ０〜ＣＭ７は、それぞれビット＜０＞〜ビット＜７＞に対応する。ＣＭＯＳ部ＣＭ０〜ＣＭ７、ＣＭ０１〜ＣＭ０３、およびＣＭ１０は、それぞれＨｉｇｈレベル電圧ＶＨの印加端とＬｏｗレベル電圧ＶＬの印加端との間に接続される。   As shown in FIG. 4A, the DAC 61 includes CMOS units CM0 to CM7, CM01 to CM03, and CM10 each formed of a p-channel MOSFET and an n-channel MOSFET. CMOS units CM0 to CM7 correspond to bit <0> to bit <7>, respectively. The CMOS units CM0 to CM7, CM01 to CM03, and CM10 are connected between the application terminal of the high level voltage VH and the application terminal of the low level voltage VL, respectively.

ＩＮ＜７：０＞のうちビット＜６＞〜ビット＜０＞は、インバータＩＶ１、およびインバータＩＶ２を順に経由し、ＡＮＤ回路Ａ１の一方入力端に入力される。ＡＮＤ回路Ａ１の他方入力端には、イネーブル信号ＥＮ_ＤＡＣが入力される。イネーブル信号ＥＮ_ＤＡＣがＨｉｇｈの場合に、ＡＮＤ回路Ａ１の一方入力端に入力された信号レベルは、そのままＡＮＤ回路Ａ１から出力される。ＡＮＤ回路Ａ１の出力は、インバータＩＶ４を経由し、ビットごとに各ＣＭＯＳ部ＣＭ０〜ＣＭ６に入力される。すなわち、図４Ａでは、ＣＭＯＳ部ＣＭ０〜ＣＭ６の入力端は短絡されているように記載されているが、実際には、上述したインバータＩＶ１からインバータＩＶ４を経由してＣＭＯＳ部に入力されるまでの経路は、ビットごとに設けられる。   Of IN <7: 0>, bits <6> to <0> are sequentially input to one input terminal of the AND circuit A1 through the inverter IV1 and the inverter IV2. The enable signal EN_DAC is input to the other input terminal of the AND circuit A1. When the enable signal EN_DAC is High, the signal level input to one input terminal of the AND circuit A1 is output from the AND circuit A1 as it is. The output of the AND circuit A1 is input to each of the CMOS units CM0 to CM6 via the inverter IV4 for each bit. That is, in FIG. 4A, the input ends of the CMOS units CM0 to CM6 are described as being short-circuited, but actually, the input from the above-described inverter IV1 to the CMOS unit via the inverter IV4 is described. A path is provided for each bit.

ＣＭＯＳ部ＣＭ０〜ＣＭ７の出力端は、それぞれ抵抗値２Ｒの抵抗２Ｒ０〜２Ｒ７の一端に接続される。従って、ＩＮ＜７：０＞（トリミングビットデータ）のうちビット＜６＞〜ビット＜０＞の値に応じて、ＣＭＯＳ部ＣＭ０〜ＣＭ６によってＨｉｇｈレベル電圧ＶＨまたはＬｏｗレベル電圧ＶＬのいずれかが抵抗２Ｒ０〜２Ｒ６の一端に印加されることが選択される。すなわち、ＣＭＯＳ部ＣＭ０〜ＣＭ６は、ビットごとにＨｉｇｈレベル電圧ＶＨまたはＬｏｗレベル電圧ＶＬのいずれを抵抗２Ｒ０〜２Ｒ６の一端に印加させるかを切替えるスイッチに相当する。   Output ends of the CMOS units CM0 to CM7 are connected to one ends of resistors 2R0 to 2R7 having a resistance value 2R, respectively. Therefore, depending on the values of bits <6> to <0> in IN <7: 0> (trimming bit data), either high level voltage VH or low level voltage VL is resistance by CMOS units CM0 to CM6. Application to one end of 2R0 to 2R6 is selected. That is, the CMOS units CM0 to CM6 correspond to switches for switching which of the high level voltage VH and the low level voltage VL is applied to one end of the resistors 2R0 to 2R6 for each bit.

また、ＩＮ＜７：０＞のうちビット＜７＞は、インバータＩＶ３を経由してからＡＮＤ回路Ａ１の一方入力端に入力され、ＡＮＤ回路Ａ１およびインバータＩＶ４を経由して、ＣＭＯＳ部ＣＭ７に入力される。図４Ａでは、ＣＭＯＳ部ＣＭ７の入力端は、ＣＭＯＳ部ＣＭ０〜ＣＭ６の入力端と短絡されて記載されているが、実際には、上述したＣＭＯＳ部ＣＭ７へ入力される経路は、ビット＜６＞〜ビット＜０＞とは独立した経路である。従って、ＩＮ＜７：０＞のうち最上位ビット＜７＞の値に応じて、ＣＭＯＳ部ＣＭ７によってＨｉｇｈレベル電圧ＶＨまたはＬｏｗレベル電圧ＶＬのいずれかが抵抗２Ｒ７の一端に印加されることが選択される。   Further, bit <7> of IN <7: 0> is input to one input terminal of AND circuit A1 via inverter IV3, and input to CMOS unit CM7 via AND circuit A1 and inverter IV4. Is done. In FIG. 4A, the input end of the CMOS unit CM7 is described as being short-circuited with the input ends of the CMOS units CM0 to CM6. However, in practice, the path input to the CMOS unit CM7 is bit <6>. ~ Bit <0> is an independent path. Therefore, it is selected that either the high level voltage VH or the low level voltage VL is applied to one end of the resistor 2R7 by the CMOS unit CM7 according to the value of the most significant bit <7> of IN <7: 0>. Is done.

また、ＣＭＯＳ部ＣＭ０〜ＣＭ７、およびＣＭ０１〜ＣＭ０３のそれぞれに対応して、ｎチャネルＭＯＳＦＥＴで構成されるＭＯＳトランジスタＭ０〜Ｍ７、およびＭ０１〜Ｍ０３が設けられる。ＭＯＳトランジスタＭ０〜Ｍ７、およびＭ０１〜Ｍ０３のドレインは、Ｈｉｇｈレベル電圧ＶＨの印加端に接続され、ソースはＣＭＯＳ部ＣＭ０〜ＣＭ７、およびＣＭ０１〜ＣＭ０３の各出力端に接続される。   In addition, MOS transistors M0 to M7 and M01 to M03 configured by n-channel MOSFETs are provided corresponding to the CMOS units CM0 to CM7 and CM01 to CM03, respectively. The drains of the MOS transistors M0 to M7 and M01 to M03 are connected to the application terminal of the high level voltage VH, and the sources are connected to the output terminals of the CMOS units CM0 to CM7 and CM01 to CM03.

ＡＮＤ回路Ａ１の出力は、ビットごとにＭＯＳトランジスタＭ０〜Ｍ７のゲートに入力される。これにより、ビットごとにＣＭＯＳ部ＣＭ０〜ＣＭ７におけるｐチャネルＭＯＳＦＥＴがオンの場合に、対応するＭＯＳトランジスタＭ０〜Ｍ７がオンとされる。すなわち、ＭＯＳトランジスタＭ０〜Ｍ７は、ＣＭＯＳ部のｐチャネルＭＯＳＦＥＴのオン具合を補強する。これにより、より確実にＨｉｇｈレベル電圧ＶＨを抵抗２Ｒ０〜２Ｒ７の一端に印加させる。なお、電源電圧ＶＤＤは、ＭＯＳトランジスタＭ０〜Ｍ７、およびＭ０１〜Ｍ０３の電源電圧となるとともに、ＣＭＯＳ部ＣＭ０〜ＣＭ７、ＣＭ０１〜ＣＭ０３、およびＣＭ１０の各ｎチャネルＭＯＳＦＥＴの電源電圧となる。   The output of the AND circuit A1 is input to the gates of the MOS transistors M0 to M7 for each bit. Thereby, when the p-channel MOSFETs in the CMOS units CM0 to CM7 are turned on for each bit, the corresponding MOS transistors M0 to M7 are turned on. That is, the MOS transistors M0 to M7 reinforce the on-state of the p-channel MOSFET in the CMOS portion. Accordingly, the high level voltage VH is more reliably applied to one end of the resistors 2R0 to 2R7. The power supply voltage VDD is a power supply voltage for the MOS transistors M0 to M7 and M01 to M03, and a power supply voltage for each n-channel MOSFET of the CMOS units CM0 to CM7, CM01 to CM03, and CM10.

また、ＩＮ＜７：０＞のうち最上位ビット＜７＞は、インバータＩＶ３を経由してからＯＲ回路Ｏ１の一方入力端にも入力される。ＯＲ回路Ｏ１の他方入力端には、イネーブル信号ＥＮ_ＤＡＣがインバータＩＶ５を経由した信号が入力される。イネーブル信号ＥＮ_ＤＡＣがＨｉｇｈの場合に、ＯＲ回路ＯＲ１の一方入力端に入力される信号レベルは、そのままＯＲ回路Ｏ１から出力される。ＯＲ回路Ｏ１の出力は、ＣＭＯＳ部ＣＭ０１〜ＣＭ０３の各入力端に入力される。ＯＲ回路Ｏ１の出力は、インバータＩＶ６を経由してＭＯＳトランジスタＭ０１〜Ｍ０３のゲートにも入力される。ＣＭＯＳ部ＣＭ０１〜ＣＭ０３の出力端は、それぞれ抵抗値２Ｒの抵抗２Ｒ０１〜２Ｒ０３の一端に接続される。   The most significant bit <7> of IN <7: 0> is also input to one input terminal of the OR circuit O1 after passing through the inverter IV3. A signal obtained by passing the enable signal EN_DAC through the inverter IV5 is input to the other input terminal of the OR circuit O1. When the enable signal EN_DAC is High, the signal level input to one input terminal of the OR circuit OR1 is output from the OR circuit O1 as it is. The output of the OR circuit O1 is input to each input terminal of the CMOS units CM01 to CM03. The output of the OR circuit O1 is also input to the gates of the MOS transistors M01 to M03 via the inverter IV6. The output ends of the CMOS units CM01 to CM03 are connected to one ends of resistors 2R01 to 2R03 having a resistance value 2R, respectively.

これにより、最上位ビット＜７＞の値に応じて、Ｈｉｇｈレベル電圧ＶＨまたはＬｏｗレベル電圧ＶＬのいずれかが抵抗２Ｒ０１〜２Ｒ０３の一端に印加されることが選択される。   Accordingly, it is selected that either the high level voltage VH or the low level voltage VL is applied to one end of the resistors 2R01 to 2R03 according to the value of the most significant bit <7>.

順に配置される抵抗２Ｒ０〜２Ｒ６の隣接する抵抗の他端同士は、抵抗値Ｒの抵抗１Ｒ０〜１Ｒ５によって接続される。また、抵抗２Ｒ６、２Ｒ０１〜２Ｒ０３、２Ｒ７が順に配置され、これらのうち隣接する抵抗の他端同士は、抵抗値Ｒの抵抗１Ｒ６〜１Ｒ９によって接続される。抵抗１Ｒ９と抵抗２Ｒ７とが接続されるノードに、出力電圧ＯＵＴが生成される。   The other ends of the adjacent resistors of the resistors 2R0 to 2R6 arranged in order are connected by resistors 1R0 to 1R5 having a resistance value R. Further, resistors 2R6, 2R01 to 2R03, 2R7 are arranged in order, and the other ends of the adjacent resistors among them are connected by resistors 1R6 to 1R9 having a resistance value R. An output voltage OUT is generated at a node to which the resistor 1R9 and the resistor 2R7 are connected.

また、ＣＭＯＳ部ＣＭ１０の入力端には、電圧ＬＳＢが印加される。ＣＭＯＳ部ＣＭ１０の出力端には、抵抗値２Ｒの抵抗２Ｒ８の一端が接続される。抵抗２Ｒ８の他端は、抵抗２Ｒ０と抵抗１Ｒ０とが接続されるノードに接続される。   The voltage LSB is applied to the input end of the CMOS unit CM10. One end of a resistor 2R8 having a resistance value 2R is connected to the output end of the CMOS unit CM10. The other end of the resistor 2R8 is connected to a node to which the resistor 2R0 and the resistor 1R0 are connected.

本実施形態では、バンドギャップ電圧Ｖｂｇ（図２）が電源電圧ＶＤＤ、Ｈｉｇｈレベル電圧ＶＨ、電圧ＬＳＢ、およびイネーブル信号ＥＮ_ＤＡＣとして入力される。従って、バンドギャップ電圧Ｖｂｇが１．２Ｖとなった場合に、イネーブル信号ＥＮ_ＤＡＣはＨｉｇｈとなる。また、Ｌｏｗレベル電圧ＶＬは、例えばグランド電位とされる。   In the present embodiment, the band gap voltage Vbg (FIG. 2) is input as the power supply voltage VDD, the high level voltage VH, the voltage LSB, and the enable signal EN_DAC. Therefore, when the band gap voltage Vbg becomes 1.2V, the enable signal EN_DAC becomes High. Further, the low level voltage VL is, for example, a ground potential.

ＩＮ＜７：０＞のコード値（１０進数）は０〜２５５までを取りうるが、最上位ビット＜７＞はコード値１２８で０から１へ切替わる。この切替わりに応じて、ＣＭＯＳ部ＣＭ０１〜ＣＭ０３によって抵抗２Ｒ０１〜２Ｒ０３の一端に印加される電圧レベルがＨｉｇｈレベル電圧ＶＨからＬｏｗレベル電圧ＶＬへ切替えられる。従って、コード値１２８で出力電圧ＯＵＴのレベルが切替わる。   The code value (decimal number) of IN <7: 0> can take from 0 to 255, but the most significant bit <7> is switched from 0 to 1 with a code value of 128. In response to this switching, the voltage level applied to one end of the resistors 2R01 to 2R03 is switched from the high level voltage VH to the low level voltage VL by the CMOS units CM01 to CM03. Therefore, the level of the output voltage OUT is switched by the code value 128.

ここで、図５Ａには、ＤＡＣ６１の出力電圧ＯＵＴのコード値との対応関係を示す。このように、コード値が０〜１２７まで出力電圧ＯＵＴは上昇し、コード値１２８で出力電圧ＯＵＴは急峻に低下し、コード値２５５まで出力電圧ＯＵＴは上昇する。   Here, FIG. 5A shows a correspondence relationship with the code value of the output voltage OUT of the DAC 61. As described above, the output voltage OUT rises until the code value is 0 to 127, the output voltage OUT sharply drops at the code value 128, and the output voltage OUT rises to the code value 255.

ここで、Ｖ１５_ＬＤＯ６の構成は図３と同様であり、ＤＡＣ６１の出力電圧ＯＵＴはエラーアンプの参照電圧として入力される。回路設計上は、ＩＮ＜７：０＞のコード値が０の場合にＶ１５_ＬＤＯ６の出力電圧Ｖ１５の値が１．５Ｖとなるように設計される。しかしながら、ＩＣの製造バラツキによってコード値が０の場合の出力電圧Ｖ１５の値が１．５Ｖよりも高いか低いかでＩＮ＜７：０＞のコード値をトリミング調整する。もし出力電圧Ｖ１５の値が１．５Ｖよりも低い場合は、図５Ａに示すコード値０〜１２７の間でコード値を調整し、もし出力電圧Ｖ１５の値が１．５Ｖよりも高い場合は、図５Ａに示すコード値１２８〜２５５の間でコード値を調整する。すなわち、コード値が０の場合の出力電圧Ｖ１５の値が１．５Ｖよりも高いか低いかで最上位ビット＜７＞の値の設定が切替えられる。これにより、製造バラツキを考慮して出力電圧Ｖ１５を１．５Ｖに精度良く生成することができる。   Here, the configuration of V15_LDO6 is the same as in FIG. 3, and the output voltage OUT of the DAC 61 is input as a reference voltage of the error amplifier. In terms of circuit design, when the code value of IN <7: 0> is 0, the value of the output voltage V15 of V15_LDO6 is designed to be 1.5V. However, the code value of IN <7: 0> is trimmed and adjusted depending on the manufacturing variation of the IC depending on whether the value of the output voltage V15 when the code value is 0 is higher or lower than 1.5V. If the value of the output voltage V15 is lower than 1.5V, the code value is adjusted between the code values 0 to 127 shown in FIG. 5A. If the value of the output voltage V15 is higher than 1.5V, The code value is adjusted between code values 128 to 255 shown in FIG. 5A. That is, the setting of the value of the most significant bit <7> is switched depending on whether the value of the output voltage V15 when the code value is 0 is higher or lower than 1.5V. As a result, the output voltage V15 can be accurately generated to 1.5 V in consideration of manufacturing variations.

次に、クロック用ＬＤＯ８１に備えられるＤＡＣ８１１の構成について図４Ｂを用いて説明する。図４Ｂは、ＤＡＣ８１１の構成を示す回路図である。ここで、先述したＤＡＣ６１（図４Ａ）との相違点について述べる。   Next, the configuration of the DAC 811 provided in the clock LDO 81 will be described with reference to FIG. 4B. FIG. 4B is a circuit diagram showing a configuration of the DAC 811. Here, differences from the above-described DAC 61 (FIG. 4A) will be described.

図４Ｂに示すように、ＤＡＣ８１１では、ＤＡＣ６１との相違点として、抵抗１Ｒ７を抵抗１Ｒ６，１Ｒ８から接続を切断し、抵抗１Ｒ８を抵抗１Ｒ７，１Ｒ９から接続を切断する。抵抗１Ｒ７，１Ｒ８の各両端を短絡させる。抵抗１Ｒ６と抵抗１Ｒ９とを接続する。これにより、抵抗１Ｒ７，２Ｒ０２，１Ｒ８，２Ｒ０３の機能は無効とされ、ＩＮ＜７：０＞のコード値の変化に応じた出力電圧ＯＵＴの変化幅を大きくする。   As shown in FIG. 4B, the DAC 811 is different from the DAC 61 in that the resistor 1R7 is disconnected from the resistors 1R6 and 1R8, and the resistor 1R8 is disconnected from the resistors 1R7 and 1R9. Both ends of the resistors 1R7 and 1R8 are short-circuited. The resistor 1R6 and the resistor 1R9 are connected. As a result, the functions of the resistors 1R7, 2R02, 1R8, and 2R03 are invalidated, and the change width of the output voltage OUT corresponding to the change in the code value of IN <7: 0> is increased.

また、ＤＡＣ８１１では、ＤＡＣ６１との相違点として、インバータＩＶ２を削除し、インバータＩＶ３の後段にインバータＩＶ７を追加する。   Also, the DAC 811 is different from the DAC 61 in that the inverter IV2 is deleted and an inverter IV7 is added after the inverter IV3.

このような構成としたＤＡＣ８１１におけるＩＮ＜７：０＞のコード値と出力電圧ＯＵＴとの対応関係を図５Ｂに示す。このように、コード値が０〜１２７まで出力電圧ＯＵＴは低下し、コード値１２８で出力電圧ＯＵＴは急峻に上昇し、コード値２５５まで出力電圧ＯＵＴは低下する。   FIG. 5B shows a correspondence relationship between the code value of IN <7: 0> and the output voltage OUT in the DAC 811 having such a configuration. As described above, the output voltage OUT decreases from the code value 0 to 127, the output voltage OUT increases sharply at the code value 128, and the output voltage OUT decreases to the code value 255.

これにより、製造バラツキを考慮してＩＮ＜７：０＞のコード値を調整することで、出力電圧ＯＵＴをトリミング設定でき、クロック用ＬＤＯ８１の出力電圧ＶＣＬＫを精度良く生成できる。さらに、出力電圧ＯＵＴの変化幅を大きくしたことで、後述するような出力電圧ＶＣＬＫの可変制御を行うこともできる。   Thus, by adjusting the code value of IN <7: 0> in consideration of manufacturing variations, the output voltage OUT can be trimmed and the output voltage VCLK of the clock LDO 81 can be generated with high accuracy. Furthermore, the output voltage VCLK can be variably controlled as described later by increasing the change width of the output voltage OUT.

＜２．３ 発振回路について＞
次に、発振回路８２について詳細に述べる。図２に示すように、発振回路８２は、インバータ８２１、帰還抵抗Ｒｆ、振幅制限抵抗Ｒｄ、およびスイッチＳＷを有し、電圧ＶＣＬＫを電源電圧として駆動される。 <2.3 Oscillator circuit>
Next, the oscillation circuit 82 will be described in detail. As shown in FIG. 2, the oscillation circuit 82 includes an inverter 821, a feedback resistor Rf, an amplitude limiting resistor Rd, and a switch SW, and is driven using the voltage VCLK as a power supply voltage.

インバータ８２１の出力端は、スイッチＳＷおよび帰還抵抗Ｒｆを介してインバータ８２１の入力端に接続される。インバータ８２１の入力端は、外部端子Ｔ２を介してＩＣ外部の負荷容量Ｃ１１に接続される。インバータ８２１の出力端とスイッチＳＷとが接続されるノードには、振幅制限抵抗Ｒｄの一端が接続される。振幅制限抵抗Ｒｄの他端は、外部端子Ｔ３を介してＩＣ外部の負荷容量Ｃ１２に接続される。外部端子Ｔ２と負荷容量Ｃ１１とが接続されるノードと、外部端子Ｔ３と負荷容量Ｃ１２とが接続されるノードとの間には、水晶振動子Ｘが接続される。発振回路８２は、水晶振動子Ｘおよび負荷容量Ｃ１１，Ｃ１２と組み合わされて水晶発振回路を構成する。   The output terminal of the inverter 821 is connected to the input terminal of the inverter 821 through the switch SW and the feedback resistor Rf. The input terminal of the inverter 821 is connected to the load capacitor C11 outside the IC through the external terminal T2. One end of the amplitude limiting resistor Rd is connected to a node to which the output terminal of the inverter 821 and the switch SW are connected. The other end of the amplitude limiting resistor Rd is connected to a load capacitor C12 outside the IC via an external terminal T3. A crystal resonator X is connected between a node to which the external terminal T2 and the load capacitor C11 are connected and a node to which the external terminal T3 and the load capacitor C12 are connected. The oscillation circuit 82 is combined with the crystal resonator X and the load capacitors C11 and C12 to constitute a crystal oscillation circuit.

このような構成により、電圧ＶＣＬＫが電源電圧としてインバータ８２１に印加されてスイッチＳＷがオンの状態で、インバータ８２１からパルス状の発振信号ＯＳが出力される。なお、スイッチＳＷのオンオフは、クロック用ＬＤＯ８１に含まれるＵＶＬＯ部８１２から出力されるＵＶＬＯ解除信号としてのイネーブル信号ＥＮ２によって制御される。   With such a configuration, the pulsed oscillation signal OS is output from the inverter 821 when the voltage VCLK is applied to the inverter 821 as a power supply voltage and the switch SW is on. The on / off state of the switch SW is controlled by an enable signal EN2 as a UVLO release signal output from the UVLO unit 812 included in the clock LDO 81.

ここで、発振回路８２のより具体的な構成を図６に示す。図６に示すように、インバータ８２１は、ｐチャネルＭＯＳＦＥＴで構成されるＭＯＳトランジスタＰＭ１，ＰＭ２と、ｎチャネルＭＯＳＦＥＴで構成されるＭＯＳトランジスタＮＭ１，ＮＭ２とからなる。ＭＯＳトランジスタＰＭ１のソースには、電圧ＶＣＬＫが印加される。ＭＯＳトランジスタＰＭ１のドレインは、ＭＯＳトランジスタＰＭ２のソースに接続される。ＭＯＳトランジスタＰＭ２のドレインは、ＭＯＳトランジスタＮＭ２のドレインに接続される。ＭＯＳトランジスタＮＭ２のソースは、ＭＯＳトランジスタＮＭ１のドレインに接続される。ＭＯＳトランジスタＮＭ１のソースは、グランド電位の印加端に接続される。   Here, a more specific configuration of the oscillation circuit 82 is shown in FIG. As shown in FIG. 6, the inverter 821 includes MOS transistors PM1 and PM2 configured by p-channel MOSFETs and MOS transistors NM1 and NM2 configured by n-channel MOSFETs. The voltage VCLK is applied to the source of the MOS transistor PM1. The drain of the MOS transistor PM1 is connected to the source of the MOS transistor PM2. The drain of the MOS transistor PM2 is connected to the drain of the MOS transistor NM2. The source of the MOS transistor NM2 is connected to the drain of the MOS transistor NM1. The source of the MOS transistor NM1 is connected to a ground potential application terminal.

また、スイッチＳＷは、ｐチャネルＭＯＳＦＥＴで構成されるＭＯＳトランジスタＰＭ３と、ｎチャネルＭＯＳＦＥＴで構成されるＭＯＳトランジスタＮＭ３とからなる。ＭＯＳトランジスタＰＭ３のソースとＭＯＳトランジスタＮＭ３のドレインとが接続されるノードは、ＭＯＳトランジスタＰＭ２とＭＯＳトランジスタＮＭ２とが接続されるノードと振幅制限抵抗Ｒｄとが接続されるノードに接続される。ＭＯＳトランジスタＰＭ３のドレインとＭＯＳトランジスタＮＭ３のソースとが接続されるノードには、帰還抵抗Ｒｆの一端が接続される。   The switch SW is composed of a MOS transistor PM3 composed of a p-channel MOSFET and a MOS transistor NM3 composed of an n-channel MOSFET. A node to which the source of the MOS transistor PM3 and the drain of the MOS transistor NM3 are connected is connected to a node to which the MOS transistor PM2 and the MOS transistor NM2 are connected and a node to which the amplitude limiting resistor Rd is connected. One end of the feedback resistor Rf is connected to a node to which the drain of the MOS transistor PM3 and the source of the MOS transistor NM3 are connected.

イネーブル信号ＥＮ２は、インバータＩＶ８２１を経由して、ＭＯＳトランジスタＰＭ２のゲートおよびＭＯＳトランジスタＰＭ３のゲートに入力される。また、イネーブル信号ＥＮ２は、インバータＩＶ８２１およびインバータＩＶ８２２を経由して、ＭＯＳトランジスタＮＭ２のゲートおよびＭＯＳトランジスタＮＭ３のゲートに入力される。   The enable signal EN2 is input to the gate of the MOS transistor PM2 and the gate of the MOS transistor PM3 via the inverter IV821. The enable signal EN2 is input to the gate of the MOS transistor NM2 and the gate of the MOS transistor NM3 via the inverter IV821 and the inverter IV822.

これにより、イネーブル信号ＥＮ２がＨｉｇｈの場合に、スイッチＳＷ３がオンとなるとともに、ＭＯＳトランジスタＰＭ２およびＭＯＳトランジスタＮＭ２がオンとなってインバータ８２１の機能が有効となる。   As a result, when the enable signal EN2 is High, the switch SW3 is turned on, and the MOS transistor PM2 and the MOS transistor NM2 are turned on, thereby enabling the function of the inverter 821.

＜２．４ その他の構成について＞
次に、クロック生成部８における上述したクロック用ＬＤＯ８１および発振回路８２以外の構成について述べる。 <2.4 Other configurations>
Next, configurations other than the clock LDO 81 and the oscillation circuit 82 described above in the clock generation unit 8 will be described.

発振回路８２から出力される発振信号ＯＳは、出力電圧ＶＣＬＫを電源電圧とするインバータ８３に入力される。インバータ８３の出力は、出力電圧Ｖ１５を出力側電源電圧とするレベルシフタ８４に入力される。レベルシフタ８４によってレベルシフトされた後の信号がクロック信号ＸＣＬＫとしてクロック生成部８から外部へ出力される。また、出力電圧Ｖ１５を電源電圧とするカウンタ８５は、クロック信号ＸＣＬＫをカウントし、カウント結果としてリセット解除信号ＲＥをロジック部７へ出力する。ロジック部７は、リセット解除信号ＲＥによってリセット状態を解除される。   The oscillation signal OS output from the oscillation circuit 82 is input to the inverter 83 using the output voltage VCLK as a power supply voltage. The output of the inverter 83 is input to a level shifter 84 that uses the output voltage V15 as an output side power supply voltage. The signal after the level shift by the level shifter 84 is output from the clock generation unit 8 to the outside as the clock signal XCLK. The counter 85 using the output voltage V15 as a power supply voltage counts the clock signal XCLK and outputs a reset release signal RE to the logic unit 7 as a count result. The logic unit 7 is released from the reset state by the reset release signal RE.

また、クロック信号ＸＣＬＫは、ロジック部７に含まれる不図示の分周器によって周波数を分周されてＲＴＣ信号ＲＴＣＣとされる。ＲＴＣ信号ＲＴＣＣは、クロック生成部８内へ入力されて、アンプ８６を経由してＲＴＣ信号ＲＴＣＣＬＫとして外部端子Ｔ４よりＩＣ外部へ出力される。   The clock signal XCLK is frequency-divided by a frequency divider (not shown) included in the logic unit 7 to be an RTC signal RTCC. The RTC signal RTCC is input into the clock generator 8 and is output from the external terminal T4 to the outside of the IC as the RTC signal RTCCLK via the amplifier 86.

＜３．ＰＭＩＣ起動時の動作＞
次に、以上のように構成したＰＭＩＣ１の起動時の動作について図７を参照して説明する。図７は、ＰＭＩＣ１の起動時における動作を示すタイミングチャートである。 <3. Operation when starting PMIC>
Next, the startup operation of the PMIC 1 configured as described above will be described with reference to FIG. FIG. 7 is a timing chart showing the operation when the PMIC 1 is started.

タイミングｔ０において、ＰＭＩＣ１に電源電圧ＶＣＣが投入される。電源電圧ＶＣＣは上昇し、タイミングｔ１にて所定のＵＶＬＯ解除電圧に達する。このことがＶＣＣ_ＵＶＬＯ部５によって検出されると、ＶＣＣ_ＵＶＬＯ部５はＵＶＬＯ解除を示すイネーブル信号ＥＮ１を出力する。このときイネーブル信号ＥＮ１は、ＬｏｗからＨｉｇｈへ切替えられる。また、電源電圧ＶＣＣ投入後にバンドギャップ電圧Ｖｂｇも上昇し、タイミングｔ１にてバンドギャップ電圧Ｖｂｇはほぼ１．２Ｖに達する。   At timing t0, the power supply voltage VCC is input to the PMIC1. The power supply voltage VCC rises and reaches a predetermined UVLO release voltage at timing t1. When this is detected by the VCC_UVLO unit 5, the VCC_UVLO unit 5 outputs an enable signal EN1 indicating UVLO release. At this time, the enable signal EN1 is switched from Low to High. Further, the band gap voltage Vbg also rises after the power supply voltage VCC is turned on, and the band gap voltage Vbg reaches approximately 1.2 V at timing t1.

Ｈｉｇｈとなったイネーブル信号ＥＮ１を受けてＶ１５_ＬＤＯ６は起動され、出力電圧Ｖ１５の出力動作を開始する。このとき、１．２Ｖのバンドギャップ電圧ＶｂｇがＤＡＣ６１に印加され、ＤＡＣ６１も起動される。また、リセット状態であるロジック部７からは、コード値０のトリミングビットデータＴＢ２が出力されるので、ＤＡＣ６１は、コード値０に対応した出力電圧ＯＵＴをエラーアンプへ出力する。このとき、設計上は１．５Ｖの電圧Ｖ１５が生成されるべきであるが、製造バラツキで電圧Ｖ１５が１．５Ｖよりずれる場合がある。   Upon receiving the enable signal EN1 that has become High, V15_LDO6 is activated and starts the output operation of the output voltage V15. At this time, a band gap voltage Vbg of 1.2 V is applied to the DAC 61, and the DAC 61 is also activated. Further, since the trimming bit data TB2 having the code value 0 is output from the logic unit 7 in the reset state, the DAC 61 outputs the output voltage OUT corresponding to the code value 0 to the error amplifier. At this time, the voltage V15 of 1.5V should be generated by design, but the voltage V15 may deviate from 1.5V due to manufacturing variations.

さらに、Ｈｉｇｈとなったイネーブル信号ＥＮ１を受けてクロック用ＬＤＯ８１は起動され、出力電圧ＶＣＬＫの出力動作を開始する。このとき、１．２Ｖのバンドギャップ電圧ＶｂｇがＤＡＣ８１１に印加され、ＤＡＣ８１１も起動される。また、リセット状態であるロジック部７からは、コード値０のトリミングビットデータＴＢ１が出力されるので、ＤＡＣ８１１は、コード値０に対応した出力電圧ＯＵＴをエラーアンプへ出力する。このとき、設計上は２．２Ｖの電圧ＶＣＬＫが生成されるが、製造バラツキで電圧ＶＣＬＫが２．２Ｖよりずれる場合がある。   Further, the clock LDO 81 is activated in response to the enable signal EN1 that has become High, and starts the output operation of the output voltage VCLK. At this time, a band gap voltage Vbg of 1.2 V is applied to the DAC 811, and the DAC 811 is also activated. Further, since the trimming bit data TB1 having the code value 0 is output from the logic unit 7 in the reset state, the DAC 811 outputs the output voltage OUT corresponding to the code value 0 to the error amplifier. At this time, a voltage VCLK of 2.2V is generated by design, but the voltage VCLK may deviate from 2.2V due to manufacturing variations.

クロック用ＬＤＯ８１の起動によって出力電圧ＶＣＬＫは上昇し、出力電圧ＶＣＬＫはタイミングｔ２にて所定のＵＶＬＯ解除電圧に達する。このことがＵＶＬＯ部８１２によって検出されると、ＵＶＬＯ部８１２からＵＶＬＯ解除を示すイネーブル信号ＥＮ２が出力される。このとき、イネーブル信号ＥＮ２は、ＬｏｗからＨｉｇｈへ切替えられる。   The output voltage VCLK rises by the activation of the clock LDO 81, and the output voltage VCLK reaches a predetermined UVLO release voltage at timing t2. When this is detected by the UVLO unit 812, the enable signal EN2 indicating UVLO release is output from the UVLO unit 812. At this time, the enable signal EN2 is switched from Low to High.

Ｈｉｇｈとなったイネーブル信号ＥＮ２によってスイッチＳＷがオンとされ、発振回路８２が起動される。これにより、外部端子Ｔ３に生じる電圧（図７で示すＸ_ＴＡＬ_ＯＵＴ）の振幅が徐々に大きくなり、タイミングｔ３で発振信号ＯＳひいてはクロック信号ＸＣＬＫ（図７）の出力が開始される。   The switch SW is turned on by the enable signal EN2 that has become High, and the oscillation circuit 82 is activated. As a result, the amplitude of the voltage (X_TAL_OUT shown in FIG. 7) generated at the external terminal T3 gradually increases, and at time t3, the output of the oscillation signal OS and thus the clock signal XCLK (FIG. 7) is started.

すると、カウンタ８５は、クロック信号ＸＣＬＫのカウントを開始する。カウンタ８５が所定パルス数のクロック信号ＸＣＬＫをカウントすると（図７の期間ＴＣ）、カウンタ８５からリセット解除を示すリセット解除信号ＲＥが出力される（タイミングｔ４）。   Then, the counter 85 starts counting the clock signal XCLK. When the counter 85 counts the clock signal XCLK having a predetermined number of pulses (period TC in FIG. 7), the counter 85 outputs a reset release signal RE indicating reset release (timing t4).

すると、ロジック部７はリセット状態を解除され、タイミングｔ５でＯＴＰ ＲＯＭ７１からトリミング設定を読み出し、読み出したトリミング設定のトリミングビットデータＴＢ１，ＴＢ２をそれぞれＤＡＣ８１１，６１へ送る。   Then, the logic unit 7 is released from the reset state, reads the trimming setting from the OTP ROM 71 at timing t5, and sends the trimming bit data TB1 and TB2 of the read trimming setting to the DACs 811 and 61, respectively.

これにより、ＤＡＣ８１１は、トリミング設定のトリミングビットデータＴＢ１のコード値に応じて出力電圧ＯＵＴを生成し、クロック用ＬＤＯ８１からは１．８Ｖの電圧ＶＣＬＫが出力される。すなわち、製造バラツキを考慮して出力電圧ＶＣＬＫが１．８Ｖとなるようにトリミング設定されたトリミングビットデータＴＢ１が使用される。なお、図７では、１．８Ｖのトリミング設定としてトリミングビットデータＴＢ１（input<7:0>）のコード値は一例として３０ｈ（１０進数で４８）とされている。図５Ｂに示すように、コード値０のときに２．２Ｖとなるように設計されているので、２．２Ｖより低い１．８Ｖを設定するためにコード値は０〜１２７の間の値に設定される。   As a result, the DAC 811 generates the output voltage OUT in accordance with the code value of the trimming bit data TB1 for trimming setting, and the voltage VCLK of 1.8V is output from the clock LDO 81. That is, trimming bit data TB1 that is trimmed so that the output voltage VCLK becomes 1.8 V in consideration of manufacturing variations is used. In FIG. 7, as a 1.8V trimming setting, the code value of the trimming bit data TB1 (input <7: 0>) is 30h (48 in decimal) as an example. As shown in FIG. 5B, since it is designed to be 2.2 V when the code value is 0, the code value is set to a value between 0 and 127 in order to set 1.8 V lower than 2.2 V. Is set.

これにより、インバータ８２１の電源電圧である出力電圧ＶＣＬＫが２．２Ｖから１．８Ｖへ変更されることとなり、図７に示すＸ_ＴＡＬ_ＯＵＴの振幅が小さくなる。このように、ＩＣ起動当初は発振信号ＯＳの生成のため、電源電圧である出力電圧ＶＣＬＫを高めの２．２Ｖに設定し、発振回路８２の動作が安定したことがカウンタ８５のカウントによって検出されたときに、出力電圧ＶＣＬＫを低めである１．８Ｖに変更する。従って、発振回路８２における回路電流を抑制して、消費電力を低減することが可能となる。   As a result, the output voltage VCLK that is the power supply voltage of the inverter 821 is changed from 2.2 V to 1.8 V, and the amplitude of X_TAL_OUT shown in FIG. 7 is reduced. As described above, since the oscillation signal OS is generated at the beginning of the IC, the output voltage VCLK, which is the power supply voltage, is set to a higher 2.2 V, and it is detected by the counter 85 that the operation of the oscillation circuit 82 is stable. The output voltage VCLK is changed to 1.8 V, which is a lower value. Therefore, the circuit current in the oscillation circuit 82 can be suppressed and the power consumption can be reduced.

また、ＤＡＣ６１は、トリミング設定のトリミングビットデータＴＢ２のコード値に応じて出力電圧ＯＵＴを生成する。これにより、製造バラツキを考慮してトリミング設定された出力電圧ＯＵＴが生成され、Ｖ１５_ＬＤＯ６から１．５Ｖで精度が良好な出力電圧Ｖ１５が出力される。   The DAC 61 generates an output voltage OUT according to the code value of the trimming bit data TB2 for trimming setting. As a result, an output voltage OUT trimmed and set in consideration of manufacturing variations is generated, and an output voltage V15 having a good accuracy at 1.5 V is output from V15_LDO6.

＜４．その他＞
以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変更が可能である。 <4. Other>
As mentioned above, although embodiment of this invention was described, if it is in the range of the meaning of this invention, embodiment can be variously changed.

例えば、上述した実施形態では、発振回路８２の電源電圧である出力電圧ＶＣＬＫを可変とする制御によって消費電力を低減させたが、その他の実施形態として、発振回路が安定化した場合に、電源電圧は変更せず、発振回路に設けた電流制限用の抵抗によって電流を制限するよう変更してもよい。   For example, in the above-described embodiment, the power consumption is reduced by controlling the output voltage VCLK that is the power supply voltage of the oscillation circuit 82 to be variable. However, as another embodiment, when the oscillation circuit is stabilized, the power supply voltage May be changed so that the current is limited by a current limiting resistor provided in the oscillation circuit.

また、ＤＡＣ８１１は、複数ビットのデータをＤ／Ａ変換するものに限らず、１ビットのデータをＤ／Ａ変換するものでもよい。この場合、ＤＡＣ８１１は、２値の出力電圧ＯＵＴを出力する。また、発振回路８２の電源電圧を可変とする方法は、ＬＤＯを用いる方法には限らない。   Further, the DAC 811 is not limited to D / A converting a plurality of bits of data, but may be a D / A converter of 1-bit data. In this case, the DAC 811 outputs a binary output voltage OUT. Further, the method of making the power supply voltage of the oscillation circuit 82 variable is not limited to the method using LDO.

また、カウンタ８５は、クロック信号ＸＣＬＫを所定パルス数カウントした場合に、ロジック部７を介さずに直接的にＤＡＣ８１１に指令を行ってもよい。   Further, the counter 85 may directly instruct the DAC 811 without going through the logic unit 7 when the clock signal XCLK is counted for a predetermined number of pulses.