JP2598523B2 - Nonvolatile semiconductor memory device and method of manufacturing the same - Google Patents
- ️Wed Apr 09 1997
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、EEPROM（Electrically Erasable ＆ Progr
ammable Read Only Memory）の半導体記憶装置及びその
製造方法に関するもので、特に、側壁スペーサ（Side w
all spacer）ゲート構造を有する新たな不揮発性（nonv
olatile）半導体記憶装置及びその製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to an EEPROM (Electrically Erasable & Progr.
The present invention relates to a semiconductor memory device of an ammable read only memory and a method of manufacturing the same.
all spacer) New non-volatile (nonv) with gate structure
olatile) and a method of manufacturing the same.
データ処理システムにおいて、情報を貯蔵するための
記憶装置は、非常に重要性を持っている。In a data processing system, a storage device for storing information is very important.
半導体記憶装置は、電源供給が中断すれば記憶内容を
喪失する揮発性（volatile）記憶装置と、引き続き貯蔵
する不揮発性記憶装置とがある。Semiconductor storage devices include a volatile storage device that loses storage contents when power supply is interrupted, and a nonvolatile storage device that stores data continuously.
不揮発性記憶装置は、貯蔵されたデータの内容を変え
ることができる能力や、これを使用するに当たって、操
作上の制限等の種々の実際的な難点のためにその活用が
制限されてきた。Non-volatile storage devices have been limited in their use due to their ability to alter the content of stored data and various practical difficulties in using them, such as operational limitations.
しかしながら、MOS浮動ゲート構造を採用した不揮発
性記憶装置は、広く使用されている。このような装置
は、サブストレートと電気的に絶縁させた伝導性物質か
らなる浮動ゲートを使用するが、このゲートはサブスト
レートと容量結合されているので、浮動ゲートの荷電状
態を感知するMOSトランジスタを形成するようになる。However, nonvolatile memory devices employing a MOS floating gate structure are widely used. Such devices use a floating gate made of a conductive material that is electrically insulated from the substrate, but since the gate is capacitively coupled to the substrate, a MOS transistor that senses the charge state of the floating gate is used. Is formed.
浮動ゲートの存在如何によっては、該MOSトランジス
タは伝導状態（ON）又は非伝導状態（OFF）にあるよう
になり、データ“1"又は“0"を貯蔵するようになる。浮
動ゲートに電荷を注入させて除去させるメカニズムとし
てはアバランシェ降伏（Avalanche breakdown）によっ
て生成される熱電子（hot electron）及びターナリング
効果等が用いられる。Depending on the presence of the floating gate, the MOS transistor will be in a conductive state (ON) or a non-conductive state (OFF), and will store data "1" or "0". As a mechanism for injecting charges into the floating gate and removing the charges, a hot electron generated by avalanche breakdown, a turning effect, and the like are used.
このような不揮発性半導体記憶装置中でも、電気的に
データを消去し、プログラムし得るEEPROMの需要が増大
されている。Even in such a nonvolatile semiconductor memory device, there is an increasing demand for an EEPROM that can electrically erase and program data.
1987年IEEE固体回路国際会議のダイジェスト.pp.76−
77に２層多結晶シリコン技術を用いた128Kフラッシュ
（flash）EEPROM半導体記憶装置が紹介されている。Digest of 1987 IEEE International Conference on Solid State Circuits.pp.76-
77 discloses a 128K flash EEPROM semiconductor memory device using two-layer polycrystalline silicon technology.
従来のフラッシュEEPROMのセル構造は、第１図及び第
２図に図示したように、ドレイン領域３とソース領域２
との間にあるドレイン領域付近のサブストレート１上に
電気的に絶縁された第１多結晶シリコン層４を浮遊ゲー
トとして具備する。また、ドレイン領域付近では、上記
第１多結晶シリコン層４上に積層され、ソース領域付近
ではサブストレート１上を覆った第２多結晶シリコン層
５を具備する。上記第２多結晶シリコン層５の第１多結
晶シリコン層４上に積層された部位は、コントロールゲ
ートとして提供され、ソース領域付近のサブストレート
１上にある部位はセレクトゲートとして提供される。こ
のようなコントロールゲートとセレクトゲートとの一体
構造は、プログラムやリード（read）のとき効率をよく
し、消去時浮遊ゲートから過度に電子が放出しても、セ
レクトゲートによりリードのときコントロールされるの
で、消去電圧の変化に敏感でなく、１チップ（chip）内
のセル間の差異により発生され得る諸問題をなくす長所
がある。The cell structure of a conventional flash EEPROM has a drain region 3 and a source region 2 as shown in FIGS.
And a first polycrystalline silicon layer 4 electrically insulated on the substrate 1 near the drain region between the first and second regions as a floating gate. In addition, a second polycrystalline silicon layer 5 is provided near the drain region on the first polycrystalline silicon layer 4 and covers the substrate 1 near the source region. The portion of the second polysilicon layer 5 stacked on the first polysilicon layer 4 is provided as a control gate, and the portion on the substrate 1 near the source region is provided as a select gate. Such an integrated structure of the control gate and the select gate improves the efficiency at the time of program or read, and is controlled by the select gate at the time of read even if electrons are excessively emitted from the floating gate at the time of erase. Therefore, there is an advantage that it is not sensitive to the change of the erase voltage and eliminates various problems that may be caused by differences between cells in one chip.
しかし、上記構造は、第２多結晶シリコン層が第１多
結晶シリコン層によって段差構造を形成するために、製
造工程時、ミスアラインメント（misalignment）等を考
慮して第２多結晶シリコン層の幅を充分に広くしなけれ
ばならなかった。従って、相対的にセル面積が大きくな
る短所を有している。このような短所は、フラッシュEE
PROMの大容量化を阻害する要所として作用する。However, in the above structure, since the second polycrystalline silicon layer forms a stepped structure by the first polycrystalline silicon layer, the width of the second polycrystalline silicon layer is considered in a manufacturing process in consideration of misalignment or the like. Had to be wide enough. Therefore, there is a disadvantage that the cell area is relatively large. Such disadvantages are flash EE
It acts as a key point to hinder the increase in PROM capacity.
また、上記構造は、ドレイン領域において、第２多結
晶シリコン層が第１多結晶シリコン層の外を覆わなけれ
ばならないので、これを考慮して製造工程のときセルフ
アライン（self align）エッチングを行うが、ソース領
域のサブストレートが蝕刻される短所がある。また、こ
のような短所を回避するために、ドレイン領域側とソー
ス領域側とを別途にエッチングする場合には、セルの面
積を一層広く設計しなければならない。Also, in the above structure, in the drain region, the second polycrystalline silicon layer must cover the outside of the first polycrystalline silicon layer. In consideration of this, a self-align etching is performed in the manufacturing process. However, there is a disadvantage that the substrate of the source region is etched. In order to avoid such disadvantages, when the drain region side and the source region side are separately etched, the cell area must be designed larger.
従って、本発明の目的は、上記のような従来技術の問
題点を解決するために、側壁スペーサー構造の新たなセ
レクトゲート構造を有する不揮発性半導体記憶装置を提
供することにある。SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a nonvolatile semiconductor memory device having a new select gate structure having a side wall spacer structure in order to solve the above-described problems of the related art.
本発明の他の目的は、セルの面積を縮小させることが
できる不揮発性半導体記憶装置を提供することにある。Another object of the present invention is to provide a nonvolatile semiconductor memory device that can reduce the area of a cell.
本発明のまた他の目的は、上記半導体記憶装置を製造
するのに、特に適合な製造方法を提供することにある。Still another object of the present invention is to provide a manufacturing method which is particularly suitable for manufacturing the above-mentioned semiconductor memory device.
上記目的を達成するために、本発明の装置は、ｎ形不
純物又はＰ形不純物でドーピングされた単結晶半導体サ
ブストレートと、該サブストレート上の電気的に互いに
絶縁されたゲート導体群から構成されている。上記ゲー
ト導体群は、浮遊ゲートとして提供される第１導体と、
この第１導体上に絶縁層を介して積層され前記第１導体
とセルフアラインメントにより同一の幅で形成されてコ
ントロールゲートとして提供される第２導体と、そして
上記第１及び第２導体の積層構造の１側壁に側壁スペー
サーで形成され、セレクトゲートとして提供される第３
導体を具備する。To achieve the above object, an apparatus of the present invention comprises a single-crystal semiconductor substrate doped with an n-type impurity or a p-type impurity, and a group of gate conductors on the substrate that are electrically insulated from each other. ing. The gate conductor group includes a first conductor provided as a floating gate;
A second conductor laminated on the first conductor via an insulating layer and formed as a control gate with the same width as the first conductor by self-alignment and provided as a control gate; and a laminated structure of the first and second conductors A third side formed as a select gate formed on one side wall by a side wall spacer
It has a conductor.
上記コントロールゲートとして提供される第２導体
と、セレクトゲートとして提供される第３導体は、セル
間分離領域であるフィールド酸化層上で互いに連結す
る。上記第３導体を側壁スペーサー構造に提供すること
により、セル面積を大幅に縮小させることができる。The second conductor provided as the control gate and the third conductor provided as the select gate are connected to each other on a field oxide layer serving as an inter-cell isolation region. By providing the third conductor in the side wall spacer structure, the cell area can be significantly reduced.
本発明を添付の図面に基づいて詳述する。 The present invention will be described in detail with reference to the accompanying drawings.
第３図は本発明によるフラッシュEEPROM半導体記憶装
置のセルアレイの一部を例示した平面図である。FIG. 3 is a plan view illustrating a part of the cell array of the flash EEPROM semiconductor memory device according to the present invention.
第３図のセルアレイは、横方向には４つのセルが、同
じワードラインW/Lに連結されている。ワードラインW/L
は、セル領域において、コントロールゲートとして提供
される第１ライン20とセレクトゲートとして提供される
第２ライン30とを含む。上記第１ライン20と第２ライン
30は、中央の金属コンタクトホール50aを通じて共通ソ
ースラインCSと連結される金属配線60とが配置されてい
るフィールド領域70上でゲートコンタクトホール40を通
じて相互に連結されている。該ゲートコンタクトホール
40は、任意のセル数毎にたとえば、セルの８個,16個,32
個等の４の倍数単位毎に備えることができる。横方向に
は、一対のセルが金属コンタクトホール50b,50aをそれ
ぞれを通じてビットラインB/Lに連結されている。セル
領域において、第１ライン20の下の斜線になった部分
は、浮遊ゲートとして提供される伝導層10である。In the cell array of FIG. 3, four cells are connected to the same word line W / L in the horizontal direction. Word line W / L
Includes a first line 20 provided as a control gate and a second line 30 provided as a select gate in the cell region. The first line 20 and the second line
Numerals 30 are connected to each other through a gate contact hole 40 in a field region 70 in which a metal wiring 60 connected to a common source line CS through a central metal contact hole 50a. The gate contact hole
40 is, for example, 8, 16 or 32 cells for every arbitrary number of cells.
It can be provided in units of multiples of 4, such as pieces. In the horizontal direction, a pair of cells are connected to the bit line B / L through the metal contact holes 50b and 50a, respectively. In the cell region, the hatched portion below the first line 20 is the conductive layer 10 provided as a floating gate.
第４図は、第３図のＢ−Ｂ線断面図である。第３図に
おいて、本発明のセル構造はｎ形又はＰ形不純物がドー
ピングされたサブストレート100上に酸化シリコン（SiO
2）のごとき絶縁膜で絶縁された第１導体層10と、上記
第１導体層10上に積層された第２導体層20と、上記第１
及び第２導体層10,20の積層構造の左側面に側壁スペー
サー構造からなった第３導体層30を具備する。これら導
体群は、セル領域においては互いに絶縁された多結晶シ
リコンに形成する。これら導体群の両側に、サブストレ
ート内にソース領域80又はドレイン領域90がそれぞれ提
供される。FIG. 4 is a sectional view taken along line BB of FIG. In FIG. 3, the cell structure of the present invention has a silicon oxide (SiO 2) layer on a substrate 100 doped with n-type or p-type impurities.
2 ) a first conductor layer 10 insulated by an insulating film, a second conductor layer 20 laminated on the first conductor layer 10,
And a third conductor layer 30 having a side wall spacer structure on the left side of the laminated structure of the second conductor layers 10 and 20. These conductor groups are formed of polycrystalline silicon which is insulated from each other in the cell region. On either side of these conductor groups, a source region 80 or a drain region 90 is provided in the substrate, respectively.
ドレイン領域90は、コンタクトホール50dを通じてビ
ットラインB/Lと連結されている。Drain region 90 is connected to bit line B / L through contact hole 50d.
第５図は第４図のトランジスタ等価回路図である。第
５図において、トランジスタT1は、セレクトトランジス
タであり、トランジスタT2はセルトランジスタである。FIG. 5 is an equivalent circuit diagram of the transistor in FIG. In Figure 5, transistors T 1 is a select transistor, the transistor T 2 are a cell transistor.
トランジスタT1のソース電極は共通ソースラインCSに
連結し、トランジスタT2のドレイン電極は、ビットライ
ンB/Lに連結する。トランジスタT1のドレイン電極はト
ランジスタT2のソース電極として共有される。トランジ
スタT1,T2のゲート電極等は、ワードラインW/Lに連結す
る。トランジスタT2は浮遊ゲート電極を含む。上記浮遊
ゲート電極に電荷を注入させるか、消去させて、トラン
ジスタT2のスレッシュホールド電圧を変化させて、リー
ド時、トランジスタT2の伝導状態（ON状態）又は非伝導
状態（OFF状態）に従って、データ“0"又は“1"を貯蔵
させることができる。The source electrode of the transistors T 1 is connected to the common source line CS, a drain electrode of the transistor T 2 are, connected to the bit line B / L. The drain electrodes of transistors T 1 is shared as a source electrode of the transistor T 2. Gate electrodes and the like of the transistors T 1 and T 2 are connected to the word line W / L. Transistor T 2 are including a floating gate electrode. Either by injecting charges into the floating gate electrode, thereby erasing, by changing the threshold voltage of the transistor T 2, the read in accordance with the conduction state of the transistor T 2 (ON state) or non-conducting state (OFF state), Data “0” or “1” can be stored.
第６図は第４図のキャパシター回路図である。第６図
において、キャパシターC1はコントロールゲート電極20
と浮遊ゲート電極10との間の容量結合を表し、キャパシ
ターC2は浮遊ゲート電極10とドレイン電極90との間の容
量結合を表し、キャパシターC3は浮遊ゲート電極10とサ
ブストレート100との間の容量結合を表し、キャパシタ
ーC4は浮遊ゲート電極10とセレクトゲート電極30との間
の容量結合を表し、キャパシターC5はセレクトゲート電
極30とサブストレート100との間の容量結合を表し、キ
ャパシターC6はセレクトゲート電極30とソース電極80と
の間の容量結合を表す。FIG. 6 is a circuit diagram of the capacitor shown in FIG. In Figure 6, the capacitor C 1 is the control gate electrode 20
It represents the capacitive coupling between the floating gate electrode 10 and, the capacitor C 2 represents the capacitive coupling between the floating gate electrode 10 and the drain electrode 90, between the capacitor C 3 is the floating gate electrode 10 and the substrate 100 The capacitor C 4 represents the capacitive coupling between the floating gate electrode 10 and the select gate electrode 30, the capacitor C 5 represents the capacitive coupling between the select gate electrode 30 and the substrate 100, C 6 represents capacitive coupling between the select gate electrode 30 and the source electrode 80.
上記コントロールゲート電極20及びセレクトゲート電
極30は、第３図のゲートコンタクトホール40を通じて互
いに連結され、ワードラインW/Lと結合される。サブス
トレート100は接地Ｇされる。The control gate electrode 20 and the select gate electrode 30 are connected to each other through the gate contact hole 40 of FIG. 3, and are connected to the word line W / L. The substrate 100 is grounded G.
上記のごとき容量結合を有する構造にデータをプログ
ラムする場合には、ビットラインB/Lに例えば、７〜12V
の電圧VBLを印加し、ワードラインW/Lに８〜15Vの電圧V
PGを印加すれば次の式のように、キャパシター容量比に
よってワードラインW/L及びビットラインB/Lに印加した
電圧のうち一部が浮遊ゲート電極10に加えられるように
なる。すなわち、浮遊ゲート電圧V10は、 となる。When programming data in a structure having capacitive coupling as described above, for example, 7 to 12 V is applied to the bit line B / L.
Voltage VBL of 8 to 15V to the word line W / L.
When PG is applied, a part of the voltage applied to the word line W / L and the bit line B / L is applied to the floating gate electrode 10 according to the capacitance ratio of the capacitor as shown in the following equation. In other words, the floating gate voltage V 10 is, Becomes
このとき、上記プログラムゲート電圧VPGによってセ
レクトトランジスタT1は、“オン”され、適正なVPG及
びVBLにおいてセルトランジスタT2は飽和領域において
動作するようになる。セルトランジスタT2のドレイン領
域90において、電界によってホットキャリア（hot carr
ier）が発生され、該キャリアである電子が浮遊ゲート2
1に注入されるようになる。従って、セルトランジスタT
2のスレッシュホールド電圧を上昇させ、セルのリード
時には、“オフ”動作される。従って、データ“1"が貯
蔵される。At this time, the select transistors T 1 by the program gate voltage VPG is "ON", the cell transistor T 2 in the proper VPG and VBL is set to operate in a saturation region. In the drain region 90 of the cell transistor T 2, hot carriers by the electric field (hot carr
ier) is generated, and the electrons serving as the carriers are floating gate 2
Will be injected into 1. Therefore, the cell transistor T
The threshold voltage of 2 is increased, and the cell is turned off when reading the cell. Therefore, data "1" is stored.
逆に、プログラムされたセルのデータを消去しようと
するときには、ビットラインB/Lに10〜18V程度の電圧を
印加して、ドレイン領域90と浮遊ゲート10との間の薄い
ゲート酸化膜を通じて電子をターナリングさせ、浮遊ゲ
ート10から電子を抜き出すことにより、セルトランジス
タT2のスレッシュホールド電圧を下げる。従って、セル
のリード時には、“オン”動作され、データ“0"に読み
出されるようになる。Conversely, when erasing the data in the programmed cell, a voltage of about 10 to 18 V is applied to the bit line B / L, and electrons are applied through the thin gate oxide film between the drain region 90 and the floating gate 10. It was Turner ring, by extracting the electrons from the floating gate 10 to lower the threshold voltage of the cell transistor T 2. Therefore, when reading a cell, the cell is turned on and data is read as "0".
上記セレクトトランジスタT1は、プログラムのときに
選ばれたビットラインB/Lに連結され、選ばれなかった
ワードラインW/LのセルがビットラインB/Lに印加された
電圧により“オン”されても、セレクトトランジスタT1
により電流の流れを遮断させるようになる。従って、選
ばれなかったセルのプログラムを防ぐのみならず、選ば
れたセルのプログラム効率を高める役割をする。The select transistors T 1 is connected to a bit line B / L selected at the time of the program, the cells of the word line W / L that was not selected is "on" by the voltage applied to the bit line B / L also, select transistor T 1
As a result, the current flow is interrupted. Therefore, it not only prevents the programming of the unselected cells, but also enhances the programming efficiency of the selected cells.
そして、過消去により、浮遊ゲート10から過度に電子
がターナリングされ、セルトランジスタT2のスレッシュ
ホールド電圧が処女スレッシュホールド電圧（Virgin T
hreshold Voltage）より低くなる場合において、リード
のときには低いワードライン電圧にもセルが“オン”さ
れ、間違ったデータを読み出すことをセレクトトランジ
スタT1が常に処女シュレッユホールド電圧を有するよう
になることにより防ぐ役割をするようになる。By over-erasure, excessive electrons from the floating gate 10 is Turner ring, the threshold voltage is virgin threshold voltage of the cell transistor T 2 (Virgin T
when hreshold Voltage) becomes lower than the cell to low wordline voltage when the leads are "on", by the will have a select transistors T 1 to be read the wrong data is always virgin shredding Yu hold voltage It will play a role in preventing it.
第７図（ａ），（ｂ）から、第16図（ａ），（ｂ）ま
では、第３図のＢ−Ｂ線及びＣ−Ｃ線断面を、本発明に
よるフレッシュEEPROM半導体記憶装置の製造工程順序に
より例示した断面図である。FIGS. 7 (a) and 7 (b) to FIGS. 16 (a) and 16 (b) show cross sections taken along lines BB and CC of FIG. 3 of a fresh EEPROM semiconductor memory device according to the present invention. It is sectional drawing illustrated by the manufacturing process order.
第７図（ａ），（ｂ）は、Ｐ形不純物をドーピングし
たサブストレート100上にアクティブ領域を限定するた
めに、シリコン酸化膜101及び窒化膜102を順次に覆い、
アクティブマスクを適用してフィールド領域の酸化膜及
び窒化膜を除去する。その後にＰ形不純物を注入させて
フィールド領域に限定されたサブストレート100内にチ
ャンネル阻止層を形成した工程までを示す。FIGS. 7 (a) and 7 (b) show that a silicon oxide film 101 and a nitride film 102 are sequentially covered to define an active area on a substrate 100 doped with a P-type impurity.
The oxide film and the nitride film in the field region are removed by applying an active mask. Thereafter, a process up to the step of forming a channel blocking layer in the substrate 100 limited to the field region by implanting a P-type impurity is shown.
第８図（ａ），（ｂ）は、第７図の工程が終わったあ
と厚いフィールド酸化膜70を成長させてアクティブ領域
上のシリコン酸化膜101及び窒化膜102を除去した後の断
面を示す。8 (a) and 8 (b) show cross sections after a thick field oxide film 70 is grown after the process of FIG. 7 is completed to remove the silicon oxide film 101 and the nitride film 102 on the active region. .
第９図（ａ），（ｂ）は、第８図の工程が終わった
後、第１ゲート酸化膜103を200Å以下になるように成長
させて、トランジスタのスレッシュホールド電圧調整の
ためにＰ形不純物を注入する工程までを示す。FIGS. 9 (a) and 9 (b) show that after the step of FIG. 8, the first gate oxide film 103 is grown so as to have a temperature of 200 ° or less, and the P-type is formed for adjusting the threshold voltage of the transistor. The steps up to the step of implanting impurities are shown.
第10図（ａ），（ｂ）は、第９図の工程が終わった
後、第１多結晶シリコン層10を覆い、該第１多結晶シリ
コン層10の伝導度を高めるために、たとえば、燐（Ｐ）
のごとき不純物を注入した後、セルフアラインエッチン
グがされていない部分の第１多結晶シリコン層をエッチ
ングした後までの断面を示す。FIGS. 10 (a) and (b) show that after the step of FIG. 9, the first polycrystalline silicon layer 10 is covered and the conductivity of the first polycrystalline silicon layer 10 is increased, for example, Phosphorus (P)
2 shows a cross section after the impurity is implanted and before the first polycrystalline silicon layer in a portion where the self-aligned etching is not performed is etched.
第11図（ａ），（ｂ）は、第10図の工程が終わった
後、SiO2の如き第１中間絶縁膜104で第１多結晶シリコ
ン層10を電気的に絶縁されるように覆い、その上に第２
多結晶シリコン層20を堆積させ、該第２多結晶シリコン
層20の伝導度を高めるために、たとえば、燐（Ｐ）のご
とき不純物を注入し、SiO2の如き第２中間絶縁膜105で
覆った工程までの断面を示す。FIGS. 11 (a) and 11 (b) show that after the step of FIG. 10, the first polycrystalline silicon layer 10 is covered with a first intermediate insulating film 104 such as SiO 2 so as to be electrically insulated. The second on it
In order to deposit a polycrystalline silicon layer 20 and to increase the conductivity of the second polycrystalline silicon layer 20, for example, an impurity such as phosphorus (P) is implanted and covered with a second intermediate insulating film 105 such as SiO 2. 2 shows a cross section up to the step shown in FIG.
第12図（ａ），（ｂ）は、第11図の工程が終わった
後、ワードラインを定義するためのセルフアラインマス
クを適用して第２中間絶縁膜105,第２多結晶シリコン膜
20,第１中間絶縁膜104,第１多結晶シリコン膜までエッ
チングした後、追加酸化工程を施して、第１及び第２多
結晶シリコン層等から構成されたパターンの側壁にも酸
化膜を施した後の断面を示す。FIGS. 12 (a) and 12 (b) show that after the step of FIG. 11 is completed, a second intermediate insulating film 105 and a second polycrystalline silicon film are applied by applying a self-alignment mask for defining a word line.
20, after etching up to the first intermediate insulating film 104 and the first polycrystalline silicon film, an additional oxidizing step is performed to apply an oxide film also to the side wall of the pattern composed of the first and second polycrystalline silicon layers and the like. FIG.
第13図（ａ），（ｂ）は、第12図の工程が終わった
後、第２ゲート酸化膜106を成長させ、コントロールゲ
ート導体とセレクトゲート導体を互いに連結するための
ゲートコンタクトホール40を形成するために、ゲートコ
ンタクトマスクを適用して第２中間絶縁膜105をエッチ
ングした工程までを示す。FIGS. 13 (a) and 13 (b) show that after the step of FIG. 12, a second gate oxide film 106 is grown and a gate contact hole 40 for connecting the control gate conductor and the select gate conductor to each other is formed. The steps up to the step of etching the second intermediate insulating film 105 by applying a gate contact mask to form the same are shown.
第14図（ａ），（ｂ）は、第13図の工程が終わった
後、第３多結晶シリコン層を蒸着させ、伝導度を高める
ために、燐（Ｐ）を注入させた後にエッチバック（each
back）工程を適用して、第３多結晶シリコン層をエッ
チングして、側壁スペーサ（side wall spacer）30,30a
を形成する工程までを示す。ここで、側壁スペーサ30,3
0aは第１及び第２多結晶シリコン層10,20の側壁に沿っ
て形成される。FIGS. 14 (a) and (b) show that after the step of FIG. 13 is completed, a third polycrystalline silicon layer is deposited, and phosphorus (P) is implanted in order to increase conductivity, and then etched back. (Each
back) process, the third polysilicon layer is etched to form side wall spacers 30 and 30a.
Up to the step of forming. Here, the side wall spacers 30, 3
Oa is formed along the side walls of the first and second polysilicon layers 10 and 20.
第15図（ａ），（ｂ）は、第14図の工程が終わった
後、ドレイン領域90の側壁スペーサ30を除去し、アクテ
ィブ領域にソースドレイン形成のためＮ形不純物を注入
する工程までを示す。FIGS. 15 (a) and (b) show the steps up to the step of removing the side wall spacer 30 of the drain region 90 and implanting an N-type impurity into the active region to form the source / drain after the step of FIG. Show.
第16図（ａ），（ｂ）は、第15図の工程が終わった
後、SiO2の如き第３中間絶縁膜107で覆い、低い温度で
硼素（Ｂ）及び燐（Ｐ）を含むBPSG（BPSG＝borophosph
osilicate glass）酸化膜108を厚く成長させ、金属コン
タクトマスクを適用してコンタクトホール50dを形成し
た後、金属蒸着させ、金属マスクを適用して金属配線工
程を終わった後の断面を示す。FIGS. 16 (a) and 16 (b) show a BPSG containing boron (B) and phosphorus (P) at a low temperature after being covered with a third intermediate insulating film 107 such as SiO 2 after the step of FIG. (BPSG = borophosph
This shows a cross section after a contact hole 50d is formed by applying a metal contact mask, a metal is deposited, a metal mask is applied, and a metal wiring process is completed after an oxide film 108 is grown thickly using a metal contact mask.
以上のように、本発明は、セレクトトランジスタを具
備したフレッシュEEPROMのセル面積を最小化することが
でき、EEPROMの大容量化を図ることができる。As described above, according to the present invention, the cell area of a fresh EEPROM having a select transistor can be minimized, and the capacity of the EEPROM can be increased.
また、セルフアラインエッチング時、構造的短所によ
るサブストレート蝕刻問題を除去することができる。ま
た、製造工程時、側壁スペーサ構造をしたセレクトトラ
ンジスタと、２層多結晶シリコン構造をしたセルトラン
ジスタとのミスアラインメントをなくすことができる効
果がある。In addition, during self-aligned etching, the problem of substrate etching due to structural disadvantages can be eliminated. In the manufacturing process, there is an effect that misalignment between a select transistor having a side wall spacer structure and a cell transistor having a two-layer polycrystalline silicon structure can be eliminated.
第１図は従来のフレッシュEEPROM半導体記憶装置のセル
アレイを例示した平面図、第２図は第１図Ａ−Ａ線断面
図、第３図は本発明によるフレッシュEEPROM半導体記憶
装置のセルアレイの一部を例示した平面図、第４図は第
３図のＢ−Ｂ線断面図、第５図は第４図のトランジスタ
等価回路図、第６図は第４図のキャパシタ等価回路図、
第７図（ａ），（ｂ）〜第16図（ａ），（ｂ）は第３図
のＢ−Ｂ線及びＣ−Ｃ線断面を、本発明によるフレッシ
ュEEPROM半導体記憶装置の製造工程順序によって例示し
た断面図である。 10:第１半導体（第１多結晶シリコン層，浮遊ゲート電
極） 20:第２半導体（第２多結晶シリコン層，コントロール
ゲート電極） 30:第３半導体（多結晶シリコン側壁スペーサ，セレク
トゲート電極） 40:ゲートコンタクト、50:金属コンタクト 60:共通ソース金属配線、70:フィールド酸化層 80:ソース領域、90:ドレイン領域 100:サブストレート、101:シリコン酸化層 102:シリコン窒化層、103:第１ゲート酸化膜 104:第１中間絶縁膜、105:第２中間絶縁膜 106:第２ゲート酸化膜、107:第３中間絶縁膜 108:第４中間絶縁膜 109:ビットライン金属配線FIG. 1 is a plan view illustrating a cell array of a conventional fresh EEPROM semiconductor memory device, FIG. 2 is a sectional view taken along line AA of FIG. 1, and FIG. 3 is a part of a cell array of a fresh EEPROM semiconductor memory device according to the present invention. FIG. 4 is a sectional view taken along line BB of FIG. 3, FIG. 5 is a transistor equivalent circuit diagram of FIG. 4, FIG. 6 is a capacitor equivalent circuit diagram of FIG.
FIGS. 7 (a) and 7 (b) to 16 (a) and 16 (b) are cross-sectional views taken along the lines BB and CC of FIG. 3 showing the order of manufacturing steps of a fresh EEPROM semiconductor memory device according to the present invention. FIG. 10: First semiconductor (first polysilicon layer, floating gate electrode) 20: Second semiconductor (second polysilicon layer, control gate electrode) 30: Third semiconductor (polysilicon sidewall spacer, select gate electrode) 40: gate contact, 50: metal contact 60: common source metal wiring, 70: field oxide layer 80: source region, 90: drain region 100: substrate, 101: silicon oxide layer 102: silicon nitride layer, 103: first Gate oxide film 104: first intermediate insulating film, 105: second intermediate insulating film 106: second gate oxide film, 107: third intermediate insulating film 108: fourth intermediate insulating film 109: bit line metal wiring