JP3250711B2 - Low voltage SOI logic circuit - Google Patents
- ️Mon Jan 28 2002
【０００１】[0001]
【産業上の利用分野】この発明は、１Ｖの乾電池電源で
動作可能なＳＯＩ（Silicon On Insulator）型の電界効
果トランジスタを用いた低電圧ＳＯＩ型論理回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a low-voltage SOI logic circuit using SOI (Silicon On Insulator) type field effect transistors operable with a 1V dry cell power supply.
【０００２】[0002]
【従来の技術】従来の低電圧論理回路として、図１に示
すような回路が知られている。これは、バルク型のＣＭ
ＯＳ回路を用いたもので、特開平６−２９８３４号公
報、または、S.Mutoh, et al. "1V HIGH SPEED DIGITAL
CIRCUIT TECHNOLOGY WITH 0.5μm MULTI-THRESHOLD CM
OS", IEEE, 1993 、１８６−１８９ページに記載された
回路である。2. Description of the Related Art As a conventional low voltage logic circuit, a circuit as shown in FIG. 1 is known. This is a bulk CM
It uses an OS circuit, and is disclosed in Japanese Patent Application Laid-Open No. 6-29834 or S. Mutoh, et al. "1V HIGH SPEED DIGITAL
CIRCUIT TECHNOLOGY WITH 0.5μm MULTI-THRESHOLD CM
OS ", IEEE, 1993, pp. 186-189.
【０００３】この回路は、高電位電源線１に接続された
電源スイッチ用ＭＯＳＦＥＴ４と、低電位電源線２に接
続された電源スイッチ用ＭＯＳＦＥＴ５との間に、ＣＭ
ＯＳ論理回路群３を接続した基本構成を有している。こ
こで、電源スイッチ用ＭＯＳＦＥＴ４および５は、高し
きい値電圧のＭＯＳＦＥＴであり、論理回路群３は、低
しきい値電圧のＭＯＳＦＥＴから構成されている。This circuit comprises a CM between a power switch MOSFET 4 connected to a high potential power line 1 and a power switch MOSFET 5 connected to a low potential power line 2.
It has a basic configuration in which the OS logic circuit group 3 is connected. Here, the power switch MOSFETs 4 and 5 are high threshold voltage MOSFETs, and the logic circuit group 3 is composed of low threshold voltage MOSFETs.
【０００４】高しきい値電圧の電源スイッチ用ＭＯＳＦ
ＥＴ４および５のゲートには、スリープ信号ＳＬと、そ
の反転信号＊ＳＬがそれぞれ供給され、論理回路群３の
待機時（スリープ時）には、信号ＳＬが高レベルとさ
れ、ＭＯＳＦＥＴ４および５をオフとし、論理回路群３
への電源供給を停止する。逆に、論理回路群３の動作時
には、スリープ信号ＳＬが低レベルとされ、ＭＯＳＦＥ
Ｔ４および５をオンとして、論理回路群３に電源供給す
る。MOSF for power switch with high threshold voltage
The sleep signal SL and its inverted signal * SL are supplied to the gates of the ETs 4 and 5, respectively. When the logic circuit group 3 is on standby (during sleep), the signal SL is at a high level, and the MOSFETs 4 and 5 are turned off. And the logic circuit group 3
Stop supplying power to the Conversely, during the operation of the logic circuit group 3, the sleep signal SL is set to low level, and the MOSFE
Turn on T4 and T5 to supply power to the logic circuit group 3.
【０００５】一般に、低しきい値電圧のＭＯＳＦＥＴ
は、動作速度は速いが遮断時のリーク電流は大きく、逆
に高しきい値電圧のＭＯＳＦＥＴは、動作速度は遅いが
遮断時のリーク電流は小さいという特性をもっている。
したがって、図１の回路は、スリープ時には小さなリー
ク電流を維持しつつ、論理回路群３の動作時には、高速
動作を持続することが可能となる。In general, a MOSFET having a low threshold voltage
The MOSFET has a characteristic that the operating speed is fast but the leakage current at the time of cutoff is large. Conversely, a MOSFET with a high threshold voltage has the characteristic that the operating speed is slow but the leak current at the time of cutoff is small.
Therefore, the circuit in FIG. 1 can maintain a high leakage current during the operation of the logic circuit group 3 while maintaining a small leakage current during the sleep.
【０００６】ここで注目すべき点は、従来の低電圧論理
回路では、論理回路群３のＭＯＳＦＥＴの各基板が、高
電位電源線１または低電位電源線２にそれぞれ接続され
ている点である。これは、基板バイアスを印加すること
によって、バルク型のＣＭＯＳ回路で起こりやすいラッ
チアップによる誤動作を防止するためである。なお、上
記Mutoh, et al. の論文のFig. 1では、論理回路群のＭ
ＯＳＦＥＴの基板がどこにも接続されていないかのよう
に記されているが、これは表記上の便宜のためであり、
実際には、これらのＭＯＳＦＥＴの基板も、それぞれの
電源線に接続されている。It should be noted that in the conventional low-voltage logic circuit, each substrate of the MOSFETs of the logic circuit group 3 is connected to the high-potential power supply line 1 or the low-potential power supply line 2, respectively. . This is to prevent a malfunction due to latch-up, which tends to occur in a bulk-type CMOS circuit, by applying a substrate bias. Note that Fig. 1 of the above-mentioned paper by Mutoh, et al.
It is written as if the OSFET substrate is not connected anywhere, but this is for notational convenience,
Actually, the substrates of these MOSFETs are also connected to the respective power supply lines.
【０００７】このような構成をＳＯＩ型のＣＭＯＳ論理
回路に適用しようとすると、素子面積が増大するという
問題がある。以下、この点について説明する。If such a configuration is applied to an SOI type CMOS logic circuit, there is a problem that the element area increases. Hereinafter, this point will be described.
【０００８】図２は、従来のＳＯＩ型ＭＯＳＦＥＴの構
造を示す断面図である。シリコン基板１１上に埋込酸化
膜１２が形成され、その上には、単結晶シリコン層から
なるアクティブ領域１３が形成されている。このアクテ
ィブ領域１３は、ソース１３１、ドレイン１３２、およ
びそれらに挟まれたボディ部１３３からなっている。ア
クティブ領域１３は、ゲート酸化膜１４で覆われ、ゲー
ト酸化膜１４上にゲート電極１５が形成されている。こ
のゲート電極１５に電圧を印加することによって、ボデ
ィ部１３３の上部にチャンネル部１３４が形成される。
このように、アクティブ領域１３は、ソース１３１、ド
レイン１３２、およびボディ部１３３からなり、ボディ
部１３３は、埋込酸化膜１２によって、シリコン基板１
１から絶縁されている。FIG. 2 is a sectional view showing a structure of a conventional SOI type MOSFET. A buried oxide film 12 is formed on a silicon substrate 11, and an active region 13 made of a single crystal silicon layer is formed thereon. The active region 13 includes a source 131, a drain 132, and a body 133 sandwiched therebetween. The active region 13 is covered with a gate oxide film 14, and a gate electrode 15 is formed on the gate oxide film 14. By applying a voltage to the gate electrode 15, a channel portion 134 is formed above the body portion 133.
As described above, the active region 13 includes the source 131, the drain 132, and the body 133, and the body 133 is formed on the silicon substrate 1 by the buried oxide film 12.
Insulated from 1.
【０００９】図３（Ａ）は、バルク型ＭＯＳＦＥＴの基
板へのバイアスの印加方法を示し、図３（Ｂ）は、ＳＯ
Ｉ型ＭＯＳＦＥＴのボディ部へのバイアスの印加方法を
示す。図３（Ａ）に示すバルク型ＰＭＯＳＦＥＴでは、
基板内にＮ型のウェル２０が形成され、その中にＰ+ 型
のソース２１とドレイン２２が形成されるとともに、ウ
ェル２０上面にゲート酸化膜を介してゲート電極２３が
形成されている。また、ウェル２０内には、バイアス用
Ｎ+ 領域２４が形成され、コンタクト２５を通して、シ
リコン上部から電位が印加できるようにしている。FIG. 3A shows a method of applying a bias to a substrate of a bulk MOSFET, and FIG.
A method for applying a bias to the body of an I-type MOSFET will be described. In the bulk type PMOSFET shown in FIG.
An N-type well 20 is formed in a substrate, a P + -type source 21 and a drain 22 are formed therein, and a gate electrode 23 is formed on the upper surface of the well 20 via a gate oxide film. A bias N + region 24 is formed in the well 20 so that a potential can be applied from above silicon through a contact 25.
【００１０】一方、図３（Ｂ）に示すＳＯＩ型ＰＭＯＳ
ＦＥＴは、図２に示すように、ボディ部１３３がシリコ
ン基板１１から絶縁されているために、接続部３４Ａに
よって、ボディ部１３３をバイアス用領域３４に接続
し、そこにコンタクト３５を形成する構造にしなければ
ならなかった。On the other hand, the SOI type PMOS shown in FIG.
In the FET, as shown in FIG. 2, since the body portion 133 is insulated from the silicon substrate 11, the body portion 133 is connected to the bias region 34 by the connection portion 34A, and the contact 35 is formed there. I had to.
【００１１】この結果、ＳＯＩ型ＭＯＳＦＥＴでは、バ
ルク型ＭＯＳＦＥＴと比較して、バイアス用領域が増大
し、その分だけ占有面積が増大するという欠点があっ
た。特に、論理回路群３を構成するＭＯＳＦＥＴのサイ
ズの増大は、回路面積の増大をきたし、集積度を低下さ
せるという問題があった。As a result, the SOI MOSFET has a drawback that the bias region is increased and the occupied area is increased correspondingly as compared with the bulk MOSFET. In particular, an increase in the size of the MOSFETs constituting the logic circuit group 3 causes an increase in the circuit area and a reduction in the degree of integration.
【００１２】[0012]
【発明が解決しようとする課題】そこで、本発明の目的
は、高速動作および高集積が可能な低電圧ＳＯＩ型論理
回路を提供することである。SUMMARY OF THE INVENTION An object of the present invention is to provide a low voltage SOI type logic circuit capable of high speed operation and high integration.
【００１３】[0013]
【課題を解決するための手段】本発明は、第１の電源線
と、第２の電源線と、ソースとボディ部が前記第１の電
源線に接続されたＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ
ｓｕｌａｔｏｒ）型の第１の電界効果トランジスタと、
ソースとボディ部が前記第２の電源線に接続されたＳＯ
Ｉ型の第２の電界効果トランジスタと、前記第１の電界
効果トランジスタのドレインと前記第２の電界効果トラ
ンジスタのドレインとの間に接続された論理回路とを具
備し、前記論理回路は、ＳＯＩ型電界効果トランジスタ
から構成され、該ＳＯＩ型電界効果トランジスタのボデ
ィ部をフローティング状態とし、前記第１の電界効果ト
ランジスタのゲートと前記第２の電界効果トランジスタ
のゲートに供給される信号によって、前記第１の電源線
と前記論理回路、および前記第２の電源線と前記論理回
路との間の接続をオン／オフすることを特徴とする。According to the present invention, there is provided an SOI (Silicon On In) having a first power supply line, a second power supply line, a source and a body connected to the first power supply line.
(sullator) type first field effect transistor;
An SO having a source and a body connected to the second power supply line
An I-type second field-effect transistor; and a logic circuit connected between a drain of the first field-effect transistor and a drain of the second field-effect transistor, wherein the logic circuit includes an SOI A body portion of the SOI field-effect transistor in a floating state, and the signal supplied to the gate of the first field-effect transistor and the gate of the second field-effect transistor causes A connection between the first power supply line and the logic circuit and a connection between the second power supply line and the logic circuit are turned on / off.
【００１４】また、本発明は、第１の電源線と、第２の
電源線と、ソースが前記第１の電源線に接続され、ボデ
ィ部がゲートに接続されたＳＯＩ型の第１の電界効果ト
ランジスタと、ソースが前記第２の電源線に接続され、
ボディ部がゲートに接続されたＳＯＩ型の第２の電界効
果トランジスタと、前記第１の電界効果トランジスタの
ドレインと前記第２の電界効果トランジスタのドレイン
との間に接続された論理回路とを具備し、前記論理回路
は、ＳＯＩ型電界効果トランジスタから構成され、該Ｓ
ＯＩ型電界効果トランジスタのボディ部をフローティン
グ状態とし、前記第１の電界効果トランジスタのゲート
と前記第２の電界効果トランジスタのゲートに供給され
る信号によって、前記第１の電源線と前記論理回路、お
よび前記第２の電源線と前記論理回路との間の接続をオ
ン／オフすることを特徴とする。Further, the present invention provides an SOI-type first electric field in which a first power supply line, a second power supply line, and a source are connected to the first power supply line and a body is connected to a gate. An effect transistor and a source connected to the second power line;
An SOI type second field-effect transistor having a body connected to a gate; and a logic circuit connected between a drain of the first field-effect transistor and a drain of the second field-effect transistor. The logic circuit includes an SOI field effect transistor,
The body of the OI field effect transistor is set in a floating state, and the first power supply line and the logic circuit are connected to each other by a signal supplied to the gate of the first field effect transistor and the gate of the second field effect transistor. And turning on / off a connection between the second power supply line and the logic circuit.
【００１５】また、本発明は、前記論理回路を構成する
電界効果トランジスタのボディ部の不純物濃度を調整し
て、該ボディ部を完全空乏化状態とするとともに、前記
第１の電界効果トランジスタのボディ部および前記第２
の電界効果トランジスタのボディ部の不純物濃度を調整
して、該ボディ部を部分空乏化状態としたことを特徴と
する。Further, according to the present invention, the body portion of the field effect transistor constituting the logic circuit is adjusted so that the body portion is completely depleted, and the body portion of the first field effect transistor is adjusted. Part and the second
Wherein the impurity concentration of the body portion of the field effect transistor is adjusted to bring the body portion into a partially depleted state.
【００１６】また、本発明は、前記論理回路を構成する
電界効果トランジスタのボディ部の不純物濃度を調整
し、該ボディ部に形成される空乏層の厚さが、以下の式
で与えられる空乏層幅Ｗ以上となるようにし、前記第１
の電界効果トランジスタのボディ部および前記第２の電
界効果トランジスタのボディ部の不純物濃度を調整し、
該ボディ部に形成される空乏層の厚さが、前記空乏層幅
Ｗより小さくなるように設定したことを特徴とする。Further, according to the present invention, an impurity concentration of a body part of a field effect transistor constituting the logic circuit is adjusted, and a thickness of a depletion layer formed in the body part is given by the following equation. The width W or more,
Adjusting the impurity concentrations of the body portion of the field effect transistor and the body portion of the second field effect transistor;
The thickness of a depletion layer formed in the body portion is set to be smaller than the width W of the depletion layer.
【００１７】[0017]
【数３】Ｗ＝｛２εsi・２φf ／（ｑ・Ｎbody）｝1/2 ただし、εsiは、シリコン部の誘電率 φf は、シリコン部のフェルミポテンシャル ｑは、電子の電荷 Ｎbodyは、ボディ部の不純物濃度 また、本発明は、前記論理回路を構成する電界効果トラ
ンジスタのボディ部の厚さを１００ｎｍ以下、その不純
物濃度を１×１０17ｃｍ-3以下とし、該ボディ部を完全
空乏化状態とするとともに、前記第１の電界効果トラン
ジスタのボディ部および前記第２の電界効果トランジス
タのボディ部の厚さを１００ｎｍ以下、その不純物濃度
を１×１０17ｃｍ-3より大に設定して、該ボディ部を部
分空乏化状態としたことを特徴とする。W = {2ε si · 2φ f / (q · N body )} 1/2 where ε si is the dielectric constant of the silicon portion φ f is the Fermi potential of the silicon portion q is the electron charge N body is the impurity concentration of the body portion. In the present invention, the thickness of the body portion of the field effect transistor constituting the logic circuit is 100 nm or less, and the impurity concentration is 1 × 10 17 cm −3 or less. Is completely depleted, the thickness of the body of the first field-effect transistor and the body of the second field-effect transistor is 100 nm or less, and the impurity concentration thereof is greater than 1 × 10 17 cm −3. And the body portion is in a partially depleted state.
【００１８】また、本発明は、第１の電源線と、第２の
電源線と、ソースとボディ部が前記第１の電源線に接続
されたＳＯＩ型の電源スイッチ用電界効果トランジスタ
と、前記電源スイッチ用電界効果トランジスタのドレイ
ンと前記第２の電源線との間に接続された論理回路とを
具備し、前記論理回路は、ＳＯＩ型電界効果トランジス
タから構成され、該ＳＯＩ型電界効果トランジスタのボ
ディ部をフローティング状態とし、前記電源スイッチ用
電界効果トランジスタのゲートに供給される信号によっ
て、前記第１の電源線と前記論理回路との間の接続をオ
ン／オフすることを特徴とする。Further, the present invention provides a first power supply line, a second power supply line, an SOI type power switch field effect transistor having a source and a body connected to the first power supply line, A logic circuit connected between the drain of the power switch field effect transistor and the second power supply line, wherein the logic circuit includes an SOI field effect transistor; The body portion is set in a floating state, and a connection between the first power supply line and the logic circuit is turned on / off by a signal supplied to a gate of the power switch field effect transistor.
【００１９】また、本発明は、第１の電源線と、第２の
電源線と、ソースが前記第１の電源線に接続され、ボデ
ィ部がゲートに接続されたＳＯＩ型の電源スイッチ用電
界効果トランジスタと、前記電源スイッチ用電界効果ト
ランジスタのドレインと前記第２の電源線との間に接続
された論理回路とを具備し、前記論理回路は、ＳＯＩ型
電界効果トランジスタから構成され、該ＳＯＩ型電界効
果トランジスタのボディ部をフローティング状態とし、
前記電源スイッチ用電界効果トランジスタのゲートに供
給される信号によって、前記第１の電源線と前記論理回
路との間の接続をオン／オフすることを特徴とする。Further, according to the present invention, there is provided an electric field for an SOI power switch in which a first power supply line, a second power supply line, and a source are connected to the first power supply line and a body is connected to a gate. Effect transistor, and a logic circuit connected between the drain of the power switch field effect transistor and the second power supply line, wherein the logic circuit comprises an SOI field effect transistor; The body of the field-effect transistor in a floating state,
The connection between the first power supply line and the logic circuit is turned on / off by a signal supplied to the gate of the power switch field effect transistor.
【００２０】また、本発明は、前記論理回路を構成する
電界効果トランジスタのボディ部の不純物濃度を調整し
て、該ボディ部を完全空乏化状態とするとともに、前記
電源スイッチ用電界効果トランジスタのボディ部の不純
物濃度を調整して、該ボディ部を部分空乏化状態とした
ことを特徴とする。Further, according to the present invention, the body portion of the field effect transistor constituting the logic circuit is adjusted to make the body portion completely depleted, and the body portion of the power switch field effect transistor is adjusted. The body portion is partially depleted by adjusting the impurity concentration of the portion.
【００２１】また、本発明は、前記論理回路を構成する
電界効果トランジスタのボディ部の不純物濃度を調整
し、該ボディ部に形成される空乏層の厚さが、以下の式
で与えられる空乏層幅Ｗ以上となるようにし、前記電源
スイッチ用電界効果トランジスタのボディ部の不純物濃
度を調整し、該ボディ部に形成される空乏層の厚さが、
前記空乏層幅Ｗより小さくなるように設定したことを特
徴とする。Further, according to the present invention, the impurity concentration of the body portion of the field effect transistor constituting the logic circuit is adjusted, and the thickness of the depletion layer formed in the body portion is given by the following equation. The width W or more, the impurity concentration of the body portion of the power switch field effect transistor is adjusted, the thickness of the depletion layer formed in the body portion,
The width is set to be smaller than the depletion layer width W.
【００２２】[0022]
【数４】Ｗ＝｛２εsi・２φf ／（ｑ・Ｎbody）｝1/2 ただし、εsiは、シリコン部の誘電率 φf は、シリコン部のフェルミポテンシャル ｑは、電子の電荷 Ｎbodyは、ボディ部の不純物濃度 また、本発明は、前記論理回路を構成する電界効果トラ
ンジスタのボディ部の厚さを１００ｎｍ以下、その不純
物濃度を１×１０17ｃｍ-3以下とし、該ボディ部を完全
空乏化状態とするとともに、前記電源スイッチ用電界効
果トランジスタのボディ部の厚さを１００ｎｍ以下、そ
の不純物濃度を１×１０17ｃｍ-3より大に設定して、該
ボディ部を部分空乏化状態としたことを特徴とする。W = {2ε si · 2φ f / (q · N body )} 1/2 where ε si is the dielectric constant φ f of the silicon part, Fermi potential of the silicon part q is the charge of electrons N body is the impurity concentration of the body portion. In the present invention, the thickness of the body portion of the field effect transistor constituting the logic circuit is 100 nm or less, and the impurity concentration is 1 × 10 17 cm −3 or less. Is completely depleted, the body portion of the power switch field effect transistor is set to a thickness of 100 nm or less, and its impurity concentration is set to more than 1 × 10 17 cm −3 to partially deplete the body portion. It is characterized in that it is in a state of conversion.
【００２３】[0023]
【作用】本発明は、論理回路用のＳＯＩ型ＭＯＳＦＥＴ
のボディ部をフローティング状態とした点を特徴とす
る。これによって、論理回路を構成するＭＯＳＦＥＴに
おいては、従来必要であったバイアス用領域および接続
部が不要となり、素子面積の増大を防ぐことができる。
また、ボディ部をフローティング状態としたＮＭＯＳＦ
ＥＴ（ＰＭＯＳＦＥＴ）では、ドレインからボディ部へ
正孔（電子）が流入して（インパクト・イオン化）、ボ
ディ部の電位が上がり（下がり）、ボディ部とソースと
の間の電圧の絶対値が大きくなるため、しきい値電圧が
下がり、論理回路素子の低電圧化を図ることができると
いう利点も得られる。The present invention relates to an SOI MOSFET for a logic circuit.
Is characterized by the fact that the body part is in a floating state. As a result, in the MOSFET constituting the logic circuit, the bias region and the connection portion which have been required conventionally become unnecessary, and an increase in element area can be prevented.
Also, the NMOSF with the body part in a floating state
In an ET (PMOSFET), holes (electrons) flow into the body from the drain (impact ionization), the potential of the body rises (falls), and the absolute value of the voltage between the body and the source increases. Therefore, there is also obtained an advantage that the threshold voltage is lowered and the voltage of the logic circuit element can be reduced.
【００２４】また、電源スイッチ用ＭＯＳＦＥＴでは、
高しきい値電圧を実現するために、バイアス用領域と接
続部が必要であるが、このＭＯＳＦＥＴは、論理回路ブ
ロックの両側（または片側）にのみ配置すればよく、論
理回路用ＭＯＳＦＥＴと比較して使用個数がきわめて少
ないので、回路全体の面積への影響はほとんど無視でき
る。In the power switch MOSFET,
In order to realize a high threshold voltage, a bias region and a connection part are required. However, this MOSFET may be arranged only on both sides (or one side) of the logic circuit block, and is compared with the logic circuit MOSFET. Since the number of used circuits is extremely small, the effect on the area of the entire circuit can be almost ignored.
【００２５】さらに、ＭＯＳＦＥＴのボディ部の不純物
濃度を調節することによって、そのしきい値電圧を正確
に設定することができる。すなわち、論理回路用の低し
きい値電圧ＭＯＳＦＥＴでは、フローティング状態とし
たボディ部の不純物濃度を減らして、完全空乏化状態と
することによって、低しきい値電圧を高精度で実現する
ことができるとともに、電源スイッチ用のＭＯＳＦＥＴ
では、電源にバイアスしたボディ部の不純物濃度を増や
して、ボディ部を部分空乏化状態にすることによって、
高しきい値電圧を正確に設定することができる。Further, by adjusting the impurity concentration of the body portion of the MOSFET, the threshold voltage can be accurately set. That is, in a low threshold voltage MOSFET for a logic circuit, a low threshold voltage can be realized with high accuracy by reducing the impurity concentration of a body part in a floating state to be in a completely depleted state. Also, MOSFET for power switch
Then, by increasing the impurity concentration of the body part biased to the power supply and making the body part partially depleted,
The high threshold voltage can be set accurately.
【００２６】また、電源スイッチ用ＭＯＳＦＥＴのボデ
ィ部をゲートに接続して、ゲート電圧でバイアスすれ
ば、このＭＯＳＦＥＴのしきい値電圧特性を、遮断時に
は高しきい値電圧、導通時には低しきい値電圧と、自動
的に切り替えることができる。すなわち、可変しきい値
電圧によって、より有利な電源制御を実現することがで
きる。If the body of the power switch MOSFET is connected to the gate and biased by the gate voltage, the threshold voltage characteristics of this MOSFET are changed to a high threshold voltage when cut off and a low threshold voltage when conductive. Voltage and can be switched automatically. That is, more advantageous power supply control can be realized by the variable threshold voltage.
【００２７】[0027]
【実施例】以下、図面を参照して、本発明の実施例を説
明する。Embodiments of the present invention will be described below with reference to the drawings.
【００２８】実施例１ 図４は、本発明による低電圧ＳＯＩ型論理回路の第一実
施例の構成を示す回路図である。Embodiment 1 FIG. 4 is a circuit diagram showing a configuration of a first embodiment of a low voltage SOI type logic circuit according to the present invention.
【００２９】図において、符号４１は高電位電源線、４
２は低電位電源線である。高電位電源線４１は、電源ス
イッチ用ＰＭＯＳＦＥＴ４４のソース端子に接続され、
低電位電源線４２は、電源スイッチ用ＮＭＯＳＦＥＴ４
５のソース端子に接続されていている。また、ＭＯＳＦ
ＥＴ４４のドレイン端子は、論理回路群４３の高電位端
子に接続され、ＭＯＳＦＥＴ４５のドレイン端子は、論
理回路群４３の低電位端子に接続されている。言い換え
れば、ＭＯＳＦＥＴ４４、論理回路群４３およびＭＯＳ
ＦＥＴ４５が直列接続され、ＭＯＳＦＥＴ４４および４
５を介して、論理回路群４３に電源が供給される構成と
なっている。また、ＭＯＳＦＥＴ４４のゲート端子に
は、スリープ信号ＳＬが加えられ、ＭＯＳＦＥＴ４５の
ゲート端子には、その反転信号＊ＳＬが加えられてい
る。これらの信号は、電源スイッチ用ＭＯＳＦＥＴ４４
および４５をオン／オフ制御するための信号であり、論
理回路群４３のスリープ時に、ＭＯＳＦＥＴ４４および
４５をオフにし、論理回路群４３の動作時に、ＭＯＳＦ
ＥＴ４４および４５をオンとする。In the figure, reference numeral 41 denotes a high potential power supply line, 4
2 is a low potential power supply line. The high potential power supply line 41 is connected to the source terminal of the power switch PMOSFET 44,
The low potential power line 42 is a power switch NMOSFET 4
5 is connected to the source terminal. Also, MOSF
The drain terminal of the ET 44 is connected to the high potential terminal of the logic circuit group 43, and the drain terminal of the MOSFET 45 is connected to the low potential terminal of the logic circuit group 43. In other words, the MOSFET 44, the logic circuit group 43 and the MOS
FET 45 is connected in series, and MOSFETs 44 and 4
5, the power is supplied to the logic circuit group 43. The sleep signal SL is applied to the gate terminal of the MOSFET 44, and the inverted signal * SL is applied to the gate terminal of the MOSFET 45. These signals are supplied to the power switch MOSFET 44.
And 45 for controlling on / off of the MOSFETs 44 and 45 when the logic circuit group 43 is in a sleep state and the MOSFETs 44 and 45 are turned off when the logic circuit group 43 is in operation.
The ETs 44 and 45 are turned on.
【００３０】この実施例の特徴は、論理回路群４３を構
成する、すべてのＭＯＳＦＥＴのボディ部がフローティ
ング状態に設定されていることである。すなわち、これ
らのＭＯＳＦＥＴのボディ部には、バイアスがかけられ
ていない。一方、電源スイッチ用ＭＯＳＦＥＴ４４およ
び４５のボディ部はバイアスされている。すなわち、Ｍ
ＯＳＦＥＴ４４のボディ部が高電位電源線４１に接続さ
れ、ＭＯＳＦＥＴ４５のボディ部が低電位電源線４２に
接続されている。The feature of this embodiment is that the body parts of all the MOSFETs constituting the logic circuit group 43 are set in a floating state. That is, no bias is applied to the body portions of these MOSFETs. On the other hand, the body portions of the power switch MOSFETs 44 and 45 are biased. That is, M
The body of the OSFET 44 is connected to the high-potential power line 41, and the body of the MOSFET 45 is connected to the low-potential power line 42.
【００３１】図５（Ａ）および図５（Ｂ）は、ＭＯＳＦ
ＥＴのボディ部にバイアスをかけたときと、かけなかっ
たときの、しきい値電圧の変化を示すグラフである。横
軸はゲート・ソース間電圧ＶGSを示し、縦軸はドレイン
電流ＩDSを対数スケールで示している。ＶTH1 およびＶ
TH2 は、しきい値電圧である。図から明らかなように、
ボディ部にバイアスをかけないときには、しきい値電圧
が下がる。この理由については前述した。このように、
ＳＯＩ型ＭＯＳＦＥＴでは、その製作プロセスにおい
て、特別なしきい値電圧調整用のマスクを用いなくて
も、ボディ部をバイアスするか否かによって、高しきい
値電圧のＭＯＳＦＥＴと、低しきい値電圧のＭＯＳＦＥ
Ｔとを実現することができる。FIGS. 5A and 5B show the MOSF
7 is a graph showing a change in threshold voltage when a bias is applied to a body part of the ET and when the body part is not applied. The horizontal axis shows the gate-source voltage V GS , and the vertical axis shows the drain current I DS on a logarithmic scale. V TH1 and V
TH2 is a threshold voltage. As is clear from the figure,
When no bias is applied to the body, the threshold voltage drops. The reason has been described above. in this way,
In the manufacturing process of the SOI MOSFET, a high threshold voltage MOSFET and a low threshold voltage MOSFET can be used depending on whether or not the body is biased without using a special threshold voltage adjusting mask in the manufacturing process. MOSFE
T can be realized.
【００３２】本実施例では、さらに、ボディ部の不純物
濃度をコントロールすることによって、高精度のしきい
値電圧の調整を行っている。以下、この点を詳細に説明
する。In this embodiment, the threshold voltage is adjusted with high precision by controlling the impurity concentration of the body portion. Hereinafter, this point will be described in detail.
【００３３】図６（Ａ）は、論理回路群４３用ＭＯＳＦ
ＥＴの構造を示す断面図であり、図６（Ｂ）は、電源ス
イッチ用ＭＯＳＦＥＴ４４および４５の構造を示す断面
図である。これらの図から分かるように、論理回路群４
３用ＭＯＳＦＥＴのボディ部１３３Ａは、その空乏層幅
Ｗがボディ部の厚さ以上に設定されている。すなわち、
ボディ部１３３Ａは、完全空乏化状態にされている。一
方、電源スイッチ用ＭＯＳＦＥＴのボディ部１３３Ｂ
は、その空乏層幅Ｗがボディ部の厚さよりも小さくされ
ている。すなわち、ボディ部１３３Ｂは、部分空乏化状
態にされている。一般に、空乏層幅が大きいほど低電圧
でチャンネルが形成されるから、しきい値電圧が下が
る。したがって、論理回路群用ＭＯＳＦＥＴのしきい値
電圧は、所望の低しきい値電圧に高精度で設定され、電
源スイッチ用ＭＯＳＦＥＴのしきい値電圧は、高しきい
値電圧に高精度で設定される。FIG. 6A shows a MOSF for the logic circuit group 43.
FIG. 6B is a cross-sectional view showing the structure of the power switch MOSFETs 44 and 45. As can be seen from these figures, the logic circuit group 4
The body portion 133A of the MOSFET for three has a depletion layer width W set to be equal to or greater than the thickness of the body portion. That is,
Body portion 133A is completely depleted. On the other hand, the body portion 133B of the power switch MOSFET
Has a depletion layer width W smaller than the thickness of the body portion. That is, body portion 133B is partially depleted. Generally, the channel is formed at a lower voltage as the depletion layer width is larger, so that the threshold voltage is reduced. Therefore, the threshold voltage of the logic circuit group MOSFET is set to a desired low threshold voltage with high accuracy, and the threshold voltage of the power switch MOSFET is set to a high threshold voltage with high accuracy. You.
【００３４】図６（Ａ）および図６（Ｂ）に示したＭＯ
ＳＦＥＴでは、空乏層幅Ｗは、次の式で与えられる。The MO shown in FIGS. 6A and 6B
In the SFET, the depletion layer width W is given by the following equation.
【００３５】[0035]
【数５】 Ｗ＝｛２εsi・２φf ／（ｑ・Ｎbody）｝1/2 （１） ただし、εsiはシリコンの誘電率、 φf はシリコンのフェルミポテンシャル ｑは電子の電荷量 Ｎbodyはボディ部の不純物濃度 である。また、フェルミポテンシャルφf は、次式で与
えられる。W = {2ε si · 2φ f / (q · N body )} 1/2 (1) where ε si is the dielectric constant of silicon, φ f is the Fermi potential of silicon, and q is the charge amount of electrons N body is the impurity concentration of the body part. The Fermi potential φ f is given by the following equation.
【００３６】[0036]
【数６】 φf ＝（ｋＴ／ｑ）ｌｎ（Ｎbody／ｎi ） （２） ただし、ｋはボルツマン定数 Ｔはボディ部の絶対温度 ｎi はシリコンの真性キャリア密度 である。また、ｌｎは自然対数を表す。[6] phi f = however (kT / q) ln (N body / n i) (2), k is Boltzmann's constant T is the absolute temperature n i of the body portion is the intrinsic carrier density of silicon. Also, ln represents a natural logarithm.
【００３７】アクティブ領域１３の膜厚をｔSOI とし、
空乏層幅Ｗを、この膜厚ｔSOI よりも大きくした場合、
ボディ部１３３Ａは、完全空乏化状態となる。この状態
では、ＭＯＳＦＥＴの相互コンダクダンスｇm が上昇す
るとともに、ゲート容量が低減し、ＭＯＳＦＥＴの動作
速度が向上することが知られている。The thickness of the active region 13 is represented by t SOI ,
When the depletion layer width W is made larger than the film thickness t SOI ,
Body portion 133A is in a completely depleted state. In this state, the mutual conductance g m of the MOSFET increases, the gate capacitance is reduced, the operation speed of the MOSFET is known to be improved.
【００３８】一方、ＭＯＳＦＥＴのしきい値電圧Ｖ
THは、次の近似式で与えられる。On the other hand, the threshold voltage V of the MOSFET
TH is given by the following approximate expression.
【００３９】[0039]
【数７】 ＶTH≒ＶFB＋２φf ＋（２εsi・２φf ・ｑ・ｎＮbody）1/2 ／ＣOX （３） ただし、ＶFBはフラットバンド電圧 ＣOXはゲート酸化膜１４による容量である。V TH ≒ V FB + 2φ f + (2ε si · 2φ f · q · nN body ) 1/2 / C OX (3) where V FB is the flat band voltage C OX is the capacitance due to the gate oxide film 14 It is.
【００４０】上記（１）−（３）式から、論理回路用Ｍ
ＯＳＦＥＴのボディ部１３３Ａを完全空乏化状態にする
ためには、アクティブ領域１３の膜厚ｔSOI を１００ｎ
ｍ、ゲート酸化膜１４の膜厚ｔOXを７ｎｍ（これによる
ＣOX＝０．４９μＦ／ｃｍ2）、ボディ部１３３Ａの不
純物濃度Ｎbodyを８×１０16ｃｍ-3（このときＶFB＝−
０．９Ｖ，２φf ＝＋０．８Ｖ）に設定すればよい。こ
のときのしきい値電圧は、図７に示すように、０．２Ｖ
程度になり、低しきい値電圧のＭＯＳＦＥＴを実現する
ことができる。なお、図７から分かるように、不純物濃
度を減らして空乏層幅を増大することによって、しきい
値電圧は低下する。From the above equations (1)-(3), M
In order to completely deplete the body portion 133A of the OSFET, the thickness t SOI of the active region 13 is set to 100 n.
m, the thickness t OX of the gate oxide film 14 is 7 nm (C OX = 0.49 μF / cm 2 ), and the impurity concentration N body of the body portion 133A is 8 × 10 16 cm −3 (V FB = −
0.9 V, 2φ f = + 0.8 V). The threshold voltage at this time is 0.2 V as shown in FIG.
And a MOSFET with a low threshold voltage can be realized. As can be seen from FIG. 7, the threshold voltage is reduced by decreasing the impurity concentration and increasing the depletion layer width.
【００４１】こうして、論理回路用ＭＯＳＦＥＴのボデ
ィ部１３３Ａの完全空乏化状態が実現できるが、アクテ
ィブ領域１３の膜厚ｔSOI が１００ｎｍのときには、不
純物濃度Ｎbodyは、１×１０17ｃｍ-3以下が好ましい。In this manner, the fully depleted state of the body 133A of the logic circuit MOSFET can be realized. However, when the thickness t SOI of the active region 13 is 100 nm, the impurity concentration N body is 1 × 10 17 cm −3 or less. Is preferred.
【００４２】一方、ボディ部１３３Ｂがバイアスされた
電源スイッチ用ＭＯＳＦＥＴ４４および４５では、ボデ
ィ部１３３Ｂを部分空乏化状態とする。たとえば、ボデ
ィ部１３３Ｂの不純物濃度Ｎbodyを、４×１０17ｃｍ-3
に設定すると、空乏層厚Ｗ＝５４ｎｍとなり、図６
（Ｂ）に示すように、ボディ部１３３Ｂを部分空乏化状
態とすることができる。このとき、ＶFB＝−１．０Ｖ，
２φf ＝＋０．９Ｖとなり、しきい値電圧が０．６Ｖ程
度の高しきい値電圧のＭＯＳＦＥＴを実現することがで
きる。なお、アクティブ領域１３の膜厚ｔSOI およびゲ
ート酸化膜１４の膜厚ｔOXは論理回路用ＭＯＳＦＥＴの
ものと同じに設定される。ボディ部１３３Ｂの不純物濃
度Ｎbodyは、１×１０17ｃｍ-3以上が好ましい。On the other hand, in the power switch MOSFETs 44 and 45 in which the body 133B is biased, the body 133B is partially depleted. For example, the impurity concentration N body of the body part 133B is set to 4 × 10 17 cm −3.
, The depletion layer thickness W = 54 nm, and FIG.
As shown in (B), the body 133B can be in a partially depleted state. At this time, V FB = −1.0 V,
2φ f = + 0.9 V, and a high threshold voltage MOSFET having a threshold voltage of about 0.6 V can be realized. The thickness t SOI of the active region 13 and the thickness t OX of the gate oxide film 14 are set to be the same as those of the logic circuit MOSFET. The impurity concentration N body of the body portion 133B is preferably 1 × 10 17 cm −3 or more.
【００４３】こうして、電源スイッチ用ＭＯＳＦＥＴ４
４および４５のボディ部１３３Ｂを部分空乏化状態とす
る。この部分空乏化されたボディ部１３３Ｂは、バイア
ス用領域を介して高電位電源線４１と低電位電源線４２
にそれぞれ接続される。このため、しきい値電圧の変動
は、従来のバルク型ＭＯＳＦＥＴと同程度に小さくでき
る。この結果、電源スイッチ用ＭＯＳＦＥＴ４４および
４５のオン抵抗のばらつきを小さくでき、論理回路群４
３に安定した電源電圧を供給することができる。Thus, the power switch MOSFET 4
The body portions 133B of Nos. 4 and 45 are partially depleted. The partially depleted body portion 133B is connected to the high potential power line 41 and the low potential power line 42 via the bias region.
Connected to each other. For this reason, the fluctuation of the threshold voltage can be made as small as that of the conventional bulk MOSFET. As a result, the variation in the on-resistance of the power switch MOSFETs 44 and 45 can be reduced, and the logic circuit group 4
3 can be supplied with a stable power supply voltage.
【００４４】実施例２ 図８は、本発明による低電圧ＳＯＩ型論理回路の第２実
施例の構成を示す回路図である。Embodiment 2 FIG. 8 is a circuit diagram showing a configuration of a low-voltage SOI type logic circuit according to a second embodiment of the present invention.
【００４５】この実施例が第１実施例と異なる点は、電
源スイッチ用ＭＯＳＦＥＴ４４および４５のボディ部１
３３Ｂをゲート電極１５に接続した点である。This embodiment is different from the first embodiment in that the body portions 1 of the power switch MOSFETs 44 and 45 are different from each other.
33B is connected to the gate electrode 15.
【００４６】この構成によれば、論理回路回路群４３の
スリープ時には、ＭＯＳＦＥＴ４４および４５のしきい
値電圧を上げ、リーク電流を低下し、その動作時には、
ＭＯＳＦＥＴ４４および４５のしきい値電圧を下げて、
論理回路群４３への供給電圧を上げることができる。According to this configuration, when the logic circuit group 43 is in the sleep state, the threshold voltages of the MOSFETs 44 and 45 are increased to reduce the leakage current.
By lowering the threshold voltage of MOSFETs 44 and 45,
The supply voltage to the logic circuit group 43 can be increased.
【００４７】図９（Ａ）および図９（Ｂ）は、その理由
を説明するためのグラフである。これらのグラフにおい
て、横軸はゲート・ソース間電圧ＶGSであり、縦軸はし
きい値電圧ＶTHである。これらの図から分かるように、
ゲート・ソース間電圧ＶGSの絶対値が増加すると、ＭＯ
ＳＦＥＴのしきい値電圧ＶTHの絶対値が減少する。本実
施例２は、この特性を利用したものである。FIGS. 9A and 9B are graphs for explaining the reason. In these graphs, the horizontal axis is the gate-source voltage V GS , and the vertical axis is the threshold voltage V TH . As you can see from these figures,
When the absolute value of the gate-source voltage V GS increases, MO
The absolute value of the threshold voltage V TH of the SFET decreases. The second embodiment utilizes this characteristic.
【００４８】まず、スリープ時には、ＰＭＯＳＦＥＴ４
４のゲートに高レベルの信号ＳＬ（１Ｖ）が供給され、
ＮＭＯＳＦＥＴ４５のゲートに低レベル信号＊ＳＬ（０
Ｖ）が加えられる。このとき、ＰＭＯＳＦＥＴ４４のゲ
ート・ソース間電圧ＶGSも、ＮＭＯＳＦＥＴ４５のゲー
ト・ソース間電圧ＶGSも、低電圧（０Ｖ）となる。すな
わち、しきい値電圧ＶTHは高くなる。First, during sleep, the PMOSFET 4
4 is supplied with a high-level signal SL (1 V),
The low level signal * SL (0
V) is added. At this time, the voltage V GS also between the gate and the source of PMOSFET44, the voltage V GS between the gate and the source of NMOSFET45, a low voltage (0V). That is, the threshold voltage V TH increases.
【００４９】逆に、論理回路群４３の動作時には、ＰＭ
ＯＳＦＥＴ４４のゲートに低レベルの信号ＳＬ（０Ｖ）
が供給され、ＮＭＯＳＦＥＴ４５のゲートに高レベル信
号＊ＳＬ（１Ｖ）が加えられる。このとき、ＰＭＯＳＦ
ＥＴ４４のゲート・ソース間電圧ＶGSも、ＮＭＯＳＦＥ
Ｔ４５のゲート・ソース間電圧ＶGSも、高電圧（１Ｖ）
となる。すなわち、しきい値電圧ＶTHは低くなる。Conversely, when the logic circuit group 43 operates, PM
A low-level signal SL (0 V) is applied to the gate of the OSFET 44.
And a high level signal * SL (1 V) is applied to the gate of the NMOSFET 45. At this time, the PMOSF
The gate-source voltage V GS of ET44 is also NMOSFE
The gate-source voltage V GS of T45 is also high voltage (1V)
Becomes That is, the threshold voltage V TH becomes lower.
【００５０】この結果、スリープ時には、ＭＯＳＦＥＴ
４４および４５のオフ抵抗が増して、リーク電流を低い
値に押さえることができ、論理回路群４３の動作時に
は、ＭＯＳＦＥＴ４４および４５のオン抵抗が減少し、
論理回路群４３への供給電圧を増すことができる。As a result, during sleep, the MOSFET
The off-resistances of 44 and 45 increase, and the leakage current can be suppressed to a low value. When the logic circuit group 43 operates, the on-resistances of the MOSFETs 44 and 45 decrease,
The supply voltage to the logic circuit group 43 can be increased.
【００５１】なお、上記各実施例では、高電位側にも低
電位側にも電源スイッチ用のＭＯＳＦＥＴを設けたが、
その一方のみでも、ほぼ同様の作用効果をあげることが
できる。たとえば、低電位側のＭＯＳＦＥＴ４５を除い
た場合は、論理回路群４３の低電位端子を、低電位電源
線４２に直接接続すればよい。In each of the above embodiments, the power switch MOSFET is provided on both the high potential side and the low potential side.
With only one of them, almost the same effect can be obtained. For example, when the low potential side MOSFET 45 is omitted, the low potential terminal of the logic circuit group 43 may be directly connected to the low potential power supply line 42.
【００５２】図１０は、論理回路を構成するＭＯＳＦＥ
Ｔのボディ部をゲート電極に接続した構成を示す従来技
術であり、T.Andoh,et al., "Design Methodology for
Low-Voltage MOSFETs", 1994, IEEE, 79-82 ページに記
載されたものである。本実施例がこの従来技術と異なる
点は、ボディ部がゲート電極に接続されたＭＯＳＦＥＴ
を、従来技術では、論理回路用ＭＯＳＦＥＴとして用い
ているのに対して、本発明では、電源スイッチ用ＭＯＳ
ＦＥＴとして利用している点である。ボディ部がゲート
電極に接続されたＭＯＳＦＥＴは、ボディ部からゲート
電極への接続部を設けねばならないために、素子占有面
積が増加するとともに、入力容量が増加するため、ボデ
ィ部をフローティング状態とした素子よりも、動作速度
が遅く、論理回路用としては適していない。本実施例で
は、このようなＭＯＳＦＥＴを、論理素子よりも動作速
度が遅くて済み、かつ使用個数が少ない、電源スイッチ
用素子として用いているため、このような欠点による悪
影響をまぬがれることができる。FIG. 10 shows a MOSFE constituting a logic circuit.
T. Andoh, et al., "Design Methodology for T
Low-Voltage MOSFETs ", 1994, IEEE, pp. 79-82. This embodiment differs from the prior art in that a MOSFET having a body connected to a gate electrode is used.
Is used as a MOSFET for a logic circuit in the prior art, while a MOS for power switch is used in the present invention.
That is, it is used as an FET. In a MOSFET having a body portion connected to a gate electrode, a connection portion from the body portion to the gate electrode must be provided, so that the element occupied area increases and the input capacitance increases. The operating speed is slower than that of the element, and it is not suitable for a logic circuit. In this embodiment, such a MOSFET is used as a power switch element which requires a lower operating speed than the logic element and is used in a smaller number, so that it is possible to avoid the adverse effects of such a defect.
【００５３】[0053]
【発明の効果】以上説明したように、本発明によれば、
高速動作および高集積が可能な低電圧ＳＯＩ型論理回路
を提供することができる。As described above, according to the present invention,
A low-voltage SOI logic circuit capable of high-speed operation and high integration can be provided.
【図１】従来の低電圧ＣＭＯＳ論理回路の一例を示す回
路図である。FIG. 1 is a circuit diagram showing an example of a conventional low-voltage CMOS logic circuit.
【図２】ＳＯＩ型ＭＯＳＦＥＴの一般構造を示す断面図
である。FIG. 2 is a cross-sectional view showing a general structure of an SOI MOSFET.
【図３】（Ａ）は従来のバルク型ＭＯＳＦＥＴの基板バ
イアス構造を示す平面図、（Ｂ）は従来のＳＯＩ型ＭＯ
ＳＦＥＴのボディ部バイアス構造を示す平面図である。FIG. 3A is a plan view showing a substrate bias structure of a conventional bulk MOSFET, and FIG. 3B is a conventional SOI MO.
FIG. 3 is a plan view showing a body bias structure of an SFET.
【図４】本発明による低電圧ＳＯＩ型論理回路の第１実
施例の構成を示す回路図である。FIG. 4 is a circuit diagram showing a configuration of a low-voltage SOI type logic circuit according to a first embodiment of the present invention;
【図５】（Ａ）は、第１実施例において、ＭＯＳＦＥＴ
のボディ部にバイアスをかけたときの、ソース・ゲート
間電圧対ドレイン電流特性、およびしきい値電圧を示す
グラフ、（Ｂ）は第１実施例において、ＭＯＳＦＥＴの
ボディ部にバイアスをかけないときの、ソース・ゲート
間電圧対ドレイン電流特性、およびしきい値電圧を示す
グラフである。FIG. 5A shows a MOSFET according to the first embodiment.
A graph showing the source-gate voltage-drain current characteristics and the threshold voltage when the body portion of the MOSFET is biased, and FIG. 6B shows the case where no bias is applied to the body portion of the MOSFET in the first embodiment. 6 is a graph showing a source-gate voltage-drain current characteristic and a threshold voltage of FIG.
【図６】（Ａ）は第１実施例で用いた論理回路用低しき
い値電圧のＳＯＩ型ＭＯＳＦＥＴの構造を示す断面図、
（Ｂ）は第１実施例で用いた電源スイッチ用高しきい値
電圧のＳＯＩ型ＭＯＳＦＥＴの構造を示す断面図であ
る。FIG. 6A is a sectional view showing a structure of a low threshold voltage SOI MOSFET for a logic circuit used in the first embodiment;
FIG. 3B is a cross-sectional view illustrating the structure of the high threshold voltage SOI MOSFET for the power switch used in the first embodiment.
【図７】ボディ部の不純物濃度対しきい値電圧の関係を
示すグラフである。FIG. 7 is a graph showing a relationship between an impurity concentration of a body portion and a threshold voltage.
【図８】本発明による低電圧ＳＯＩ型論理回路の第２実
施例の構成を示す回路図である。FIG. 8 is a circuit diagram showing a configuration of a second embodiment of the low-voltage SOI logic circuit according to the present invention.
【図９】（Ａ）はＮＭＯＳＦＥＴのボディ部をゲート電
極に接続したときの、ソース・ゲート間電圧対しきい値
電圧特性を示すグラフ、（Ｂ）はＰＭＯＳＦＥＴのボデ
ィ部をゲート電極に接続したときの、ソース・ゲート間
電圧対しきい値電圧特性を示すグラフである。9A is a graph showing a source-gate voltage vs. threshold voltage characteristic when the body portion of the NMOSFET is connected to the gate electrode, and FIG. 9B is a graph showing the case where the body portion of the PMOSFET is connected to the gate electrode. 5 is a graph showing a source-gate voltage vs. threshold voltage characteristic of FIG.
【図１０】第２実施例と一部類似した構成を有する従来
回路を示す図である。FIG. 10 is a diagram showing a conventional circuit having a configuration partially similar to that of the second embodiment.
１ 高電位電源線 ２ 低電位電源線 ３ 論理回路群 ４ 電源スイッチ用ＭＯＳＦＥＴ ５ 電源スイッチ用ＭＯＳＦＥＴ １１ シリコン基板 １２ 埋込酸化膜 １３ アクティブ領域 １４ ゲート酸化膜 １５ ゲート電極 ４１ 高電位電源線 ４２ 低電位電源線 ４３ 論理回路群 ４４ 電源スイッチ用ＭＯＳＦＥＴ ４５ 電源スイッチ用ＭＯＳＦＥＴ １３１ ソース １３２ ドレイン １３３ ボディ部 １３３Ａ ボディ部 １３３Ｂ ボディ部 １３４ チャンネル部 REFERENCE SIGNS LIST 1 high potential power line 2 low potential power line 3 logic circuit group 4 power switch MOSFET 5 power switch MOSFET 11 silicon substrate 12 buried oxide film 13 active region 14 gate oxide film 15 gate electrode 41 high potential power supply line 42 low potential Power supply line 43 Logic circuit group 44 Power switch MOSFET 45 Power switch MOSFET 131 Source 132 Drain 133 Body part 133A Body part 133B Body part 134 Channel part