JP3767697B2 - Semiconductor integrated circuit device - Google Patents

以下、図を参照して本発明の具体的な実施例を説明する。   Hereinafter, specific embodiments of the present invention will be described with reference to the drawings.

図１は本発明の第一発明の実施例を示す図である。   FIG. 1 is a diagram showing an embodiment of the first invention of the present invention.

100は従来例Ａに記載の基板バイアス制御回路で、周波数可変型発振回路OSC0と、制御回路CNT0から構成されている。310、311は基板制御ブロックで、複数のMOSFETからなる回路ブロック300と、PMOS基板バイアススイッチ回路200、NMOS基板バイアススイッチ回路201から構成されている。120はパワー制御回路である。   Reference numeral 100 denotes a substrate bias control circuit described in the conventional example A, which includes a variable frequency oscillation circuit OSC0 and a control circuit CNT0. Reference numerals 310 and 311 denote substrate control blocks, which include a circuit block 300 made up of a plurality of MOSFETs, a PMOS substrate bias switch circuit 200, and an NMOS substrate bias switch circuit 201. 120 is a power control circuit.

従来例Ａの構造により基板バイアス制御回路100から動作周波数に適応したPMOS基板バイアス110およびNMOS基板バイアス111が出力され、それぞれ各基板制御ブロック310、311内の回路ブロック300へ、PMOS基板バイアススイッチ200およびNMOS基板バイアススイッチ201を通して入力されている。   With the structure of the conventional example A, the PMOS substrate bias 110 and the NMOS substrate bias 111 adapted to the operating frequency are output from the substrate bias control circuit 100, and the PMOS substrate bias switch 200 is supplied to the circuit block 300 in each of the substrate control blocks 310 and 311. And is input through the NMOS substrate bias switch 201.

入力されたPMOS基板バイアス112およびNMOS基板バイアス113は回路ブロック300中のMOSFETのバックゲートへ接続されている。（ここでのバックゲートはMOSFETの基板バイアスを印可する端子を意味する。したがって、自明なことだが実際にはN型ウェルやP型ウェルへの給電になる可能性もある）   The input PMOS substrate bias 112 and NMOS substrate bias 113 are connected to the back gate of the MOSFET in the circuit block 300. (The back gate here means the terminal to which the substrate bias of the MOSFET is applied. Therefore, it is obvious that there is a possibility that power is actually supplied to the N-type well or P-type well.)

基板バイアス制御回路100は、パワー制御回路120からのスタンバイ信号400によって制御され、スタンバイ信号400が'H'の時は動作状態になり、スタンバイ信号400が'L'の時には停止状態となる。   The substrate bias control circuit 100 is controlled by a standby signal 400 from the power control circuit 120. The substrate bias control circuit 100 is in an operating state when the standby signal 400 is “H”, and is in a stopped state when the standby signal 400 is “L”.

上記動作状態と停止状態の違いは、停止状態の方が基板バイアス制御回路100の消費電力が動作状態のときよりも小さいことであり、それ以外は特に限定しない。また当然、基板バイアス制御回路100が動作状態のみを持つ場合などでは、スタンバイ信号400は無くてもよい。   The difference between the operation state and the stop state is that the power consumption of the substrate bias control circuit 100 is smaller in the stop state than in the operation state, and otherwise there is no particular limitation. Of course, when the substrate bias control circuit 100 has only an operating state, the standby signal 400 may be omitted.

PMOS基板バイアススイッチ200およびNMOS基板バイアススイッチ201は、パワー制御回路120から出力されるスタンバイ信号401、402によって制御され、スタンバイ信号401、402が'H'の時は、基板バイアス110および111の電位をそのまま基板バイアス112および113に電送する。スタンバイ信号401、402が'L'の時には、基板バイアス112および113の電位はそれぞれ前記スタンバイ信号が'H'の時の基板バイアス値よりも深い基板バイアス電位になる。   The PMOS substrate bias switch 200 and the NMOS substrate bias switch 201 are controlled by standby signals 401 and 402 output from the power control circuit 120. When the standby signals 401 and 402 are 'H', the potentials of the substrate bias 110 and 111 are set. Is sent to the substrate biases 112 and 113 as they are. When the standby signals 401 and 402 are “L”, the potentials of the substrate biases 112 and 113 are substrate bias potentials deeper than the substrate bias value when the standby signal is “H”.

例えば、電源電圧が1.0Vで、基板バイアス110および111がそれぞれ1.2V、-0.2Vと仮定すると、スタンバイ信号401、402が'H'の時には基板バイアス112および11にはそれぞれ1.2V、-0.2Vが印可され、スタンバイ信号401、402が'L'の時には基板バイアス112および113はそれぞれ3.3V、-2.3Vが印可される。   For example, assuming that the power supply voltage is 1.0 V and the substrate biases 110 and 111 are 1.2 V and −0.2 V, respectively, when the standby signals 401 and 402 are “H”, the substrate biases 112 and 11 are 1.2 V and −0.2 V, respectively. When V is applied and the standby signals 401 and 402 are “L”, the substrate biases 112 and 113 are applied with 3.3V and −2.3V, respectively.

図１のように従来例Ａの主回路LOG0を、PMOS基板バイアススイッチ200およびNMOS基板バイアススイッチ201を用いて複数の基板制御ブロック310、311に分割することで、それぞれの回路ブロック300の基板バイアスを、基板バイアス制御回路100とは独立して制御することができる。   As shown in FIG. 1, the main circuit LOG0 of the conventional example A is divided into a plurality of substrate control blocks 310 and 311 using the PMOS substrate bias switch 200 and the NMOS substrate bias switch 201, whereby the substrate bias of each circuit block 300 is obtained. Can be controlled independently of the substrate bias control circuit 100.

たとえば、回路ブロック300が動作中にはスタンバイ信号401を'H'にする。基板バイアス110および111の電位がそのまま基板バイアス112および113に電送されるので、回路ブロック300中のMOSFETの基板バイアスには動作周波数に適応した基板バイアスが印加される。   For example, the standby signal 401 is set to “H” while the circuit block 300 is operating. Since the potentials of the substrate biases 110 and 111 are directly transmitted to the substrate biases 112 and 113, a substrate bias suitable for the operating frequency is applied to the substrate bias of the MOSFET in the circuit block 300.

また、回路ブロック300が停止中には、スタンバイ信号を'L'にする。基板バイアス112および113にはそれぞれ動作時よりもより深く基板バイアスが出力され、回路ブロック300中のMOSFETのしきい値電圧が増加し、サブスレッショルドリーク電流を低減することができる。   Further, the standby signal is set to “L” while the circuit block 300 is stopped. Substrate bias is output to substrate biases 112 and 113 deeper than in operation, respectively, and the threshold voltage of the MOSFET in circuit block 300 is increased, so that the subthreshold leakage current can be reduced.

さらに、その方法については特に限定しないが、各回路ブロック300が動作中にのみ回路ブロック300へクロックを供給するようにすえば、停止中の回路ブロックの消費電力を低減できる。   Further, the method is not particularly limited. However, if the clock is supplied to the circuit block 300 only when each circuit block 300 is operating, the power consumption of the stopped circuit block can be reduced.

上記のように、従来例の主回路LOG0を複数の回路ブロックに分割し、個別に基板バイアスを制御することで、停止中の回路ブロックのサブスレッショルドリーク電流を削減することができ、主回路全体の実効的な消費電力を低減することができる。   As described above, the main circuit LOG0 of the conventional example is divided into a plurality of circuit blocks, and the substrate bias is individually controlled, so that the subthreshold leakage current of the stopped circuit block can be reduced, and the entire main circuit The effective power consumption can be reduced.

またさらに、回路ブロック300の基板バイアスを、PMOS基板バイアススイッチ200およびNMOS基板バイアススイッチ201を用いて基板バイアス制御回路100とは独立して制御することができるため、回路ブロック300を停止状態から動作状態あるいは動作状態から停止状態に移行させるのに必要な時間を速くできる。基板バイアススイッチ200、201の基板ドライブ能力に依存するが、数百ナノ秒程度の短い時間で可能となる。したがって、スタンバイ信号401、402を高頻度に変化させて回路ブロックの動作状態を高頻度に変化させても、システムのパフォーマンスが低下しない。   Furthermore, since the substrate bias of the circuit block 300 can be controlled independently of the substrate bias control circuit 100 using the PMOS substrate bias switch 200 and the NMOS substrate bias switch 201, the circuit block 300 is operated from a stopped state. The time required to shift from the state or the operation state to the stop state can be increased. Although it depends on the substrate drive capability of the substrate bias switches 200 and 201, it is possible in a short time of about several hundred nanoseconds. Therefore, even if the standby signals 401 and 402 are changed frequently to change the operation state of the circuit block frequently, the system performance does not deteriorate.

図３は図１の基板バイアス制御回路100の実施例である。従来例Ａにも実施例があるが、ここで示したのは基本動作は同一だが別の実施例である。   FIG. 3 shows an embodiment of the substrate bias control circuit 100 of FIG. The conventional example A also has an embodiment, but the example shown here is the other embodiment although the basic operation is the same.

OSC1は周波数可変型発振回路で、インバータ列と２入力NAND回路で構成されたリングオシレータである。PFD、CP、LPFはそれぞれ従来例Ａにも記述されている位相周波数比較回路、チャージポンプ回路、ローパスフィルタである。RCLKは周波数可変型発振回路OSC1に入力される基準クロックである。   OSC1 is a variable frequency oscillation circuit, which is a ring oscillator composed of an inverter array and a 2-input NAND circuit. PFD, CP, and LPF are a phase frequency comparison circuit, a charge pump circuit, and a low-pass filter, which are also described in Conventional Example A. RCLK is a reference clock input to the frequency variable oscillation circuit OSC1.

CNV1、CNV2は電圧レベル変換器で、ハイレベル'H'がVdd(正の電源電圧電位で、例えば1.0V)で、ローレベル'L'がVss(負の電源電圧電位で、例えば0.0V)のデジタル信号を、ハイレベル'H'がVddでローレベル'L'がVssq(第二の負の電源電圧電位で、例えば、-2.3V)のデジタル信号に変換する。   CNV1, CNV2 are voltage level converters, high level 'H' is Vdd (positive power supply voltage potential, for example 1.0V), low level 'L' is Vss (negative power supply voltage potential, for example 0.0V) The digital signal is converted into a digital signal having a high level 'H' of Vdd and a low level 'L' of Vssq (second negative power supply voltage potential, for example, -2.3V).

MP1からMP4はPMOSFETで、MN1からMN4はNMOSFETで、CM1からCM3は差動増幅器である。SBUF1、SBUF2は基板バイアスバッファで、400が'H'の時、基板バイアスVbp0およびVbn0を高インピーダンスで受け、低インピーダンスで110および111に利得１で出力する。   MP1 to MP4 are PMOSFETs, MN1 to MN4 are NMOSFETs, and CM1 to CM3 are differential amplifiers. SBUF1 and SBUF2 are substrate bias buffers. When 400 is 'H', substrate biases Vbp0 and Vbn0 are received with high impedance, and are output to 110 and 111 with gain 1 with low impedance.

400が'L'の時には、110および111にはそれぞれVddq(第二の正の電源電圧電位で、たとえば3.3V)、Vssqが出力されると同時に、差動増幅器CM1およびCM2中の定電流源の電流がオフされ、基板バイアスバッファSBUF1およびSBUF2の消費電力は小さくなる。   When 400 is 'L', Vddq (second positive power supply voltage potential, for example, 3.3V) and Vssq are output to 110 and 111 respectively, and at the same time, constant current sources in the differential amplifiers CM1 and CM2 Current is turned off, and the power consumption of the substrate bias buffers SBUF1 and SBUF2 is reduced.

SBMは基板バイアスミラー回路で、基板バイアスVbn0を入力として、基板バイアスVbp0を図４のように出力する。このSBMの詳しい動作は図９で記述する。   SBM is a substrate bias mirror circuit, which receives the substrate bias Vbn0 and outputs the substrate bias Vbp0 as shown in FIG. The detailed operation of this SBM is described in FIG.

基準クロックRCLKと周波数可変型発振回路OSC1の出力OCLKは位相周波数比較回路PFDに入力され、その位相あるいは周波数差に応じてUP信号およびDN信号が出力される。それぞれの信号は電圧レベル変換器CNV1およびCNV2を通してチャージポンプCPに入力され、ローパスフィルタLPFを通して基板バイアスVbn0が生成される。基板バイアスVbn0は前述の基板バイアスミラー回路SBMに入力され、基板バイアスVbp0が生成される。生成された基板バイアスVbp0とVbn0は、それぞれ周波数可変型発振回路OSC1を構成しているMOSFETのPMOSFETおよびNMOSFETの基板バイアスとしてMOSFETのバックゲートに接続されている。   The reference clock RCLK and the output OCLK of the frequency variable oscillation circuit OSC1 are input to the phase frequency comparison circuit PFD, and an UP signal and a DN signal are output according to the phase or frequency difference. Each signal is input to the charge pump CP through the voltage level converters CNV1 and CNV2, and the substrate bias Vbn0 is generated through the low-pass filter LPF. The substrate bias Vbn0 is input to the aforementioned substrate bias mirror circuit SBM, and the substrate bias Vbp0 is generated. The generated substrate biases Vbp0 and Vbn0 are connected to the back gate of the MOSFET as the substrate bias of the PMOSFET and NMOSFET of the MOSFET constituting the variable frequency oscillation circuit OSC1, respectively.

このフェーズロックドループ系により、周波数可変型発振回路OSC1の発振周波数は基準クロックの周波数と同一になり、基準クロックにより基板バイアスVbp0およびVbn0の制御ができる。   By this phase-locked loop system, the oscillation frequency of the variable frequency oscillation circuit OSC1 becomes the same as the frequency of the reference clock, and the substrate biases Vbp0 and Vbn0 can be controlled by the reference clock.

図２に示した従来例Ａの実施例では、主回路LOG0に入力される信号B0は、周波数可変型発振回路OSC0に入力される信号B1に対応した信号としている。図３の実施例では具体的に、信号B0に相当する基板バイアス110および111は、信号B1に相当する基板バイアスVbp0、Vbn0から基板バイアスバッファSBUF1、SBUF2を用いて生成されている。   In the embodiment of Conventional Example A shown in FIG. 2, the signal B0 input to the main circuit LOG0 is a signal corresponding to the signal B1 input to the variable frequency oscillation circuit OSC0. Specifically, in the embodiment of FIG. 3, the substrate biases 110 and 111 corresponding to the signal B0 are generated from the substrate biases Vbp0 and Vbn0 corresponding to the signal B1 using the substrate bias buffers SBUF1 and SBUF2.

このようにすることで、基板バイアス110および111に大きな負荷が接続されても、基板バイアスVbp0およびVbn0は影響を受けない。したがって、上記フェーズロックドループ系の設計が容易になり、かつ、フェーズロックドループ系が安定になる時間(ロック時間)が短縮できる。   By doing so, even if a large load is connected to the substrate biases 110 and 111, the substrate biases Vbp0 and Vbn0 are not affected. Therefore, the design of the phase-locked loop system is facilitated, and the time (lock time) during which the phase-locked loop system is stabilized can be shortened.

基板バイアスバッファSBUF1、SBUF2の構造は図３に示したものに特に限定しないが、基板バイアスVbp0およびVbn0を高インピーダンスで受け、低インピーダンスで110および111に出力できるものであればよい。   The structure of the substrate bias buffers SBUF1 and SBUF2 is not particularly limited to that shown in FIG. 3, but any substrate that can receive the substrate biases Vbp0 and Vbn0 with high impedance and output them to 110 and 111 with low impedance may be used.

図５は図３に示した図１の基板バイアス制御回路100の実施例のさらに別の実施例である。   FIG. 5 shows still another embodiment of the substrate bias control circuit 100 of FIG. 1 shown in FIG.

OSC2は周波数可変型発振回路で、インバータ列と２入力NAND回路で構成されたリングオシレータで構成されている。PFD1、PFD2は位相周波数比較回路、CP1、CP2はチャージポンプ回路、LPF1、LPF2はローパスフィルタである。RCLKはデューティー比(クロックの一周期中の'H'期間の割合)が５０％の基準クロックである。SBUF1、SBUF2は図３で示した基板バイアスバッファである。   OSC2 is a variable frequency oscillation circuit, and is composed of a ring oscillator composed of an inverter array and a 2-input NAND circuit. PFD1 and PFD2 are phase frequency comparison circuits, CP1 and CP2 are charge pump circuits, and LPF1 and LPF2 are low-pass filters. RCLK is a reference clock having a duty ratio (the ratio of the “H” period in one cycle of the clock) of 50%. SBUF1 and SBUF2 are the substrate bias buffers shown in FIG.

周波数可変型発振回路OSC2、位相周波数比較回路PFD1、チャージポンプ回路CP1、ローパスフィルタLPF1から構成されたフェーズロックドループ系により、周波数可変型発振回路OSC2の発振出力OCLK1の立ち下がりと基準クロックRCLKの立ち下がりが同一タイミングになるように、基板バイアスVbp1が変化する。   The fall of the oscillation output OCLK1 of the frequency variable oscillation circuit OSC2 and the rise of the reference clock RCLK are achieved by a phase-locked loop system composed of the frequency variable oscillation circuit OSC2, the phase frequency comparison circuit PFD1, the charge pump circuit CP1, and the low-pass filter LPF1. The substrate bias Vbp1 is changed so that the drops are at the same timing.

同様にして、周波数可変型発振回路OSC2、位相周波数比較回路PFD2、チャージポンプ回路CP2、ローパスフィルタLPF2から構成されたフェーズロックドループ系により、周波数可変型発振回路OSC2の発振出力OCLK1の立ち上がりと基準クロックRCLKの立ち上がりが同一タイミングになるように基板バイアスVbn1が変化する。   Similarly, the rising edge of the oscillation output OCLK1 of the frequency variable oscillation circuit OSC2 and the reference clock are generated by the phase-locked loop system including the frequency variable oscillation circuit OSC2, the phase frequency comparison circuit PFD2, the charge pump circuit CP2, and the low pass filter LPF2. The substrate bias Vbn1 changes so that the rising edges of RCLK are at the same timing.

結局、上記二つのフェーズロックドループ系により、周波数可変型発振回路OSC2の発振出力OCLK1の立ち上がりと立ち下がりが基準クロックRCLKの立ち上がりと立ち上がりが同一タイミングになるように基板バイアスVbn1、Vbn1が変化することになる。言い替えれば、周波数可変型発振回路OSC2の発振出力OCLK1の位相と周波数とデューティー比と、基準ロックRCLKの位相と周波数とデューティー比(５０％)が同一になるように、基板バイアスVbn1、Vbn1が変化することになる。   After all, the above two phase-locked loop systems change the substrate biases Vbn1 and Vbn1 so that the rising and falling edges of the oscillation output OCLK1 of the frequency variable oscillation circuit OSC2 are the same timing as the rising and rising edges of the reference clock RCLK. become. In other words, the substrate biases Vbn1 and Vbn1 change so that the phase, frequency, and duty ratio of the oscillation output OCLK1 of the variable frequency oscillation circuit OSC2 and the phase, frequency, and duty ratio (50%) of the reference lock RCLK are the same. Will do.

基板バイアスVbp1とVbn1はそれぞれ独立して決定されるべきものではなく、たとえばそれらの基板バイアスがバックゲートに印可されたPMOSFETとNMOSFETのドレイン電流(駆動能力)が2:1等の適当な比率になるように保つ必要がある。   The substrate biases Vbp1 and Vbn1 should not be determined independently.For example, the drain current (drive capability) of the PMOSFET and NMOSFET with the substrate bias applied to the back gate is set to an appropriate ratio such as 2: 1. It is necessary to keep it.

周波数可変型発振回路OSC2の発振出力OCLK1の'H'期間は主に周波数可変型発振回路OSC2中のPMOSFETの駆動能力(PMOSFETのしきい値、すなわち、PMOSFETに印加される基板バイアスVbn1に依存する)によって決定され、'L'期間は主に周波数可変型発振回路OSC2中のNMOSFETの駆動能力(NMOSFETのしきい値、すなわち、NMOSFETに印可される基板バイアスVbp1に依存する)によって決定される。したがって、周波数可変型発振回路OSC2の発振出力OCLK1のデューティー比が５０％になるということは、PMOSFETとNMOSFETの駆動能力が周波数可変型発振回路OSC2中のPMOSFETとNMOSFETのｗ(ゲート幅)比になることを意味し、上記の基板バイアスVbp1とVbn1のバランスが保たれることになる。   The 'H' period of the oscillation output OCLK1 of the variable frequency oscillation circuit OSC2 mainly depends on the drive capability of the PMOSFET in the variable frequency oscillation circuit OSC2 (which depends on the threshold of the PMOSFET, that is, the substrate bias Vbn1 applied to the PMOSFET) The 'L' period is mainly determined by the driving capability of the NMOSFET in the variable frequency oscillation circuit OSC2 (which depends on the threshold of the NMOSFET, that is, the substrate bias Vbp1 applied to the NMOSFET). Therefore, the duty ratio of the oscillation output OCLK1 of the variable frequency oscillation circuit OSC2 is 50%, which means that the drive capability of the PMOSFET and NMOSFET is equal to the w (gate width) ratio of the PMOSFET and NMOSFET in the variable frequency oscillation circuit OSC2. This means that the balance between the substrate biases Vbp1 and Vbn1 is maintained.

このように図５の実施例では、基板バイアスVbp1とVbn1の値は基準クロックRCLKの周波数によって決定され、基板バイアスVbp1とVbn1のバランスは周波数可変型発振回路OSC2中のPMOSFETとNMOSFETのｗ比によって決定されることになる。   Thus, in the embodiment of FIG. 5, the values of the substrate biases Vbp1 and Vbn1 are determined by the frequency of the reference clock RCLK, and the balance of the substrate biases Vbp1 and Vbn1 is determined by the w ratio of the PMOSFET and NMOSFET in the frequency variable oscillation circuit OSC2. Will be decided.

図５では図３と同様に、基板バイアス110および111は基板バイアスVbp1、Vbn1から基板バイアスバッファSBUF1、SBUF2を用いて生成されている。   In FIG. 5, similarly to FIG. 3, the substrate biases 110 and 111 are generated from the substrate biases Vbp1 and Vbn1 using the substrate bias buffers SBUF1 and SBUF2.

したがって、図３の場合と同様に、基板バイアス110および111に大きな負荷が接続されても、基板バイアスVbp1およびVbn1は影響を受けない。したがって、上記フェーズロックドループ系の設計が容易になり、かつ、フェーズロックドループ系が安定になる時間(ロック時間)が短縮できる。   Therefore, as in the case of FIG. 3, even if a large load is connected to the substrate biases 110 and 111, the substrate biases Vbp1 and Vbn1 are not affected. Therefore, the design of the phase-locked loop system is facilitated, and the time (lock time) during which the phase-locked loop system is stabilized can be shortened.

もちろん、図３の場合と同様に、基板バイアスバッファSBUF1、SBUF2の構造は図５に示したものに特に限定しない。基板バイアスVbp1およびVbn1を高インピーダンスで受け、低インピーダンスで110および111に出力できるものであればよい。   Of course, as in the case of FIG. 3, the structure of the substrate bias buffers SBUF1 and SBUF2 is not particularly limited to that shown in FIG. Any substrate that can receive the substrate biases Vbp1 and Vbn1 with high impedance and output them to 110 and 111 with low impedance may be used.

図６(A)、(B)はそれぞれ図１の基板バイアススイッチ200、201の実施例である。図３や図５で示した基板バイアスバッファSBUF1、SBUF2と同様のもので実現できる。   FIGS. 6A and 6B are embodiments of the substrate bias switches 200 and 201 in FIG. 1, respectively. This can be realized with the same substrate bias buffers SBUF1 and SBUF2 as shown in FIGS.

401が'H'の時は、基板バイアス110および111を高インピーダンスで受け、低インピーダンスで112および113に利得１で出力する。   When 401 is “H”, substrate biases 110 and 111 are received with high impedance, and are output to 112 and 113 with gain 1 at low impedance.

400が'L'の時には、112および113にはそれぞれVddq、Vssqが出力されると同時に、差動増幅器CM1およびCM2に供給される低電流源の電流がオフされ、基板バイアススイッチ200および201の消費電力は小さくなる。   When 400 is 'L', Vddq and Vssq are output to 112 and 113, respectively, and at the same time, the current of the low current source supplied to the differential amplifiers CM1 and CM2 is turned off, and the substrate bias switches 200 and 201 Power consumption is reduced.

図７は本発明の別の実施例である。   FIG. 7 shows another embodiment of the present invention.

図１では、基板バイアス制御回路100から動作周波数に適応したPMOS基板バイアス110およびNMOS基板バイアス111が出力されているが、図３ではバイアス120だけが出力されている。パワー制御信号401あるいは402が'H'の時、PMOS基板バイアススイッチ204およびNMOS基板バイアススイッチ205により、バイアス120からPMOS基板バイアス112およびNMOS基板バイアス113が出力される。そのPMOS基板バイアス112およびNMOS基板バイアス113は回路ブロック300のMOSFETのバックゲートに入力される。   In FIG. 1, a PMOS substrate bias 110 and an NMOS substrate bias 111 adapted to the operating frequency are output from the substrate bias control circuit 100, but only the bias 120 is output in FIG. When the power control signal 401 or 402 is “H”, the PMOS substrate bias switch 204 and the NMOS substrate bias switch 205 output the PMOS substrate bias 112 and the NMOS substrate bias 113 from the bias 120. The PMOS substrate bias 112 and the NMOS substrate bias 113 are input to the MOSFET back gate of the circuit block 300.

バイアス120は図１のPMOS基板バイアス110およびNMOS基板バイアス111の内のどちらか一方でもよい。例えばバイアス120は図１のPMOS基板バイアス110と同一の信号だとすれば、基板バイアススイッチ204は図１の基板バイアススイッチ200と同一のものでよい。また、基板バイアススイッチ205はパワー制御信号401あるいは402が'H'の時、バイアス120(この場合PMOS基板バイアス110と同一)からNMOS基板バイアス111に相当するものを作り、基板バイアス113に出力できるものであればよい。   The bias 120 may be one of the PMOS substrate bias 110 and the NMOS substrate bias 111 of FIG. For example, if the bias 120 is the same signal as the PMOS substrate bias 110 in FIG. 1, the substrate bias switch 204 may be the same as the substrate bias switch 200 in FIG. Further, when the power control signal 401 or 402 is “H”, the substrate bias switch 205 can generate a signal corresponding to the NMOS substrate bias 111 from the bias 120 (in this case, the same as the PMOS substrate bias 110), and can output it to the substrate bias 113. Anything is acceptable.

図１の場合と全く同様の効果を得ることができる。さらに、図１の場合には基板バイアス110と111の２本の配線が必要なのに比較して、図７の実施例ではバイアス120の１本の配線で基板制御ブロック310、311に基板バイアスが給電できるため、配線効率が良くなるという利点がある。   The same effect as in the case of FIG. 1 can be obtained. Further, in the case of FIG. 1, the substrate bias is supplied to the substrate control blocks 310 and 311 by one wire of the bias 120 in the embodiment of FIG. Therefore, there is an advantage that the wiring efficiency is improved.

図８は図７の基板バイアス制御回路100の実施例である。   FIG. 8 shows an embodiment of the substrate bias control circuit 100 of FIG.

図３から基板バイアスバッファSBUF1を取り除いたもので実現できる。すなわち、バイアス120は図１のNMOS基板バイアス111と同一の信号になる。図８の回路動作については図３と同様であるのでここでは省略する。   This can be realized by removing the substrate bias buffer SBUF1 from FIG. That is, the bias 120 is the same signal as the NMOS substrate bias 111 of FIG. The circuit operation of FIG. 8 is the same as that of FIG.

図９は図７の基板バイアス制御回路100に図８の回路を用いた場合の、図７の基板バイアス205の実施例である。なお、その場合の基板バイアススイッチ204は図６(B)の回路をそのまま用いることができる。   FIG. 9 shows an embodiment of the substrate bias 205 of FIG. 7 when the circuit of FIG. 8 is used for the substrate bias control circuit 100 of FIG. Note that the circuit shown in FIG. 6B can be used as it is for the substrate bias switch 204 in that case.

図９の回路は図３および図８の実施例中にある基板バイアスミラー回路と同一のもので、基板バイアス120を入力として、基板バイアス113を出力する。ここではこの動作を詳しく記述する。   The circuit of FIG. 9 is the same as the substrate bias mirror circuit in the embodiment of FIGS. 3 and 8, and receives the substrate bias 120 and outputs the substrate bias 113. This operation is described in detail here.

特に限定しないが、説明の簡便さから、401は'H'で、Vddq=3.3V、Vdd=1.0V、Vss=0.0V、Vssq=-2.3Vと仮定する。   Although not particularly limited, for simplicity of explanation, 401 is assumed to be “H”, and Vddq = 3.3V, Vdd = 1.0V, Vss = 0.0V, and Vssq = −2.3V.

MP3からMP5はPMOSFETで、MN3からMN5はNMOSFETである。MP3とMN3のゲート長は等しく、ｗ(ゲート幅)比をｍ：１で、同様に、MP5とMN5のゲート長は等しく、ｗ(ゲート幅)比をｍ：１に設定している。CM3は差動増幅器であり、Vh1とVh2の電位差を増幅し、出力Vh3をMP5のゲートに入力している。   MP3 to MP5 are PMOSFETs, and MN3 to MN5 are NMOSFETs. The gate lengths of MP3 and MN3 are equal and the w (gate width) ratio is m: 1. Similarly, the gate lengths of MP5 and MN5 are equal and the w (gate width) ratio is set to m: 1. CM3 is a differential amplifier, amplifies the potential difference between Vh1 and Vh2, and inputs the output Vh3 to the gate of MP5.

MP3とMN3ならなる分圧器によって、MP3とMN3の駆動能力に対応した電圧がVh1に出力される。すなわち、Vh1が 0.5V (=(Vdd+Vss/2)+Vss) のときは、MP3とMN3の駆動能力は等しくなっていることを意味する。いま、MP3とMN3の駆動能力が等しいと仮定し、Vh1は0.5Vになっていると仮定する。   A voltage corresponding to the driving ability of MP3 and MN3 is output to Vh1 by the voltage divider consisting of MP3 and MN3. That is, when Vh1 is 0.5V (= (Vdd + Vss / 2) + Vss), it means that the drive capacities of MP3 and MN3 are equal. Now, it is assumed that the driving capabilities of MP3 and MN3 are equal, and Vh1 is assumed to be 0.5V.

差動増幅器CM3の出力Vh3はMP4の基板バイアス制御し、それによってVh2の電位が制御されるので、差動増幅器CM3は負帰還がかけられている。したがって、定常状態ではVh2の電位はVh1と同電位になり、0.5Vとなる。   Since the output Vh3 of the differential amplifier CM3 controls the substrate bias of the MP4 and thereby the potential of Vh2 is controlled, the differential amplifier CM3 is negatively fed back. Therefore, in the steady state, the potential of Vh2 becomes the same potential as Vh1, and becomes 0.5V.

MP4とMN4ならなる分圧器によって、MP3とMN3の駆動能力に対応した電圧がVh2に出力されるので、Vh2の電位が0.5Vということは、MP4とMN4の駆動能力が等しくなっていることを意味する。   Since the voltage corresponding to the driving capacity of MP3 and MN3 is output to Vh2 by the voltage divider consisting of MP4 and MN4, the potential of Vh2 of 0.5V means that the driving capacity of MP4 and MN4 is equal. means.

したがって、MP3とMN3のｗ比と、MP4のMN4のｗ比を同じ値に設定することで、基板バイアスをソース電位と同じ電位にしたときのMP4のMN4の駆動能力比を保ちながら、入力された基板バイアス120に対して、基板バイアス113の電位が出力されることになる。   Therefore, by setting the w ratio of MP3 and MN3 and the w ratio of MN4 of MP4 to the same value, it is input while maintaining the drive capacity ratio of MN4 of MP4 when the substrate bias is set to the same potential as the source potential. The potential of the substrate bias 113 is output with respect to the substrate bias 120.

上記したように、基板バイアス120と113はそれぞれ独立して決定されるべきものではなく、たとえばそれらの基板バイアスがバックゲートに印可されたPMOSFETとNMOSFETの単位ゲート幅あたりのドレイン電流(駆動能力)が2:1等の適当な比率になるように保つ必要があるが、図９の回路でそれが実現できる。   As described above, the substrate biases 120 and 113 should not be determined independently, for example, the drain current (driving capability) per unit gate width of the PMOSFET and the NMOSFET in which those substrate biases are applied to the back gate. 9 must be kept at an appropriate ratio such as 2: 1, but this can be realized by the circuit of FIG.

また一般に、PMOSFETとNMOSFETで、しきい値電圧の基板バイアス依存性が異なり、さらに電源電圧の変化に伴う単位ゲート幅あたりのドレイン電流の依存性も異なる。たとえば、電源電圧の低下にともなって、PMOSFETの方がNMOSFETよりも駆動能力の減少が著しい。本発明の図９の基板バイアスミラー回路SBMを用いることで、上記依存性の違いも補償できる。   In general, the substrate bias dependency of the threshold voltage is different between the PMOSFET and the NMOSFET, and the dependency of the drain current per unit gate width due to the change of the power supply voltage is also different. For example, as the power supply voltage decreases, the driving capability of the PMOSFET is significantly lower than that of the NMOSFET. By using the substrate bias mirror circuit SBM of FIG. 9 of the present invention, the difference in dependency can be compensated.

図９は401が'L'の時、基板バイアス113にはVddqが出力され、さらに、MP3とMN3、MP4とMN4からなる分圧器と、差動増幅器CM3に供給される電流がオフされて消費電力が小さくなる。   FIG. 9 shows that when 401 is “L”, Vddq is output to the substrate bias 113, and the current supplied to the voltage divider consisting of MP3 and MN3, MP4 and MN4, and the differential amplifier CM3 is turned off and consumed. Electric power is reduced.

図１０は図１の基板バイアス110、111の給電配線の実施例である。パワー制御回路、およびそれから出力されるスタンバイ信号は簡単化のため省略している。   FIG. 10 shows an embodiment of the power supply wiring of the substrate biases 110 and 111 of FIG. The power control circuit and the standby signal output therefrom are omitted for simplicity.

500は例えばマイクロコンピュータであり、そのマイクロコンピュータの内部電源はVdd、Vssによって供給されている。501は外部インターフェース用のI/O回路で、Vddそれよりも高い電圧Vddqが供給されている。電源電圧電位は特に限定しないが、たとえば Vddq=3.3V、Vdd=1.0V、Vss=0.0V、Vssq=-2.3Vである。この電圧設定にすればVddq-Vssと、Vdd-Vssqが同一電位差になり、デバイス設計が容易になるという利点がある。   500 is a microcomputer, for example, and the internal power supply of the microcomputer is supplied by Vdd and Vss. Reference numeral 501 denotes an I / O circuit for an external interface, to which a voltage Vddq higher than Vdd is supplied. The power supply voltage potential is not particularly limited. For example, Vddq = 3.3V, Vdd = 1.0V, Vss = 0.0V, and Vssq = −2.3V. This voltage setting has the advantage that Vddq-Vss and Vdd-Vssq have the same potential difference, and device design is facilitated.

マイクロプロセッサ内の回路はMA1からMA4までの４つの基板制御ブロックに分割されている。200、201は図１の基板バイアススイッチと同様である。基準クロックRCLKの供給源については限定しないが、マイクロプロセッサ500内のクロック信号から生成してもよい。   The circuit in the microprocessor is divided into four board control blocks MA1 to MA4. Reference numerals 200 and 201 are the same as those of the substrate bias switch of FIG. The source of the reference clock RCLK is not limited, but may be generated from a clock signal in the microprocessor 500.

ここでは（特願平8-314506）の発明の方法を用いて、基板バイアス110、111を給電している。すなわち、メタルの三層目M3からメタルの二層目M2を通して、基板電位を取るための表面高濃度拡散層DLで各トランジスタの基板バイアスを給電している。   Here, the substrate biases 110 and 111 are fed using the method of the invention of Japanese Patent Application No. 8-314506. That is, the substrate bias of each transistor is supplied by the surface high-concentration diffusion layer DL for taking the substrate potential from the metal third layer M3 to the metal second layer M2.

メタルの一層目を用いないので各トランジスタを高密度で実装することができる。   Since the first layer of metal is not used, each transistor can be mounted with high density.

この実施例のメタルの使用方法は特に限定しない。   The method of using the metal of this embodiment is not particularly limited.

図１１に図１０を実現する基板構造(ウェル構造)の断面図例を示す。基板表面にはnウェルとpウェルが交互に並んでおり、その表面にトランジスタを形成することで回路を実装できる。mウェルはn極性をもつウェルである。   FIG. 11 shows an example of a cross-sectional view of a substrate structure (well structure) for realizing FIG. N wells and p wells are alternately arranged on the surface of the substrate, and a circuit can be mounted by forming transistors on the surface. The m well is an n-polar well.

基板制御ブロックMA1内のnウェルと基板制御ブロックMA2内のnウェルとはp基板によって電気的に分離され、基板制御ブロックMA1内のpウェルと基板制御ブロックMA2内のpウェルとはn極性をもつmウェルによって電気的に分離されている。   The n well in the substrate control block MA1 and the n well in the substrate control block MA2 are electrically separated by the p substrate, and the p well in the substrate control block MA1 and the p well in the substrate control block MA2 have n polarity. It is electrically isolated by the m-well.

したがって、基板制御ブロックMA1内のPMOSFETと基板制御ブロックMA2内のPMOSFET、および、基板制御ブロックMA1内のNMOSFETと基板制御ブロックMA2内のNMOSFETに独立した基板バイアスが印可できることになり、図１０の回路が実現できる。   Therefore, independent substrate biases can be applied to the PMOSFET in the substrate control block MA1, the PMOSFET in the substrate control block MA2, and the NMOSFET in the substrate control block MA1 and the NMOSFET in the substrate control block MA2. Can be realized.

図３、図５あるいは図８で、400が'H'の時は上記したような動作を行うが、'L'の時は、周波数可変型発振回路OSC1あるいはOSC2の発振が停止し、基板バイアスミラー回路SBMおよび基板バイアスバッファSBUF1、SBUF2が低電力状態となる。したがって、回路全体の消費電力が小さくなる。   In FIG. 3, FIG. 5 or FIG. 8, the operation as described above is performed when 400 is “H”, but when it is “L”, the oscillation of the variable frequency oscillation circuit OSC1 or OSC2 is stopped and the substrate bias is applied. The mirror circuit SBM and the substrate bias buffers SBUF1 and SBUF2 are in a low power state. Therefore, the power consumption of the entire circuit is reduced.

本発明を用いたマイクロプロセッサでは、400の信号をマイクロプロセッサのスタンバイ信号に接続すれば、スタンバイ時のマイクロプロセッサの消費電力が削減できる。   In the microprocessor using the present invention, the power consumption of the microprocessor during standby can be reduced by connecting 400 signals to the standby signal of the microprocessor.

あるいは、マイクロプロセッサのIDDQテスト時に400を'L'にしてもよい。図３、図５あるいは図８の回路に流れるリーク電流が小さくなり、かつ基板バイアス110、111に大きな基板バイアス値が出力されるので、基板バイアス110、111によってしきい値が制御されているMOSFETのサブスレッショルドリーク電流を低減することができる。   Alternatively, 400 may be set to “L” during the microprocessor IDDQ test. Since the leakage current flowing through the circuit of FIG. 3, FIG. 5 or FIG. 8 is reduced and a large substrate bias value is output to the substrate bias 110, 111, the MOSFET whose threshold is controlled by the substrate bias 110, 111 The subthreshold leakage current can be reduced.

また、上記400が'L'の時に位相周波数比較器PFD、PFD1、PFD2の出力UPおよびDNをそれぞれ'H'、'L'に固定するようにしてもよい。上記400が'L'にしたときのローパスフィルタLPF、LPF1、LPF2中のキャパシタンスC1の放電が抑制される。400の高頻度にスイッチングさせてもキャパシタンスC1の電位が保たれるため、キャパシタンスC1の充放電分の消費電力が低減できる。   Further, when 400 is “L”, the outputs UP and DN of the phase frequency comparators PFD, PFD1, and PFD2 may be fixed to “H” and “L”, respectively. The discharge of the capacitance C1 in the low-pass filters LPF, LPF1, and LPF2 when the 400 is set to “L” is suppressed. Since the potential of the capacitance C1 is maintained even when the switching is performed at a high frequency of 400, power consumption for charging and discharging the capacitance C1 can be reduced.

以上の実施例ではトランジスタの構造およびその基板構造は特に限定しない。アイ・エー・ディ・エム、テクニカル・ダイジェスト、第３５頁から第３８頁、１９９２年(1992 IEDM Technical Digest, pp35-38)に記載されているようなSOI構造のMOSトランジスタを用いてもよい。要はしきい値が制御できるような構造のトランジスタであればよい。   In the above embodiments, the transistor structure and the substrate structure are not particularly limited. A MOS transistor having an SOI structure as described in IDM, Technical Digest, pages 35 to 38, 1992 (1992 IEDM Technical Digest, pp 35-38) may be used. In short, any transistor having a structure in which the threshold value can be controlled may be used.