JP4019851B2 - Current drive - Google Patents

【０００１】
【発明の属する技術分野】
この発明は、例えばＴＦＴマトリクスカラー液晶パネルを駆動する液晶ドライバ用ＬＳＩに内蔵され、デジタルのカラー画像信号のデータ転送を行う入出力装置に関するものである。なお、この液晶ドライバは集積回路化される場合、一つのＴＦＴマトリクスカラー液晶パネルの列に対応して多数個が並設される。
【０００２】
近年、ＴＦＴ液晶ディスプレイは大画面、高精細化するとともに、薄型軽量化および低コスト化が進んできている。そのような背景の中で、信号駆動用液晶ドライバは表示データ信号を液晶ドライバの中を伝送し、複数の液晶ドライバに順次伝送供給することで、液晶パネル上にデータ伝送バスを設けることができ、従来必要であった信号バスや制御信号用の伝送基板が不要となりコスト低減が図られてきた。
【０００３】
本発明はこのような表示データを複数の液晶ドライバの間でシリアル伝送する液晶ドライバ用ＬＳＩに関するものである。
【０００４】
【従来の技術】
図７（ａ）に従来の液晶駆動装置を用いた液晶表示装置を示す。
【０００５】
液晶駆動装置が実装される液晶表示装置は、２枚の対向基板の間に充填された液晶層に電位差を与えることにより、画像表示させるものである。
【０００６】
従来の液晶駆動装置は、液晶層に印加される電位の一方の電極に対し、信号電位を与えるものである。液晶駆動装置は１０個前後の多数の半導体集積回路を実装され、各液晶駆動装置には表示データ、データ転送クロック、表示タイミング信号等が印加され行単位（ラスタ単位）で表示される。
【０００７】
図７（ａ）に示す従来の液晶駆動装置では各液晶駆動装置に印加されるデータを、液晶駆動装置相互間のカスケード接続により供給するものである。
【０００８】
図７（ａ）では液晶駆動装置はＣＯＧ工法により実装されている場合を示している。図７（ａ）中、７０１は相互カスケード接続線路を示す。
【０００９】
次に図７（ｂ）を用いて従来の液晶駆動装置７０２の動作を説明する。
【００１０】
液晶駆動装置７０２にはクロック入力信号７０３、スタート開始信号７０４、画像データ７０５が入力される。これら以外に画像表示制御信号７０２Ａがあり、データ転送後のアナログ変換タイミングや、基準電圧信号などの制御を行う。
【００１１】
これらの制御信号についても図７（ｂ）ではカスケード接続により信号伝播される。
【００１２】
クロック信号７０３とスタート信号７０４はシフトレジスタ部７０６に入力され、スタート信号が順次シフトレジスタ内をクロック信号によって転送される。
シフトレジスタ部７０６の出力７０７はデータラッチ部７０８に入力される。
【００１３】
入力される画像データ７０５は、液晶駆動装置７０２の初段ラッチ７０９により一旦保持され、その後データラッチ部７０８に入力される。これは、カスケード接続される従来の液晶駆動装置において、データ転送を行う際のタイミングを調整するために行われる。データラッチ部７０８では前記シフトレジスタ部７０６からの出力７０７により、順次データラッチが行われる。
【００１４】
データラッチが完了すると、液晶駆動装置７０２は、次段の液晶駆動装置７１０に対し、クロック出力７１１、スタート信号７１２、データ信号７１３を転送する。次段の液晶駆動装置７１０およびそれ以降の液晶駆動装置へのデータ及び制御信号は全て液晶駆動装置７０２を通じて伝播される。
【００１５】
ここで、画像データ７０５は基本的にＲ，Ｇ，Ｂ各６〜８ビット分の２値データで構成されるが、データの本数は倍増するが、２画素分のデータ転送を行うことで、データ転送速度を低減する手段や、逆にクロックの立ち上がり／立下がり毎にデータを転送することで２倍のデータ転送速度によりデータバス本数を削減する手段がある。データの出力部では、データの伝播遅延による次段へのデータ取り込みタイミングのマージン確保のために、出力ラッチ７２０により、タイミング調整が行われる。この出力ラッチ７２０は図中では１段で記載されているが、次段への信号出力タイミングを調整するために数段の段数により、信号タイミングをとる場合も考えられる。
【００１６】
複数カスケード接続された液晶駆動装置群は、液晶表示装置の１水平期間（１ラスタ周期期間）分のデータ転送が完了した後、各液晶駆動装置に備わったＤＡ変換部７０９により、液晶表示装置に画像表示するために適当なアナログ信号に変換した後、電流増幅して画像表示が行われる。
【００１７】
このＤＡ変換部７０９は容量を用いた電荷分配方式や、抵抗分割方式などがあ
る。
【００１８】
１水平期間の表示が完了した後は、走査側の液晶駆動装置（一般にゲートドライバと呼ばれる）によって表示するラインの選択が行われ、前記手順により画像データがデータ転送され、アナログ表示データに変換される。
【００１９】
次に表示データを転送するためのインタフェース回路動作を説明する。図７（ｂ）中、点線で囲まれた７２１は転送される表示データとクロックの入出力インタフェース部を示す。インタフェース部７２１の具体的な回路例を図８に示す。８０１は７０６のシフトレジスタから発生したクロック信号（ａ）、８０２はクロック信号８０１（ａ）を次段の液晶ドライバに伝送するための駆動用インバータバッファ、８０３は前記駆動バッファ８０２からの伝送クロックを次段ドライバに接続するための伝送線路であり、配線抵抗及び配線負荷容量が含まれる。８０４（ｂ）は次段液晶ドライバの入力部のクロック信号、８０５は次段のクロック入力インバータバッファ、８０６は前記クロック入力インバータバッファ８０５の出力となるクロック信号（ｃ）、８０７はデータを出力する液晶ドライバの伝送データ、８０８は前記クロック信号（ａ）によって前記伝送データ８０７の出力タイミングを制御するためのフリップフロップ、８０９は前記フリップフロップ８０８からの出力データ信号（ｄ）、８１０は前記データ信号（ｄ）を次段の液晶ドライバに伝送するための駆動用インバータバッファ、８１１は前記駆動バッファ８１０からの伝送データを次段ドライバに接続するための伝送線路であり、配線抵抗及び配線負荷容量が含まれている。８１２は前記伝送線路の出力であり、次段液晶ドライバの入力端子のデータ信号（ｅ）、８１３は次段のクロック入力インバータバッファ、８１４は前記クロック入力インバータバッファ８１３の出力となるデータ信号（ｆ）、８１５は前記クロック信号（ｃ）８０６と前記データ信号（ｆ）８１４により次段のドライバ内へのデータ転送のためにタイミング調整するためのフリップフロップ、８１６は前記次段のフリップフロップ８１５の出力である次段用のデータ信号（ｇ）である。
【００２０】
次に従来の液晶駆動装置の動作をタイミングチャートを用いて説明する。図８の回路上に示したアルファベット記号８０１（ａ）〜８１６（ｇ）と同じ信号がタイミングチャートに記載の８０１（ａ）〜８１６（ｇ）である。
【００２１】
データ出力側のクロック信号８０１（ａ）は駆動用インバータバッファ８０２により伝送線路に送出され、配線抵抗、配線容量により遅延しｔｄ１遅れて次段液晶ドライバに到達する。一方、表示データは送出側のフリップフロップ８０８によってタイミング調整され伝播遅延時間ｔｄ２の後に駆動インバータバッファ８１０に入力され、クロックと同様に伝送線路に送出される。伝送線路の配線抵抗、配線容量により遅延しｔｄ３後に次段の入力に到達する。到達したクロックとデータ信号は次段の入力インバータバッファ８０５及び８１３によってタイミング調整用フリップフロップ８１５に出力され、次段用データ信号８１６（ｇ）が生成される。
【００２２】
このように、液晶ドライバ間のデータ転送を行うためには伝送線路を電圧振幅でデータ及びクロックを伝送することでカスケード接続によるデータ伝送が可能となるものである。
【００２３】
本従来例の場合、伝送信号をＣＭＯＳインバータを用いて伝送しているため、信号伝送線路では負荷容量成分を充放電する際にはインバータの電源電圧振幅レベルまで振幅が行われる。表示画像が高精細になり、データ転送速度が高速になると、伝送線路の負荷容量を充放電する電流が大きくなり消費電力の増大となる。
【００２４】
このようなＣＭＯＳインバータの伝送振幅を制限する方法として、電流信号を伝送する方式がある。
【００２５】
図９に電流信号を伝送する入出力装置の回路図を示す。
【００２６】
９０１はクロック信号送出用のＮｃｈオープンドレイン型トランジスタ、９０２は伝送装置のデータ入力部、９０３は伝送線路８０３への電流供給用Ｐｃｈ型トランジスタでありソースは電源端子に接続され、ゲートはドレインに接続されており飽和領域で動作するものである。９０４は前記Ｐｃｈ型トランジスタ９０３のドレインと伝送線路８０３に接続され、伝送線路に流れる電流量に関わらず、伝送線路８０３とデータ入力部９０２の接続点９１１（ｂ）を一定若しくは若干の変動範囲に低減することのできる振幅制御手段である。９０６は前記Ｐｃｈ型トランジスタ９０３とカレントミラーを構成するＰｃｈ型トランジスタであり、ソースは電源端子、ゲートは前記Ｐｃｈ型トランジスタ９０３のゲートと接続される。９０７は前記Ｐｃｈ型トランジスタ９０６のドレイン及び接地端子と接続された負荷回路である。データ信号についてもクロック信号と同様の構成である。９０８はデータ伝送用Ｎｃｈ型オープンドレイントランジスタである。前記従来例と同一の構成要素は同一番号を付して説明を省略する。
【００２７】
動作タイミングチャート記載の９１０（ａ）〜９１６（ｇ）は図１の回路中の９１０（ａ）〜９１６（ｇ）と同一信号に対応するものであり、９１０（ａ）はクロック信号送出側の液晶ドライバのクロック信号、９１１（ｂ）は伝送線路８０３とデータ入力部９０２の接続点のクロック信号、９１２（ｃ）はデータ入力部９０２で生成されたクロック信号、９１３（ｄ）はデータ送出側のフリップフロップ８０８から出力されたデータ信号、９１４（ｅ）は伝送線路８０３とデータ入力部９０９の接続点のデータ信号、９１５（ｆ）はデータ入力部９０９で生成されたデータ信号、９１６（ｇ）は次段の液晶ドライバ用データ信号である。
【００２８】
次に本電流信号伝送による従来例の動作を説明する。
【００２９】
データ送出側の液晶ドライバのクロック信号がハイからローに変化する場合、Ｎｃｈオープンドレイントランジスタはドレインからソースへの導通は停止し、データ入力部９０
２から伝送線路への電流供給が停止する。電流供給が停止することによりカレントミラーを構成するＰｃｈ型トランジスタ９０３と９０６は電
流が停止するか若しくは低減するため、負荷９０７での発生電位は低下する。
【００３０】
次にデータ送出側の液晶ドライバのクロック信号がローからハイに変化する場合、Ｎｃｈオープンドレイントランジスタ９０１はドレインとソースの間が導通し、データ入力部９０２から伝送線路側に対し電流が供給される。これによりカレントミラー９０３と９０６は電流が増加するため、負荷での発生電位が上昇する。
【００３１】
上記動作はクロック信号送出について説明したものであるが、同一回路構成を備えたデータ伝送についても同様の動作が行われる。
【００３２】
上記いずれの場合においても、伝送線路上の電位の変動がほとんど発生しないように振幅制御手段が流れる電流量に応じた電位抑制を行うことができるものである。
【００３３】
【発明が解決しようとする課題】
しかしながら、従来の電圧駆動方式による液晶駆動装置では電圧振幅信号を伝送信号に用いるため、電位振幅を行うためには伝送線路の配線容量を充放電しなければならない。この充放電を行う際の電流変動は伝達する信号振幅が大きいほど移動する電荷量が大きくなり、また、伝送速度が上昇するにつれても移動電荷量が大きくなる。このことによって、伝送線路を駆動するための電力消費が増大するとともに、データ伝送路には電流変動による電磁波が発生することになり、不要輻射となって周辺機器に悪影響を及ぼすという課題があった。
【００３４】
一方、従来の電流駆動方式による液晶駆動装置では、電圧振幅は低減できるものの、データによって電源を流れる電流値に変動が発生する。これは９０２で示したデータ入力部はクロックが１〜２個用いるものに対し、表示データ用のデータ入力部は表示階調ビットによって１８（＝６ビット×ＲＧＢ）〜２４ビット（＝８ビット×ＲＧＢ）と多数用いるため、２４ビットの場合データが２４ビット
が一斉にＨレベルとＬレベルと変化すれば、前記カレントミラー９０３、９０６の電流値が一斉に変化するため、電源電流が大きく変化するため不要輻射発生の要因がある。
【００３５】
本発明では、上記伝送振幅を低減した電流駆動方式による液晶表示装置において、低振幅伝送を維持しながら、データによる電源電流変動を防止する手段を提供するものである。
【００３６】
【課題を解決するための手段】
請求項１から３記載の電流駆動装置では、表示データ及び制御信号をシリアルカスケード接続して伝送する信号伝送用インタフェース部において、データ伝送する単一の伝送路と、データ出力部には複数のＮｃｈオープンドレイン型トランジスタと、データ入力部には前記オープンドレイン型トランジスタのオンオフに応じて出力電流量を変動する電流源と、前記電流源の電流量が変動した場合でも伝送路の電位を一定値以内に抑制する振幅抑制手段と、データ出力部のディジタルデータのＨレベルもしくはＬレベルの個数のいずれかが多数であるかを検知できる多数決検出手段を備えたことにより、データの状態に応じて反転制御を行うことができ、常にＬが多数となるようにデータ伝送が可能となり電流消費を低減することができる。
【００３７】
請求項４〜６記載の電流駆動装置では、送信データのＨレベルもしくはＬレベルの個数を検出する検出手段と、前記検出手段の値に応じて電源からのリーク電流量を制御するリーク制御手段を備えたことにより、データの値によらず電源電流量が一定となるようにリ
ーク回路が動作するため、電源電流の変化が低減し不要輻射を低減することができるものである。
【００３８】
【発明の実施の形態】
以下、この発明の実施の形態を図面を参照しながら説明する。
【００３９】
従来例と同一の構成要素については同一番号を付与し説明を省略する。
【００４０】
図１に請求項１記載のこの発明の一実施の形態の入出力装置の回路図を示す。
【００４１】
１０１は伝送する表示データを保持しているデータラッチ部である。データラッチ部は表示階調レベルによって１８〜２４ビット高色彩を持つ場合は２４ビット以上のデータを保持している。１０２は前記データラッチ部１０１で保持されたデータを入力して、Ｈの個数とＬの個数を係数比較し、Ｈが多い場合は反転信号フラグを出力する多数決判定手段、１０３は前記多数決判定手段１０２から出力されたＨレベルが多数の場合のフラグ信号、１０４は前記多数決判定手段１０２からのフラグ信号と前記データラッチ１０１からの表示データを入力し、前記フラグ信号がイネーブルの場合に表示データを反転する反転制御手段、１０５は前記多数決判定手段１０２からのフラグ信号を次段の液晶駆動装置に伝送するための反転制御送信手段、１０６は前記反転制御送信手段１０５を受信し反転制御信号としてのレベルやタイミングを調整して内部回路に転送するための反転制御受信手段、１０７は前記反転制御受信手段１０６からの信号により、従来の電流駆動方式の入力部９０２からの信号を反転する反転制御手段、１０８は前記反転制御手段１０７からの受信表示データをラッチするデータラッチ部である。
【００４２】
次にこの電流駆動装置の動作について説明する。
【００４３】
データラッチ部１０１でラッチされた信号はクロック周期ごとにさまざまな値をとるものである。多数決判定手段１０２では同一クロック周期での並列の表示データのＨ値とＬ値の個数を比較する比較手段が含まれている。Ｌが多数の場合、電流駆動送受信回路は、Ｎｃｈで構成されたオープンドレインのゲートの多数がＬレベルとなりオフ状態である。この場合は多数決判定手段１０２からの反転制御フラグ１０３はディスイネーブルとなっており、表示データの反転は行われない。
【００４４】
一方、Ｈ値がＬ値よりも多い場合、Ｈ値はＮｃｈオープンドレインをオンにして、カレントミラー９０３からの電流を送信側に引き込むため、受信側の電源電流が増大する。このため、多数決判定手段１０２では、反転のフラグ１０３をイネーブルにして表示データの反転制御を行い、表示データがＬ値が多くなるように制御する。この制御によりＮｃｈオープンドレインのオンするビット数が削減されてデータが転送されることになる。しかしこのままであれば、表示データは反転された状態で次段へ伝送されるため、受信側では復元が必要である。反転制御送信手段１０５は反転がイネーブルとなる信号を送信する送信手段であり、伝送線路を適切な信号状態で受信側に伝送するものである。受信側では反転制御受信手段１０６が信号を受信し、受信側の反転制御手段１０７が適切に判定できる信号レベルやタイミングに調整することができるものである。反転制御手段１０７では、送信側で反転されて表示データを反転することで復調して、後段のデータラッチ部１０８にデータを転出する。
【００４５】
このように、本発明の電流駆動装置では、電流駆動装置による低振幅データ伝送とともに、Ｈレベルデータによる電源消費電流の増大を低減することができるため、低ＥＭＩ化と低消費電力化が実現できる優れた電流駆動装置である。
【００４６】
次に請求項２記載の本発明の一実施の形態について図２を用いて説明する。
【００４７】
図２では、前記図１中の反転制御送信及び受信手段にデータ及びクロックと同一の電流駆動装置を用いたものである。
【００４８】
表示データと反転信号とは同一クロックタイミングで伝送されるべき信号であり、高速表示になるとクロックのサイクルは短くなり、表示データと反転信号とのデータタイミング調整は困難となる。表示データと同一構成を備えた反転信号伝送手段を用いることにより、伝送部の伝播遅延時間は表示データと同一になり、受信側でのタイミング調整は容易となる。また反転信号の伝送信号振幅は低減して伝送できるため不要な電力消費を防止することが可能となる。
【００４９】
次に請求項３記載の本発明の一実施の形態について図３を用いて説明する。
【００５０】
図３では反転信号の信号伝送にＣＭＯＳバッファを用いている。この方式では、表示データやクロックとのタイミングは若干異なるものの、電流駆動方式による反転信号のＨ値、Ｌ値による電流増減は発生することがなく、比較的小画面による低速動作の場合には、有効に機能するものである。
【００５１】
次に請求項４記載の本発明の一実施の形態について図４を用いて説明する。
【００５２】
４０１は、データラッチ部１０１からのデータを入力し、送出する信号の状態を検出する信号状態判定手段である。４０２は前記信号状態判定手段４０１から発生する信号により電源端子からの電流をリークさせるリーク発生手段である。
【００５３】
送信側では受信側へ転送するデータがすべてＬの場合、ＮｃｈオープンドレインのゲートはすべてＬであり、これにより伝送線路の消費電流は最小になる。一方でデータがすべてＨの場合、ＮｃｈオープンドレインのゲートはすべてＨとなり伝送線路の消費電流は最大となる。この電流はほとんどが受信側のＶＤＤから流れ込み、送信側のグランドに流れる電流である。前記信号状態判定手段４０１では送信するデータと反転条件を求め、リーク発生手段４０２のリーク量を制御するものである。例えば送信データがすべてＬの場合、前記のとおり伝送線路の消費電流は最小になるが、信号状態判定手段４０１ではリーク発生手段４０２のリーク量を最大になるように制御する。受信側の電流をＩ２、送信側の電流をＩ３とすると受信側で低減した電流分が、送信側で増大するように制御する、つまりＩ２＋Ｉ３＝Ｉ１＝一定とすれば、共通の電源４０３から発生電流は一定となるため、データの値に関わらず一定の消費電流となり不要輻射を防止することができる。また、受信側のグランドに流れる電流もデータの値に関わらず一定となる。
【００５４】
次に請求項５記載の本発明の一実施の形態を図５を用いて説明する。
【００５５】
図５中、５０１は前記信号状態判定手段４０１と同一の目的のために設置されたもので、送出データビットの値の反転信号を発生するものである。
【００５６】
５０２は伝送するデータビット数を同一の個数で、伝送回路と同一の消費電流特性を備えたリーク発生回路である。
【００５７】
本発明によれば、送出データと反転した信号を、伝送回路と同一の消費電流特性を備えたリーク発生回路に対し発生するため、送信側として常にすべてがＨ状態となった信号伝送状態を作ることができ、電源電流を一定値とすることが可能である。
【００５８】
請求項６記載の本発明の一実施の形態は、図４もしくは図５中のリーク発生回路のＮｃｈトランジスタのゲート電圧を制御することを特徴とするものであり、信号発生手段の状態に応じてＮｃｈのＶＧＳ電圧を変動させることによりリーク量を制御するものである。この場合、リーク量はゲート電圧とドレインとはかならずしも直線関係になるとは限らないため、直線関係にするような対応が信号状態判定手段もしくはリーク発生回路において含まれているものである。
【００５９】
次に本発明の第一の参考例を図６を用いて説明する。
【００６０】
６０１はデータラッチ部１０１からの送信データ値を入力し、Ｌレベルとなるビット数を係数し、２値信号として受信側に発生する信号レベル状態伝送手段である。６０２は、前記信号レベル状態伝送手段からの２値信号を受けて、値の大きさに応じたリーク量を発生するリーク発生手段である。
【００６１】
本発明の動作を説明する。送信するデータは１０ビット×ＲＧＢ＝３０ビットとする。送信するデータのビット数が３０のため、バイナリー値では５ビットあればすべての状態を示すことができる。送信するデータがすべてＬの場合、伝送線路の電流は最小になることは前記記載と同じである。このように送信するデータがすべてＬの場合、信号レベル状態伝送手段６０１では１６進数では１ＥＨ、２進数では１１１１０のデータを生成する。このデータを受信側に伝送し、受信側のリーク発生手段６０２ではバイナリー値に比例した値のリークを発生するものである。このようにビット値を受信側に伝送することで伝送線路の電流Ｉ２とリーク電流Ｉ３の合計電流値を一定に保つ制御が可能となり受信側のＶＤＤ電流を一定に維持することができる。この実施の形態の場合、グランド側に流れる電流は受信側と送信側の合計値が一定となるようになる。
【００６２】
次に本発明の第二の参考例を図１０を用いて説明する。
【００６３】
１００１は前記信号レベル状態検出手段６０１からのバイナリーデータをアナログ信号レベルに変換するＤＡ変換手段、１００２は前記ＤＡ変換手段からのアナログ信号レベルに応じたリーク電流を制御するリーク電流発生手段である。
【００６４】
図６の場合と異なり、信号レベル状態をアナログ値で伝送するため、信号伝送線路は１本程度で実現可能なため、カスケード接続における伝送線路の線数を削減できるものである。
【００６５】
次に本発明の第三の参考例を図１１を用いて説明する。
【００６６】
前記第二の参考例では、信号レベル状態検出手段で値をデコードした後、ＤＡ変換手段を用いて伝送している。一方データは、データラッチからの信号を電流駆動手段を用いているため、データラッチ部からの伝播遅延に差異が生じている。動作速度が低速の場合は問題がないが、高速画像データの場合はデータとリーク制御の同期制御を行うことが困難となる。第二の参考例の場合、信号レベル状態の検出を送出するデータよりもクロックサイクルの事前のタイミングで検出しておく、その後にＤＡ変換手段を行うことで、受信側でリーク制御を行う値を事前に伝送しておくことができる。この方式によれば、同一タイミングで送出するデータに追随できる準備タイミングをリーク発生手段に提供することができるためタイミングのずれによるリーク電流制御のずれ、つまり電源電流の変動を防止することができるものである。
【００６７】
【発明の効果】
請求項１から３記載の電流駆動装置では、表示データ及び制御信号をシリアルカスケー
ド接続して伝送する信号伝送用インタフェース部において、データ伝送する単一の伝送路と、データ出力部には複数のＮｃｈオープンドレイン型トランジスタと、データ入力部には前記オープンドレイン型トランジスタのオンオフに応じて出力電流量を変動する電流源と、前記電流源の電流量が変動した場合でも伝送路の電位を一定値以内に抑制する振幅抑制手段と、データ出力部のディジタルデータのＨレベルもしくはＬレベルの個数のいずれかが多数であるかを検知できる多数決検出手段を備えたことにより、データの状態に応じて反転制御を行うことができ、常にＬが多数となるようにデータ伝送が可能となり電流消費を低減することができる。
【００６８】
請求項４〜６記載の電流駆動装置では、送信データのＨレベルもしくはＬレベルの個数を検出する検出手段と、前記検出手段の値に応じて電源からのリーク電流量を制御するリーク制御手段を備えたことにより、データの値によらず電源電流量が一定となるようにリーク回路が動作するため、電源電流の変化が低減し不要輻射を低減することができるものである。
【図面の簡単な説明】
【図１】 請求項１記載の本発明の一実施の形態を示す図
【図２】 請求項２記載の本発明の一実施の形態を示す図
【図３】 請求項３記載の本発明の一実施の形態を示す図
【図４】 請求項４記載の本発明の一実施の形態を示す図
【図５】 請求項５記載の本発明の一実施の形態を示す図
【図６】 本発明の第一の参考例を示す図
【図７】 従来の液晶駆動装置と液晶表示装置を示す図
【図８】 従来の液晶駆動装置を示す図
【図９】 従来の液晶駆動装置を示す図
【図１０】 本発明の第二の参考例を示す図
【図１１】 本発明の第三の参考例を示す図
【符号の説明】
１０１ Ｎｃｈオープンドレイン型トランジスタ
１０３ カレントミラー
１０４ 振幅制御手段
１１１ データ伝送路
２０３ 定電流源[0001]
BACKGROUND OF THE INVENTION
  The present invention relates to an input / output device incorporated in a liquid crystal driver LSI for driving a TFT matrix color liquid crystal panel, for example, and transferring data of a digital color image signal. When the liquid crystal driver is integrated, a large number of liquid crystal drivers are arranged in parallel corresponding to one TFT matrix color liquid crystal panel column.
[0002]
  In recent years, TFT liquid crystal displays have been developed to have a large screen and high definition, and have been reduced in thickness, weight and cost. In such a background, the signal driving liquid crystal driver can provide a data transmission bus on the liquid crystal panel by transmitting the display data signal through the liquid crystal driver and sequentially transmitting and supplying it to a plurality of liquid crystal drivers. Therefore, the signal bus and the control signal transmission board which have been conventionally required are not required, and the cost has been reduced.
[0003]
  The present invention relates to a liquid crystal driver LSI that serially transmits such display data between a plurality of liquid crystal drivers.
[0004]
[Prior art]
  FIG. 7A shows a liquid crystal display device using a conventional liquid crystal driving device.
[0005]
  A liquid crystal display device on which a liquid crystal driving device is mounted displays an image by applying a potential difference to a liquid crystal layer filled between two opposing substrates.
[0006]
  A conventional liquid crystal driving device applies a signal potential to one electrode of a potential applied to a liquid crystal layer. The liquid crystal driving device is mounted with a large number of about 10 semiconductor integrated circuits, and display data, a data transfer clock, a display timing signal, etc. are applied to each liquid crystal driving device and displayed in row units (raster units).
[0007]
  In the conventional liquid crystal driving device shown in FIG. 7A, data applied to each liquid crystal driving device is supplied by cascade connection between the liquid crystal driving devices.
[0008]
  FIG. 7A shows a case where the liquid crystal driving device is mounted by the COG method. In FIG. 7A, reference numeral 701 denotes a mutual cascade connection line.
[0009]
  Next, the operation of the conventional liquid crystal driving device 702 will be described with reference to FIG.
[0010]
  A clock input signal 703, a start start signal 704, and image data 705 are input to the liquid crystal driving device 702. In addition to these, there is an image display control signal 702A, which controls analog conversion timing after data transfer, a reference voltage signal, and the like.
[0011]
  These control signals are also propagated by cascade connection in FIG. 7B.
[0012]
  The clock signal 703 and the start signal 704 are input to the shift register unit 706, and the start signal is sequentially transferred in the shift register by the clock signal.
An output 707 of the shift register unit 706 is input to the data latch unit 708.
[0013]
  The input image data 705 is temporarily held by the first stage latch 709 of the liquid crystal driving device 702 and then input to the data latch unit 708. This is performed in order to adjust the timing when performing data transfer in a conventional liquid crystal driving device connected in cascade. In the data latch unit 708, data latching is sequentially performed by the output 707 from the shift register unit 706.
[0014]
  When the data latch is completed, the liquid crystal driving device 702 transfers the clock output 711, the start signal 712, and the data signal 713 to the liquid crystal driving device 710 at the next stage. All data and control signals to the next stage liquid crystal driving device 710 and subsequent liquid crystal driving devices are propagated through the liquid crystal driving device 702.
[0015]
  Here, the image data 705 is basically composed of binary data for 6 to 8 bits for each of R, G, and B. The number of data is doubled, but by transferring data for 2 pixels, There are means for reducing the data transfer speed, and conversely, means for reducing the number of data buses at a double data transfer speed by transferring data at every rising / falling edge of the clock. In the data output unit, timing adjustment is performed by the output latch 720 in order to secure a margin for the data fetch timing to the next stage due to data propagation delay. Although the output latch 720 is shown in a single stage in the drawing, there may be a case where the signal timing is taken by several stages in order to adjust the signal output timing to the next stage.
[0016]
  A plurality of cascade-connected liquid crystal driving device groups are transferred to the liquid crystal display device by a DA converter 709 provided in each liquid crystal driving device after data transfer for one horizontal period (one raster period) of the liquid crystal display device is completed. After conversion to an analog signal suitable for image display, current amplification is performed to display the image.
[0017]
  This DA converter 709 has a charge distribution method using a capacitor, a resistance division method, and the like.
The
[0018]
  After the display of one horizontal period is completed, a line to be displayed is selected by a liquid crystal driving device (generally called a gate driver) on the scanning side, and image data is transferred by the above procedure and converted into analog display data. The
[0019]
  Next, the operation of the interface circuit for transferring display data will be described. In FIG. 7B, reference numeral 721 surrounded by a dotted line denotes an input / output interface unit for display data and a clock to be transferred. A specific circuit example of the interface unit 721 is shown in FIG. 801 is a clock signal (a) generated from the shift register 706, 802 is a driving inverter buffer for transmitting the clock signal 801 (a) to the next stage liquid crystal driver, and 803 is a transmission clock from the driving buffer 802. It is a transmission line for connecting to the next stage driver, and includes wiring resistance and wiring load capacitance. 804 (b) is a clock signal of the input unit of the next stage liquid crystal driver, 805 is a clock input inverter buffer of the next stage, 806 is a clock signal (c) output from the clock input inverter buffer 805, and 807 outputs data. Transmission data of the liquid crystal driver, 808 is a flip-flop for controlling the output timing of the transmission data 807 by the clock signal (a), 809 is an output data signal (d) from the flip-flop 808, and 810 is the data signal A drive inverter buffer for transmitting (d) to the next stage liquid crystal driver, 811 is a transmission line for connecting the transmission data from the drive buffer 810 to the next stage driver, and has wiring resistance and wiring load capacitance. include. 812 is an output of the transmission line, a data signal (e) at the input terminal of the next stage liquid crystal driver, 813 is a clock input inverter buffer of the next stage, and 814 is a data signal (f which is an output of the clock input inverter buffer 813) ), 815 is a flip-flop for adjusting the timing for data transfer into the driver of the next stage by the clock signal (c) 806 and the data signal (f) 814, and 816 is a flip-flop of the flip-flop 815 of the next stage. It is a data signal (g) for the next stage as an output.
[0020]
  Next, the operation of the conventional liquid crystal driving device will be described using a timing chart. The same signals as the alphabet symbols 801 (a) to 816 (g) shown on the circuit of FIG. 8 are 801 (a) to 816 (g) described in the timing chart.
[0021]
  The clock signal 801 (a) on the data output side is sent to the transmission line by the driving inverter buffer 802, is delayed by the wiring resistance and the wiring capacitance, and arrives at the next-stage liquid crystal driver with a delay of td1. On the other hand, the display data is adjusted in timing by the flip-flop 808 on the sending side, input to the drive inverter buffer 810 after the propagation delay time td2, and sent to the transmission line like the clock. Delayed by the wiring resistance and wiring capacitance of the transmission line, and reaches the next stage input after td3. The arrived clock and data signal are output to the timing adjustment flip-flop 815 by the next-stage input inverter buffers 805 and 813, and the next-stage data signal 816 (g) is generated.
[0022]
  As described above, in order to perform data transfer between the liquid crystal drivers, data transmission by cascade connection is possible by transmitting data and a clock with voltage amplitude on the transmission line.
[0023]
  In the case of this conventional example, since the transmission signal is transmitted using a CMOS inverter, the signal transmission line is amplified to the power supply voltage amplitude level of the inverter when charging and discharging the load capacitance component. When the display image becomes high definition and the data transfer speed becomes high, the current for charging / discharging the load capacity of the transmission line becomes large and the power consumption increases.
[0024]
  As a method of limiting the transmission amplitude of such a CMOS inverter, there is a method of transmitting a current signal.
[0025]
  FIG. 9 shows a circuit diagram of an input / output device that transmits a current signal.
[0026]
  901 is an Nch open drain transistor for sending a clock signal, 902 is a data input part of the transmission device, 903 is a Pch transistor for supplying current to the transmission line 803, the source is connected to the power supply terminal, and the gate is connected to the drain. It operates in the saturation region. Reference numeral 904 is connected to the drain of the Pch transistor 903 and the transmission line 803, and the connection point 911 (b) between the transmission line 803 and the data input unit 902 is kept within a constant or slight fluctuation range regardless of the amount of current flowing through the transmission line. This is an amplitude control means that can be reduced. Reference numeral 906 denotes a Pch transistor that forms a current mirror with the Pch transistor 903, a source is connected to a power supply terminal, and a gate is connected to the gate of the Pch transistor 903. Reference numeral 907 denotes a load circuit connected to the drain and ground terminal of the Pch transistor 906. The data signal has the same configuration as that of the clock signal. Reference numeral 908 denotes a data transmission Nch type open drain transistor. The same components as those in the conventional example are designated by the same reference numerals and the description thereof is omitted.
[0027]
  910 (a) to 916 (g) described in the operation timing chart correspond to the same signals as 910 (a) to 916 (g) in the circuit of FIG. 1, and 910 (a) represents the clock signal transmission side. The clock signal of the liquid crystal driver, 911 (b) is a clock signal at the connection point between the transmission line 803 and the data input unit 902, 912 (c) is a clock signal generated by the data input unit 902, and 913 (d) is a data transmission side. 914 (e) is a data signal at a connection point between the transmission line 803 and the data input unit 909, 915 (f) is a data signal generated at the data input unit 909, and 916 (g ) Is a data signal for the liquid crystal driver in the next stage.
[0028]
  Next, the operation of the conventional example by this current signal transmission will be described.
[0029]
  When the clock signal of the liquid crystal driver on the data transmission side changes from high to low, the Nch open drain transistor stops conducting from the drain to the source, and the data input unit 90
The current supply from 2 to the transmission line stops. When the current supply is stopped, the Pch transistors 903 and 906 constituting the current mirror are turned on.
Since the flow stops or decreases, the potential generated at the load 907 decreases.
[0030]
  Next, when the clock signal of the liquid crystal driver on the data transmission side changes from low to high, the Nch open drain transistor 901 conducts between the drain and the source, and current is supplied from the data input unit 902 to the transmission line side. . As a result, the current mirrors 903 and 906 increase in current, and the potential generated at the load increases.
[0031]
  Although the above operation has been described with reference to clock signal transmission, the same operation is performed for data transmission having the same circuit configuration.
[0032]
  In either case, the potential can be suppressed in accordance with the amount of current flowing through the amplitude control means so that the potential on the transmission line hardly fluctuates.
[0033]
[Problems to be solved by the invention]
  However, since the voltage amplitude signal is used as the transmission signal in the conventional liquid crystal driving device using the voltage driving method, the wiring capacity of the transmission line must be charged and discharged in order to perform the potential amplitude. As for the current fluctuation at the time of charging / discharging, the amount of moving charge increases as the transmitted signal amplitude increases, and the amount of moving charge increases as the transmission speed increases. As a result, power consumption for driving the transmission line increases, and electromagnetic waves due to current fluctuations are generated in the data transmission path, causing unnecessary radiation and adversely affecting peripheral devices. .
[0034]
  On the other hand, in the conventional liquid crystal driving device using the current driving method, although the voltage amplitude can be reduced, the current value flowing through the power supply varies depending on the data. This is because the data input unit indicated by 902 uses one or two clocks, while the data input unit for display data uses 18 (= 6 bits × RGB) to 24 bits (= 8 bits × RGB), so many data are used, so in the case of 24 bits, the data is 24 bits.
Are simultaneously changed from the H level to the L level, the current values of the current mirrors 903 and 906 are changed at the same time, so that the power source current is largely changed, which causes the generation of unnecessary radiation.
[0035]
  The present invention provides means for preventing fluctuations in power supply current due to data while maintaining low amplitude transmission in a liquid crystal display device using a current drive system with reduced transmission amplitude.
[0036]
[Means for Solving the Problems]
  4. The current driving device according to claim 1, wherein in the signal transmission interface unit for transmitting the display data and the control signal by serial cascade connection, a single transmission path for data transmission and a plurality of Nch in the data output unit. An open drain transistor, a current source that changes the amount of output current according to on / off of the open drain transistor in the data input section, and the potential of the transmission line within a certain value even when the current amount of the current source fluctuates Inversion control according to the state of the data is provided by means of amplitude suppression means for reducing the number of digital data in the data output section and majority detection means for detecting whether the number of the H level or L level of the digital data is large. Thus, data transmission is possible so that L is always a large number, and current consumption can be reduced.
[0037]
  Claims 4 to6In the current driving apparatus described above, by including a detection unit that detects the number of transmission data H level or L level, and a leakage control unit that controls the amount of leakage current from the power source according to the value of the detection unit, Regardless of the data value, the power supply current is set to be constant.
Since the circuit operates, the change in the power supply current is reduced and unnecessary radiation can be reduced.
[0038]
DETAILED DESCRIPTION OF THE INVENTION
  Embodiments of the present invention will be described below with reference to the drawings.
[0039]
  Constituent elements that are the same as those of the conventional example are given the same numbers, and descriptions thereof are omitted.
[0040]
  FIG. 1 shows a circuit diagram of an input / output device according to an embodiment of the present invention.
[0041]
  A data latch unit 101 holds display data to be transmitted. The data latch unit holds data of 24 bits or more when it has a high color of 18 to 24 bits depending on the display gradation level. 102 is a majority decision determining means for inputting the data held in the data latch unit 101, comparing the number of H with the number of L, and outputting an inverted signal flag when H is large, and 103 is the majority determining means. The flag signal when the H level output from the output signal 102 is a large number, and the flag signal 104 from the majority decision determination means 102 and the display data from the data latch 101 are input, and the display data is output when the flag signal is enabled. An inversion control means 105 for inverting, an inversion control transmitting means 105 for transmitting the flag signal from the majority decision judging means 102 to the next stage liquid crystal driving device, and 106 receiving the inversion control transmitting means 105 and receiving it as an inversion control signal. Inversion control receiving means 107 for adjusting the level and timing and transferring to the internal circuit, 107 is supplied from the inversion control receiving means 106. The signal inversion control means for inverting the signal from the input unit 902 of a conventional current driving type, 108 denotes a data latch section for latching the received display data from the inversion control means 107.
[0042]
  Next, the operation of this current driving device will be described.
[0043]
  The signal latched by the data latch unit 101 takes various values every clock cycle. The majority decision determination means 102 includes comparison means for comparing the number of H values and L values of parallel display data in the same clock cycle. In the case where there are a large number of L, the current-driven transmission / reception circuit is in an OFF state because a large number of N-ch open drain gates are at L level. In this case, the inversion control flag 103 from the majority decision determining means 102 is disabled, and display data is not inverted.
[0044]
  On the other hand, when the H value is larger than the L value, the H value turns on the Nch open drain and draws the current from the current mirror 903 to the transmission side, so that the power supply current on the reception side increases. For this reason, the majority decision judging means 102 enables the inversion flag 103 to perform the inversion control of the display data, and controls the display data to increase the L value. By this control, the number of bits turned on by the Nch open drain is reduced and data is transferred. However, if it remains as it is, the display data is transmitted to the next stage in an inverted state, so that the receiving side needs to be restored. The inversion control transmission means 105 is a transmission means for transmitting a signal for which inversion is enabled, and transmits the transmission line to the receiving side in an appropriate signal state. On the receiving side, the inversion control receiving means 106 receives the signal, and the signal can be adjusted to a signal level and timing that can be appropriately determined by the inversion control means 107 on the receiving side. The inversion control means 107 demodulates the data by inverting it on the transmission side and inverting the display data, and transfers the data to the subsequent data latch unit 108.
[0045]
  As described above, in the current driving device of the present invention, the low-amplitude data transmission by the current driving device and the increase in the power consumption current due to the H level data can be reduced, so that low EMI and low power consumption can be realized. It is an excellent current driver.
[0046]
  Next, an embodiment of the present invention described in claim 2 will be described with reference to FIG.
[0047]
  In FIG. 2, the same current driver as the data and clock is used for the inversion control transmission and reception means in FIG.
[0048]
  The display data and the inverted signal are signals that should be transmitted at the same clock timing. When high-speed display is performed, the clock cycle is shortened, and the data timing adjustment between the display data and the inverted signal becomes difficult. By using the inverted signal transmission means having the same configuration as the display data, the propagation delay time of the transmission unit becomes the same as that of the display data, and the timing adjustment on the receiving side is facilitated. Further, since the transmission signal amplitude of the inverted signal can be reduced and transmitted, unnecessary power consumption can be prevented.
[0049]
  Next, an embodiment of the present invention described in claim 3 will be described with reference to FIG.
[0050]
  In FIG. 3, a CMOS buffer is used for signal transmission of an inverted signal. In this method, although the timing with the display data and the clock is slightly different, current increase / decrease due to the H and L values of the inversion signal by the current drive method does not occur, and in the case of low speed operation with a relatively small screen, It functions effectively.
[0051]
  Next, an embodiment of the present invention described in claim 4 will be described with reference to FIG.
[0052]
  Reference numeral 401 denotes a signal state determination unit that inputs data from the data latch unit 101 and detects the state of a signal to be transmitted. Reference numeral 402 denotes leak generating means for leaking current from the power supply terminal by a signal generated from the signal state determining means 401.
[0053]
  On the transmitting side, when all the data to be transferred to the receiving side is L, the gates of the Nch open drain are all L, thereby minimizing the current consumption of the transmission line. On the other hand, when all the data is H, the gates of the Nch open drain are all H, and the current consumption of the transmission line is maximized. Most of this current flows from VDD on the reception side and flows to the ground on the transmission side. The signal state determination unit 401 obtains data to be transmitted and an inversion condition, and controls the leak amount of the leak generation unit 402. For example, when the transmission data is all L, the current consumption of the transmission line is minimized as described above, but the signal state determination unit 401 controls the leakage amount of the leakage generation unit 402 to be maximized. If the current on the receiving side is I2 and the current on the transmitting side is I3, the amount of current reduced on the receiving side is controlled to increase on the transmitting side. That is, if I2 + I3 = I1 = constant, the current is generated from the common power source 403. Since the current is constant, the current consumption is constant regardless of the data value, and unnecessary radiation can be prevented. Also, the current flowing through the reception-side ground is constant regardless of the data value.
[0054]
  Next, an embodiment of the present invention described in claim 5 will be described with reference to FIG.
[0055]
  In FIG. 5, 501 is installed for the same purpose as the signal state determination means 401, and generates an inverted signal of the value of the transmission data bit.
[0056]
  Reference numeral 502 denotes a leak generation circuit having the same number of data bits to be transmitted and having the same current consumption characteristics as the transmission circuit.
[0057]
  According to the present invention, since the signal inverted from the transmission data is generated for the leak generation circuit having the same current consumption characteristics as the transmission circuit, a signal transmission state in which all are always in the H state is created on the transmission side. The power supply current can be set to a constant value.
[0058]
  An embodiment of the present invention according to claim 6 is characterized in that the gate voltage of the Nch transistor of the leak generation circuit in FIG. 4 or FIG. 5 is controlled, depending on the state of the signal generation means. The amount of leakage is controlled by changing the Nch VGS voltage. In this case, since the leakage amount does not necessarily have a linear relationship between the gate voltage and the drain, the signal state determination means or the leakage generation circuit includes a correspondence that makes a linear relationship.
[0059]
  Next, the present inventionFirst reference exampleWill be described with reference to FIG.
[0060]
  Reference numeral 601 denotes a signal level state transmission unit that receives the transmission data value from the data latch unit 101, generates a binary signal and generates a binary signal on the receiving side. Reference numeral 602 denotes leak generation means for receiving a binary signal from the signal level state transmission means and generating a leak amount corresponding to the magnitude of the value.
[0061]
  The operation of the present invention will be described. The data to be transmitted is 10 bits × RGB = 30 bits. Since the number of bits of data to be transmitted is 30, the binary value can indicate all states with 5 bits. When all the data to be transmitted is L, the current of the transmission line is minimized as described above. When all the data to be transmitted are L in this way, the signal level state transmission means 601 generates 1EH in hexadecimal and 11110 in binary. This data is transmitted to the receiving side, and the receiving side leak generating means 602 generates a leak having a value proportional to the binary value. By transmitting the bit value to the receiving side in this way, it is possible to control to keep the total current value of the transmission line current I2 and the leakage current I3 constant, and the receiving side VDD current can be kept constant. In the case of this embodiment, the current flowing on the ground side has a constant total value on the receiving side and the transmitting side.
[0062]
  Next, the present inventionSecond reference exampleWill be described with reference to FIG.
[0063]
  Reference numeral 1001 denotes DA conversion means for converting binary data from the signal level state detection means 601 into an analog signal level, and reference numeral 1002 denotes leakage current generation means for controlling a leakage current corresponding to the analog signal level from the DA conversion means.
[0064]
  Unlike the case of FIG. 6, since the signal level state is transmitted as an analog value, the number of signal transmission lines can be reduced to about one, so that the number of transmission lines in cascade connection can be reduced.
[0065]
  Next, the present inventionThird reference exampleWill be described with reference to FIG.
[0066]
  SaidSecond reference exampleThen, after the value is decoded by the signal level state detection means, it is transmitted using the DA conversion means. On the other hand, since the data uses a signal from the data latch and current drive means, there is a difference in propagation delay from the data latch unit. There is no problem when the operation speed is low, but in the case of high-speed image data, it is difficult to perform synchronous control of data and leak control.Second reference exampleIn this case, the signal level state detection is detected at a timing earlier than the data to be sent, and after that, by performing DA conversion means, a value for performing leak control on the receiving side is transmitted in advance. I can leave. According to this method, it is possible to provide the leak generation means with a preparation timing that can follow the data transmitted at the same timing, so that it is possible to prevent a deviation in leakage current control due to a deviation in timing, that is, a fluctuation in power supply current. It is.
[0067]
【The invention's effect】
  The current driving device according to any one of claims 1 to 3, wherein the display data and the control signal are serial cascading.
In a signal transmission interface unit for transmitting and connecting, a single transmission path for data transmission, a plurality of Nch open drain transistors in the data output unit, and an on / off state of the open drain transistors in the data input unit A current source that varies the amount of output current in response, amplitude suppression means that suppresses the potential of the transmission line within a certain value even when the amount of current of the current source varies, and an H level or L level of the digital data of the data output unit With the majority detection means that can detect whether any of the number of levels is large, inversion control can be performed according to the data state, and data transmission can always be performed so that L is always large. Current consumption can be reduced.
[0068]
  Claims 4 to6In the current driving apparatus described above, by including a detection unit that detects the number of transmission data H level or L level, and a leakage control unit that controls the amount of leakage current from the power source according to the value of the detection unit, Since the leakage circuit operates so that the power supply current amount is constant regardless of the data value, the change in the power supply current can be reduced and unnecessary radiation can be reduced.
[Brief description of the drawings]
FIG. 1 is a view showing an embodiment of the present invention according to claim 1;
FIG. 2 is a diagram showing an embodiment of the present invention according to claim 2;
FIG. 3 is a view showing an embodiment of the present invention according to claim 3;
FIG. 4 is a view showing an embodiment of the present invention as set forth in claim 4;
FIG. 5 is a view showing an embodiment of the present invention according to claim 5;
[Fig. 6]The figure which shows the 1st reference example of this invention
FIG. 7 is a diagram showing a conventional liquid crystal driving device and a liquid crystal display device.
FIG. 8 is a view showing a conventional liquid crystal driving device.
FIG. 9 is a view showing a conventional liquid crystal driving device.
FIG. 10The figure which shows the 2nd reference example of this invention
FIG. 11The figure which shows the 3rd reference example of this invention
[Explanation of symbols]
  101 Nch open drain transistor
  103 Current mirror
  104 Amplitude control means
  111 Data transmission path
  203 Constant current source