JP5072731B2 - Constant voltage boost power supply - Google Patents

以下、図面を参照しながら、本発明に係る半導体昇圧電源の実施の形態について詳細に説明する。   Hereinafter, embodiments of a semiconductor boost power supply according to the present invention will be described in detail with reference to the drawings.

［第１の実施形態］
（オンオフ制御方式の定電圧昇圧電源）
先ず、オンオフ制御により安定した昇圧動作を実現する定電圧昇圧電源について説明する。 [First Embodiment]
(On-off control type constant voltage boost power supply)
First, a constant voltage boosting power source that realizes a stable boosting operation by on / off control will be described.

図１は、オンオフ制御方式の定電圧昇圧電源を示すブロック図である。   FIG. 1 is a block diagram showing a constant voltage boost power supply of an on / off control system.

この定電圧昇圧電源は、クロック許可信号ＰＣＫＥが活性化した場合にクロック信号ＰＣＬＫを発振するオンオフ制御発振器（ＯＳＣ）３０９と、その出力であるクロック信号ＰＣＬＫを受け、そのタイミングに同期してポンピング動作を行うチャージポンプ（charge pump）３０２とを有する。また、このチャージポンプ３０２の出力電圧ＶＰＰを抵抗で分圧する分圧回路３と、分圧回路３の出力であるモニタ電圧ＶＤＩＶ及び外部から与えられる参照電圧ＶＲＥＦを反転入力端子“−”及び非反転入力端子“＋”に受け、入力端子間に生じる電位差を増幅して制御電圧ＶＣＴＬを出力する差動増幅器４とを有する。   This constant voltage boost power supply receives an on / off control oscillator (OSC) 309 that oscillates the clock signal PCLK when the clock permission signal PCKE is activated, and a clock signal PCLK that is an output thereof, and performs a pumping operation in synchronization with the timing. A charge pump 302 for performing Further, the voltage dividing circuit 3 that divides the output voltage VPP of the charge pump 302 with a resistor, the monitor voltage VDIV that is the output of the voltage dividing circuit 3, and the reference voltage VREF given from the outside are inverted input terminal “-” and non-inverted. And a differential amplifier 4 that receives the input terminal “+”, amplifies a potential difference generated between the input terminals, and outputs a control voltage VCTL.

図２は、チャージポンプ３０２の回路図である。   FIG. 2 is a circuit diagram of the charge pump 302.

このチャージポンプ３０２は、ドレインとゲートが接続された５つのダイオード３０２＿Ｄ１〜３０２＿Ｄ５を縦続接続してなる。このうち初段のダイオード３０２＿Ｄ１のアノードは、供給電圧ＶＤＤレベルの電源線に接続されている。また、ダイオード３０２＿Ｄｉ（ｉ＝１〜４の整数）のアノードとダイオード３０２＿Ｄｉ＋１のカソードがそれぞれ接続されている。ダイオード３０２＿Ｄ１〜３０２＿Ｄ４の各カソードには、容量Ｃｐｕｍｐのポンピングキャパシタ２＿Ｃ１〜２＿Ｃ４の各一端が接続されている。外部から供給されるクロック信号ＰＣＬＫは、インバータ２＿ＩＶ１を介してキャパシタ２＿Ｃ１、２＿Ｃ３の各他端に供給され、インバータ２＿ＩＶ１、２＿ＩＶ２を介してキャパシタ２＿Ｃ２、２＿Ｃ４の各他端に供給されている。このように構成されたチャージポンプ３０２は、４段のディクソンチャージポンプになっており、ダイオード３０２＿Ｄ５のカソードから出力電圧ＶＤＤが出力される。   The charge pump 302 is formed by cascading five diodes 302_D1 to 302_D5 whose drains and gates are connected. Among these, the anode of the first-stage diode 302_D1 is connected to the power supply line at the supply voltage VDD level. Also, the anode of the diode 302_Di (i = 1 to 4) and the cathode of the diode 302_Di + 1 are connected to each other. One end of each of the pumping capacitors 2_C1 to 2_C4 having a capacitance Cpump is connected to each cathode of the diodes 302_D1 to 302_D4. The clock signal PCLK supplied from the outside is supplied to each other end of the capacitors 2_C1, 2_C3 via the inverter 2_IV1, and is supplied to each other end of the capacitors 2_C2, 2_C4 via the inverter 2_IV1, 2_IV2. The charge pump 302 configured as described above is a four-stage Dickson charge pump, and the output voltage VDD is output from the cathode of the diode 302_D5.

オンオフ制御方式の定電圧昇圧電源では、出力電圧ＶＰＰを抵抗分圧回路３により分圧して得られた検知電圧ＶＤＩＶと所定の参照電圧ＶＲＥＦとを比較して、低電圧であるときにチャージポンプ３０２を動作させ、高電圧であるときにチャージポンプ３０２を停止させることで、昇圧した出力電圧ＶＰＰを一定に保持するものである。   In the constant voltage boosting power source of the on / off control system, the detection voltage VDIV obtained by dividing the output voltage VPP by the resistance voltage dividing circuit 3 is compared with a predetermined reference voltage VREF. And the boosted output voltage VPP is kept constant by stopping the charge pump 302 when the voltage is high.

図３はオンオフ制御方式の定電圧昇圧電源の動作波形図である。   FIG. 3 is an operation waveform diagram of the constant voltage boost power supply of the on / off control system.

図３に示す通り、このオンオフ制御方式による出力電圧ＶＰＰは、デカプリングキャパシタ５の充電による上昇と、デカプリングキャパシタ５の放電による降下が繰り返される点に特徴がある。   As shown in FIG. 3, the output voltage VPP by the on / off control method is characterized in that the increase due to charging of the decoupling capacitor 5 and the decrease due to discharge of the decoupling capacitor 5 are repeated.

このリップルは、出力電圧ＶＰＰが供給される回路に対するノイズとなり、特性劣化の原因になるばかりでなく、最悪の場合、誤動作の原因にもなる。したがって、リップルを抑制することが重要な課題となる。この点については、チャージポンプ３０２の停止状態において、出力電圧ＶＰＰが設定電圧より下がったことを検知してチャージポンプ３０２を動作させるまでの遅延時間と、チャージポンプ３０２の動作状態において、出力電圧ＶＰＰが設定電圧に達したことを検知してチャージポンプ３０２を停止させるまでの遅延時間を短縮することで対応することができるが、この方法には限界がある。しかし、この場合であっても、デカプリングキャパシタ５を大容量化することで、さらに、リップルを抑制することができる。   This ripple becomes noise for the circuit to which the output voltage VPP is supplied, causing not only characteristic deterioration but also worst-case malfunction. Therefore, suppressing ripple is an important issue. Regarding this point, in the stop state of the charge pump 302, a delay time until the charge pump 302 is operated by detecting that the output voltage VPP has dropped below the set voltage, and in the operation state of the charge pump 302, the output voltage VPP Can be dealt with by reducing the delay time until the charge pump 302 is stopped by detecting that the voltage reaches the set voltage. However, this method has a limit. However, even in this case, the ripple can be further suppressed by increasing the capacity of the decoupling capacitor 5.

（電圧制御電流源方式の定電圧昇圧電源）
次に、別の制御方法による定電圧昇圧電源について説明する。 (Voltage controlled current source type constant voltage boost power supply)
Next, a constant voltage boost power supply according to another control method will be described.

図４は、電圧制御電流源方式の定電圧昇圧電源を示すブロック図である。   FIG. 4 is a block diagram showing a voltage controlled current source type constant voltage boost power supply.

この定電圧昇圧電源は、クロック信号ＰＣＬＫを定常的に発振する発振器（ＯＳＣ）４０９と、その出力であるクロック信号ＰＣＬＫを受け、そのタイミングに同期してポンピング動作を行うチャージポンプ（charge pump）３０２とを有する。また、このチャージポンプ３０２の出力電圧ＶＰＰを抵抗で分圧する分圧回路３と、分圧回路３の出力であるモニタ電圧ＶＤＩＶ及び外部から与えられる参照電圧ＶＲＥＦを非反転入力端子“＋” 及び反転入力端子“−”に受け、入力端子間に生じる電位差を増幅して負論理の制御電圧／ＶＣＴＬ（／は図４における上付傍線を示す）を出力する差動増幅器４０４とを有する。さらに、この制御電圧／ＶＣＴＬで制御され、ソースに供給電圧ＶＤＤが供給され、ドレインからチャージポンプ（charge pump）３０２に駆動電圧ＰＳＲＣを供給するＰＭＯＳトランジスタ４１１を備えている。これは、チャージポンプ３０２、デカプリングキャパシタ５及び発振器４０６からなる増幅回路４０６と、分圧回路３、差動増幅器４０４及びＰＭＯＳトランジスタ４１１からなる帰還回路４０８とにより帰還増幅回路を構成するものである。   The constant voltage boost power supply receives an oscillator (OSC) 409 that oscillates a clock signal PCLK steadily and a clock signal PCLK that is the output thereof, and a charge pump 302 that performs a pumping operation in synchronization with the timing. And have. Further, the voltage dividing circuit 3 that divides the output voltage VPP of the charge pump 302 by a resistor, the monitor voltage VDIV that is the output of the voltage dividing circuit 3, and the reference voltage VREF given from the outside are inverted to the non-inverting input terminal “+” and inverted. A differential amplifier 404 that receives the input terminal “−”, amplifies a potential difference generated between the input terminals, and outputs a negative logic control voltage / VCTL (/ indicates a superscript line in FIG. 4). Further, a PMOS transistor 411 controlled by the control voltage / VCTL, supplied with the supply voltage VDD to the source, and supplied with the drive voltage PSRC from the drain to the charge pump 302 is provided. In this circuit, a feedback amplifier circuit is configured by the amplifier circuit 406 including the charge pump 302, the decoupling capacitor 5 and the oscillator 406, and the feedback circuit 408 including the voltage divider circuit 3, the differential amplifier 404 and the PMOS transistor 411. .

電圧制御電流源方式による定電圧昇圧は、出力電圧ＶＰＰを分圧回路３で分圧し、それから得られたモニタ電圧ＶＤＩＶと参照電圧ＶＲＥＦを比較して、その電位差によりチャージポンプ３０２に供給する電流を制御するものである。   In the constant voltage boosting by the voltage controlled current source method, the output voltage VPP is divided by the voltage dividing circuit 3, the monitor voltage VDIV obtained from the voltage dividing circuit 3 is compared with the reference voltage VREF, and the current supplied to the charge pump 302 is calculated by the potential difference. It is something to control.

図５は電圧制御電流源方式の定電圧昇圧電源の動作波形図である。   FIG. 5 is an operation waveform diagram of a voltage controlled current source type constant voltage boost power supply.

図５から明らかなように、電圧制御電流源方式による場合、負荷電流Ｉｌｏａｄの急激な変化に伴い出力電圧が一瞬落ち込むバンピング現象が起こるものの、図３に示すオンオフ制御方式による場合に生じていたリップルが抑制されていることがわかる、
この定電圧昇圧電源の場合、帰還増幅回路の安定化が問題となる。この問題に関しては、増幅回路４０６の遮断周波数、もしくは、帰還回路４０８の遮断周波数のどちらか一方を他方に比べて十分に低く設定すれば良い。具体的には、負荷容量Ｃｌｏａｄが小さく、負荷電流Ｉｌｏａｄが小さく一定である場合、帰還回路４０８にローパスフィルタを付加することで帰還回路４０８の遮断周波数を低くすることができる。 As is apparent from FIG. 5, in the case of the voltage controlled current source method, a bumping phenomenon occurs in which the output voltage drops for a moment due to a sudden change in the load current Iload, but the ripple generated in the case of the on / off control method shown in FIG. It can be seen that is suppressed,
In the case of this constant voltage boost power supply, stabilization of the feedback amplifier circuit becomes a problem. Regarding this problem, either the cutoff frequency of the amplifier circuit 406 or the cutoff frequency of the feedback circuit 408 may be set sufficiently lower than the other. Specifically, when the load capacitance Cload is small and the load current Iload is small and constant, the cutoff frequency of the feedback circuit 408 can be lowered by adding a low-pass filter to the feedback circuit 408.

（周波数制御方式の定電圧昇圧電源）
図１に示すオンオフ制御方式の定電圧昇圧電源の場合、リップルを抑制することが重要な課題であり、その解決手段としてデカプリングキャパシタ５の大容量化をすることは前述の通りである。しかし、このことは、チップ面積の増大による製造コストの増加を招くことになる。 (Frequency control type constant voltage boost power supply)
In the case of the on-off control type constant voltage boost power supply shown in FIG. 1, it is an important problem to suppress ripples, and as described above, increasing the capacity of the decoupling capacitor 5 as a means for solving it. However, this leads to an increase in manufacturing cost due to an increase in chip area.

例えば、電源供給能力が１ｍＡのチャージポンプの出力電圧ＶＰＰを、１０ｎｓの遅延時間で制御する場合、リップルを０．１Ｖ以下に抑制するには、０．１ｎＦ以上のデカプリングキャパシタ５が必要となる。定電圧昇圧電源を外部に設ける回路の場合、出力電圧ＶＰＰの安定化のため０．１ｎＦ程度のコンデンサを付加することは一般的である。しかし、容量Ｃｏｕｔが０．１ｎＦ、３．３Ｖ耐圧のデカプリングキャパシタ５をＭＯＳで構成する場合、０．０２５ｍｍ２程度の面積が必要となり、それに伴うコスト増加は、半導体記憶装置などに内蔵される定電圧昇圧電源として許容されるものではない。   For example, when the output voltage VPP of a charge pump having a power supply capability of 1 mA is controlled with a delay time of 10 ns, a decoupling capacitor 5 of 0.1 nF or more is required to suppress the ripple to 0.1 V or less. . In the case of a circuit in which a constant voltage boosting power supply is provided outside, it is common to add a capacitor of about 0.1 nF to stabilize the output voltage VPP. However, when the decoupling capacitor 5 having a capacitance Cout of 0.1 nF and 3.3V withstand voltage is formed of a MOS, an area of about 0.025 mm 2 is required, and the accompanying cost increase is a constant built in a semiconductor memory device or the like. It is not allowed as a voltage boost power supply.

次に、図４に示す電圧制御電流源方式による定電圧昇圧電源の定電圧昇圧電源では、帰還増幅回路の安定化を図ることが課題であり、この点に関しては、帰還回路４０８にローパスフィルタを付加して帰還回路４０８の遮断周波数を低く抑えることで解消できることは先に述べた。しかし、帰還回路４０８の遮断周波数を低くした場合、負荷電流Ｉｌｏａｄの変化への対応が遅くなり、さらに大きなバンピング現象を生じさせることになる。   Next, in the constant voltage boost power supply of the constant voltage boost power supply using the voltage controlled current source method shown in FIG. 4, it is a problem to stabilize the feedback amplifier circuit. In this regard, a low pass filter is added to the feedback circuit 408. As described above, the problem can be solved by adding and suppressing the cutoff frequency of the feedback circuit 408 to be low. However, when the cutoff frequency of the feedback circuit 408 is lowered, the response to the change in the load current Iload is delayed, and a larger bumping phenomenon is caused.

別の安定化手段として、増幅回路４０６の遮断周波数を帰還回路４０８の遮断周波数に比べて低くするという手段が考えられる。しかし、この場合、大容量のデカプリングキャパシタ５を付加しなければならない。また、定電圧昇圧電源の電流供給能力が大きいほど、より大容量のデカプリングキャパシタ５が必要になる。このデカプリングキャパシタ５の容量増大の問題は、図２に示すような、供給電圧に対して高倍率の出力電圧ＶＰＰを得る必要がある多段構成のディクソンチャージポンプにおいて、さらに深刻になる。   As another stabilization means, a means of making the cutoff frequency of the amplifier circuit 406 lower than the cutoff frequency of the feedback circuit 408 can be considered. However, in this case, a large capacity decoupling capacitor 5 must be added. Further, the larger the current supply capability of the constant voltage boost power supply, the larger the capacity of the decoupling capacitor 5 is required. The problem of increasing the capacitance of the decoupling capacitor 5 becomes more serious in a Dixon charge pump having a multi-stage configuration that needs to obtain an output voltage VPP with a high magnification with respect to the supply voltage as shown in FIG.

多段構成のディクソンチャージポンプの場合、電圧制御電流源から供給された電荷が初段のポンピングキャパシタ２＿Ｃ１に充電され、この電荷がさらに放電され、次段のポンピングキャパシタ２＿Ｃ２に充電される。これら一連の動作がクロック信号ＰＣＬＫに同期して最終段まで順次繰り返されることで、供給電圧ＶＤＤの昇圧が実現されている。したがって、電圧制御電流源に対する制御の効果が出力電圧ＶＰＰに現れるまでには、ディクソンチャージポンプの段数とクロック信号ＰＣＬＫの発振周期の積に比例した遅延が生じる。この電荷転送に伴う遅延は帰還制御の遅延に加算されることになり、帰還回路４０８の遮断周波数を十分に高く設定することができない要因になる。例えば、１００ＭＨｚの周波数で動作する４段のディクソンチャージポンプの場合、帰還回路４０８の遮断周波数を５０ＭＨｚ以上に設定することは不可能である。   In the case of a multi-stage Dixon charge pump, the charge supplied from the voltage-controlled current source is charged in the first-stage pumping capacitor 2_C1, this charge is further discharged, and the next-stage pumping capacitor 2_C2 is charged. These series of operations are sequentially repeated up to the final stage in synchronization with the clock signal PCLK, thereby realizing boosting of the supply voltage VDD. Therefore, a delay proportional to the product of the number of Dickson charge pump stages and the oscillation period of the clock signal PCLK occurs before the effect of control on the voltage controlled current source appears in the output voltage VPP. The delay due to the charge transfer is added to the delay of the feedback control, which becomes a factor that the cutoff frequency of the feedback circuit 408 cannot be set sufficiently high. For example, in the case of a four-stage Dickson charge pump operating at a frequency of 100 MHz, it is impossible to set the cutoff frequency of the feedback circuit 408 to 50 MHz or higher.

したがって、増幅回路４０６の遮断周波数を非常に低く抑える必要がある。上記例のように、帰還回路４０８の遮断周波数が５０ＭＨｚの場合、増幅回路４０６の遮断周波数は、さらに低い１０ＭＨｚ程度以下にする必要がある。この場合、例えば、最大電流供給能力が１ｍＡの定電圧昇圧電源では０．１ｎＦ以上のデカプリングキャパシタ５が必要になる。   Therefore, it is necessary to keep the cutoff frequency of the amplifier circuit 406 very low. As in the above example, when the cutoff frequency of the feedback circuit 408 is 50 MHz, the cutoff frequency of the amplifier circuit 406 needs to be lower than about 10 MHz. In this case, for example, a decoupling capacitor 5 of 0.1 nF or more is required in a constant voltage boost power supply having a maximum current supply capability of 1 mA.

以上から、電圧制御電流源方式による定電圧昇圧電源では、オンオフ制御方式による場合に比べて、同等かあるいはそれ以上に大きなデカプリングキャパシタ５が必要になる。   From the above, the constant voltage boosting power source using the voltage controlled current source method requires a decoupling capacitor 5 that is equal to or larger than the case of using the on / off control method.

これらオンオフ制御方式及び電圧制御電流源方式の問題点を解消するものとして、周波数制御方式の定電圧昇圧電源がある。   As a means for solving these problems of the on / off control method and the voltage controlled current source method, there is a frequency controlled constant voltage boosting power source.

図６は、本発明の第１の実施形態に係る定電圧昇圧電源を示すブロック図である。これは、半導体記憶装置の内部電源に適した周波数制御方式の定電圧昇圧電源である。

この定電圧昇圧電源は、制御電圧ＶＣＴＬが高い場合に発振周波数が高くなり、制御電圧ＶＣＴＬが低い場合に発振周波数が低くなる電圧制御可変周波数発振器（ＶＣＯ）１と、その出力であるクロック信号ＰＣＬＫを受け、そのタイミングと同期してポンピング動作を行うチャ−ジポンプ（charge pump）２とを有する。また、このチャ−ジポンプ２の出力電圧ＶＰＰを抵抗で分圧する分圧回路３と、分圧回路３の出力であるモニタ電圧ＶＤＩＶ及び外部から与えられる参照電圧ＶＲＥＦを反転入力端子“−”及び非反転入力端子“＋”に受け、入力端子間に生じる電位差を増幅して制御電圧ＶＣＴＬを出力する差動増幅器４とを有する。

FIG. 6 is a block diagram showing the constant voltage boost power supply according to the first embodiment of the present invention. This is a frequency control type constant voltage boosting power source suitable for the internal power source of the semiconductor memory device.

This constant voltage boosting power supply includes a voltage controlled variable frequency oscillator (VCO) 1 whose oscillation frequency is high when the control voltage VCTL is high and low when the control voltage VCTL is low, and a clock signal PCLK which is an output thereof. And a

charge pump 2 that performs a pumping operation in synchronism with the timing. Further, a voltage dividing circuit 3 that divides the output voltage VPP of the charge pump 2 with a resistor, a monitor voltage VDIV that is an output of the voltage dividing circuit 3 and a reference voltage VREF given from the outside are inverted input terminals “−” and non- And a differential amplifier 4 that receives the inverting input terminal “+”, amplifies a potential difference generated between the input terminals, and outputs a control voltage VCTL.

ここで、本定電圧昇圧電源は、チャ−ジポンプ２を増幅回路６とし、分圧回路３、差動増幅器４及び電圧制御可変周波数発振器１を帰還回路８とする帰還増幅回路と考えることができる。また、この帰還増幅回路の安定性を確保（位相補償）するため、出力端子には、必要に応じて容量Ｃｏｕｔのデカプリングキャパシタ５が付加される。   Here, the constant voltage boost power supply can be considered as a feedback amplifier circuit in which the charge pump 2 is an amplifier circuit 6 and the voltage divider circuit 3, the differential amplifier 4 and the voltage controlled variable frequency oscillator 1 are feedback circuits 8. . Further, in order to ensure the stability (phase compensation) of the feedback amplifier circuit, a decoupling capacitor 5 having a capacitance Cout is added to the output terminal as necessary.

増幅回路６の遮断周波数Ｆａは、デカプリングキャパシタ５の容量Ｃｏｕｔ及び負荷７の容量成分Ｃｌｏａｄと増幅回路６の内部抵抗Ｒｏｕｔ（図示せず）、負荷７の抵抗成分Ｒｌｏａｄ及び分圧回路３の抵抗Ｒｄｉｖが並列に接続された回路の時定数（容量と抵抗の積）の逆数により概略次のように表すことができる。   The cutoff frequency Fa of the amplifier circuit 6 includes the capacitance Cout of the decoupling capacitor 5 and the capacitance component Cload of the load 7, the internal resistance Rout (not shown) of the amplifier circuit 6, the resistance component Rload of the load 7, and the resistance of the voltage dividing circuit 3. Rdiv can be generally expressed as follows by the reciprocal of the time constant (product of capacitance and resistance) of circuits connected in parallel.

この増幅回路６の遮断周波数Ｆａが、分圧回路３、差動増幅器４及び電圧制御可変周波数発振器１の反応時間の総和の逆数、つまり、帰還回路８の遮断周波数Ｆｆに対して、十分に大きくなるように各回路定数を設定することで、出力電圧ＶＰＰを安定に保つことができる。以下に、その具体例を説明する。   The cutoff frequency Fa of the amplifier circuit 6 is sufficiently larger than the reciprocal of the sum of reaction times of the voltage divider circuit 3, the differential amplifier 4 and the voltage controlled variable frequency oscillator 1, that is, the cutoff frequency Ff of the feedback circuit 8. By setting each circuit constant so that the output voltage VPP becomes stable, the output voltage VPP can be kept stable. A specific example will be described below.

ここで、出力電圧ＶＰＰを５Ｖとし、出力電圧ＶＰＰの負荷容量Ｃｌｏａｄを１ｐＦ、最大負荷電流Ｉｌｏａｄを１ｍＡと仮定する。   Here, it is assumed that the output voltage VPP is 5 V, the load capacitance Cload of the output voltage VPP is 1 pF, and the maximum load current Iload is 1 mA.

負荷抵抗ＲｌｏａｄはＲｌｏａｄ＝ＶＰＰ／Iｌｏａｄから求められ、５ｋΩとなる。同様に、チャ−ジポンプ２は、最大負荷電流Iｌｏａｄ＝１ｍＡであるため、増幅回路６の内部抵抗ＲｏｕｔはＲｏｕｔ＝ＶＰＰ／Ｉｌｏａｄから求められ、５ｋΩとなる。さらに、分圧回路３の抵抗値Ｒｄｉｖを定めなければならないが、これは後述するように、帰還回路８の遮断周波数Ｆｆを決定する要素となるため、ここでは５０ｋΩと仮定する。また、負荷容量Ｃｌｏａｄの１ｐＦは負荷の状況によって変動することが考えられる。したがって、ここでは仮に２倍である容量２ｐＦのデカプリングキャパシタ５を付加することにする。   The load resistance Rload is obtained from Rload = VPP / Iload and is 5 kΩ. Similarly, since the charge pump 2 has the maximum load current Iload = 1 mA, the internal resistance Rout of the amplifier circuit 6 is obtained from Rout = VPP / Iload and becomes 5 kΩ. Furthermore, the resistance value Rdiv of the voltage dividing circuit 3 must be determined. As will be described later, this is an element that determines the cutoff frequency Ff of the feedback circuit 8, and is assumed here to be 50 kΩ. In addition, 1 pF of the load capacity Cload may vary depending on the load condition. Therefore, here, a decoupling capacitor 5 having a capacitance of 2 pF, which is double, is added.

このように定めた各定数から増幅回路６の遮断周波数Ｆａを求めると、   When the cutoff frequency Fa of the amplifier circuit 6 is obtained from each constant determined in this way,

から１４０ＭＨｚと求めることができる。 To 140 MHz.

なお、このデカプリングキャパシタ５を５Ｖ耐圧のＭＯＳで構成する場合、その面積は１０００μｍ^２となり、内部電源としては、十分に許容できる範囲のコスト増に留めることができる。 In the case where the decoupling capacitor 5 is composed of a 5V withstand voltage MOS, the area is 1000 μm ² , and the cost of the internal power supply can be kept within a sufficiently allowable range.

次に、この帰還増幅回路の安定性確保のためには、帰還回路８の遮断周波数Ｆｆを増幅回路６の遮断周波数Ｆａより十分に大きくする必要がある。ここでは、増幅回路６の遮断周波数Ｆａ＝１４０ＭＨｚに対して、３倍以上の５００ＭＨｚを目安とする。   Next, in order to ensure the stability of the feedback amplifier circuit, it is necessary to make the cutoff frequency Ff of the feedback circuit 8 sufficiently higher than the cutoff frequency Fa of the amplifier circuit 6. Here, 500 MHz, which is three times or more of the cutoff frequency Fa = 140 MHz of the amplifier circuit 6, is taken as a guide.

まず、分圧回路３の抵抗値Ｒｄｉｖ及び寄生容量Ｃｄｉｖ（図示せず）から時定数を定める。このとき、図７に示す本実施形態の差動増幅器４の回路図を参考に、その入力容量Ｃｐｌｕｓ（図示せず）を考慮する。   First, a time constant is determined from the resistance value Rdiv of the voltage dividing circuit 3 and the parasitic capacitance Cdiv (not shown). At this time, the input capacitance Cplus (not shown) is considered with reference to the circuit diagram of the differential amplifier 4 of the present embodiment shown in FIG.

この差動増幅器４は、差動入力部４＿１と、そこに流れるバイアス電流Ｉｂｉａｓを制御するバイアス回路４＿２から構成される。   The differential amplifier 4 includes a differential input section 4_1 and a bias circuit 4_2 that controls a bias current Ibias flowing therethrough.

差動入力部４＿１は、ゲートに非反転入力端子ＰＬＵＳ（図６中の“＋”）が接続されたＮＭＯＳトランジスタ４＿Ｎ１と、ゲートに反転入力端子ＭＩＮＵＳ（図６中の“−”）が接続されたＮＭＯＳトランジスタ４＿Ｎ２からなる差動入力対を有する。これらＮＭＯＳトランジスタ４＿Ｎ１及び４＿Ｎ２のソースは、共にＮＭＯＳトランジスタ４＿Ｎ３を介して接地電圧ＶＳＳレベルの接地線に接続されている。また、ＮＭＯＳトランジスタ４＿Ｎ１及び４＿Ｎ２のドレインには、それぞれ負荷となるＰＭＯＳトランジスタ４＿Ｐ１及び４＿Ｐ２を介して供給電圧ＶＤＤレベルの電源線に接続されている。これらＰＭＯＳトランジスタ４＿Ｐ１及び４＿Ｐ２のゲートには、共にＮＭＯＳトランジスタ４＿Ｎ１のドレインが接続されている。   The differential input section 4_1 has an NMOS transistor 4_N1 having a gate connected to a non-inverting input terminal PLUS (“+” in FIG. 6) and a gate connected to an inverting input terminal MINUS (“−” in FIG. 6). And a differential input pair including NMOS transistors 4_N2. The sources of the NMOS transistors 4_N1 and 4_N2 are both connected to the ground line at the ground voltage VSS level via the NMOS transistor 4_N3. The drains of the NMOS transistors 4_N1 and 4_N2 are connected to the power supply line at the supply voltage VDD level via the PMOS transistors 4_P1 and 4_P2 which are loads, respectively. The gates of the PMOS transistors 4_P1 and 4_P2 are both connected to the drain of the NMOS transistor 4_N1.

バイアス回路４＿２は、ソースが供給電圧ＶＤＤレベルの電源線、ゲートが接地電圧ＶＳＳレベルの接地線に接続されたＰＭＯＳトランジスタ４＿Ｐ３と、ソースが接地電圧ＶＳＳレベルの接地線、ドレイン及びゲートがＰＭＯＳトランジスタ４＿Ｐ３のドレインに接続されたＮＭＯＳトランジスタ４＿Ｎ４からなる。   The bias circuit 4_2 includes a PMOS transistor 4_P3 having a source connected to a power supply line having a supply voltage VDD level and a gate connected to a ground line having a ground voltage VSS level, a ground line having a source connected to the ground voltage VSS level, and a drain and gate having a PMOS transistor 4_P3. NMOS transistor 4_N4 connected to the drain of the transistor.

さらに、差動増幅部４＿１のＮＭＯＳトランジスタ４＿Ｎ３のゲートとバイアス回路４＿２のＮＭＯＳトランジスタ４＿Ｎ４のゲートは接続されており、これらはカレントミラー回路を構成するものである。この構成により、差動入力部４のＮＭＯＳトランジスタ４＿Ｎ２及びＰＭＯＳトランジスタ４＿Ｐ２のドレインが差動増幅器４の出力である制御電圧ＶＣＴＬとなる。   Further, the gate of the NMOS transistor 4_N3 of the differential amplifier 4_1 and the gate of the NMOS transistor 4_N4 of the bias circuit 4_2 are connected, and these constitute a current mirror circuit. With this configuration, the drains of the NMOS transistor 4_N2 and the PMOS transistor 4_P2 of the differential input unit 4 become the control voltage VCTL that is the output of the differential amplifier 4.

この差動増幅器４は、対称性を保つ必要から、差動入力対を構成するＮＭＯＳトランジスタ４＿Ｎ１及び４＿Ｎ２のゲ−ト面積をあまり小さくできない。そこで、チャネル幅４μｍ及びチャネル長１μｍのサイズを持つＮＭＯＳトランジスタを選択する。このサイズの３．３Ｖ耐圧のＮＭＯＳトランジスタのゲ−ト容量は１５ｆＦ程度になる。その他、数ｆＦ程度の寄生容量Ｃｄｉｖが加算されることになる。この場合、分圧回路３の抵抗値Ｒｄｉｖを５０ｋΩ程度に設定することで、分圧回路３の時定数を１ｎｓ以下に抑えることができる。   Since the differential amplifier 4 needs to maintain symmetry, the gate areas of the NMOS transistors 4_N1 and 4_N2 constituting the differential input pair cannot be made very small. Therefore, an NMOS transistor having a channel width of 4 μm and a channel length of 1 μm is selected. The gate capacity of a 3.3V withstand voltage NMOS transistor of this size is about 15 fF. In addition, a parasitic capacitance Cdiv of about several fF is added. In this case, the time constant of the voltage dividing circuit 3 can be suppressed to 1 ns or less by setting the resistance value Rdiv of the voltage dividing circuit 3 to about 50 kΩ.

次に、差動増幅器４の動作遅延時間について説明する。   Next, the operation delay time of the differential amplifier 4 will be described.

前述のとおり、差動入力部４＿１のＮＭＯＳトランジスタ４＿Ｎ１及び４＿Ｎ２は、チャネル幅４μｍ、チャネル長１μｍである。同様に、差動入力部４＿１のＰＭＯＳトランジスタ４＿Ｐ１及び４＿Ｐ２についても、対称性を保つ必要から、チャネル幅８μｍ、チャネル長０．５μｍとする。この差動増幅器４に対して、１００μＡ程度のバイアス電流Ｉｂｉａｓを流す。この場合、差動増幅器４の動作遅延時間は０．６ｎｓ程度となる。   As described above, the NMOS transistors 4_N1 and 4_N2 of the differential input portion 4_1 have a channel width of 4 μm and a channel length of 1 μm. Similarly, the PMOS transistors 4_P1 and 4_P2 of the differential input portion 4_1 also have a channel width of 8 μm and a channel length of 0.5 μm because it is necessary to maintain symmetry. A bias current Ibias of about 100 μA is supplied to the differential amplifier 4. In this case, the operation delay time of the differential amplifier 4 is about 0.6 ns.

最後に、電圧制御可変周波数発振器１の動作遅延時間について説明する。電圧制御可変周波数発振器１として、図８に示すような、可変電流素子が付加されたマルチバイブレータを用いることができる。   Finally, the operation delay time of the voltage controlled variable frequency oscillator 1 will be described. As the voltage controlled variable frequency oscillator 1, a multivibrator to which a variable current element is added as shown in FIG. 8 can be used.

この電圧制御可変周波数発振器１は、フリップフロップ接続された一対のＮＡＮＤゲート１＿Ｇ３、１＿Ｇ４と、これらゲートの入力端に接続されて発振イネーブル信号ＰＣＫＥによって発振開始・停止を制御するＮＡＮＤゲート１＿Ｇ１、１＿Ｇ２と、これらＮＡＮＤゲート１＿Ｇ１、１＿Ｇ２の入力端に接続されたインバータ１＿ＩＶ１、１＿ＩＶ２と、ＮＡＮＤゲート１＿Ｇ３、１＿Ｇ４の出力端にそれぞれ接続された２段のインバータ１＿ＩＶ３及び１＿ＩＶ５、１＿ＩＶ４及び１＿ＩＶ６とを有する。インバータ１＿ＩＶ３、１＿ＩＶ４の出力は、それぞれ遅延回路を介して入力段のインバータ１＿ＩＶ１、１＿ＩＶ２の入力端にフィードバックされている。遅延回路は、それぞれ電源線ＶＤＤと接地線ＶＳＳの間に直列接続されたＰＭＯＳトランジスタ１＿Ｐ１及びＮＭＯＳトランジスタ１＿Ｎ１、１＿Ｎ３、並びにトランジスタ１＿Ｐ１、１＿Ｎ１の接続端と接地線ＶＳＳとの間に接続されたキャパシタ１＿Ｃ１と、電源線ＶＤＤと接地線ＶＳＳの間に直列接続されたＰＭＯＳトランジスタ１＿Ｐ２及びＮＭＯＳトランジスタ１＿Ｎ２、１＿Ｎ４、並びにトランジスタ１＿Ｐ２、１＿Ｎ２の接続端と接地線ＶＳＳとの間に接続されたキャパシタ１＿Ｃ２から構成されている。   The voltage controlled variable frequency oscillator 1 includes a pair of flip-flop connected NAND gates 1_G3 and 1_G4, NAND gates 1_G1 and 1_G2 that are connected to input terminals of these gates and control oscillation start / stop by an oscillation enable signal PCKE. Inverters 1_IV1 and 1_IV2 connected to the input terminals of the NAND gates 1_G1 and 1_G2, and two-stage inverters 1_IV3 and 1_IV5, 1_IV4 and 1_IV6 respectively connected to the output terminals of the NAND gates 1_G3 and 1_G4. The outputs of the inverters 1_IV3 and 1_IV4 are fed back to the input terminals of the inverters 1_IV1 and 1_IV2 in the input stage via delay circuits, respectively. The delay circuit includes a PMOS transistor 1_P1 and NMOS transistors 1_N1, 1_N3 connected in series between the power supply line VDD and the ground line VSS, respectively, and a capacitor 1_C1 connected between the connection end of the transistors 1_P1 and 1_N1 and the ground line VSS. And a PMOS transistor 1_P2 and NMOS transistors 1_N2, 1_N4 connected in series between the power supply line VDD and the ground line VSS, and a capacitor 1_C2 connected between the connection end of the transistors 1_P2, 1_N2 and the ground line VSS. ing.

上記構成によりインバータ１＿ＩＶ５の出力端子からチャージポンプ２に与えられるクロック信号ＰＣＬＫが出力される。   With the above configuration, the clock signal PCLK applied to the charge pump 2 is output from the output terminal of the inverter 1_IV5.

この電圧制御可変周波数発振器１は、可変電流素子であるＮＭＯＳトランジスタ１＿Ｎ３及び１＿Ｎ４によりクロック信号ＰＣＬＫの発振周波数が制御される。ここで示されるようなマルチバイブレ−タは、主に高速なロジックゲ−ト回路で構成することが可能であるため、その最大発振周波数を１ＧＨｚ程度に設定することが容易である。例えば、マルチバイブレータの最大発振周波数を１ＧＨｚ程度にするには、遅延回路を構成するキャパシタ１＿Ｃ１及び１＿Ｃ２の容量Ｃｃｌｋを１０ｆＦ程度にし、制御電圧ＶＣＴＬを受けるＮＭＯＳトランジスタ１＿Ｎ３及び１＿Ｎ４の最大電流量を２０μＡ程度に設定すれば良い。この場合のＮＭＯＳトランジスタ１＿Ｎ３及び１＿Ｎ４のサイズは、チャネル幅１μｍ、チャネル長１μｍ程度となる。また、入力負荷容量は５ｆＦ程度となるため、差動増幅器４により十分に高速な制御が可能となる。   In this voltage controlled variable frequency oscillator 1, the oscillation frequency of the clock signal PCLK is controlled by NMOS transistors 1_N3 and 1_N4 which are variable current elements. Since the multivibrator as shown here can be mainly composed of a high-speed logic gate circuit, it is easy to set the maximum oscillation frequency to about 1 GHz. For example, in order to set the maximum oscillation frequency of the multivibrator to about 1 GHz, the capacitance Cclk of the capacitors 1_C1 and 1_C2 constituting the delay circuit is set to about 10 fF, and the maximum current amount of the NMOS transistors 1_N3 and 1_N4 receiving the control voltage VCTL is about 20 μA. Should be set. In this case, the NMOS transistors 1_N3 and 1_N4 have a channel width of about 1 μm and a channel length of about 1 μm. Further, since the input load capacitance is about 5 fF, the differential amplifier 4 can be controlled at a sufficiently high speed.

以上のように、分圧回路３、差動増幅器４及び電圧制御可変周波数発振器１の総遅延時間を２ｎｓ程度、つまり、帰還回路８の遮断周波数Ｆｆを５００ＭＨｚ程度に設計することができる。   As described above, the total delay time of the voltage dividing circuit 3, the differential amplifier 4, and the voltage controlled variable frequency oscillator 1 can be designed to be about 2 ns, that is, the cutoff frequency Ff of the feedback circuit 8 can be designed to be about 500 MHz.

次に、チャージポンプ２について説明する。   Next, the charge pump 2 will be described.

図９は、本実施形態のチャージポンプ２の回路図である。   FIG. 9 is a circuit diagram of the charge pump 2 of the present embodiment.

このチャージポンプ２は、ドレインとゲートが接続された５つのＮＭＯＳトランジスタ２＿Ｎ１〜２＿Ｎ５を縦続接続してなる。このうち初段のＮＭＯＳトランジスタ２＿Ｎ１のドレインは、供給電圧ＶＤＤレベルの電源線に接続されている。また、ＮＭＯＳトランジスタ２＿Ｎｉ（ｉ＝１〜４の整数）のソースとＮＭＯＳトランジスタ２＿Ｎｉ＋１のドレインがそれぞれ接続されている。   The charge pump 2 is formed by cascading five NMOS transistors 2_N1 to 2_N5 whose drains and gates are connected. Among these, the drain of the first stage NMOS transistor 2_N1 is connected to the power supply line at the supply voltage VDD level. The source of the NMOS transistor 2_Ni (i = 1 to 4) is connected to the drain of the NMOS transistor 2_Ni + 1.

ＮＭＯＳトランジスタ２＿Ｎ１〜２＿Ｎ４の各ソースには、容量Ｃｐｕｍｐのポンピングキャパシタ２＿Ｃ１〜２＿Ｃ４の各一端が接続されている。外部から供給されるクロック信号ＰＣＬＫは、インバータ２＿ＩＶ１を介してキャパシタ２＿Ｃ１、２＿Ｃ３の各他端に供給され、インバータ２＿ＩＶ１、２＿ＩＶ２を介してキャパシタ２＿Ｃ２、２＿Ｃ４の各他端に供給されている。   One end of each of the pumping capacitors 2_C1 to 2_C4 having a capacitance Cpump is connected to each source of the NMOS transistors 2_N1 to 2_N4. The clock signal PCLK supplied from the outside is supplied to each other end of the capacitors 2_C1, 2_C3 via the inverter 2_IV1, and is supplied to each other end of the capacitors 2_C2, 2_C4 via the inverter 2_IV1, 2_IV2.

このように構成されたチャージポンプ２は、４段のディクソンチャージポンプになっており、ＮＭＯＳトランジスタ２＿Ｎ５のドレインから供給電圧ＶＤＤの２．５倍程度の出力電圧ＶＰＰが出力される。例えば、供給電圧ＶＤＤが２．５Ｖの場合、出力電圧ＶＰＰは最大６．２５Ｖ程度となる。   The charge pump 2 configured as described above is a four-stage Dickson charge pump, and an output voltage VPP about 2.5 times the supply voltage VDD is output from the drain of the NMOS transistor 2_N5. For example, when the supply voltage VDD is 2.5V, the output voltage VPP is about 6.25V at maximum.

なお、図２に示すディクソンチャージポンプ３０２も同様に使用することができる。   Note that the Dixon charge pump 302 shown in FIG. 2 can be used in the same manner.

実際には、チャ−ジポンプ２の最大昇圧能力は、整流素子２＿Ｎ１〜２＿Ｎ５の閾値電圧Ｖｔｎの影響を受け、閾値電圧Ｖｔｎが高い場合には、昇圧能力が劣化する。この点については、ＮＭＯＳトランジスタのゲ−トを能動的に制御するなどの手段を用いることで昇圧能力を確保することができる。それでも昇圧能力が不足する場合は、チャ−ジポンプ２の段数を増やすことで対処することができる。   Actually, the maximum boosting capability of the charge pump 2 is affected by the threshold voltage Vtn of the rectifying elements 2_N1 to 2_N5, and when the threshold voltage Vtn is high, the boosting capability is deteriorated. In this regard, the boosting capability can be secured by using means such as actively controlling the gate of the NMOS transistor. If the boosting capability is still insufficient, it can be dealt with by increasing the number of stages of the charge pump 2.

続いて、チャ−ジポンプ２について設計例を示す。   Subsequently, a design example of the charge pump 2 will be shown.

チャ−ジポンプ２の目標仕様を、供給電圧ＶＤＤ＝２．５Ｖ、クロック信号ＰＣＬＫ＝１ＧＨｚのとき、出力電圧ＶＰＰ＝５Ｖ、電流供給能力１ｍＡに設定する。このチャ−ジポンプ２の最大出力電圧は６Ｖ程度と予想されることから、５Ｖの出力電圧ＶＰＰを得ることは可能である。電流供給能力１ｍＡを得るために、若干余裕を持って、整流素子であるＮＭＯＳトランジスタ２＿Ｎ１＿〜２＿Ｎ５のチャネル幅を１００μｍ、チャネル長を０．３μｍとする。また、ポンピングキャパシタ２＿Ｃ１〜２＿Ｃ４の容量Ｃｐｕｍｐを２ｐＦとする。この２ｐＦのポンピングキャパシタ２＿Ｃ１〜２＿Ｃ４をＭＯＳで構成する場合、その面積は５００μｍ^２程度となる。 When the target specification of the charge pump 2 is the supply voltage VDD = 2.5 V and the clock signal PCLK = 1 GHz, the output voltage VPP = 5 V and the current supply capability 1 mA are set. Since the maximum output voltage of the charge pump 2 is expected to be about 6V, it is possible to obtain an output voltage VPP of 5V. In order to obtain a current supply capability of 1 mA, the channel width of the NMOS transistors 2_N1_ to 2_N5 which are rectifying elements is set to 100 μm and the channel length is set to 0.3 μm with some allowance. Further, the capacitance Cpump of the pumping capacitors 2_C1 to 2_C4 is set to 2 pF. When the 2 pF pumping capacitors 2_C1 to 2_C4 are formed of MOS, the area is about 500 μm ² .

次に、本実施形態の電圧制御動作について説明する。   Next, the voltage control operation of this embodiment will be described.

図１０は、同実施形態の動作波形図である。   FIG. 10 is an operation waveform diagram of the embodiment.

まず、図１０中の時刻Ｔ１より以前において、外部から与えられる発振イネーブル信号ＰＣＫＥ（図示せず）により、電圧制御可変周波数発振器１の発振動作は抑制され、その出力であるクロック信号ＰＣＬＫは“Ｌ”状態に保持されている。したがって、クロック信号ＰＣＬＫを受けて活性化されるチャ−ジポンプ２は停止状態であり、出力電圧ＶＰＰはほぼ０Ｖになっている。   First, before time T1 in FIG. 10, the oscillation operation of the voltage-controlled variable frequency oscillator 1 is suppressed by an oscillation enable signal PCKE (not shown) given from outside, and the clock signal PCLK that is the output thereof is “L”. It is held in the “state”. Therefore, the charge pump 2 activated by receiving the clock signal PCLK is in a stopped state, and the output voltage VPP is almost 0V.

時刻Ｔ１で、発振イネーブル信号ＰＣＫＥが活性化され、電圧制御可変周波数発振器１の発振動作が開始される。このとき、出力電圧ＶＰＰは、ほぼ０Ｖであり、設定電圧より大幅に低い値となっている。そのため、差動増幅器４の出力である制御電圧ＶＣＴＬは外部から供給される供給電圧ＶＤＤと同程度の高電圧となる。この制御電圧ＶＣＴＬに応じて電圧制御可変周波数発振器１から出力されるクロック信号ＰＣＬＫの発振周波数は非常に高くなる。そして、このクロック信号ＰＣＬＫを受けて動作するチャ−ジポンプ２から負荷電流Ｉｌｏａｄを上回る電流が供給される。その結果、出力電圧ＶＰＰは急速に上昇していく。   At time T1, the oscillation enable signal PCKE is activated and the oscillation operation of the voltage controlled variable frequency oscillator 1 is started. At this time, the output voltage VPP is substantially 0 V, which is a value significantly lower than the set voltage. Therefore, the control voltage VCTL that is the output of the differential amplifier 4 is a high voltage that is about the same as the supply voltage VDD supplied from the outside. The oscillation frequency of the clock signal PCLK output from the voltage controlled variable frequency oscillator 1 becomes very high according to the control voltage VCTL. A current exceeding the load current Iload is supplied from the charge pump 2 that operates in response to the clock signal PCLK. As a result, the output voltage VPP increases rapidly.

続いて、時刻Ｔ２において、出力電圧ＶＰＰは設定電圧に近づく。それに伴い、制御電圧ＶＣＴＬは徐々に低下していく。これを受けて、電圧制御可変周波数発振器１から出力されるクロック信号ＰＣＬＫの発振周波数も次第に低下し、チャ−ジポンプ２の電流供給量も次第に減少していく。   Subsequently, at time T2, the output voltage VPP approaches the set voltage. Accordingly, the control voltage VCTL gradually decreases. In response to this, the oscillation frequency of the clock signal PCLK output from the voltage controlled variable frequency oscillator 1 gradually decreases, and the current supply amount of the charge pump 2 also gradually decreases.

続いて、時刻Ｔ３において、チャ−ジポンプ２の電流供給量と負荷電流Ｉｌｏａｄが均衡し、その後、クロック信号ＰＣＬＫの発振周波数は低い状態で安定する。   Subsequently, at time T3, the current supply amount of the charge pump 2 and the load current Iload are balanced, and then the oscillation frequency of the clock signal PCLK is stabilized in a low state.

続いて、時刻Ｔ４において、負荷電流Ｉｌｏａｄが外部要因により急激に増加している。その影響により、出力電圧ＶＰＰは若干降下する。この現象が差動増幅器４で検知され、制御電圧ＶＣＴＬが急上昇する。それを受け、電圧制御可変周波数発振器１により出力されるクロック信号ＰＣＬＫの発振周波数が再び高くなる。クロック信号ＰＣＬＫの発振周波数が高くなることで、チャ−ジポンプ２の電流供給量は瞬時に増加する。   Subsequently, at time T4, the load current Iload suddenly increases due to external factors. As a result, the output voltage VPP drops slightly. This phenomenon is detected by the differential amplifier 4, and the control voltage VCTL rises rapidly. In response, the oscillation frequency of the clock signal PCLK output from the voltage controlled variable frequency oscillator 1 is increased again. As the oscillation frequency of the clock signal PCLK increases, the current supply amount of the charge pump 2 increases instantaneously.

逆に、時刻Ｔ５のように、負荷電流Iｌｏａｄが急激に減少した場合においても、その現象が差動増幅器４により迅速に検知されるため、その制御電圧ＶＣＴＬは急降下する。それを受け、電圧制御可変周波数発振器１の出力であるクロックＰＣＬＫの発振周波数が低くなる。これを受けて、チャ−ジポンプ２の電流供給量は急速に減少する。   On the other hand, even when the load current Iload suddenly decreases at time T5, the phenomenon is rapidly detected by the differential amplifier 4, so that the control voltage VCTL drops rapidly. In response, the oscillation frequency of the clock PCLK that is the output of the voltage controlled variable frequency oscillator 1 is lowered. In response to this, the current supply amount of the charge pump 2 rapidly decreases.

このように本実施形態の電圧制御方式はアナログフィ−ドバックであり、その制御系の増幅率と反応速度（遮断周波数）を適切に設計することにより、安定した電圧特性を有する昇圧電源を得ることができる。その効果として、他の制御方式において発生するようなオーバーシュート（電源投入直後に設定電圧より一瞬高くなる現象）を防止することが可能である。   As described above, the voltage control method of this embodiment is an analog feedback, and a boost power supply having stable voltage characteristics can be obtained by appropriately designing the amplification factor and reaction speed (cutoff frequency) of the control system. Can do. As an effect, it is possible to prevent an overshoot (a phenomenon that becomes higher than the set voltage for a moment immediately after the power is turned on) as occurs in other control methods.

また、チャ−ジポンプ２の電流供給量と負荷電流Ｉｌｏａｄの均衡状態において、出力電圧ＶＰＰにはチャ−ジポンプ２のポンピング動作によるリップルが生じるが、その電圧は他の制御方式のものと比べて非常に小さい。参考までに示す図２のオンオフ制御方式の定電圧昇圧電源の動作波形と比べても、リップルの大きさが非常に小さいことが確認できる。   Further, in the balanced state of the current supply amount of the charge pump 2 and the load current Iload, a ripple is generated in the output voltage VPP due to the pumping operation of the charge pump 2, but the voltage is much higher than that of other control methods. Small. Compared to the operation waveform of the constant voltage boost power supply of the on / off control method of FIG.

さらに、急激な負荷電流Ｉｌｏａｄの変化に伴う、出力電圧が一瞬低電圧もしくは高電圧となるバンピング現象も抑制することができる。特に、段数の多いディクソンチャ−ジポンプを用いる場合、その効果は顕著である。例えば、クロック信号ＰＣＬＫを完全に停止するオンオフ制御方式では、クロック信号ＰＣＬＫが停止している間にディクソンチャ−ジポンプ内のポンピングキャパシタに蓄えられた電荷が抜けてしまい、再びポンピング動作が開始された直後において、電流供給量が極端に低下するという現象が生じる。また、たとえアナログ的な電圧制御を行う場合においても、ディクソンチャ−ジポンプに供給される電流量を制御する方式では、供給する電流量を増加させてからチャ−ジポンプの出力電流量が増加するまでに大きな遅延が生じる。そのため、従来技術に係る定電圧昇圧電源では急激な負荷電流の増加に制御が追随できず、大きなバンピングが生じてしまう。これを軽減する一手段として、デカプリングキャパシタの大容量化が考えられるが、それにはチップ面積の増大が伴う。その点、本実施形態の場合、急激な負荷電流の増加に瞬時に応答して出力電流量を増加させることができるため、バンピング量を小さく抑えることができる。したがって、デカプリングキャパシタの追加は不要である。   Furthermore, it is possible to suppress a bumping phenomenon in which the output voltage instantaneously becomes a low voltage or a high voltage due to a sudden change in the load current Iload. In particular, when a Dixon charge pump having a large number of stages is used, the effect is remarkable. For example, in the on / off control method in which the clock signal PCLK is completely stopped, the charge stored in the pumping capacitor in the Dickson charge pump is released while the clock signal PCLK is stopped, and the pumping operation is started again. Immediately after that, a phenomenon occurs in which the current supply amount is extremely reduced. Even when analog voltage control is performed, in the method of controlling the amount of current supplied to the Dickson charge pump, the amount of current supplied is increased until the amount of output current of the charge pump increases. Causes a large delay. For this reason, the constant voltage boost power supply according to the prior art cannot keep up with the sudden increase in load current, resulting in large bumping. One means for reducing this is to increase the capacity of the decoupling capacitor, but this involves an increase in the chip area. In this regard, in the case of the present embodiment, the amount of output current can be increased in response to an abrupt increase in load current, so that the amount of bumping can be kept small. Therefore, it is not necessary to add a decoupling capacitor.

以上、本実施形態によれば、リップルの低減による出力電圧の安定性の向上、及びデカプリングキャパシタの面積縮小による製造コスト削減を実現する定電圧昇圧電源を提供することができる。   As described above, according to the present embodiment, it is possible to provide a constant voltage boost power supply that realizes an improvement in output voltage stability due to a reduction in ripple and a reduction in manufacturing cost due to a reduction in the area of the decoupling capacitor.

［第２の実施形態］
図１１は、本発明の第２の実施形態に係る定電圧昇圧電源を示すブロック図である。 [Second Embodiment]
FIG. 11 is a block diagram showing a constant voltage boost power supply according to the second embodiment of the present invention.

本実施形態は、第１の実施形態に対して、さらに出力電圧ＶＰＰの安定性の向上を図った定電圧昇圧電源である。   The present embodiment is a constant voltage boost power supply in which the stability of the output voltage VPP is further improved with respect to the first embodiment.

本実施形態の全体構成は、第１の実施形態とほぼ同じである。以下、主に第１の実施形態と異なる箇所について説明する。   The overall configuration of this embodiment is almost the same as that of the first embodiment. In the following, differences from the first embodiment will be mainly described.

第１の実施形態との構成上の違いは、分圧回路３のモニタ電圧ＶＤＩＶが後述する差動増幅器１０４の非反転端子“＋”に入力され、一方の反転入力端子“−”に参照電圧ＶＲＥＦが入力されていることである。これに伴い、差動増幅器１０４の出力である制御電圧／ＶＣＴＬ（／は図１１における上付傍線を示す）の極性が第１の実施形態に対して逆になる。つまり、出力電圧ＶＰＰが設定電圧よりも高くなるとより高い制御電圧／ＶＣＴＬが出力され、出力電圧ＶＰＰが設定電圧よりも低くなるとより低い制御電圧／ＶＣＴＬが出力される。その出力を受けて、電圧制御可変周波数発振器１０１の出力であるクロック信号ＰＣＬＫは、制御電圧／ＶＣＴＬが高くなるとより低周波になり、制御電圧／ＶＣＴＬが低くなるとより高周波になる。   The difference in configuration from the first embodiment is that a monitor voltage VDIV of the voltage dividing circuit 3 is input to a non-inverting terminal “+” of a differential amplifier 104 described later, and a reference voltage is applied to one inverting input terminal “−”. VREF is input. Accordingly, the polarity of the control voltage / VCTL (/ indicates the superscript line in FIG. 11), which is the output of the differential amplifier 104, is reversed with respect to the first embodiment. That is, when the output voltage VPP is higher than the set voltage, a higher control voltage / VCTL is output, and when the output voltage VPP is lower than the set voltage, a lower control voltage / VCTL is output. In response to this output, the clock signal PCLK, which is the output of the voltage controlled variable frequency oscillator 101, has a lower frequency when the control voltage / VCTL is higher, and a higher frequency when the control voltage / VCTL is lower.

定電圧昇圧電源の出力電圧ＶＰＰの安定性を確保するには、帰還回路１０８の遅延を抑えることが重要であることは前述の通りである。さらに、系の安定性を向上させるためには、帰還回路１０８に含まれる差動増幅器１０４の増幅率ＡＣＬを適切に設定することが求められる。差動増幅器１０４の増幅率ＡＣＬを大きくしすぎると、発振を防止することが困難になる。逆に、小さくしすぎると、定電圧昇圧電源の負荷特性が悪化し、負荷電流Ｉｌｏａｄが増えると出力電圧ＶＰＰが低下するという問題が発生する。   As described above, it is important to suppress the delay of the feedback circuit 108 in order to ensure the stability of the output voltage VPP of the constant voltage boost power supply. Furthermore, in order to improve the stability of the system, it is required to appropriately set the amplification factor ACL of the differential amplifier 104 included in the feedback circuit 108. If the amplification factor ACL of the differential amplifier 104 is too large, it becomes difficult to prevent oscillation. On the other hand, if the value is too small, the load characteristic of the constant voltage boost power supply deteriorates, and if the load current Iload increases, the output voltage VPP decreases.

第１の実施形態では、図７に示した開ループ型の差動増幅器４が用いられている。この場合、主にＭＯＳトランジスタのチャネル長及びチャネル幅を調整することで、その増幅率ＡＣＬや遮断周波数を設定することができる。ところが、ＭＯＳトランジスタの電気特性は、製造プロセスのばらつきによる影響を受けて大きく変動し、さらには、増幅率ＡＣＬや遮断周波数などを所望の値に設定できないという不都合が生じる。   In the first embodiment, the open loop type differential amplifier 4 shown in FIG. 7 is used. In this case, the amplification factor ACL and cutoff frequency can be set mainly by adjusting the channel length and channel width of the MOS transistor. However, the electrical characteristics of the MOS transistor fluctuate greatly due to the influence of variations in the manufacturing process. Further, there arises a disadvantage that the amplification factor ACL, the cutoff frequency, and the like cannot be set to desired values.

この問題を解決するには、閉ループ型の差動増幅器を用いるのが有効である。   In order to solve this problem, it is effective to use a closed loop type differential amplifier.

図１２は、本実施形態の差動増幅器１０４の回路図である。   FIG. 12 is a circuit diagram of the differential amplifier 104 of the present embodiment.

この差動増幅器１０４は、差動入力部４＿１、バイアス回路４＿２に加え、増幅部１０４＿３、帰還回路１０４＿４などのサポ−ト回路を付加し構成されている。   The differential amplifier 104 is configured by adding support circuits such as an amplifying unit 104_3 and a feedback circuit 104_4 in addition to the differential input unit 4_1 and the bias circuit 4_2.

ここで差動入力部４＿１の構成は、図７に示した差動増幅器４と同じであるが、ＮＭＯＳトランジスタ４＿Ｎ２のゲートに、非反転入力端子ＰＬＵＳが接続され、一方、ＮＭＯＳトランジスタ４＿Ｎ１には、後述する帰還回路１０４＿４を介して非反転入力端子ＭＩＮＵＳの入力電圧と出力される制御電圧／ＶＣＴＬとを分圧した電圧がフィードバックされている点が異なっている。   Here, the configuration of the differential input portion 4_1 is the same as that of the differential amplifier 4 shown in FIG. 7, but the non-inverting input terminal PLUS is connected to the gate of the NMOS transistor 4_N2, while the NMOS transistor 4_N1 has The difference is that a voltage obtained by dividing the input voltage of the non-inverting input terminal MINUS and the output control voltage / VCTL is fed back via a feedback circuit 104_4 described later.

増幅部１０４＿３は、供給電圧ＶＤＤレベルの電源線及び接地電圧ＶＳＳレベルの接地線間に設けられたＭＯＳトランジスタ１０４＿Ｐ１及び１０４＿Ｎ１からなり、ＰＭＯＳトランジスタ１０４＿Ｐ１のゲートには、差動入力部４＿１の出力電圧が供給されている。また、ＮＭＯＳトランジスタ１０４＿Ｎ１のゲートは、差動入力部４＿１のＮＭＯＳトランジスタ４＿Ｎ３のゲート及びバイアス回路４＿２のＮＭＯＳトランジスタ４＿Ｎ４のゲートと共通に接続されている。さらに、ＰＭＯＳトランジスタ１０４＿Ｐ１のドレイン−ゲート間には、位相補償回路であるキャパシタ１０４＿Ｃ１が接続されている。この増幅部１０４＿３のＭＯＳトランジスタ１０４＿Ｐ１及び１０４＿Ｎ１のドレインが、差動増幅器１０４の出力である制御電圧／ＶＣＴＬになる。   The amplifying unit 104_3 includes MOS transistors 104_P1 and 104_N1 provided between the power supply line at the supply voltage VDD level and the ground line at the ground voltage VSS level. The output voltage of the differential input unit 4_1 is connected to the gate of the PMOS transistor 104_P1. Have been supplied. The gate of the NMOS transistor 104_N1 is connected in common with the gate of the NMOS transistor 4_N3 of the differential input portion 4_1 and the gate of the NMOS transistor 4_N4 of the bias circuit 4_2. Further, a capacitor 104_C1, which is a phase compensation circuit, is connected between the drain and gate of the PMOS transistor 104_P1. The drains of the MOS transistors 104_P1 and 104_N1 of the amplifying unit 104_3 become the control voltage / VCTL that is the output of the differential amplifier 104.

帰還回路１０４＿４は、増幅部１０４＿３の出力端と反転入力端子ＭＩＮＵＳの間に直列に接続された抵抗１０４＿ＲＦ、１０４＿ＲＰからなり、抵抗１０４＿ＲＦ、１０４＿ＲＰの接続端が差動入力部４＿１のＮＭＯＳトランジスタ４＿Ｎ１のゲートに接続されている。   The feedback circuit 104_4 includes resistors 104_RF and 104_RP connected in series between the output terminal of the amplification unit 104_3 and the inverting input terminal MINUS, and the connection terminal of the resistors 104_RF and 104_RP is the gate of the NMOS transistor 4_N1 of the differential input unit 4_1. It is connected to the.

上記構成による差動増幅器１０４において、差動入力部４＿１及び増幅部１０４＿３の組み合わせは、開ループ型の差動増幅器と考えることができる。この差動増幅器１０４の部分構成要素となっている開ループ型の差動増幅器の増幅率ＡＯが十分に大きい場合、差動増幅器１０４の増幅率ＡＣＬは、以下のように表すことができる。   In the differential amplifier 104 having the above configuration, the combination of the differential input unit 4_1 and the amplification unit 104_3 can be considered as an open-loop type differential amplifier. When the amplification factor AO of the open-loop type differential amplifier which is a partial component of the differential amplifier 104 is sufficiently large, the amplification factor ACL of the differential amplifier 104 can be expressed as follows.

例えば、１０４＿ＲＰを１ｋΩ、１０４＿ＲＦを９９ｋΩ、ＡＯを１０００以上に設定した場合、増幅率ＡＣＬはほぼ１００になる。   For example, when 104_RP is set to 1 kΩ, 104_RF is set to 99 kΩ, and AO is set to 1000 or more, the amplification factor ACL becomes approximately 100.

一般に抵抗素子の抵抗比は製造プロセスのばらつきの影響を受けにくい。また、開ループ型の差動増幅器の増幅率ＡＯを単に大きくすることは比較的容易である。例えば、開ループ型の差動増幅器を構成するＭＯＳトランジスタのチャネル幅を大きく、チャネル長を小さく、さらに、そこに供給する電流を大きく設定することにより、その増幅率ＡＯを１０００以上に設定することができる。   In general, the resistance ratio of a resistance element is not easily affected by variations in manufacturing processes. In addition, it is relatively easy to simply increase the amplification factor AO of the open-loop type differential amplifier. For example, the amplification factor AO is set to 1000 or more by setting the channel width of the MOS transistor constituting the open-loop differential amplifier to be large, the channel length is small, and the current supplied to the MOS transistor is large. Can do.

このように定められた閉ループ型の差動増幅器１０４の増幅率ＡＣＬは製造プロセスのばらつきの影響を受けにくく、常に安定して動作するという特徴を有する。   The amplification factor ACL of the closed-loop type differential amplifier 104 determined as described above has a characteristic that it is hardly affected by variations in the manufacturing process and always operates stably.

一方で、閉ループ型の差動増幅器１０４には、帰還回路１０４＿４の影響により、それが接続される端子の入力インピ−ダンスが低くなるという欠点がある。仮に、この低入力インピ−ダンスの反転差動入力端子ＭＩＮＵＳに分圧回路３のモニタ電圧ＶＤＩＶを接続すると、電圧制御に大きな誤差が生じる。これは、低入力インピーダンスの入力端子ＭＩＮＵＳを駆動することができないことに原因がある。この問題を回避するため、第２の実施形態では、低入力インピーダンスの反転差動入力端子ＭＩＮＵＳに参照電圧ＶＲＥＦが入力され、他方の高入力インピーダンスの非反転差動入力端子ＰＬＵＳに分圧回路３のモニタ電圧ＶＤＩＶが入力されている。   On the other hand, the closed-loop type differential amplifier 104 has a drawback that the input impedance of a terminal to which the closed loop type differential amplifier 104 is connected is lowered due to the influence of the feedback circuit 104_4. If the monitor voltage VDIV of the voltage dividing circuit 3 is connected to the inverting differential input terminal MINUS having the low input impedance, a large error occurs in voltage control. This is because the input terminal MINUS having a low input impedance cannot be driven. In order to avoid this problem, in the second embodiment, the reference voltage VREF is input to the inverting differential input terminal MINUS having a low input impedance, and the voltage dividing circuit 3 is connected to the other non-inverting differential input terminal PLUS having a high input impedance. Monitor voltage VDIV is input.

したがって、本実施形態では、前述の通り差動増幅器１０４から出力される制御電圧／ＶＣＴＬの極性が、第１の実施形態の制御電圧ＶＣＴＬに対して逆になる。このような逆極性の制御電圧／ＶＣＴＬを受けるため、本実施形態では電圧制御可変周波数発振器１に替え、図１３に示す電圧制御可変周波数発振器１０１を用いる。   Therefore, in the present embodiment, as described above, the polarity of the control voltage / VCTL output from the differential amplifier 104 is opposite to that of the control voltage VCTL of the first embodiment. In order to receive such a reverse polarity control voltage / VCTL, in this embodiment, the voltage controlled variable frequency oscillator 101 shown in FIG. 13 is used instead of the voltage controlled variable frequency oscillator 1.

この電圧制御可変周波数発振器１０１は、遅延回路の構成が図８に示した電圧制御可変周波数発振器１のものと異なっている。   The voltage controlled variable frequency oscillator 101 is different from that of the voltage controlled variable frequency oscillator 1 shown in FIG.

つまり、その遅延回路は、ソースが供給電源ＶＤＤレベルの電源線に接続された可変電流素子であるＰＭＯＳトランジスタ１０１＿Ｐ３を有する。また、ソースが接地電圧ＶＳＳレベルの接地線に接続されたＮＭＯＳトランジスタ１０１＿Ｎ１と、ソースがＰＭＯＳトランジスタ１０１＿Ｐ３のドレインに接続されたＰＭＯＳトランジスタ１０１＿Ｐ１とを有する。さらに、ＭＯＳトランジスタ１０１＿Ｎ１及び１０１＿Ｐ１のゲートには、インバータ１＿ＩＶ３の出力が、インバータ１０１＿ＩＶ１を介して入力される。この回路のＭＯＳトランジスタ１０１＿Ｎ１及び１０１＿Ｐ１のドレインがＮＡＮＤゲート１＿Ｇ１の入力端子に接続される。   That is, the delay circuit includes a PMOS transistor 101_P3 that is a variable current element whose source is connected to the power supply line at the supply power supply VDD level. Further, the NMOS transistor 101_N1 whose source is connected to the ground line at the level of the ground voltage VSS, and the PMOS transistor 101_P1 whose source is connected to the drain of the PMOS transistor 101_P3. Further, the output of the inverter 1_IV3 is input to the gates of the MOS transistors 101_N1 and 101_P1 through the inverter 101_IV1. The drains of the MOS transistors 101_N1 and 101_P1 in this circuit are connected to the input terminal of the NAND gate 1_G1.

一方、その対をなす遅延回路は、ソースが供給電圧ＶＤＤレベルの電源線に接続された可変電流素子であるＰＭＯＳトランジスタ１０１＿Ｐ４を有する。また、ソースが接地電圧ＶＳＳレベルの接地線に接続されたＮＭＯＳトランジスタ１０１＿Ｎ２と、ソースがＰＭＯＳトランジスタ１０１＿Ｐ４のドレインに接続されたＰＭＯＳトランジスタ１０１＿Ｐ２とを有する。さらに、ＭＯＳトランジスタ１０１＿Ｎ２及び１０１＿Ｐ２のゲートには、インバータ１＿ＩＶ４の出力が、インバータ１０１＿ＩＶ２を介して入力される。この回路のＭＯＳトランジスタ１０１＿Ｎ２及び１０１＿Ｐ２のドレインがＮＡＮＤゲート１＿Ｇ２の入力端子に接続される。   On the other hand, the pair of delay circuits includes a PMOS transistor 101_P4 that is a variable current element whose source is connected to the power supply line at the supply voltage VDD level. In addition, the NMOS transistor 101_N2 whose source is connected to the ground line at the level of the ground voltage VSS and the PMOS transistor 101_P2 whose source is connected to the drain of the PMOS transistor 101_P4 are included. Further, the output of the inverter 1_IV4 is input to the gates of the MOS transistors 101_N2 and 101_P2 through the inverter 101_IV2. The drains of the MOS transistors 101_N2 and 101_P2 in this circuit are connected to the input terminal of the NAND gate 1_G2.

さらに、２つの可変電流素子であるＰＭＯＳトランジスタ１０１＿Ｐ３及び１０１＿Ｐ４のゲートには、差動増幅器１０４から与えられる制御電圧／ＶＣＴＬが供給される。   Further, the control voltage / VCTL supplied from the differential amplifier 104 is supplied to the gates of the PMOS transistors 101_P3 and 101_P4 which are two variable current elements.

また、これらＰＭＯＳトランジスタ１０１＿Ｐ３及び１０１＿Ｐ４の働きにより、この回路から出力されるクロック信号ＰＣＬＫは、制御電圧／ＶＣＴＬが高い場合、より低周波になり、低い場合、より高周波となる。   Further, due to the functions of the PMOS transistors 101_P3 and 101_P4, the clock signal PCLK output from this circuit has a lower frequency when the control voltage / VCTL is high, and a higher frequency when the control voltage / VCTL is low.

ここで、差動増幅器１０４の増幅部１０４＿３の働きにより、制御電圧／ＶＣＴＬは、０Ｖから電源電圧ＶＤＤまで振幅する。また、この制御電圧／ＶＣＴＬは、入力端子ＰＬＵＳ及びＭＩＮＵＳに入力される電圧の電位差に対して、帰還回路１０４＿４で定められる倍率（１０４＿ＲＦ＋１０４＿ＲＰ）／１０４＿ＲＰに従い、ほぼ全域で比例する。したがって、本実施形態のように構成される定電圧昇圧電源は、広い範囲の負荷電流に対して、均一な昇圧特性を示す。   Here, the control voltage / VCTL swings from 0 V to the power supply voltage VDD by the function of the amplifier 104_3 of the differential amplifier 104. The control voltage / VCTL is proportional to the potential difference between the voltages input to the input terminals PLUS and MINUS in almost the whole area according to the magnification (104_RF + 104_RP) / 104_RP determined by the feedback circuit 104_4. Therefore, the constant voltage boost power supply configured as in the present embodiment exhibits uniform boost characteristics over a wide range of load currents.

以上から、本実施形態によれば、製造プロセスが変動した場合においても、また、負荷電流が大きく変動した場合においても、安定した出力電圧ＶＰＰが供給可能な定電圧昇圧電源を提供することができる。   As described above, according to the present embodiment, it is possible to provide a constant voltage boosting power source capable of supplying a stable output voltage VPP even when the manufacturing process varies and when the load current varies greatly. .

［第３の実施形態］
図１４は、本発明の第３の実施形態に係る定電圧昇圧電源を示すブロック図である。 [Third Embodiment]
FIG. 14 is a block diagram showing a constant voltage boost power supply according to the third embodiment of the present invention.

本実施形態は第２の実施形態より簡素な構成で、かつ、第１の実施形態より出力電圧ＶＰＰの安定性が高い定電圧昇圧電源である。   The present embodiment is a constant voltage boost power supply having a simpler configuration than that of the second embodiment and higher stability of the output voltage VPP than that of the first embodiment.

本実施形態の構成は、差動増幅器に供給される電圧が出力電圧ＶＰＰになっている点で、第２の実施形態と異なっている。そのため本実施形態では、第２の実施形態の差動増幅器１０４に替えて開ループ型の差動増幅器２０４を用いる。   The configuration of this embodiment is different from that of the second embodiment in that the voltage supplied to the differential amplifier is the output voltage VPP. Therefore, in this embodiment, an open-loop type differential amplifier 204 is used in place of the differential amplifier 104 of the second embodiment.

第２の実施形態で用いられる閉ループ型の差動増幅器１０４は、その増幅率を帰還回路１０４＿４の抵抗比で調整できるため、製造プロセスのばらつきの影響を受けにくいという特徴があった。しかし、その帰還制御系の安定のため位相補償回路であるキャパシタ１０４＿Ｃ１が必要となり、高い遮断周波数の設定が容易ではなかった。一方、本実施形態の開ループ型の差動増幅器２０４の場合、それ単体では位相補償回路が必要ないため、高い遮断周波数の設定が容易である。また、一般的な開ループ型の差動増幅器は、回路を構成するＭＯＳトランジスタのばらつきの影響を強く受けるという欠点があるが、この点に関しても出力電圧ＶＰＰを供給することでその影響を低減することができる。   The closed-loop type differential amplifier 104 used in the second embodiment has a feature that the amplification factor can be adjusted by the resistance ratio of the feedback circuit 104_4, so that it is hardly affected by variations in the manufacturing process. However, the capacitor 104_C1, which is a phase compensation circuit, is necessary for the stability of the feedback control system, and it is not easy to set a high cutoff frequency. On the other hand, in the case of the open-loop type differential amplifier 204 of the present embodiment, it is not necessary to use a phase compensation circuit by itself, so that a high cutoff frequency can be easily set. Further, a general open-loop type differential amplifier has a drawback that it is strongly affected by variations in MOS transistors constituting the circuit, but this point is also reduced by supplying the output voltage VPP. be able to.

一般に、差動増幅器に代表されるようなアナログ回路の特性は、それに供給される電源電圧が低いほど、回路を構成する素子のばらつきの影響を受けやすくなる。しかし、この現象を逆に利用し、差動増幅器２０４に対してより高い電圧を供給することで、素子のばらつきの影響を低減することが可能である。   In general, the characteristics of an analog circuit typified by a differential amplifier are more easily affected by variations in elements constituting the circuit as the power supply voltage supplied thereto is lower. However, by reversely using this phenomenon and supplying a higher voltage to the differential amplifier 204, it is possible to reduce the influence of device variations.

図１５は、本実施形態の差動増幅器２０４の回路図である。   FIG. 15 is a circuit diagram of the differential amplifier 204 of the present embodiment.

この差動増幅器２０４は差動入力部２０４＿１とそこに流すバイアス電流Ｉｂｉａｓを制御するバイアス回路２０４＿２から構成される。   The differential amplifier 204 includes a differential input portion 204_1 and a bias circuit 204_2 that controls a bias current Ibias flowing therethrough.

差動入力部２０４＿１は、ソースが出力電圧ＶＰＰレベルの電源線に接続されたＰＭＯＳトランジスタ２０４＿Ｐ３を有する。このＰＭＯＳトランジスタは、バイアス回路２０４＿２により制御され、差動入力部２０４＿１にバイアス電流Ｉｂｉａｓを流すものである。また、ソースにＰＭＯＳトランジスタ２０４＿Ｐ３、ゲートに非反転入力端子ＰＬＵＳが接続されたＰＭＯＳトランジスタ２０４＿Ｐ１と、ソースにＰＭＯＳトランジスタ２０４＿Ｐ３、ゲートに反転入力端子ＭＩＮＵＳが接続されたＰＭＯＳトランジスタ２０４＿Ｐ２とを有する。こられＰＭＯＳトランジスタ２０４＿Ｐ１及び２０４＿Ｐ２は差動入力対を構成するものであり、互いの電気的特性を等しくするため同一形状の素子が使用されている。さらに、ソースに接地電圧ＶＳＳレベルの接地線、ドレインにＰＭＯＳトランジスタ２０４＿Ｐ１のドレインが接続された負荷用のＮＭＯＳトランジスタ２０４＿Ｎ１と、ソースに接地電圧ＶＳＳレベルの接地線、ドレインにＰＭＯＳトランジスタ２０４＿Ｐ２のドレインが接続された負荷用のＮＭＯＳトランジスタ２０４＿Ｎ２とを有する。また、ＮＭＯＳトランジスタ２０４＿Ｎ１及び２０４＿Ｎ２のゲートは、共通にＰＭＯＳトランジスタ２０４＿Ｐ１のドレインに接続されている。これらＮＭＯＳトランジスタ２０４＿Ｎ１及び２０４＿Ｎ２についても、ＰＭＯＳトランジスタ２０４＿Ｐ１及び２０４＿Ｐ２と同様に、互いの電気的特性を等しくするため同一形状の素子が使用されており、互いに等価な電流負荷として動作する。この構成により、ＭＯＳトランジスタ２０４＿Ｐ２及び２０４＿Ｎ２の節点が差動増幅器２０４の出力である制御電圧／ＶＣＴＬとなる。   The differential input unit 204_1 includes a PMOS transistor 204_P3 whose source is connected to the power supply line at the output voltage VPP level. This PMOS transistor is controlled by a bias circuit 204_2 and allows a bias current Ibias to flow through the differential input section 204_1. Further, it has a PMOS transistor 204_P3 whose source is connected to a non-inverting input terminal PLUS at its gate, and a PMOS transistor 204_P3 whose source is connected to a PMOS transistor 204_P3 whose gate is connected to an inverting input terminal MINUS. The PMOS transistors 204_P1 and 204_P2 constitute a differential input pair, and elements having the same shape are used in order to equalize the electrical characteristics of each other. Further, a grounding voltage VSS level ground line, a drain NMOS transistor 204_N1 connected to the drain of the PMOS transistor 204_P1, a source grounding voltage VSS level ground line, and a drain connected to the PMOS transistor 204_P2 drain. Load NMOS transistor 204_N2. The gates of the NMOS transistors 204_N1 and 204_N2 are commonly connected to the drain of the PMOS transistor 204_P1. Similarly to the PMOS transistors 204_P1 and 204_P2, elements having the same shape are used for the NMOS transistors 204_N1 and 204_N2, and operate as equivalent current loads. With this configuration, the node of the MOS transistors 204_P2 and 204_N2 becomes the control voltage / VCTL that is the output of the differential amplifier 204.

バイアス回路２０４＿２は、ソースが接地電圧ＶＳＳレベルの接地線、ゲートが供給電圧ＶＤＤレベルの電源線に接続されたＮＭＯＳトランジスタ２０４＿Ｎ３と、ソースが出力電圧ＶＰＰレベルの電源線、ドレイン及びゲートがＮＭＯＳトランジスタ２０４＿Ｎ３のドレインに接続されたＰＭＯＳトランジスタ２０４＿Ｐ４からなる。このＰＭＯＳトランジスタ２０４＿Ｐ４のゲートと差動入力部２０４＿１のＰＭＯＳトランジスタ２０４＿Ｐ３のゲートは接続されている。   The bias circuit 204_2 includes an NMOS transistor 204_N3 having a source connected to a ground line having a ground voltage VSS level and a gate connected to a power supply line having a supply voltage VDD level, a power source line having a source connected to the output voltage VPP level, and a drain and gate having an NMOS transistor 204_N3. PMOS transistor 204_P4 connected to the drain of the transistor. The gate of the PMOS transistor 204_P4 and the gate of the PMOS transistor 204_P3 of the differential input portion 204_1 are connected.

このように構成されるバイアス回路２０４＿２のＮＭＯＳトランジスタ２０４＿Ｎ３は、五極管領域で動作し、直列接続された２つのＭＯＳトランジスタ４＿Ｎ３及び２０４＿Ｐ４に流れる電流は、出力電圧ＶＰＰが供給電圧ＶＤＤより高い場合、その電圧に因らず一定に保たれる。また、その電流は供給電圧ＶＤＤの電圧及びＮＭＯＳトランジスタ２０４＿Ｎ３の閾値電圧Ｖｔｎなどの電気特性の影響を受けることになるが、供給電圧ＶＤＤが閾値電圧Ｖｔｎに対して十分に高い場合には、その電流の変化量は微小であり問題にならない。   The NMOS transistor 204_N3 of the bias circuit 204_2 configured in this way operates in the pentode region, and the current flowing through the two MOS transistors 4_N3 and 204_P4 connected in series is, when the output voltage VPP is higher than the supply voltage VDD, It remains constant regardless of the voltage. Further, the current is affected by electrical characteristics such as the voltage of the supply voltage VDD and the threshold voltage Vtn of the NMOS transistor 204_N3. If the supply voltage VDD is sufficiently higher than the threshold voltage Vtn, the current The amount of change is small and does not matter.

また、差動入力部２０４＿１のＰＭＯＳトランジスタ２０４＿Ｐ３とバイアス回路２０４＿２のＰＭＯＳトランジスタ２０４＿Ｐ４はカレントミラー回路を構成しており、差動入力部２０４＿１に流れるバイアス電流Ｉｂｉａｓはバイアス回路２０４＿２により制御され、一定に保たれる。   The PMOS transistor 204_P3 of the differential input portion 204_1 and the PMOS transistor 204_P4 of the bias circuit 204_2 constitute a current mirror circuit, and the bias current Ibias flowing through the differential input portion 204_1 is controlled by the bias circuit 204_2 and kept constant. Be drunk.

上記構成による差動増幅器２０４は、非反転入力端子ＰＬＵＳに与えられる参照電圧ＶＲＥＦと反転入力端子ＭＩＮＵＳに与えられるモニタ電圧ＶＤＩＶの電圧が等しい場合、制御電圧／ＶＣＴＬが中間電圧となる。また、参照電圧ＶＲＥＦがモニタ電圧ＶＤＩＶより高い場合、制御電圧／ＶＣＴＬは高電圧になる。一方、参照電圧ＶＲＥＦがモニタ電圧ＶＤＩＶより低い場合、制御電圧／ＶＣＴＬは低電圧になる。ここで、非反転入力端子ＰＬＵＳに入力される参照電圧ＶＲＥＦ及び反転入力端子ＭＩＮＵＳに入力されるモニタ電圧ＶＤＩＶの電位差に対する制御電圧／ＶＣＬＴの変化量の比が増幅率となり、また、この電位差が変化したときの制御電圧／ＶＣＴＬの反応時間の逆数が遮断周波数となる。この増幅率と遮断周波数を最適化することが定電圧昇圧電源の安定動作にとって重要となる。差動増幅器２０４のような開ループ型の差動増幅器の場合、回路を構成するＭＯＳトランジスタのチャネル長とチャネル幅を調整することにより、増幅率と遮断周波数を所望の値に設定することができる。   In the differential amplifier 204 having the above configuration, when the reference voltage VREF applied to the non-inverting input terminal PLUS and the monitor voltage VDIV applied to the inverting input terminal MINUS are equal, the control voltage / VCTL is an intermediate voltage. Further, when the reference voltage VREF is higher than the monitor voltage VDIV, the control voltage / VCTL becomes a high voltage. On the other hand, when the reference voltage VREF is lower than the monitor voltage VDIV, the control voltage / VCTL is low. Here, the ratio of the change amount of the control voltage / VCLT to the potential difference between the reference voltage VREF input to the non-inverting input terminal PLUS and the monitor voltage VDIV input to the inverting input terminal MINUS is an amplification factor, and this potential difference changes. The reciprocal of the control voltage / VCTL reaction time is the cut-off frequency. It is important for the stable operation of the constant voltage boost power supply to optimize the amplification factor and the cutoff frequency. In the case of an open-loop type differential amplifier such as the differential amplifier 204, the amplification factor and cutoff frequency can be set to desired values by adjusting the channel length and channel width of the MOS transistors constituting the circuit. .

ところが、図１５の示すような簡易な構成の差動増幅器では、その入力端子ＰＬＵＳ及びＭＩＮＵＳに与えられる電圧が共に０Ｖに近い場合、または、出力電圧ＶＰＰに近い場合、回路を構成するＭＯＳトランジスタのチャネル長とチャネル幅を最適化したにも関わらず、差動増幅器の増幅率及び遮断周波数を所望の値に設定できないという不都合が生じる。つまり、所望の電気特性を得るためには、入力端子ＰＬＵＳ及びＭＩＮＵＳから入力される電圧を共に狭い範囲に収める必要がある。ここで、安定動作の目安として、ＮＭＯＳトランジスタの閾値電圧をＶｔｎ、ＰＭＯＳトランジスタの閾値電圧をＶｔｐとした場合、入力端子ＰＬＵＳ及びＭＩＮＵＳから入力される電圧の範囲はＶｔｎ〜（ＶＰＰ−２×Ｖｔｐ）となる。   However, in the differential amplifier having a simple configuration as shown in FIG. 15, when both of the voltages applied to the input terminals PLUS and MINUS are close to 0 V, or close to the output voltage VPP, the MOS transistors constituting the circuit In spite of optimizing the channel length and channel width, there arises a disadvantage that the amplification factor and cutoff frequency of the differential amplifier cannot be set to desired values. That is, in order to obtain desired electrical characteristics, it is necessary to keep both voltages input from the input terminals PLUS and MINUS within a narrow range. Here, as a measure of stable operation, when the threshold voltage of the NMOS transistor is Vtn and the threshold voltage of the PMOS transistor is Vtp, the voltage range input from the input terminals PLUS and MINUS is Vtn to (VPP-2 × Vtp). It becomes.

この条件を具備するため、本実施形態では、差動増幅器２０４に対して出力電圧ＶＰＰを供給している。ここで、分圧回路３の分圧比を１／２．５に設定し、参照電圧ＶＲＥＦとして供給電圧ＶＤＤを供給する。また出力電圧ＶＰＰを供給電圧ＶＤＤの２．５倍に設定する場合について考える。この場合、差動増幅器２０４に非反転入力端子ＰＬＵＳには、供給電圧ＶＤＤ、反転入力端子ＭＩＮＵＳには、出力電圧ＶＰＰの１／２．５倍程度が入力されるため、入力端子ＰＬＵＳ及びＭＩＮＵＳに入力される電圧はＶＰＰ―（２×Ｖｔｐ）程度に収めることができる。   In order to satisfy this condition, in this embodiment, the output voltage VPP is supplied to the differential amplifier 204. Here, the voltage dividing ratio of the voltage dividing circuit 3 is set to 1 / 2.5, and the supply voltage VDD is supplied as the reference voltage VREF. Consider the case where the output voltage VPP is set to 2.5 times the supply voltage VDD. In this case, since the differential amplifier 204 is supplied with the supply voltage VDD at the non-inverting input terminal PLUS and about 1 / 2.5 times the output voltage VPP at the inverting input terminal MINUS, the input terminals PLUS and MINUS are input. The input voltage can be kept at about VPP− (2 × Vtp).

また、図１２に示した差動増幅器１０４の増幅部１０４＿３に相当する部分がない簡易な差動増幅器の場合、その制御電圧／ＶＣＴＬは、最高でも出力電圧ＶＰＰよりＰＭＯＳトランジスタの閾値電圧Ｖｔｐ程度低いレベルが上限となる。このような動作限界に近い状態では、差動増幅器の増幅率及び遮断周波数を所望の値に設定することはできない。そのため、負荷電流Ｉｌｏａｄが小さい場合、出力電圧ＶＰＰが所望の電圧より高くなったり、逆に負荷電流Ｉｌｏａｄが大きい場合、発振状態に陥るなどの問題が生じる。その点、本実施形態では、差動増幅器２０４に対して出力電圧ＶＰＰを供給することで、この問題を解決している。差動増幅器２０４の出力である制御電圧／ＶＣＴＬの出力範囲は、前述のように０〜（ＶＰＰ−Ｖｔｐ）に限られるが、これは電圧制御可変周波数発振器１０１が求める０〜ＶＤＤという制御電圧／ＶＣＴＬに比べて広い。したがって、電圧制御可変周波数発振器１０１については第２の実施形態の場合と同様に使用することが可能である。このように、負荷電流Ｉｌｏａｄの許容範囲が狭められるという問題を解決することができる。   In the case of a simple differential amplifier that does not have a portion corresponding to the amplification unit 104_3 of the differential amplifier 104 shown in FIG. 12, the control voltage / VCTL is at most about the threshold voltage Vtp of the PMOS transistor lower than the output voltage VPP. The level is the upper limit. In such a state close to the operation limit, the amplification factor and cutoff frequency of the differential amplifier cannot be set to desired values. Therefore, when the load current Iload is small, the output voltage VPP becomes higher than a desired voltage, or conversely, when the load current Iload is large, problems such as falling into an oscillation state arise. In this regard, in the present embodiment, this problem is solved by supplying the output voltage VPP to the differential amplifier 204. The output range of the control voltage / VCTL, which is the output of the differential amplifier 204, is limited to 0 to (VPP−Vtp) as described above. This is the control voltage / VDD of 0 to VDD obtained by the voltage controlled variable frequency oscillator 101. Wide compared to VCTL. Therefore, the voltage controlled variable frequency oscillator 101 can be used in the same manner as in the second embodiment. Thus, the problem that the allowable range of the load current Iload is narrowed can be solved.

以上から、本実施形態によれば、簡易な回路構成により、製造プロセスのばらつきの影響を受けにくく、さらに負荷電流の許容範囲が広い定電圧昇圧電源を提供することができる。   As described above, according to the present embodiment, it is possible to provide a constant voltage boost power supply that is not easily affected by variations in manufacturing processes and has a wide allowable load current range with a simple circuit configuration.