JP5185478B2 - Pipeline processing method and pipeline processing apparatus using the method - Google Patents

【０００１】
【発明の属する技術分野】
本発明は、パイプライン処理方法並びにその方法を利用するパイプライン処理装置に係り、特に、中央演算装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）と演算装置とを相互接続して非同期に演算を行なうパイプライン処理方法並びにその方法を利用するパイプライン処理装置に関する。
【０００２】
【従来の技術】
近年、コンピュータ装置は処理速度の更なる高速化が要求されるようになり、中央演算装置（以下、ＣＰＵという。）単体では要求される処理速度を満たさない場合が生じている。そこで、高速演算を実行する為の演算装置を別途設け、ＣＰＵと並列に非同期演算を行なわせることによりＣＰＵを補完する処理方法が用いられるようになってきている。このような演算装置としては、例えば浮動小数点演算を行なうコプロセッサ（Ｃｏ−Ｐｒｏｃｅｓｓｏｒ：以下、ＣＯＰという。）がある。
【０００３】
なお、パイプライン処理方法とは、命令の処理過程を複数の段階に分割し、複数個の命令をパイプライン的に先回り並行処理する制御方法である。パイプライン処理方法は、各段階の時間間隔毎に命令実行が可能であり、単位時間当りの処理能力が向上する。
【０００４】
図１は、パイプライン処理装置の一例のプロック図を示す。パイプライン処理装置は、ＣＰＵ１００とＣＯＰ２００とを含む構成である。ＣＰＵ１００はＣＯＰ２００と相互接続されており、浮動小数点演算等のＣＯＰ２００を使用する演算命令があると、その演算命令の命令コードとレジスタ番号とをＣＯＰ２００に供給する。
【０００５】
ＣＯＰ２００はＣＰＵ１００から供給される命令コード及びレジスタ番号を命令バッファ２３０に格納する。命令バッファ２３０に格納された演算命令は各種パイプラインハザードが解消された段階でパイプラインド演算器２２０で実行される。演算命令は、パイプラインド演算器２２０の演算ステージＳ１，Ｓ２等に対応するように命令キュー２４０，２４１を伝播していく。
【０００６】
最終の演算ステージＳ２では例外チェックが行われ、演算が正常終了しているか判定される。演算が正常終了していれば、演算命令は命令キュー２４１からデキューされる。また、演算結果はパイプラインド演算器２２０からレジスタファイル２１０に格納される。演算が正常終了せず例外が検出された場合、演算命令は命令キュー２４１に残る。そして、例外情報が命令キュー２４１に登録されると共に、ＣＰＵ１００に対して割り込み要求が行われる。このとき、命令キュー２４０にある後続の命令は、未完了の命令として命令キュー２４０に格納される。
【０００７】
但し、マルチサイクルを必要とするマルチプル演算命令の場合、演算レイテンシが長い為にマルチプル演算命令の情報が、ある命令キュー２４０，２４１に複数サイクルの間留まることになる。この間、後続の演算命令は前のステージの命令キュー２４０又は命令バッファ２３０で待ちの状態となる。この待ちの状態を最小限にする為、命令バッファ２３０は待ち命令キュー２３１，待ち命令キュー２３２を設けて複数段の構成とし、ＣＰＵ１００が供給する演算命令を格納する。このように、従来のパイプライン処理装置は演算命令と演算の実行との対応を容易とし、例外検出時の割り込み処理も容易としていた。
【０００８】
【発明が解決しようとする課題】
図２は、パイプライン処理装置の一例のタイムチャートを示す。図２のタイムチャートは、演算命令がマルチプル演算命令ａ，パイプラインド演算命令ｂ，パイプラインド演算命令ｃ，パイプラインド演算命令ｄ，パイプラインド演算命令ｅの順番で実行される場合について示したものである。
【０００９】
まず、時刻ｔにマルチプル演算命令ａがＣＰＵ１００に供給され、命令バッファ２３０を介して命令キュー２４０に格納される。しかし、マルチプル演算命令ａは実行の終了までにマルチサイクルを必要とするので、時刻ｔ＋２から命令キュー２４０に留まり続ける。
【００１０】
続いて時刻ｔ＋１にはパイプラインド演算命令ｂがＣＰＵ１００に供給され、命令バッファ２３０に格納される。時刻ｔ＋３では、命令キュー２４０にマルチプル演算命令ａが格納されているのでパイプラインド演算命令ｂが命令バッファ２３０から待ち命令キュー２３１に供給される。また、時刻ｔ＋４では、パイプラインド演算命令ｂが待ち命令キュー２３１から待ち命令キュー２３２に供給された後、待ち命令キュー２３２に留まり続ける。
【００１１】
時刻ｔ＋２には、パイプラインド演算命令ｃがＣＰＵ１００に供給され、命令バッファ２３０に格納される。時刻ｔ＋４では、命令キュー２４０にマルチプル演算命令ａが格納されているのでパイプラインド演算命令ｃが命令バッファ２３０から待ち命令キュー２３１に供給された後、待ち命令キュー２３１に留まり続ける。
【００１２】
さらに、時刻ｔ＋３にはパイプラインド演算命令ｄがＣＰＵ１００に供給され、命令バッファ２３０に格納される。しかし、待ち命令キュー２３１，２３２にパイプラインド演算命令ｂ，ｃが留まり続けている為、パイプラインド演算命令ｄは命令バッファ２３０に留まり続ける。
【００１３】
従って、時刻ｔ＋４にパイプラインド演算命令ｅがＣＰＵ１００に供給されても命令バッファ２３０に空きが生じない為、パイプラインド演算命令ｅは処理待ち状態、言い換えればＣＰＵストール状態となる。つまり、従来のパイプライン処理装置は、マルチプル演算命令が供給されると後続の命令がマルチプル演算命令の完了待ちを行なう為、全体の命令処理性能が低下するという問題があった。また、実装されている待ち命令キュー２３１，２３２の数を増加すればＣＰＵストール状態を減少させることができるが、消費電力の増加，コストの上昇等の問題があった。
【００１４】
本発明は、上記の点に鑑みなされたもので、命令処理性能の低下を防ぐことができ、消費電力及びコストを削減することが可能なパイプライン処理方法並びにその方法を利用するパイプライン処理装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
そこで、上記課題を解決するため、中央演算装置と演算装置とを相互接続して演算処理を行なうパイプライン処理方法において、前記演算装置が、前記中央演算装置から供給される演算命令を第１格納手段に格納する段階と、前記第１格納手段に格納された演算命令に従って第１演算器が演算を行い、演算終了までに複数サイクルの時間を必要とするマルチプル演算命令であるか確認する段階と、マルチプル演算命令であれば、前記マルチプル演算命令を複数の第２格納手段のうちのいずれかに格納する段階と、前記マルチプル演算命令を前記複数の第２格納手段のうちのいずれかに格納するときに、前記複数の第２格納手段毎に付随して設けられている識別手段により、前記複数の第２格納手段に既に格納されている前記マルチプル演算命令と新たに格納されるマルチプル演算命令との発行順序を示す段階と、前記識別手段に従って前記複数の第２格納手段に格納されているマルチプル演算命令のうち最先に発行された前記マルチプル演算命令を選択し、選択された前記マルチプル演算命令に従って複数の第２演算器のいずれかが前記識別手段の示す発行順序で演算終了まで演算を行なう段階とを実行することを特徴とする。
【００２２】
また、中央演算装置と演算装置とを相互接続して演算処理を行なうパイプライン処理装置において、前記演算装置は、前記中央演算装置から供給される演算命令を格納する第１格納手段と、前記第１格納手段に格納された演算命令に従って演算を行なう第１演算器と、前記演算を行なった演算命令が演算終了までに複数サイクルの時間を必要とするマルチプル演算命令であれば、前記マルチプル演算命令をいずれかが格納する複数の第２格納手段と、前記マルチプル演算命令を前記複数の第２格納手段のうちのいずれかに格納するときに、前記複数の第２格納手段毎に付随して設けられ、前記複数の第２格納手段に既に格納されている前記マルチプル演算命令と新たに格納されるマルチプル演算命令との発行順序を示す識別手段と、前記識別手段に従って前記複数の第２格納手段に格納されているマルチプル演算命令のうち最先に発行された前記マルチプル演算命令を選択し、選択された前記マルチプル演算命令に従って前記識別手段の示す発行順序で演算終了までいずれかが演算を行なう複数の第２演算器とを有することを特徴とする。
【００２３】
このように、複数の第２格納手段に格納されている演算命令の発行順序を示す識別手段を有することにより、演算命令の命令発行順に演算終了までに時間の掛かる例えばマルチプル演算命令を実行することが可能となる。
【００２８】
なお、上記括弧内の符号は理解を容易とするために附したものであり、一例にすぎない。
【００２９】
【発明の実施の形態】
次に、本発明の実施の形態について図面に基づいて説明する。図３は、本発明のパイプライン処理装置の第１実施例のブロック図を示す。パイプライン処理装置は、相互接続されているＣＰＵ１０とＣＯＰ２０とを含むように構成される。また、ＣＰＵ１０は、データキャッシュ１１，整数演算部＆汎用レジスタファイル１２，命令制御部１３，及び命令キャッシュ１４を含むように構成される。ＣＯＰ２０はレジスタファイル２１、演算器２２、命令バッファ２７、デコーダ２８、命令キュー２９，３０、及びマルチプル演算命令用の命令キュー３１を含むように構成される。
【００３０】
ＣＰＵ１０の命令キャッシュ１４はプログラムが格納されており、演算命令を命令制御部１３に供給する。命令制御部１３は演算命令が供給されると、その演算命令が浮動小数点演算等のＣＯＰ２０を使用する演算命令であるか判断する。ＣＯＰ２０を使用する演算命令であると判断すると、その演算命令の命令コードとレジスタ番号とをＣＯＰ２０の命令バッファ２７に供給する。一方、ＣＯＰ２０を使用しない整数演算等の演算命令であると判断すると、その演算命令の命令コードとレジスタ番号とを整数演算部＆汎用レジスタファイル１２に供給する。
【００３１】
整数演算部＆汎用レジスタファイル１２はレジスタ番号に従ってデータキャッシュ１１からデータを読出し、命令コードに従ってそのデータの演算を行なう。その後、整数演算部＆汎用レジスタファイル１２は演算結果をデータキャッシュ１１に書込む。
【００３２】
命令バッファ２７は命令制御部１３から供給された命令コードとレジスタ番号とを、各種パイプラインハザードが解消された段階でデコーダ２８に供給する。即ち、レジスタ干渉，ハードウェアの資源競合がないことを確認する。デコーダ２８は供給された命令コードをデコードし、命令キュー２９に演算命令を格納すると共に、演算命令及びレジスタ番号を演算器２２の演算ステージ２４に供給する。なお、各種パイプラインハザードが解消されていない場合、命令バッファ２７は命令コード及びレジスタ番号をデコーダ２８に供給せず、次サイクルで再度各種パイプラインハザードが解消されているか確認される。
【００３３】
命令キュー２９は、格納されている演算命令をパイプライン形式で演算キュー３０に供給する。このとき、演算器２２の演算ステージ２４に格納されている演算命令及びレジスタ番号は、演算ステージ２５に供給される。演算ステージ２４から演算命令及びレジスタ番号が供給されると、演算ステージ２５は必要なデータをレジスタファイル２１から読出し、その演算命令に従って演算を行なう。
【００３４】
つまり、演算ステージ２５に演算命令及びレジスタ番号が供給されると、次サイクルで演算結果が求まる。演算結果が求まると演算ステージ２５では演算例外の有無を調べ、演算が正常終了している場合は演算命令がデキューされる。そして、演算器２２からレジスタファイル２１に演算結果を供給する。一方、演算例外が発生している場合、演算ステージ２５及び命令キュー３０に演算命令及び演算例外情報を格納して割り込み動作に入る。
【００３５】
マルチプル演算命令の場合、更に演算が続行するので演算ステージ２５及び命令キュー３０に格納されている演算命令及び演算例外情報がマルチプル演算命令用の演算ステージ２６及び命令キュー３１に遷移される。なお、演算の開始時に分かる演算例外、例えばゼロ除算は他のパイプラインド演算命令と同様に、例外検出を行なうことも可能である。
【００３６】
マルチプル演算命令用の演算ステージ２６及び命令キュー３１に演算終了まで保持される演算命令は、演算終了時に再度演算例外の有無を調べられる。演算例外がなければ、演算ステージ２６及び命令キュー３１から演算命令がデキューされる。一方、演算例外があれば演算ステージ２６及び命令キュー３１に演算命令を残し、割り込み動作に入る。なお、演算結果はレジスタファイル２１に格納される。
【００３７】
図３のパイプライン処理装置の処理について図４を参照しつつ説明する。図４は、パイプライン処理装置の一例のタイムチャートを示す。なお、図４では説明に不要な部分を省略している。図４のタイムチャートは、演算命令がマルチプル演算命令ａ，パイプラインド演算命令ｂ，パイプラインド演算命令ｃ，パイプラインド演算命令ｄ，パイプラインド演算命令ｅの順番で実行される場合について示したものである。
【００３８】
まず、時刻ｔにマルチプル演算命令ａが命令キャッシュ１４から命令制御部１３に供給される。時刻ｔ＋１に命令制御部１３はマルチプル演算命令ａを命令バッファ２７に供給する。また、パイプラインド演算命令ｂが命令キャッシュ１４から命令制御部１３に供給される。
【００３９】
続いて時刻ｔ＋２にマルチプル演算命令ａが命令バッファ２７から命令キュー２９に供給される。命令制御部１３はパイプラインド演算命令ｂを命令バッファ２７に供給する。また、パイプラインド演算命令ｃが命令キャッシュ１４から命令制御部１３に供給される。
【００４０】
時刻ｔ＋３では、マルチプル演算命令ａが命令キュー２９から命令キュー３０に供給される。パイプラインド演算命令ｂが命令バッファ２７から命令キュー２９に供給される。命令制御部１３はパイプラインド演算命令ｃを命令バッファ２７に供給する。また、パイプラインド演算命令ｄが命令キャッシュ１４から命令制御部１３に供給される。
【００４１】
時刻ｔ＋４では、マルチプル演算命令ａが命令キュー３０からマルチプル演算命令用の命令キュー３１に供給される。パイプラインド演算命令ｂが命令キュー２９から命令キュー３０に供給される。パイプラインド演算命令ｃが命令バッファ２７から命令キュー２９に供給される。命令制御部１３はパイプラインド演算命令ｄを命令バッファ２７に供給する。また、パイプラインド演算命令ｅが命令キャッシュ１４から命令制御部１３に供給される。
【００４２】
時刻ｔ＋５では、マルチプル演算命令ａが命令キュー３１に引き続き格納される。そして、パイプラインド演算命令ｂが演算処理を終了し、デキューされる。パイプラインド演算命令ｃが命令キュー２９から命令キュー３０に供給される。パイプラインド演算命令ｄが命令バッファ２７から命令キュー２９に供給される。命令制御部１３はパイプラインド演算命令ｅを命令バッファ２７に供給する。
【００４３】
ここで、図２を参照しつつ説明したタイムチャートと比較すると、図２のタイムチャートでは時刻ｔ＋５でＣＰＵストールが発生しているが、図４のタイムチャートでは時刻ｔ＋５でＣＰＵストールを発生していない。つまり、本発明の第１実施例のパイプライン処理装置では、マルチプル演算命令であっても他のパイプラインド演算命令と同様のタイミングで命令キュー２９，３０を遷移する為、後続のパイプラインド命令をストールさせることなく演算処理が可能である。従って、全体としての演算性能が飛躍的に向上すると共に、ストールを極力回避する為に実装されていた複数段の命令バッファの段数を削減することが可能となる。
【００４４】
なお、後続の演算命令は先行するマルチプル演算命令が実行中であっても演算例外を発生する場合がある。このように後続の演算命令が演算例外を発生した場合、先行する演算命令は実行を完了させるか、マルチプル演算命令の検出時或いは後続の演算命令の演算例外の検出時に、命令キューに演算命令，レジスタ番号，及び演算例外情報等を保持することができる。
【００４５】
図５は、本発明のパイプライン処理装置の第２実施例のブロック図を示す。なお、図５のブロック図はパイプライン演算装置のＣＯＰ２０を記載したものであり、ＣＰＵ１０の記載を省略している。また、図３のパイプライン演算装置と同様な部分については同一符号を付して説明を省略している。
【００４６】
図５のパイプライン演算装置は、マルチプル演算命令用の命令キュー３７，３８及び演算ステージ３５，３６を設けていることを特徴としている。この場合、マルチプル演算命令用の命令キュー３７，３８及び演算ステージ３５，３６に格納されている演算命令の命令発行順序を外部に通知する必要があり、命令キュー３７，３８にアドレス操作ビット３９，４０を設けることにより、命令発行順序を明確にすることが可能となっている。
【００４７】
レイテンシの異なる２つのマルチプル演算命令ａ，ｂを異なるマルチプル演算ステージ３５，３６で実行する場合、この演算ステージ３５，３６に夫々対応するように命令キュー３７，３８及びアドレス操作ビット３９，４０を設ける。アドレス操作ビットとは、命令キューのアドレスを決定する為に使用されるビットである。
【００４８】
例えば、命令キュー３７，３８のアドレスに「０００」，「００１」が割り当てられているものとする。マルチプル演算命令ａが発行され、専用の命令キュー３７に格納される際に、他方の命令キュー３８に付随するアドレス操作ビット４０が「０」であればアドレス操作ビット３９に「１」をセットする。また、他方の命令キュー３８に付随するアドレス操作ビット４０が「１」であればアドレス操作ビット３９に「０」をセットする。
【００４９】
そして、アドレス操作ビットが「１」であるマルチプル演算命令が実行完了した場合は、そのアドレス操作ビットを「１」から「０」に変更すると共に、他方の命令キューに付随するアドレス操作ビットを「０」から「１」に変更する。つまり、２つのマルチプル演算命令ａ，ｂのうち、先に発行されたマルチプル演算命令用の命令キューに付随するアドレス操作ビットは常に「１」となり、先に発行されたマルチプル演算命令を２ビットのレジスタで知ることが可能である。
【００５０】
更に、付随するアドレス操作ビットが「１」であるマルチプル演算命令用の命令キューのアドレスは「０００」であり、付随するアドレス操作ビットが「０」であるマルチプル演算命令用の命令キューのアドレスは「００１」であると決めておくことで、アドレスの昇順に命令キューを読み出せば、常に命令発行順にマルチプル演算命令の情報を命令キューから読み出すことができる。
【００５１】
図６は、本発明のパイプライン処理装置の第３実施例のブロック図を示す。なお、図６のブロック図は複数のＣＯＰを有するパイプライン演算装置を記載したものであり、説明に不要な記載を省略している。また、図３のパイプライン演算装置と同様な部分については同一符号を付して説明を省略している。
【００５２】
図６のパイプライン処理装置は二つのＣＯＰ５０，６０を有し、夫々のＣＯＰ５０，６０にマルチプル演算命令用の命令キュー５４，６４が含まれる。マルチプル演算命令用の命令キュー５４，６４は、図６の第２実施例と同様に、命令キュー５４，６４に付随するようにアドレス操作ビットが設けられている。
【００５３】
このように、パイプライン演算装置に複数のＣＯＰが含まれる場合、異なるＣＯＰに含まれるマルチプル演算命令用の命令キュー５４，６４に同時にマルチプル演算命令が格納されることがある。この場合、マルチプル演算命令が命令キュー５４，６４に同時に発行されたことが保証される限りにおいては、命令キュー５４，６４に付随するアドレス操作ビットに値をセットする優先順位を決めておく必要がある。この優先順位は、ｖａｌｉｄ生成装置５６，６６により決定される。なお、その他のタイミングについては、一つのＣＯＰ内にマルチプル演算命令用の命令キューが実装されている場合と同様であり説明を省略する。
【００５４】
【発明の効果】
上述の如く、本発明によれば、マルチプル演算命令を実行する場合に、後続の演算命令に対する命令処理性能の低下を防ぐことが可能であり、命令バッファの段数を削減することにより消費電力及びコストの削減が可能である。
【図面の簡単な説明】
【図１】パイプライン処理装置の一例のブロック図である。
【図２】パイプライン処理装置の一例のタイムチャートである。
【図３】本発明のパイプライン処理装置の第１実施例のブロック図である。
【図４】パイプライン処理装置の一例のタイムチャートである。
【図５】本発明のパイプライン処理装置の第２実施例のブロック図である。
【図６】本発明のパイプライン処理装置の第３実施例のブロック図である。
【符号の説明】
１０ 中央演算装置
１１ データキャッシュ
１２ 整数演算部＆汎用レジスタファイル
１３ 命令制御部
１４ 命令キャッシュ
２０ コプロセッサ
２１ レジスタファイル
２２ 演算器
２７，５１，６１ 命令バッファ
２８ デコーダ
２４〜２６，３５，３６ 演算ステージ
２９〜３１，３７，３８，５２〜５４，６２〜６４ 命令キュー
３９，４０，５５，６５ アドレス操作ビット
５６，６６ ｖａｌｉｄ生成装置[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a pipeline processing method and a pipeline processing apparatus using the method, and more particularly to a pipeline processing method for performing an asynchronous operation by interconnecting a central processing unit and an arithmetic unit. The present invention relates to a pipeline processing apparatus using the method.
[0002]
[Prior art]
In recent years, the computer apparatus has been required to further increase the processing speed, and there are cases where the central processing unit (hereinafter referred to as CPU) alone does not satisfy the required processing speed. Therefore, a processing method for supplementing the CPU by separately providing an arithmetic device for executing high-speed arithmetic and performing asynchronous arithmetic in parallel with the CPU has come to be used. As such an arithmetic unit, for example, there is a coprocessor (Co-Processor: hereinafter referred to as COP) that performs floating-point arithmetic.
[0003]
The pipeline processing method is a control method in which an instruction processing process is divided into a plurality of stages and a plurality of instructions are processed in parallel in a pipeline manner. In the pipeline processing method, instructions can be executed at each time interval of each stage, and the processing capability per unit time is improved.
[0004]
FIG. 1 shows a block diagram of an example of a pipeline processing apparatus. The pipeline processing apparatus includes a CPU 100 and a COP 200. The CPU 100 is interconnected with the COP 200, and when there is an operation instruction using the COP 200 such as a floating point operation, the CPU 100 supplies an instruction code and a register number of the operation instruction to the COP 200.
[0005]
The COP 200 stores the instruction code and register number supplied from the CPU 100 in the instruction buffer 230. The arithmetic instruction stored in the instruction buffer 230 is executed by the pipelined arithmetic unit 220 at the stage where various pipeline hazards are resolved. The arithmetic instruction propagates through the instruction queues 240 and 241 so as to correspond to the arithmetic stages S1, S2 and the like of the pipelined arithmetic unit 220.
[0006]
In the final calculation stage S2, an exception check is performed to determine whether the calculation is normally completed. If the operation is normally completed, the operation instruction is dequeued from the instruction queue 241. Further, the operation result is stored in the register file 210 from the pipelined operation unit 220. If the operation does not end normally and an exception is detected, the operation instruction remains in the instruction queue 241. The exception information is registered in the instruction queue 241 and an interrupt request is made to the CPU 100. At this time, subsequent instructions in the instruction queue 240 are stored in the instruction queue 240 as incomplete instructions.
[0007]
However, in the case of a multiple operation instruction that requires multiple cycles, the information of the multiple operation instruction stays in a certain instruction queue 240, 241 for a plurality of cycles because the operation latency is long. During this time, the subsequent operation instruction is in a waiting state in the instruction queue 240 or the instruction buffer 230 of the previous stage. In order to minimize this waiting state, the instruction buffer 230 is provided with a waiting instruction queue 231 and a waiting instruction queue 232 to have a plurality of stages, and stores arithmetic instructions supplied by the CPU 100. As described above, the conventional pipeline processing device facilitates the correspondence between the operation instruction and the execution of the operation, and also facilitates the interrupt processing when the exception is detected.
[0008]
[Problems to be solved by the invention]
FIG. 2 shows a time chart of an example of the pipeline processing apparatus. The time chart of FIG. 2 shows a case where the operation instructions are executed in the order of multiple operation instruction a, pipelined operation instruction b, pipelined operation instruction c, pipelined operation instruction d, and pipelined operation instruction e. is there.
[0009]
First, a multiple operation instruction a is supplied to the CPU 100 at time t and stored in the instruction queue 240 via the instruction buffer 230. However, since the multiple operation instruction a requires multiple cycles until the end of execution, it remains in the instruction queue 240 from time t + 2.
[0010]
Subsequently, at time t + 1, the pipelined operation instruction b is supplied to the CPU 100 and stored in the instruction buffer 230. At time t + 3, since the multiple operation instruction a is stored in the instruction queue 240, the pipelined operation instruction b is supplied from the instruction buffer 230 to the waiting instruction queue 231. At time t + 4, the pipelined operation instruction b is supplied from the wait instruction queue 231 to the wait instruction queue 232 and then remains in the wait instruction queue 232.
[0011]
At time t + 2, the pipelined operation instruction c is supplied to the CPU 100 and stored in the instruction buffer 230. At time t + 4, since the multiple operation instruction a is stored in the instruction queue 240, the pipelined operation instruction c is supplied from the instruction buffer 230 to the wait instruction queue 231 and then remains in the wait instruction queue 231.
[0012]
Further, at time t + 3, a pipelined operation instruction d is supplied to the CPU 100 and stored in the instruction buffer 230. However, since the pipelined operation instructions b and c remain in the wait instruction queues 231 and 232, the pipelined operation instruction d continues to remain in the instruction buffer 230.
[0013]
Therefore, even if the pipelined operation instruction e is supplied to the CPU 100 at time t + 4, the instruction buffer 230 is not empty, so that the pipelined operation instruction e enters a process waiting state, in other words, a CPU stall state. In other words, the conventional pipeline processing apparatus has a problem that when a multiple operation instruction is supplied, the subsequent instruction waits for completion of the multiple operation instruction, so that the entire instruction processing performance is deteriorated. Further, if the number of waiting instruction queues 231 and 232 mounted is increased, the CPU stall state can be reduced, but there are problems such as an increase in power consumption and an increase in cost.
[0014]
The present invention has been made in view of the above points. A pipeline processing method capable of preventing a reduction in instruction processing performance and reducing power consumption and cost, and a pipeline processing apparatus using the method. The purpose is to provide.
[0015]
[Means for Solving the Problems]
Accordingly, in order to solve the above-described problem, in a pipeline processing method for performing arithmetic processing by interconnecting a central processing unit and an arithmetic unit, the arithmetic unit first stores an arithmetic instruction supplied from the central processing unit. Storing in the means, and confirming whether the first arithmetic unit performs an operation according to the operation instruction stored in the first storage means and is a multiple operation instruction that requires a plurality of cycles before the operation is completed. If it is a multiple operation instruction, the multiple operation instruction is stored in any one of the plurality of second storage means , and the multiple operation instruction is stored in any of the plurality of second storage means. Sometimes, the multiple calculation instructions already stored in the plurality of second storage means by the identification means provided for each of the plurality of second storage means And a step of indicating the issue order of newly stored multiple operation instructions, and the multiple operation instructions issued first among the multiple operation instructions stored in the plurality of second storage means according to the identification means selected, and executes the steps of any one of the plurality of second operating unit according to the multiple arithmetic instructions that have been selected to perform the operation until the operation ends at issue order indicated by the identification means.
[0022]
Further, in a pipeline processing apparatus that performs arithmetic processing by interconnecting a central processing unit and an arithmetic unit, the arithmetic unit includes first storage means for storing arithmetic instructions supplied from the central processing unit, and the first storage unit A first arithmetic unit that performs an operation in accordance with an operation instruction stored in one storage means, and the multiple operation instruction if the operation instruction that has performed the operation requires multiple cycles of time before the operation is completed. A plurality of second storage means for storing any one of the plurality of second storage means, and a plurality of second storage means associated with each of the plurality of second storage means when storing the multiple operation instruction in any of the plurality of second storage means Identification means for indicating an issue order of the multiple operation instructions already stored in the plurality of second storage means and the newly stored multiple operation instructions, and the identification The multiple operation instruction issued first is selected from the multiple operation instructions stored in the plurality of second storage means according to the stage, and the operation is performed in the issue order indicated by the identification means according to the selected multiple operation instruction. A plurality of second computing units that perform computations until one ends.
[0023]
In this way, by having the identification means indicating the issue order of the operation instructions stored in the plurality of second storage means, for example, executing multiple operation instructions that take time until the operation ends in the instruction issue order of the operation instructions Is possible.
[0028]
In addition, the code | symbol in the said parenthesis is attached in order to make an understanding easy, and is only an example.
[0029]
DETAILED DESCRIPTION OF THE INVENTION
Next, embodiments of the present invention will be described with reference to the drawings. FIG. 3 shows a block diagram of a first embodiment of the pipeline processing apparatus of the present invention. The pipeline processing apparatus is configured to include an interconnected CPU 10 and COP 20. The CPU 10 is configured to include a data cache 11, an integer arithmetic unit & general-purpose register file 12, an instruction control unit 13, and an instruction cache 14. The COP 20 is configured to include a register file 21, an arithmetic unit 22, an instruction buffer 27, a decoder 28, instruction queues 29 and 30, and an instruction queue 31 for multiple arithmetic instructions.
[0030]
The instruction cache 14 of the CPU 10 stores a program and supplies an operation instruction to the instruction control unit 13. When an operation instruction is supplied, the instruction control unit 13 determines whether the operation instruction is an operation instruction using the COP 20 such as a floating point operation. If it is determined that the operation instruction uses the COP 20, the instruction code and the register number of the operation instruction are supplied to the instruction buffer 27 of the COP 20. On the other hand, if it is determined that the operation instruction is an integer operation or the like that does not use the COP 20, the instruction code and the register number of the operation instruction are supplied to the integer operation unit & general-purpose register file 12.
[0031]
The integer operation unit & general-purpose register file 12 reads data from the data cache 11 in accordance with the register number, and performs operation on the data in accordance with the instruction code. Thereafter, the integer operation unit & general-purpose register file 12 writes the operation result into the data cache 11.
[0032]
The instruction buffer 27 supplies the instruction code and the register number supplied from the instruction control unit 13 to the decoder 28 when various pipeline hazards are resolved. That is, it is confirmed that there is no register interference and hardware resource contention. The decoder 28 decodes the supplied instruction code, stores the arithmetic instruction in the instruction queue 29, and supplies the arithmetic instruction and the register number to the arithmetic stage 24 of the arithmetic unit 22. If various pipeline hazards are not resolved, the instruction buffer 27 does not supply the instruction code and register number to the decoder 28, and it is confirmed again whether various pipeline hazards are resolved in the next cycle.
[0033]
The instruction queue 29 supplies the stored arithmetic instructions to the arithmetic queue 30 in a pipeline format. At this time, the arithmetic instruction and the register number stored in the arithmetic stage 24 of the arithmetic unit 22 are supplied to the arithmetic stage 25. When an operation instruction and a register number are supplied from the operation stage 24, the operation stage 25 reads necessary data from the register file 21, and performs an operation according to the operation instruction.
[0034]
That is, when an operation instruction and a register number are supplied to the operation stage 25, an operation result is obtained in the next cycle. When the operation result is obtained, the operation stage 25 checks for the presence of an operation exception. If the operation is normally completed, the operation instruction is dequeued. Then, the calculation result is supplied from the calculator 22 to the register file 21. On the other hand, when an operation exception has occurred, the operation instruction and operation exception information are stored in the operation stage 25 and the instruction queue 30, and an interrupt operation starts.
[0035]
In the case of a multiple operation instruction, since the operation continues further, the operation instruction and operation exception information stored in the operation stage 25 and the instruction queue 30 are transferred to the operation stage 26 and the instruction queue 31 for the multiple operation instruction. Note that an operation exception that can be recognized at the start of an operation, such as division by zero, can be detected in the same manner as other pipelined operation instructions.
[0036]
The operation instruction held in the operation stage 26 for multiple operation instructions and the instruction queue 31 until the end of the operation is checked again for the presence of an operation exception at the end of the operation. If there is no operation exception, the operation instruction is dequeued from the operation stage 26 and the instruction queue 31. On the other hand, if there is an operation exception, the operation instruction is left in the operation stage 26 and the instruction queue 31, and the interrupt operation is started. The calculation result is stored in the register file 21.
[0037]
The processing of the pipeline processing apparatus in FIG. 3 will be described with reference to FIG. FIG. 4 shows a time chart of an example of the pipeline processing apparatus. In FIG. 4, portions unnecessary for explanation are omitted. The time chart of FIG. 4 shows a case where the operation instructions are executed in the order of the multiple operation instruction a, the pipelined operation instruction b, the pipelined operation instruction c, the pipelined operation instruction d, and the pipelined operation instruction e. is there.
[0038]
First, a multiple operation instruction a is supplied from the instruction cache 14 to the instruction control unit 13 at time t. At time t + 1, the instruction control unit 13 supplies the multiple operation instruction “a” to the instruction buffer 27. Further, the pipelined operation instruction b is supplied from the instruction cache 14 to the instruction control unit 13.
[0039]
Subsequently, the multiple operation instruction a is supplied from the instruction buffer 27 to the instruction queue 29 at time t + 2. The instruction control unit 13 supplies the pipelined operation instruction b to the instruction buffer 27. Further, the pipelined operation instruction c is supplied from the instruction cache 14 to the instruction control unit 13.
[0040]
At time t + 3, the multiple operation instruction a is supplied from the instruction queue 29 to the instruction queue 30. Pipelined operation instruction b is supplied from instruction buffer 27 to instruction queue 29. The instruction control unit 13 supplies the pipelined operation instruction c to the instruction buffer 27. A pipelined operation instruction d is supplied from the instruction cache 14 to the instruction control unit 13.
[0041]
At time t + 4, the multiple operation instruction a is supplied from the instruction queue 30 to the instruction queue 31 for multiple operation instructions. Pipelined operation instruction b is supplied from instruction queue 29 to instruction queue 30. Pipelined operation instruction c is supplied from instruction buffer 27 to instruction queue 29. The instruction control unit 13 supplies the pipelined operation instruction d to the instruction buffer 27. A pipelined operation instruction e is supplied from the instruction cache 14 to the instruction control unit 13.
[0042]
At time t + 5, the multiple operation instruction a is continuously stored in the instruction queue 31. Then, the pipelined operation instruction b finishes the operation process and is dequeued. Pipelined operation instruction c is supplied from instruction queue 29 to instruction queue 30. Pipelined operation instruction d is supplied from instruction buffer 27 to instruction queue 29. The instruction control unit 13 supplies the pipelined operation instruction e to the instruction buffer 27.
[0043]
Compared with the time chart described with reference to FIG. 2, the CPU stalled at time t + 5 in the time chart of FIG. 2, but the CPU stalled at time t + 5 in the time chart of FIG. Absent. That is, in the pipeline processing apparatus according to the first embodiment of the present invention, even in the case of multiple operation instructions, the instruction queues 29 and 30 are transitioned at the same timing as other pipelined operation instructions. Arithmetic processing is possible without stalling. Therefore, the overall calculation performance is dramatically improved, and the number of instruction buffers of a plurality of stages that have been mounted in order to avoid stalls as much as possible can be reduced.
[0044]
A subsequent operation instruction may generate an operation exception even if the preceding multiple operation instruction is being executed. Thus, when a subsequent operation instruction causes an operation exception, the preceding operation instruction completes execution, or when an operation exception is detected in a multiple operation instruction or an operation exception of the subsequent operation instruction, Register numbers, operation exception information, etc. can be held.
[0045]
FIG. 5 shows a block diagram of a second embodiment of the pipeline processing apparatus of the present invention. Note that the block diagram of FIG. 5 describes the COP 20 of the pipeline arithmetic device, and the description of the CPU 10 is omitted. Further, the same parts as those in the pipeline arithmetic unit of FIG. 3 are denoted by the same reference numerals and description thereof is omitted.
[0046]
The pipeline arithmetic device of FIG. 5 is characterized by providing instruction queues 37 and 38 and arithmetic stages 35 and 36 for multiple arithmetic instructions. In this case, it is necessary to notify the instruction issue order of the operation instructions stored in the instruction queues 37 and 38 for the multiple operation instructions and the operation stages 35 and 36 to the outside. By providing 40, it is possible to clarify the order of issuing instructions.
[0047]
When two multiple operation instructions a and b having different latencies are executed in different multiple operation stages 35 and 36, instruction queues 37 and 38 and address operation bits 39 and 40 are provided so as to correspond to the operation stages 35 and 36, respectively. . The address operation bit is a bit used to determine an instruction queue address.
[0048]
For example, it is assumed that “000” and “001” are assigned to the addresses of the instruction queues 37 and 38. When the multiple operation instruction a is issued and stored in the dedicated instruction queue 37, if the address operation bit 40 associated with the other instruction queue 38 is “0”, the address operation bit 39 is set to “1”. . If the address operation bit 40 associated with the other instruction queue 38 is “1”, the address operation bit 39 is set to “0”.
[0049]
When execution of a multiple operation instruction whose address operation bit is “1” is completed, the address operation bit is changed from “1” to “0”, and the address operation bit associated with the other instruction queue is changed to “ Change from “0” to “1”. That is, of the two multiple operation instructions a and b, the address operation bit associated with the instruction queue for the previously issued multiple operation instruction is always “1”, and the previously issued multiple operation instruction is set to 2 bits. It is possible to know by register.
[0050]
Furthermore, the address of the instruction queue for the multiple operation instruction with the associated address operation bit “1” is “000”, and the address of the instruction queue for the multiple operation instruction with the associated address operation bit “0” is By determining “001”, if the instruction queue is read in ascending order of addresses, information on multiple operation instructions can always be read from the instruction queue in the order of instruction issue.
[0051]
FIG. 6 shows a block diagram of a third embodiment of the pipeline processing apparatus of the present invention. Note that the block diagram of FIG. 6 describes a pipeline arithmetic apparatus having a plurality of COPs, and descriptions that are not necessary for the description are omitted. Further, the same parts as those in the pipeline arithmetic unit of FIG. 3 are denoted by the same reference numerals and description thereof is omitted.
[0052]
The pipeline processing apparatus of FIG. 6 has two COPs 50 and 60, and each COP 50 and 60 includes instruction queues 54 and 64 for multiple operation instructions. The instruction queues 54 and 64 for multiple operation instructions are provided with address operation bits so as to be attached to the instruction queues 54 and 64, as in the second embodiment of FIG.
[0053]
As described above, when a plurality of COPs are included in the pipeline arithmetic unit, multiple arithmetic instructions may be simultaneously stored in the instruction queues 54 and 64 for multiple arithmetic instructions included in different COPs. In this case, as long as it is guaranteed that multiple operation instructions are issued to the instruction queues 54 and 64 at the same time, it is necessary to determine a priority order for setting values in the address operation bits associated with the instruction queues 54 and 64. is there. This priority order is determined by the valid generation devices 56 and 66. The other timings are the same as in the case where an instruction queue for multiple operation instructions is mounted in one COP, and the description thereof is omitted.
[0054]
【Effect of the invention】
As described above, according to the present invention, when multiple operation instructions are executed, it is possible to prevent a decrease in instruction processing performance with respect to subsequent operation instructions, and power consumption and cost can be reduced by reducing the number of instruction buffer stages. Can be reduced.
[Brief description of the drawings]
FIG. 1 is a block diagram of an example of a pipeline processing apparatus.
FIG. 2 is a time chart of an example of a pipeline processing apparatus.
FIG. 3 is a block diagram of a first embodiment of the pipeline processing apparatus of the present invention.
FIG. 4 is a time chart of an example of a pipeline processing apparatus.
FIG. 5 is a block diagram of a second embodiment of the pipeline processing apparatus of the present invention.
FIG. 6 is a block diagram of a third embodiment of the pipeline processing apparatus of the present invention.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 10 Central processing unit 11 Data cache 12 Integer operation part & General purpose register file 13 Instruction control part 14 Instruction cache 20 Coprocessor 21 Register file 22 Calculator 27, 51, 61 Instruction buffer 28 Decoder 24-26, 35, 36 Operation stage 29 ~ 31, 37, 38, 52 ~ 54, 62 ~ 64 Instruction queue 39, 40, 55, 65 Address operation bits 56, 66 valid generation device