JP5655205B2 - Liquid crystal display device and liquid crystal display method, and display control device and display control method - Google Patents

本発明は、液晶表示装置および液晶表示方法、並びに、表示制御装置および表示制御方法に関し、特に、TFTのサイズを大きくすることなく、筋ムラの発生を抑制することができるようにすることができるようにした、液晶表示装置および液晶表示方法、並びに、表示制御装置および表示制御方法に関する。   The present invention relates to a liquid crystal display device, a liquid crystal display method, a display control device, and a display control method, and in particular, can suppress the occurrence of stripe unevenness without increasing the size of a TFT. The present invention relates to a liquid crystal display device and a liquid crystal display method, and a display control device and a display control method.

図１に、例えば、液晶テレビ等に用いられる液晶表示パネルのアクティブマトリックスの概念図を示す。ここでは、横ｎ乃至ｎ＋３の４行、縦ｍ乃至ｍ＋３の４列を図示し、各画素を構成する構成要素について、（ｎ＋１，ｍ＋３）の画素を例として説明しているが、液晶表示パネルの各画素の構成要素は、（ｎ＋１，ｍ＋３）の画素と同一であることは言うまでもない。   FIG. 1 shows a conceptual diagram of an active matrix of a liquid crystal display panel used in, for example, a liquid crystal television. Here, four rows of n to n + 3 in the horizontal direction and four columns of m to m + 3 in the horizontal direction are illustrated, and the constituent elements constituting each pixel are described by taking (n + 1, m + 3) pixels as an example. It goes without saying that the constituent elements of each pixel are the same as the (n + 1, m + 3) pixels.

表示を行う各画素には画素電極が設けられ、液晶を挟んで対向するコモン電極との間で液晶容量１１を形成する。各画素電極にはスイッチの役割としてTFT（薄膜トランジスタ）１２が形成され、TFT１２のゲート電極がゲートバスライン１３に、ソース電極がソースバスライン１４に接続されるとともに、ドレイン電極が画素電極に接続される。   Each pixel that performs display is provided with a pixel electrode, and a liquid crystal capacitor 11 is formed between the common electrode that faces the liquid crystal. A TFT (thin film transistor) 12 is formed in each pixel electrode as a switch. A gate electrode of the TFT 12 is connected to the gate bus line 13, a source electrode is connected to the source bus line 14, and a drain electrode is connected to the pixel electrode. The

図２および図３を用いて、液晶駆動における各画素の極性配置パターンの代表例について説明する。   A typical example of the polarity arrangement pattern of each pixel in liquid crystal driving will be described with reference to FIGS.

図２の極性配置パターンは、もっとも一般的なものであり、ドット反転駆動と称され、正極の画素と負極の画素が千鳥状に配置される。ドット反転駆動においては、例えば、任意の場所の正極の画素の上下左右は負極の画素であり、同様に負極画素の上下左右は正極の画素となっている。このパターンはコモン電圧の不一致などにより正極と負極とで電圧の絶対値に偏りが出た場合などであってもムラやフリッカが出にくいという特長がある。しかしながら、ドット反転駆動においては、ソースバスラインの出力が１ラインごとに正負正負と入れ替わるため、ドライバICの消費電力が大きくなるという欠点があり、特に高速応答を実現するために120Hz以上の高速書き込みを行う場合においては、この欠点が非常に大きな問題となる。   The polarity arrangement pattern in FIG. 2 is the most common and is referred to as dot inversion driving, in which positive pixels and negative pixels are arranged in a staggered manner. In dot inversion driving, for example, the upper, lower, left, and right of a positive pixel at an arbitrary position are negative pixels, and similarly, the upper, lower, left, and right of a negative pixel are positive pixels. This pattern has a feature that unevenness and flicker are less likely to occur even when the absolute value of the voltage is biased between the positive electrode and the negative electrode due to a common voltage mismatch or the like. However, the dot inversion drive has the disadvantage that the power consumption of the driver IC increases because the output of the source bus line is switched between positive and negative for each line. In particular, high-speed writing at 120 Hz or higher is required to achieve high-speed response. In the case of performing this, this drawback becomes a very big problem.

そこで、高速駆動時には、図３に示されるように、縦には１フレーム内で極性を反転させない縦ライン反転駆動が実施される場合が多い（例えば、特許文献１参照）。   Therefore, during high-speed driving, as shown in FIG. 3, vertical line inversion driving in which the polarity is not inverted vertically within one frame is often performed (see, for example, Patent Document 1).

特開昭６３−５５５９０号公報JP-A 63-55590

液晶駆動を行う場合、画素に印加される正負の電圧に対して、液晶を挟んで対向基板に形成されたコモン電極には、その正負の電圧の中心となる値の電位が印可されていることが理想となる。コモン電極の電圧値が中心電位であれば、正負極で液晶にかかる実効電圧は等しく、同じ階調を表示し続けてもフレーム間で輝度は変動しない。しかしながら、コモン電極に比較的高抵抗の透明電極ITOが用いられることや、TFT側バスラインの抵抗やTFTの寄生容量、TFTのリーク、液晶容量の変動などさまざまな要因により、表示部全域でコモン電圧を最適にすることは不可能である。この場合、正極の画素と負極の画素では実効電圧が異なってしまい、フレーム毎に変動する輝度変動、すなわちフリッカの発生が問題となる。   When liquid crystal driving is performed, a potential having a value that is the center of the positive / negative voltage is applied to the common electrode formed on the opposite substrate across the liquid crystal with respect to the positive / negative voltage applied to the pixel. Is ideal. If the voltage value of the common electrode is the center potential, the effective voltage applied to the liquid crystal is the same between the positive and negative electrodes, and the luminance does not vary between frames even if the same gradation is continuously displayed. However, due to various factors such as the relatively high resistance transparent electrode ITO used for the common electrode, TFT side bus line resistance, TFT parasitic capacitance, TFT leakage, and liquid crystal capacitance variation, it is common throughout the display area. It is impossible to optimize the voltage. In this case, the effective voltage differs between the positive pixel and the negative pixel, which causes a problem of luminance fluctuation that fluctuates from frame to frame, that is, flicker.

図２を用いて説明したドット反転駆動であれば、細かく均一に正負極が混在しており、輝度の変動が相殺されるため、フリッカを感じる割合は相当に軽減される。しかしながら、縦ライン反転を採用した場合、縦に正負極が偏って配置されるため縦スジ状にフリッカが発生してしまう。   In the case of the dot inversion driving described with reference to FIG. 2, the positive and negative electrodes are mixed finely and uniformly, and the fluctuation in luminance is offset. Therefore, the ratio of feeling flicker is considerably reduced. However, when vertical line inversion is adopted, flickering occurs in the form of vertical stripes because the positive and negative electrodes are arranged in a vertical direction.

フリッカの発生周波数は駆動周波数の1/2の周波数となるため、通常駆動周波数である60Hzでは、フリッカは30Hz成分となり、非常にフリッカを感じてしまう。これに対して、駆動周波数が120Hzや240Hzなどのように高速になると、発生するフリッカの周波数も、それぞれ60Hz,120Hz成分となり、人間の目には、フリッカとしては見えなくなる。すなわち、縦ライン反転を採用した場合であっても、高周波数の表示であれば、一般的なフリッカの発生は気にならないものとなる。   Since the flicker generation frequency is a half of the driving frequency, the flicker becomes a 30 Hz component at the normal driving frequency of 60 Hz, and the flicker is felt very much. On the other hand, when the drive frequency becomes high, such as 120 Hz or 240 Hz, the flicker frequencies generated also become 60 Hz and 120 Hz components, respectively, and are invisible to human eyes as flicker. That is, even when vertical line inversion is employed, the occurrence of general flicker is not a concern if high-frequency display is used.

また、VAモードの欠点であった中間調における視野角特性を改善するために、マルチ画素という技術が広く用いられている。図４は液晶テレビ等に用いられる広視野角用マルチ画素構造の原理図である。画素は、例えば、２つのサブ画素Ａおよびサブ画素Ｂに分けられ、入力階調に対してサブ画素Ａが先に輝度を上げ、サブ画素Ｂは後から輝度を上げるようになされており、総合的な輝度はガンマ特性を満足するように調整される。   In order to improve the viewing angle characteristic in halftone, which was a drawback of the VA mode, a technique called multi-pixel is widely used. FIG. 4 is a principle diagram of a wide viewing angle multi-pixel structure used in a liquid crystal television or the like. The pixel is divided into, for example, two sub-pixels A and B, and the sub-pixel A first increases the luminance with respect to the input gradation, and the sub-pixel B increases the luminance later. The luminance is adjusted so as to satisfy the gamma characteristic.

サブ画素Ａおよびサブ画素Ｂに電位差をつける手段は複数存在するが、例えば、図５のＡに示されるように、各々のサブ画素に専用のTFT（薄膜トランジスタ）を配置し、図５のＢに示されるような対向電極ＩＴＯパターンを用いて、図５のＣの等価回路に示されるように、同じゲートバスラインに二つのソースバスラインを配置して、サブ画素Ａおよびサブ画素ＢのそれぞれのＴＦＴを駆動することにより、サブ画素Ａおよびサブ画素Ｂに電位差をつけることができる。   There are a plurality of means for applying a potential difference between the sub-pixel A and the sub-pixel B. For example, as shown in FIG. 5A, a dedicated TFT (thin film transistor) is arranged in each sub-pixel, and FIG. Using the counter electrode ITO pattern as shown, two source bus lines are arranged on the same gate bus line as shown in the equivalent circuit of FIG. By driving the TFT, a potential difference can be given to the sub-pixel A and the sub-pixel B.

具体的には、図５のＡにおいて、サブ画素Ａ用の画素電極がPx1であり、サブ画素B用の画素電極がPx2であり、それぞれを駆動するTFTがそれぞれTFT1とTFT2である。Px1とPx2にはVAモード特有の液晶を４５度方向に傾斜させるためのスリットが入っているが、一部のスリットはPx1とPx2を分離するスリットと共用となる。そして、対向側の基板に配置されるコモン電極にも液晶配向規制手段が必要であり、図５のＡでは、スリットを破線で書き込んであり、また、図５のＢは対向電極のスリットのみを抜き出している。なお、配向規制手段としてはコモン電極上に絶縁突起を形成するようにしてもよい。そして、図５のＣの等価回路で示されるように、Px1とPx2は電気的に独立しており、どのような電圧を書き込むかは制御回路によって決定される。   Specifically, in FIG. 5A, the pixel electrode for the subpixel A is Px1, the pixel electrode for the subpixel B is Px2, and the TFTs driving each are TFT1 and TFT2, respectively. Px1 and Px2 have slits for tilting the liquid crystal specific to the VA mode in the 45 degree direction, but some slits are shared with slits that separate Px1 and Px2. The common electrode disposed on the opposite substrate also needs a liquid crystal alignment regulating means. In FIG. 5A, the slits are written in broken lines, and in FIG. I'm pulling out. Note that as the orientation regulating means, an insulating protrusion may be formed on the common electrode. As shown in the equivalent circuit of FIG. 5C, Px1 and Px2 are electrically independent, and what voltage is written is determined by the control circuit.

上述したように、縦ライン反転は、ドット反転と比較して、消費電力的には有利である。しかしながら、縦ライン反転を採用した場合、フレーム周波数には関係無く動画像で問題が生じる場合がある。例えば、図６に示されるように、均一な階調をもった領域（この場合、図中αで示される四角の領域）を１フレーム毎に１ドットずつ動かした場合、この領域αには、図７に示されるような、１ドットピッチの縦スジ状のムラが鮮明に見えてしまう。この現象は、領域αを動かす速度に依存し、静止すれば見えず、２ドット/フレームでも見えないが、３ドット/フレームでは再び見えてしまう。   As described above, vertical line inversion is more advantageous in terms of power consumption than dot inversion. However, when vertical line inversion is adopted, there may be a problem with moving images regardless of the frame frequency. For example, as shown in FIG. 6, when an area having a uniform gradation (in this case, a square area indicated by α in the figure) is moved by one dot for each frame, As shown in FIG. 7, the vertical stripe-shaped unevenness of 1 dot pitch appears clearly. This phenomenon depends on the speed at which the region α is moved. It cannot be seen if it is stationary, and it cannot be seen even at 2 dots / frame, but it can be seen again at 3 dots / frame.

このような現象が起きる原因を図８および図９を用いて説明する。まず、コモン電極のコモン電圧がその正負の電圧の中心となる中心電位Vcomからずれて、Vcom´となると、図８に示されるように、正負極のそれぞれでは輝度差が生まれてしまう。上述したように、駆動周波数がある程度高速であると（例えば、１２０Hz駆動の場合、発生するフリッカは60Hz成分）、領域αが静止していれば、この輝度差は人間の目では確認されない。   The cause of such a phenomenon will be described with reference to FIGS. First, when the common voltage of the common electrode deviates from the center potential Vcom, which is the center of the positive and negative voltages, and becomes Vcom ′, as shown in FIG. 8, a difference in luminance occurs between the positive and negative electrodes. As described above, when the driving frequency is high to some extent (for example, in the case of 120 Hz driving, the generated flicker has a 60 Hz component), if the region α is stationary, this luminance difference is not confirmed by human eyes.

ところが、この領域αが、図９のＡで示されるように、１ドット/フレームで動くと、人間の視線は同期して１ドット/フレームで動くことがわかっており、この結果、人間が注目してしまう四角い領域αの外形に対して明暗の位置が固定されてしまうので、正負極の輝度差による縦スジムラが見えてしまう。これに対して、図９のＢに示されるように、領域αが２ドット/フレームで移動するものであれば、領域αの外形に対して明暗の位置が変動するため、縦すじムラは見えない。   However, it is known that when this region α moves at 1 dot / frame as shown in FIG. 9A, the human line of sight moves synchronously at 1 dot / frame. Since the position of light and dark is fixed with respect to the outer shape of the square area α, the vertical unevenness due to the luminance difference between the positive and negative electrodes can be seen. On the other hand, as shown in FIG. 9B, if the region α moves at 2 dots / frame, the position of light and dark changes with respect to the outer shape of the region α, so that vertical stripe unevenness is visible. Absent.

このように、縦ライン反転は、ドット反転と比較して、消費電力的には有利だが、図６乃至図９を用いて説明した縦すじムラの発生を解決する必要がある。   As described above, the vertical line inversion is more advantageous in terms of power consumption than the dot inversion, but it is necessary to solve the occurrence of vertical stripe unevenness described with reference to FIGS.

また、上述したマルチ画素において、図１を用いて説明した場合と同様に１本のソースバスラインにPx1だけがつながり、隣のソースバスラインにはPx2のみがつながるような配置もあるが、図６乃至図９を用いて説明した縦すじムラの発生を解決するためには、図１０に示される画素配置を採用する必要がある。   Further, in the multi-pixel described above, there is an arrangement in which only Px1 is connected to one source bus line and only Px2 is connected to the adjacent source bus line as in the case described with reference to FIG. In order to solve the occurrence of the vertical stripe unevenness described with reference to FIGS. 6 to 9, it is necessary to adopt the pixel arrangement shown in FIG.

図１０においては、Px1とPx2はそれぞれ専用のTFTを持つが、左右どちらのソースバスラインに接続されるかがチドリ配置で交互になっている。そのため、１本のソースバスラインの接続に注目すると、Px1,Px2,Px1,Px2・・・と交互になっている。   In FIG. 10, Px1 and Px2 each have a dedicated TFT, but the left and right source bus lines are alternately arranged in a grid arrangement. Therefore, when attention is paid to the connection of one source bus line, it alternates with Px1, Px2, Px1, Px2.

図１１および図１２は、図１０における書き込み極性のパターンを示している。図１１のＡに、ｋフレーム目における各バスラインからみた全体の極性のパターン配置を示し、図１１のＢに、ｋフレーム目におけるPx1のみの極性のパターン配置、図１１のＣに、ｋフレーム目におけるPx2のみのパターン配置を示している。また、図１２のＡに、ｋ＋１フレーム目における各バスラインからみた全体の極性のパターン配置を示し、図１２のＢに、ｋ＋１フレーム目におけるPx1のみの極性のパターン配置、図１２のＣに、ｋ＋１フレーム目におけるPx2のみのパターン配置を示している。ここで、太字のプラス（＋）およびマイナス（−）は、px1を示し、太字ではないプラス（＋）およびマイナス（−）は、px2を示している。   11 and 12 show the write polarity patterns in FIG. 11A shows the pattern arrangement of the entire polarity as viewed from each bus line in the kth frame, FIG. 11B shows the pattern arrangement of the polarity of only Px1 in the kth frame, and FIG. 11C shows the kframe. The pattern arrangement of only Px2 in the eye is shown. 12A shows the pattern arrangement of the entire polarity as seen from each bus line in the (k + 1) th frame, FIG. 12B shows the pattern arrangement of the polarity of only Px1 in the (k + 1) th frame, and FIG. The pattern arrangement of only Px2 in the (k + 1) th frame is shown. Here, bold plus (+) and minus (−) indicate px1, and non-bold plus (+) and minus (−) indicate px2.

図１１のＡおよび図１２のＡに示されるように、ソースバスラインの出力は縦ライン反転になっており、消費電力的に有利であることがわかる。また、図１１のＢおよびＣ、並びに、図１２のＢおよびＣに示されるように、Px1、Px2の各画素の極性に注目すると、それぞれがチドリ配列になっていることがわかる。このため、コモン電極電位が、最適の中心電位Vcomからずれることで輝度差が生じても、近距離の画素同士で相殺しあうため、観察可能なムラは発生しない。   As shown in FIG. 11A and FIG. 12A, it can be seen that the output of the source bus line is vertical line inversion, which is advantageous in terms of power consumption. Further, as shown in B and C of FIG. 11 and B and C of FIG. 12, it can be seen that the respective pixels are in a plover arrangement when attention is paid to the polarities of the pixels Px1 and Px2. For this reason, even if a difference in luminance occurs due to the common electrode potential deviating from the optimum center potential Vcom, the pixels at close distances cancel each other, so that observable unevenness does not occur.

しかしながら、図１０乃至図１２を用いて説明した構造においても新たな問題が発生する。具体的には、図１１および図１２を用いて説明した書き込みにおいて、確かに特定のソースバスラインの出力を見ると極性は反転しておらず、消費電力は抑えられている。例えば、画面を全白、すなわち255/255階調とした場合、Px1,Px2を含めて全ての画素に最大の電圧が印加されるが、電圧の変動が無くバスラインは常に最大電圧に固定されるため、ドライバICそのものはほとんど電流を流すことが無く、消費電力は非常に小さい。しかしながら、中間調を表示する場合、マルチ画素でサブ画素Ａとサブ画素Ｂとに輝度差をつける必要があるため、例えば64/255程度の階調では、Px1の階調が240/255でPx2が0/255という階調差がついてしまう。実際のソースドライバは240/255,0/255,240/255,0/255・・・と大きな電位差で変動するため、消費電力の低減効果は、ドット反転駆動とほとんど変わらない程度まで悪化する。   However, a new problem also occurs in the structure described with reference to FIGS. Specifically, in the writing described with reference to FIGS. 11 and 12, the polarity is not reversed when the output of a specific source bus line is seen, and the power consumption is suppressed. For example, if the screen is all white, that is, 255/255 gradation, the maximum voltage is applied to all pixels including Px1 and Px2, but there is no voltage fluctuation and the bus line is always fixed at the maximum voltage. Therefore, the driver IC itself hardly flows current, and the power consumption is very small. However, when displaying halftones, it is necessary to make a luminance difference between sub-pixel A and sub-pixel B with multi-pixels. For example, in the gradation of about 64/255, the gradation of Px1 is 240/255 and Px2 Has a gradation difference of 0/255. Since the actual source driver fluctuates with a large potential difference of 240/255, 0/255, 240/255, 0/255,.

実際に表示される画像（例えば、テレビジョン受像機において受信、表示される画像）では、全白のような極端な映像は極めてまれであり、中間調を多く含む映像になるため、図１０乃至図１２を用いて説明した構造は、総合的な消費電力としては縦ライン反転を採用したメリットを大きく損なってしまうものである。   In an actually displayed image (for example, an image received and displayed in a television receiver), an extreme image such as all white is extremely rare, and an image including many halftones is obtained. The structure described with reference to FIG. 12 greatly impairs the merit of employing vertical line inversion as the total power consumption.

また、図１０乃至図１２を用いて説明した構造では、室温では、図１３のＡに示されるように均一な表示が得られていても、低温になったときに、ドライバの実装周期と一致した図１３のＢに示されるようなスジ状のムラが発生する。   Further, in the structure described with reference to FIGS. 10 to 12, even when a uniform display is obtained as shown in FIG. 13A at room temperature, it coincides with the mounting period of the driver when the temperature is low. As shown in FIG. 13B, streaky unevenness occurs.

図１４乃至図１６を用いて、その原因について説明する。図１４のＡおよびＢは、理想的な波形が入力された場合の、中間調（例えば、１２７／２５５階調）におけるゲートバスラインの電圧Ｖｇ、ソースバスラインの電圧Ｖｓ、および、画素電極の電圧Ｖｐｘである。図１４のＡがPx1書き込みを示し、図１４のＢがPx2書き込みを示している。ソースバスラインの電圧Vsは、中間調において、240/255,0/255,240/255,0/255・・・と大きな電位差で変動する。そして、ゲートの書き込みパルスが立った状態でTFTを介して電流が画素電極とソースバスラインの間で流れて、画素電極の電圧Vpxが変動する。   The cause will be described with reference to FIGS. 14A and 14B show the gate bus line voltage Vg, the source bus line voltage Vs, and the pixel electrode in a halftone (for example, 127/255 gradation) when an ideal waveform is input. The voltage is Vpx. 14A shows Px1 writing, and FIG. 14B shows Px2 writing. The voltage Vs of the source bus line varies with a large potential difference of 240/255, 0/255, 240/255, 0/255. Then, a current flows between the pixel electrode and the source bus line through the TFT in a state where the gate write pulse is raised, and the voltage Vpx of the pixel electrode changes.

図１５のＡおよびＢは、バスラインの遅延時間を想定した場合の、中間調（例えば、１２７／２５５階調）におけるゲートバスラインの電圧Ｖｇ、ソースバスラインの電圧Ｖｓ、および、画素電極の電圧Ｖｐｘである。図１５のＡがPx1書き込みを示し、図１５のＢがPx2書き込みを示している。室温で駆動を行う場合は、図１５のＡおよびＢに示される状態にと略同等の書き込みが行われる。このような場合においては、ゲートの立ち上がり部分でゲートパルスもソース電圧もなまるため、図１４を用いて説明した状態に比べて画素電極への充電に時間を要するが、通常、この状態でも書き込めるような能力をもったTFTに設計するため、問題は起きない。   15A and 15B show the gate bus line voltage Vg, the source bus line voltage Vs, and the pixel electrode in the halftone (for example, 127/255 gradation) when the delay time of the bus line is assumed. The voltage is Vpx. 15A shows Px1 writing, and FIG. 15B shows Px2 writing. In the case of driving at room temperature, writing substantially equivalent to the state shown in FIGS. 15A and 15B is performed. In such a case, since the gate pulse and the source voltage are reduced at the rising edge of the gate, it takes time to charge the pixel electrode as compared with the state described with reference to FIG. Because it is designed to be a TFT with such capabilities, no problems will occur.

しかしながら、更に、低温状態になると、TFTのモビリティが減少するため、充電にはより時間を要してしまう。図１６のＡおよびＢは、バスラインの遅延時間を想定し、かつ、低音でＴＦＴの能力が下がってしまった場合の、中間調（例えば、１２７／２５５階調）におけるゲートバスラインの電圧Ｖｇ、ソースバスラインの電圧Ｖｓ、および、画素電極の電圧Ｖｐｘである。図１６のＡがPx1書き込みを示し、図１６のＢがPx2書き込みを示している。図１６における場合、ソースバスライン電圧の遅延が書き込みに影響してしまうため、図１３のＢを用いて説明したようなスジムラが発生してしまう。   However, when the temperature is further lowered, the mobility of the TFT decreases, so that charging takes more time. 16A and 16B show the gate bus line voltage Vg in a halftone (for example, 127/255 gradations) when the delay time of the bus line is assumed and the capability of the TFT is lowered due to low sound. , Source bus line voltage Vs, and pixel electrode voltage Vpx. 16A shows Px1 writing, and FIG. 16B shows Px2 writing. In the case of FIG. 16, since the delay of the source bus line voltage affects the writing, the stripe unevenness described with reference to B of FIG. 13 occurs.

もちろん、TFTを、低温を基準として設計することで、図１３のＢに示されるようなスジムラの改善は可能であるが、そのためにTFTのサイズを大きくすると、開口率が下がったり、逆にゲートの負荷が増えて遅延時間が増し、ムラが悪化するなど別の問題が起きるリスクが発生してしまう。このような問題は、例えば、120Hzや240Hzなど高速書き込みになればなるほど影響が大きくなり、症状が悪化する。   Of course, it is possible to improve the stripe unevenness as shown in FIG. 13B by designing the TFT based on the low temperature. However, when the TFT size is increased, the aperture ratio decreases, or conversely the gate. There is a risk that another problem such as an increase in delay, an increase in delay time, and a worsening of unevenness will occur. For example, the problem becomes more serious as the high-speed writing such as 120 Hz or 240 Hz is performed, and the symptom is worsened.

本発明はこのような状況に鑑みてなされたものであり、TFTのサイズを大きくすることなく、すじムラの発生を抑制し、更に、必要なメモリ容量を少なくすることができるようにするものである。   The present invention has been made in view of such a situation, and it is possible to suppress the occurrence of streak unevenness without increasing the size of the TFT and to further reduce the required memory capacity. is there.

本発明の第１の側面の液晶表示装置は、マトリクス状に配設された、全白を除いた階調を表示する場合に電位差によって輝度が異なる第１の画素と第２の画素からなるマルチ画素構造を有する画素に対応する液晶表示素子から構成される表示手段と、前記画素に対応する前記液晶表示素子に接続された走査線を駆動する第１の駆動手段と、前記画素に対応する前記液晶表示素子に接続された信号線を駆動する第２の駆動手段と、前記表示手段に表示させる画像信号を取得する画像取得手段と、前記画像取得手段により取得された前記画像信号に基づいて、前記第１の駆動手段および前記第２の駆動手段を制御する制御手段とを備え、前記表示手段において、マルチ画素構造を有する前記画素に対応する前記液晶表示素子に接続される２つの前記信号線のそれぞれには、前記画素を構成する前記第１の画素と前記第２の画素が千鳥構造に接続され、前記制御手段は、前記表示手段の全水平走査ラインを４ライン以上の水平走査ラインから構成される複数の第１の領域に分割し、各第１の領域で、水平走査ラインの奇数ラインのみを走査する第１のサブフレームの走査を実行し、前記表示手段の全水平走査ラインを、４ライン以上の水平走査ラインから構成され、前記第１の領域の各領域の境目と境目の異なる第２の領域に分割し、各第２の領域で、水平走査ラインの偶数ラインのみを走査する第２のサブフレームの走査を実行することにより、１フレーム全ての水平走査ラインを走査するように前記第１の駆動手段を制御し、前記画素に接続される２つの前記信号線に接続されている前記第１の画素と前記第２の画素との極性が異なるとともに、隣り合う画素の前記第１の画素、および、隣り合う画素の前記第２の画素の極性が異なり、かつ、全白を除いた階調を表示する場合に前記第１のサブフレームと前記第２のサブフレームとの切換え時に極性が反転せず、電圧が変動するように、前記第２の駆動手段を制御する。 The liquid crystal display device according to the first aspect of the present invention includes a multi-pixel array composed of a first pixel and a second pixel arranged in a matrix and having different luminance depending on a potential difference when displaying gradations excluding all white. Display means comprising a liquid crystal display element corresponding to a pixel having a pixel structure; first driving means for driving a scanning line connected to the liquid crystal display element corresponding to the pixel; and the corresponding to the pixel. Based on the second driving means for driving the signal line connected to the liquid crystal display element, the image acquisition means for acquiring the image signal to be displayed on the display means, and the image signal acquired by the image acquisition means, Control means for controlling the first drive means and the second drive means, and in the display means, two front terminals connected to the liquid crystal display elements corresponding to the pixels having a multi-pixel structure. The first pixel and the second pixel constituting the pixel are connected to each signal line in a staggered structure, and the control unit scans all horizontal scanning lines of the display unit by four or more horizontal scanning lines. Dividing into a plurality of first regions composed of lines, scanning in each first region is performed in a first subframe in which only odd lines of horizontal scanning lines are scanned, and all horizontal scanning of the display means is performed. A line is composed of four or more horizontal scanning lines, and is divided into second regions having different boundaries from each other in the first region, and only even lines of horizontal scanning lines are divided in each second region. By executing the scanning of the second subframe that scans the first driving means, the first driving means is controlled so as to scan the horizontal scanning lines of one frame, and the two signal lines connected to the pixels are controlled. It is connected Except serial with different polarity of the first pixel and the second pixel, the first pixel of the adjacent pixels, and, unlike the polarity of the second pixel of the adjacent pixels, and the total white It was not the polarity reversal at the time of switching the first subframe and the second subframe in the case of displaying gray scale, so that the voltage fluctuates, for controlling the second driving means.

本発明の第１の側面の液晶表示方法は、マトリクス状に配設された、全白を除いた階調を表示する場合に電位差によって輝度が異なる第１の画素と第２の画素からなるマルチ画素構造を有する画素に対応する液晶表示素子から構成される表示手段と、前記画素に対応する前記液晶表示素子に接続された走査線を駆動する第１の駆動手段と、前記画素に対応する前記液晶表示素子に接続された信号線を駆動する第２の駆動手段とを備え、前記表示手段において、マルチ画素構造を有する前記画素に対応する前記液晶表示素子に接続される２つの前記信号線のそれぞれには、前記画素を構成する前記第１の画素と前記第２の画素が千鳥構造に接続されている液晶表示装置に画像を表示させるための液晶表示方法において、前記表示手段に表示させる前記画像に対応する画像信号を取得し、取得された前記画像信号に基づいて、前記第１の駆動手段および前記第２の駆動手段を制御するとき、前記表示手段の全水平走査ラインを４ライン以上の水平走査ラインから構成される複数の第１の領域に分割し、各第１の領域で、水平走査ラインの奇数ラインのみを走査する第１のサブフレームの走査を実行し、前記表示手段の全水平走査ラインを、４ライン以上の水平走査ラインから構成され、前記第１の領域の各領域の境目と境目の異なる第２の領域に分割し、各第２の領域で、水平走査ラインの偶数ラインのみを走査する第２のサブフレームの走査を実行することにより、１フレーム全ての水平走査ラインを走査するように前記第１の駆動手段を制御し、前記画素に接続される２つの前記信号線に接続されている前記第１の画素と前記第２の画素との極性が異なるとともに、隣り合う画素の前記第１の画素、および、隣り合う画素の前記第２の画素の極性が異なり、かつ、全白を除いた階調を表示する場合に前記第１のサブフレームと前記第２のサブフレームとの切換え時に極性が反転せず、電圧が変動するように、前記第２の駆動手段を制御する。 The liquid crystal display method according to the first aspect of the present invention provides a multi-pixel comprising a first pixel and a second pixel arranged in a matrix and having different luminance depending on a potential difference when displaying gradations excluding all white. Display means comprising a liquid crystal display element corresponding to a pixel having a pixel structure; first driving means for driving a scanning line connected to the liquid crystal display element corresponding to the pixel; and the corresponding to the pixel. Second driving means for driving a signal line connected to the liquid crystal display element, wherein, in the display means, the two signal lines connected to the liquid crystal display element corresponding to the pixel having a multi-pixel structure. In each of the liquid crystal display methods for displaying an image on a liquid crystal display device in which the first pixel and the second pixel constituting the pixel are connected in a staggered structure, each of the first pixel and the second pixel is displayed on the display means. When the image signal corresponding to the image is acquired, and the first driving unit and the second driving unit are controlled based on the acquired image signal, four horizontal scanning lines of the display unit are provided. The display means is divided into a plurality of first areas composed of the above horizontal scanning lines, and in each of the first areas, scanning of the first subframe is performed in which only odd lines of the horizontal scanning lines are scanned. The horizontal scanning lines are composed of four or more horizontal scanning lines, and are divided into second regions having different boundaries from each other in the first region. In each second region, horizontal scanning lines are divided. By executing the scan of the second sub-frame that scans only the even-numbered lines, the first driving means is controlled to scan the horizontal scan lines of one frame, and two pixels connected to the pixel Trust The polarities of the first pixel and the second pixel connected to a line are different, the polarities of the first pixel of an adjacent pixel and the second pixel of an adjacent pixel are different, and, without switching the polarity is reversed during the second sub-frame and the first sub-frame in the case of displaying a gray level, excluding all white, so that the voltage fluctuates, the second driving means To control.

本発明の第１の側面においては、マトリクス状に配設された、全白を除いた階調を表示する場合に電位差によって輝度が異なる第１の画素と第２の画素からなるマルチ画素構造を有する画素に対応する液晶表示素子から構成され、マルチ画素構造を有する画素に対応する液晶表示素子に接続される２つの信号線のそれぞれには、画素を構成する第１の画素と第２の画素が千鳥構造に接続されている表示手段に表示させる画像に対応する画像信号が取得され、取得された画像信号に基づいて、画素に対応する液晶表示素子に接続された走査線を駆動する第１の駆動手段および画素に対応する液晶表示素子に接続された信号線を駆動する第２の駆動手段が制御されるとき、表示手段の全水平走査ラインが４ライン以上の水平走査ラインから構成される複数の第１の領域に分割され、各第１の領域で、水平走査ラインの奇数ラインのみを走査する第１のサブフレームの走査が実行され、表示手段の全水平走査ラインを、４ライン以上の水平走査ラインから構成され、第１の領域の各領域の境目と境目の異なる第２の領域に分割し、各第２の領域で、水平走査ラインの偶数ラインのみを走査する第２のサブフレームの走査が実行されることにより、１フレーム全ての水平走査ラインが走査されるように第１の駆動手段が制御され、画素に接続される２つの信号線に接続されている第１の画素と第２の画素との極性が異なるとともに、隣り合う画素の第１の画素、および、隣り合う画素の第２の画素の極性が異なり、かつ、全白を除いた階調を表示する場合に第１のサブフレームと第２のサブフレームとの切換え時に極性が反転せず、電圧が変動するように、第２の駆動手段が制御される。 In the first aspect of the present invention, there is provided a multi-pixel structure including a first pixel and a second pixel which are arranged in a matrix and have different luminance depending on a potential difference when displaying gradations excluding all white. A first pixel and a second pixel that constitute a pixel are respectively included in two signal lines that are configured by a liquid crystal display element corresponding to the pixel having the pixel and are connected to the liquid crystal display element corresponding to the pixel having a multi-pixel structure. The image signal corresponding to the image to be displayed on the display means connected to the staggered structure is acquired, and the scanning line connected to the liquid crystal display element corresponding to the pixel is driven based on the acquired image signal. When the driving means and the second driving means for driving the signal lines connected to the liquid crystal display elements corresponding to the pixels are controlled, all horizontal scanning lines of the display means are composed of four or more horizontal scanning lines. The first sub-frame that scans only the odd-numbered horizontal scanning lines in each first area is scanned in each first area, and all horizontal scanning lines of the display means are divided into four lines. The second scanning line is composed of the horizontal scanning lines described above, and is divided into second regions different from each other in the boundary of each region of the first region, and the second region that scans only even lines of the horizontal scanning line in each second region. By executing the scanning of the sub-frame, the first driving unit is controlled so that the horizontal scanning lines of all the frames are scanned, and the first driving unit connected to the two signal lines connected to the pixels. When the polarity of the pixel is different from that of the second pixel, the polarity of the first pixel of the adjacent pixel is different from the polarity of the second pixel of the adjacent pixel, and a gradation excluding all white is displayed the first sub-frame and second sub-in Without switching the polarity is reversed when the frame, so that the voltage fluctuates, the second driving means is controlled.

本発明の第２の側面の表示制御装置は、マトリクス状に配設された、全白を除いた階調を表示する場合に電位差によって輝度が異なる第１の画素と第２の画素からなるマルチ画素構造を有する画素に対応する液晶表示素子から構成され、マルチ画素構造を有する前記画素に対応する前記液晶表示素子に接続される２つの信号線のそれぞれには、前記画素を構成する前記第１の画素と前記第２の画素が千鳥構造に接続される表示部への画像の表示を制御する表示制御装置において、前記画素に対応する前記液晶表示素子に接続された走査線を駆動する第１の駆動手段と、前記画素に対応する前記液晶表示素子に接続された前記信号線を駆動する第２の駆動手段と、前記表示部に表示させる画像信号を取得する画像取得手段と、前記画像取得手段により取得された前記画像信号に基づいて、前記第１の駆動手段および前記第２の駆動手段を制御する制御手段とを備え、前記制御手段は、前記表示部の全水平走査ラインを４ライン以上の水平走査ラインから構成される複数の第１の領域に分割し、各第１の領域で、水平走査ラインの奇数ラインのみを走査する第１のサブフレームの走査を実行し、前記表示部の全水平走査ラインを、４ライン以上の水平走査ラインから構成され、前記第１の領域の各領域の境目と境目の異なる第２の領域に分割し、各第２の領域で、水平走査ラインの偶数ラインのみを走査する第２のサブフレームの走査を実行することにより、１フレーム全ての水平走査ラインを走査するように前記第１の駆動手段を制御し、前記画素に接続される２つの前記信号線に接続されている前記第１の画素と前記第２の画素との極性が異なるとともに、隣り合う画素の前記第１の画素、および、隣り合う画素の前記第２の画素の極性が異なり、かつ、全白を除いた階調を表示する場合に前記第１のサブフレームと前記第２のサブフレームとの切換え時に極性が反転せず、電圧が変動するように、前記第２の駆動手段を制御する。 The display control apparatus according to the second aspect of the present invention provides a multi-pixel display composed of a first pixel and a second pixel arranged in a matrix and having different luminance depending on a potential difference when displaying gradations excluding all white. Each of the two signal lines that are configured by a liquid crystal display element corresponding to a pixel having a pixel structure and that is connected to the liquid crystal display element corresponding to the pixel having a multi-pixel structure has the first that constitutes the pixel. In the display control apparatus for controlling display of an image on a display unit in which the pixels and the second pixels are connected in a staggered structure, a first driving line connected to the liquid crystal display element corresponding to the pixels is driven. Driving means, second driving means for driving the signal line connected to the liquid crystal display element corresponding to the pixel, image acquisition means for acquiring an image signal to be displayed on the display unit, and the image acquisition means Control means for controlling the first drive means and the second drive means based on the image signal acquired from the image signal, wherein the control means includes four or more horizontal scanning lines of the display unit. A first sub-frame that scans only the odd lines of the horizontal scanning lines in each of the first areas. All horizontal scanning lines are composed of four or more horizontal scanning lines, and are divided into second regions having different boundaries from each other in the first region. In each second region, the horizontal scanning lines By performing the scan of the second sub-frame that scans only the even lines, the first driving means is controlled to scan the horizontal scan lines of one frame, and two of the two pixels connected to the pixel are controlled. Connect to signal line With the polarity of the first pixel and the second pixel being different, the first pixel of the adjacent pixels, and, unlike the polarity of the second pixel of the adjacent pixels, and the total without polarity reversal when switching the first subframe and the second subframe in the case of displaying the gradation except white, so that the voltage fluctuates, and controls the second driving means .

本発明の第２の側面の表示制御方法は、マトリクス状に配設された、全白を除いた階調を表示する場合に電位差によって輝度が異なる第１の画素と第２の画素からなるマルチ画素構造を有する画素に対応する液晶表示素子から構成され、マルチ画素構造を有する前記画素に対応する前記液晶表示素子に接続される２つの信号線のそれぞれには、前記画素を構成する前記第１の画素と前記第２の画素が千鳥構造に接続されている表示部への画像の表示を制御するために、前記画素に対応する前記液晶表示素子に接続された走査線を駆動する第１の駆動手段と、前記画素に対応する前記液晶表示素子に接続された前記信号線を駆動する第２の駆動手段とを備える表示制御装置の表示制御方法において、前記表示部に表示させる前記画像に対応する画像信号を取得し、取得された前記画像信号に基づいて、前記第１の駆動手段および前記第２の駆動手段を制御するとき、前記表示部の全水平走査ラインを４ライン以上の水平走査ラインから構成される複数の第１の領域に分割し、各第１の領域で、水平走査ラインの奇数ラインのみを走査する第１のサブフレームの走査を実行し、前記表示部の全水平走査ラインを、４ライン以上の水平走査ラインから構成され、前記第１の領域の各領域の境目と境目の異なる第２の領域に分割し、各第２の領域で、水平走査ラインの偶数ラインのみを走査する第２のサブフレームの走査を実行することにより、１フレーム全ての水平走査ラインを走査するように前記第１の駆動手段を制御し、前記画素に接続される２つの前記信号線に接続されている前記第１の画素と前記第２の画素との極性が異なるとともに、隣り合う画素の前記第１の画素、および、隣り合う画素の前記第２の画素の極性が異なり、かつ、全白を除いた階調を表示する場合に前記第１のサブフレームと前記第２のサブフレームとの切換え時に極性が反転せず、電圧が変動するように、前記第２の駆動手段を制御する。 The display control method according to the second aspect of the present invention provides a multi-pixel display composed of a first pixel and a second pixel arranged in a matrix and having different luminance depending on a potential difference when displaying gradations excluding all white. Each of the two signal lines that are configured by a liquid crystal display element corresponding to a pixel having a pixel structure and that is connected to the liquid crystal display element corresponding to the pixel having a multi-pixel structure has the first that constitutes the pixel. A first scanning line connected to the liquid crystal display element corresponding to the pixel to control display of an image on a display unit in which the second pixel and the second pixel are connected in a staggered structure. Corresponding to the image to be displayed on the display unit in a display control method of a display control device, comprising: a driving unit; and a second driving unit that drives the signal line connected to the liquid crystal display element corresponding to the pixel. Do When the image signal is acquired and the first driving unit and the second driving unit are controlled based on the acquired image signal, four or more horizontal scanning lines of the display unit are used as the total horizontal scanning lines. Are divided into a plurality of first regions, and in each of the first regions, scanning of the first sub-frame for scanning only odd lines of horizontal scanning lines is performed, and all horizontal scanning lines of the display unit are executed. Is divided into second regions that are different from each other in the boundary between each region of the first region, and only the even lines of the horizontal scanning line are divided in each second region. By executing scanning of the second sub-frame to be scanned, the first driving means is controlled to scan the horizontal scanning lines of one frame and connected to the two signal lines connected to the pixels. Have been said With the polarity of the first pixel and the second pixel are different, the first pixel of the adjacent pixels, and, unlike the polarity of the second pixel of the adjacent pixels, and, floors excluding all white polarity does not reverse at the time of switching between the first sub-frame and the second sub-frame to display a tone, so that the voltage fluctuates, for controlling the second driving means.

本発明の第２の側面においては、マトリクス状に配設された、全白を除いた階調を表示する場合に電位差によって輝度が異なる第１の画素と第２の画素からなるマルチ画素構造を有する画素に対応する液晶表示素子から構成され、マルチ画素構造を有する画素に接続される２つの信号線のそれぞれには、画素を構成する第１の画素と第２の画素が千鳥構造に接続されている表示部に表示させる画像に対応する画像信号が取得され、取得された画像信号に基づいて、画素に対応する液晶表示素子に接続された走査線を駆動する第１の駆動手段および画素に対応する液晶表示素子に接続された信号線を駆動する第２の駆動手段が制御されるとき、表示部の全水平走査ラインが４ライン以上の水平走査ラインから構成される複数の第１の領域に分割され、各第１の領域で、水平走査ラインの奇数ラインのみを走査する第１のサブフレームの走査が実行され、表示部の全水平走査ラインを、４ライン以上の水平走査ラインから構成され、第１の領域の各領域の境目と境目の異なる第２の領域に分割し、各第２の領域で、水平走査ラインの偶数ラインのみを走査する第２のサブフレームの走査が実行されることにより、１フレーム全ての水平走査ラインが走査されるように第１の駆動手段が制御され、画素に接続される２つの信号線に接続されている第１の画素と第２の画素との極性が異なるとともに、隣り合う画素の第１の画素、および、隣り合う画素の第２の画素の極性が異なり、かつ、全白を除いた階調を表示する場合に第１のサブフレームと第２のサブフレームとの切換え時に極性が反転せず、電圧が変動するように、第２の駆動手段が制御される。 In the second aspect of the present invention, there is provided a multi-pixel structure including a first pixel and a second pixel, which are arranged in a matrix and have different luminance depending on a potential difference when displaying gradations excluding all white. A first pixel and a second pixel that constitute a pixel are connected in a staggered structure to each of two signal lines that are configured by liquid crystal display elements corresponding to the pixels that are included and are connected to the pixels having a multi-pixel structure. An image signal corresponding to an image to be displayed on the display unit is acquired, and, based on the acquired image signal, a first driving unit and a pixel for driving a scanning line connected to a liquid crystal display element corresponding to the pixel When the second driving means for driving the signal line connected to the corresponding liquid crystal display element is controlled, a plurality of first regions in which all horizontal scanning lines of the display unit are composed of four or more horizontal scanning lines Split into In each first region, scanning of the first subframe that scans only the odd-numbered horizontal scanning lines is performed, and all horizontal scanning lines of the display unit are composed of four or more horizontal scanning lines, The first sub-frame is divided into second regions that are different from each other in the boundary between the first regions, and the second sub-frame scanning is performed in each second region to scan only the even-numbered horizontal scanning lines. Thus, the first driving unit is controlled so that the horizontal scanning lines of one frame are scanned, and the polarities of the first pixel and the second pixel connected to the two signal lines connected to the pixel The first sub-frame and the second sub-pixel when the first pixel of the adjacent pixel and the polarity of the second pixel of the adjacent pixel are different and the gradation excluding all white is displayed . the polarity of at the time of switching the sub-frame Without rolling, so that the voltage fluctuates, the second driving means is controlled.

ネットワークとは、少なくとも２つの装置が接続され、ある装置から、他の装置に対して、情報の伝達をできるようにした仕組みをいう。ネットワークを介して通信する装置は、独立した装置どうしであっても良いし、１つの装置を構成している内部ブロックどうしであっても良い。   The network is a mechanism in which at least two devices are connected and information can be transmitted from one device to another device. The devices that communicate via the network may be independent devices, or may be internal blocks that constitute one device.

また、通信とは、無線通信および有線通信は勿論、無線通信と有線通信とが混在した通信、即ち、ある区間では無線通信が行われ、他の区間では有線通信が行われるようなものであっても良い。さらに、ある装置から他の装置への通信が有線通信で行われ、他の装置からある装置への通信が無線通信で行われるようなものであっても良い。   The communication is not only wireless communication and wired communication, but also communication in which wireless communication and wired communication are mixed, that is, wireless communication is performed in a certain section and wired communication is performed in another section. May be. Further, communication from one device to another device may be performed by wired communication, and communication from another device to one device may be performed by wireless communication.

表示装置は、独立した装置であっても良いし、テレビジョン受像機や録画再生装置の表示処理を行うブロックであっても良い。また、表示制御装置は、独立した装置であっても良いし、テレビジョン受像機や録画再生装置の表示制御処理を行うブロックであっても良い。   The display device may be an independent device, or may be a block that performs display processing of a television receiver or a recording / playback device. In addition, the display control device may be an independent device, or may be a block that performs display control processing of a television receiver or a recording / playback device.

本発明の第１の側面によれば、画像を表示することができ、特に、TFTのサイズを大きくすることなく、筋ムラの発生を抑制することができ、その場合に必要なメモリ容量を少なくすることができる。   According to the first aspect of the present invention, it is possible to display an image, and in particular, it is possible to suppress the occurrence of uneven stripes without increasing the size of the TFT, and the memory capacity required in that case is reduced. can do.

本発明の第２の側面によれば、画像の表示を制御することができ、特に、TFTのサイズを大きくすることなく、筋ムラの発生を抑制することができ、その場合に必要なメモリ容量を少なくすることができる。   According to the second aspect of the present invention, it is possible to control the display of an image, and in particular, it is possible to suppress the occurrence of stripe unevenness without increasing the size of the TFT, and the memory capacity required in that case Can be reduced.

以下、図を参照して、本発明の実施の形態について説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

図１７は、表示装置５１の構成を示すブロック図である。表示装置５１は、制御部７１、ＲＯＭ７２、フレームバッファ７３、ゲートドライバ（Gate Driver）７４、ソースドライバ（Source Driver）７５、および、LCD（Liquid crystal display）パネル７６を含んで構成されている。   FIG. 17 is a block diagram illustrating a configuration of the display device 51. The display device 51 includes a control unit 71, a ROM 72, a frame buffer 73, a gate driver 74, a source driver 75, and an LCD (Liquid crystal display) panel 76.

制御部７１は、表示装置５１の制御を行うものであり、レシーバ９１、データ並び替え部９２、信号処理部９３、タイミングジェネレータ９４、および、メモリコントローラ９５を含んで構成され、表示装置５１固有の信号処理（例えば、色調整など）をするとともに、画像データを表示画素に書き込むために、ＬＣＤパネル７６の走査（ゲート）ライン、およびデータ（ソース）ラインを駆動するゲートドライバ７４およびソースドライバ７５を制御する。   The control unit 71 controls the display device 51, and includes a receiver 91, a data rearrangement unit 92, a signal processing unit 93, a timing generator 94, and a memory controller 95, and is specific to the display device 51. A gate driver 74 and a source driver 75 for driving a scanning (gate) line and a data (source) line of the LCD panel 76 are used to perform signal processing (for example, color adjustment) and write image data to display pixels. Control.

レシーバ９１は、外部より入力される映像信号を受信して、データ並び替え部９２に供給する。   The receiver 91 receives a video signal input from the outside and supplies it to the data rearrangement unit 92.

データ並び替え部９２は、入力画像のデータの並び変えを実行し、並び替えられた入力画像を、信号処理部９３に供給する。   The data rearrangement unit 92 performs rearrangement of the input image data, and supplies the rearranged input image to the signal processing unit 93.

信号処理部９３は、ＲＯＭ７２に保持されているパラメータを参照し、γ補正や、液晶応答と画素書き込み電圧を補償するための信号処理を実行し、処理後の信号を、タイミングジェネレータ９４またはメモリコントローラ９５に供給する。   The signal processing unit 93 refers to the parameters held in the ROM 72, executes γ correction and signal processing for compensating the liquid crystal response and the pixel writing voltage, and outputs the processed signal to the timing generator 94 or the memory controller. 95.

タイミングジェネレータ９４は、ドライバ制御用タイミングジェネレータ１１１、データフォーマッタ１１２、および、トランスミッタ１１３を含んで構成され、表示装置５１の表示に関係する最も基本的な制御を行うものである。   The timing generator 94 includes a driver control timing generator 111, a data formatter 112, and a transmitter 113, and performs the most basic control related to display on the display device 51.

ドライバ制御用タイミングジェネレータ１１１は、信号処理部９３から供給される信号に基づいて、表示素子を駆動する走査用のゲートドライバ７４および画像データを画素に書き込むソースドライバ７５の制御信号を生成する。   Based on the signal supplied from the signal processing unit 93, the driver control timing generator 111 generates control signals for the scanning gate driver 74 for driving the display element and the source driver 75 for writing image data to the pixels.

データフォーマッタ１１２は、信号処理部９３から供給される信号を、ソースドライバ７５へ映像信号を供給するための信号フォーマットに変換する。トランスミッタ１１３は、データフォーマッタ１１２において変換された映像信号をソースドライバ７５に送信する。   The data formatter 112 converts the signal supplied from the signal processing unit 93 into a signal format for supplying a video signal to the source driver 75. The transmitter 113 transmits the video signal converted by the data formatter 112 to the source driver 75.

メモリコントローラ９５は、信号処理済みの画像信号のフレームバッファ７３との入出力の制御をする。   The memory controller 95 controls input / output of the image signal that has been subjected to signal processing with the frame buffer 73.

ＲＯＭ７２は、信号処理部９３の処理など、制御部７１の内部動作において必要とされるパラメータを格納する。   The ROM 72 stores parameters required for the internal operation of the control unit 71 such as the processing of the signal processing unit 93.

フレームバッファ７３は、メモリコントローラ９５の制御に基づいて、画像データを格納する。   The frame buffer 73 stores image data based on the control of the memory controller 95.

ゲートドライバ（Gate Driver）７４は、複数（ここでは、ゲートドライバ７４−１乃至７４−３の３つ）設けることができ、ドライバ制御用タイミングジェネレータ１１１の制御に基づいて、LCDパネル７６にマトリクス状に配設された画素の対応する走査（ゲート）ラインを駆動して、ゲートバスラインに接続されているアクティブ素子をOn/Off制御する。   A plurality of gate drivers 74 (here, three gate drivers 74-1 to 74-3) can be provided, and the LCD panel 76 is arranged in a matrix based on the control of the driver control timing generator 111. The corresponding scanning (gate) lines of the pixels disposed in the are driven, and the active elements connected to the gate bus lines are controlled on / off.

ソースドライバ（Source Driver）７５は、複数（ここでは、ソースドライバ７５−１乃至７５−１０の１０個）設けることができ、ドライバ制御用タイミングジェネレータ１１１の制御に基づいて、映像信号がLCDパネル７６にマトリクス状に配設された表示素子に表示されるよう、トランスミッタ１１３から供給される映像信号のD/A変換を行い、各画素に書き込むデータとして、対応するソースバスラインを駆動する。   A plurality of source drivers 75 (here, 10 source drivers 75-1 to 75-10) can be provided, and the video signal is displayed on the LCD panel 76 based on the control of the driver control timing generator 111. The D / A conversion of the video signal supplied from the transmitter 113 is performed so as to be displayed on display elements arranged in a matrix, and the corresponding source bus line is driven as data to be written to each pixel.

LCDパネル７６は、マトリクス状に配設された画素に対応する液晶表示素子から構成され、保持電位により画像を表示するものである。   The LCD panel 76 is composed of liquid crystal display elements corresponding to pixels arranged in a matrix, and displays an image with a holding potential.

表示装置５１の動作について説明する。   The operation of the display device 51 will be described.

まず、制御部７１のレシーバ９１が映像信号を受信し、データ並び替え部９２に供給する。データ並び替え部９２は、ＲＯＭ７２に記録されている設定などに基づいて、例えば、図１８乃至図３０を用いて後述するような表示を行うことができるように、映像信号を並び替え、信号処理部９３に供給する。   First, the receiver 91 of the control unit 71 receives the video signal and supplies it to the data rearrangement unit 92. Based on the settings recorded in the ROM 72, the data rearrangement unit 92 rearranges the video signals and performs signal processing so that, for example, display as will be described later with reference to FIGS. To the unit 93.

そして、信号処理部９３は、ＲＯＭ７２に記録されているパラメータに基づいて、RGBγに対する1対1の補正を行い、メモリコントローラ９５を介してフレームバッファ７３に供給する。そして、信号処理部９３は、１フレーム遅延した画像信号を、メモリコントローラ９５を介してフレームバッファ７３から読み込んで次のフレームの画像信号との比較演算を行うことにより、ＬＣＤパネル７６の液晶応答と画素書き込み電圧を補償するための信号処理を実行し、処理後の信号を、タイミングジェネレータ９４に供給する。   Then, the signal processing unit 93 performs one-to-one correction on RGBγ based on the parameters recorded in the ROM 72, and supplies the correction to the frame buffer 73 via the memory controller 95. Then, the signal processing unit 93 reads the image signal delayed by one frame from the frame buffer 73 via the memory controller 95 and performs a comparison operation with the image signal of the next frame, thereby obtaining the liquid crystal response of the LCD panel 76. Signal processing for compensating the pixel writing voltage is executed, and the processed signal is supplied to the timing generator 94.

タイミングジェネレータ９４のドライバ制御用タイミングジェネレータ１１１およびデータフォーマッタ１１２は、信号処理部９３から処理後の信号の供給を受ける。ドライバ制御用タイミングジェネレータ１１１は、LCDパネル７６の表示素子を駆動するゲートドライバ７４およびソースドライバ７５を制御する制御信号を生成し、ゲートドライバ７４およびソースドライバ７５に出力する。   The driver control timing generator 111 and the data formatter 112 of the timing generator 94 receive the processed signal from the signal processing unit 93. The driver control timing generator 111 generates control signals for controlling the gate driver 74 and the source driver 75 that drive the display elements of the LCD panel 76, and outputs them to the gate driver 74 and the source driver 75.

そして、データフォーマッタ１１２は、信号処理部９３から供給される信号を、ソースドライバへ映像信号を供給するための信号フォーマットに変換し、トランスミッタ１１３に供給する。トランスミッタ１１３は、データフォーマッタ１１２において変換された映像信号をソースドライバに送信する。   The data formatter 112 converts the signal supplied from the signal processing unit 93 into a signal format for supplying a video signal to the source driver, and supplies the signal format to the transmitter 113. The transmitter 113 transmits the video signal converted by the data formatter 112 to the source driver.

ソースドライバ７５は、ドライバ制御用タイミングジェネレータ１１１の制御に基づいて、映像信号がLCDパネル７６にマトリクス状に配設された表示素子に表示されるよう、トランスミッタ１１３から供給される映像信号のD/A変換を行い、各画素に書き込むデータとして、対応するソースバスラインを駆動して、LCDパネル７６に画像を表示させる。このとき、ドライバ制御用タイミングジェネレータ１１１は、ソースドライバ７５の出力特性を決める極性信号POLの反転タイミングを制御する。極性信号POLの反転と画素の書き込み極性の詳細については後述する。   The source driver 75 controls the D / D of the video signal supplied from the transmitter 113 so that the video signal is displayed on the display elements arranged in a matrix on the LCD panel 76 based on the control of the driver control timing generator 111. A conversion is performed, and the corresponding source bus line is driven as data to be written to each pixel, and an image is displayed on the LCD panel 76. At this time, the driver control timing generator 111 controls the inversion timing of the polarity signal POL that determines the output characteristics of the source driver 75. Details of inversion of the polarity signal POL and pixel writing polarity will be described later.

図１８を参照して、表示装置５１において実行される、第１の駆動例について説明する。   With reference to FIG. 18, a first driving example executed in the display device 51 will be described.

１フレームは、1/2、2/2の２つのサブフレームに分割され、それぞれのサブフレーム内ではソースバスラインの極性反転は無く、サブフレーム間で極性が反転される。さらにゲートは、各サブフレーム毎に１本おきに選択される。すなわち、１フレームが、奇数ラインのみを選択する奇数サブフレームと偶数ラインのみを選択する偶数サブフレームに分割される。   One frame is divided into two subframes of 1/2 and 2/2, and the polarity of the source bus line is not inverted in each subframe, and the polarity is inverted between the subframes. Furthermore, every other gate is selected for each subframe. That is, one frame is divided into an odd subframe that selects only odd lines and an even subframe that selects only even lines.

この場合、極性反転の回数は従来の縦ライン反転駆動における１回/フレームに対して２回/フレームに増えるが、ドット反転駆動に比べるとはるかに少ない反転回数（すなわち、反転回数は、ライン数によって決まるので、例えば、フルハイビジョンで1080回）であり、消費電力の増加は極めて微増である。   In this case, the number of times of polarity inversion increases to 2 times / frame with respect to 1 time / frame in the conventional vertical line inversion driving, but the number of inversions is much smaller than that of dot inversion driving (that is, the number of inversion is the number of lines For example, it is 1080 times in full high-definition), and the increase in power consumption is extremely slight.

図１８中右側には、各フレーム単位でどのようなで極性の配置になるかが示されているが、従来の縦ライン反転駆動は常に縦のラインで連続的に極性が偏っていたのに対して、この手法によれば、少なくとも１/２の期間はドット反転駆動と同等の極性配置であり、フリッカや動画像における縦スジの問題を大きく改善することができる。   The right side of FIG. 18 shows how the polarity is arranged for each frame. In the conventional vertical line inversion drive, the polarity is always continuously biased in the vertical line. On the other hand, according to this method, the polarity arrangement is the same as that of dot inversion driving for at least a half period, and the problem of flicker and vertical stripes in moving images can be greatly improved.

次に、第２の駆動例として、表示装置５１において実行される、マルチ画素構造を有するＬＣＤパネル７６を駆動する場合について説明する。   Next, as a second driving example, a case of driving the LCD panel 76 having a multi-pixel structure, which is executed in the display device 51, will be described.

表示装置５１においては、例えば、図４および図５、並びに、図１０を用いて説明したマルチ画素構造を有するＬＣＤパネル７６を駆動することも可能である。すなわち、それぞれの画素は複数の画素（ここでは、サブ画素Ａおよびサブ画素Ｂの２つの画素）に分けられ、入力階調に対してサブ画素Ａが先に輝度を上げ、サブ画素Ｂは後から輝度を上げるようになされており、総合的な輝度はガンマ特性を満足するように調整される。サブ画素Ａおよびサブ画素Ｂに電位差をつける手段は複数存在するが、例えば、図５のＡを用いて説明したように、各々のサブ画素に専用のTFT（薄膜トランジスタ）を配置し、図５のＢを用いて説明したような対向電極ＩＴＯパターンを用いて、図５のＣを用いて説明した等価回路に示されるように、同じゲートバスラインに二つのソースバスラインを配置して、サブ画素Ａおよびサブ画素ＢのそれぞれのＴＦＴを駆動することができる。   In the display device 51, for example, the LCD panel 76 having the multi-pixel structure described with reference to FIGS. 4, 5, and 10 can be driven. That is, each pixel is divided into a plurality of pixels (here, two pixels, sub-pixel A and sub-pixel B). Sub-pixel A first increases the luminance with respect to the input gradation, and sub-pixel B The overall brightness is adjusted to satisfy the gamma characteristic. There are a plurality of means for applying a potential difference between the sub-pixel A and the sub-pixel B. For example, as described with reference to FIG. 5A, a dedicated TFT (thin film transistor) is disposed in each sub-pixel, and Using the counter electrode ITO pattern as described with reference to B, two source bus lines are arranged on the same gate bus line as shown in the equivalent circuit described with reference to FIG. Each TFT of A and sub-pixel B can be driven.

そして、ＬＣＤパネル７６における画素配置は、図１０を用いて説明した場合と同様である。すなわち、サブ画素Ａ用の画素電極がPx1であり、サブ画素B用の画素電極がPx2であり、それぞれを駆動するTFTがそれぞれTFT1とTFT2であるとして、Px1とPx2はそれぞれ専用のTFTを持つが、左右どちらのソースバスラインに接続されるかがチドリ配置で交互になっている。そのため、１本のソースバスラインの接続に注目すると、Px1,Px2,Px1,Px2・・・と交互に電極が接続される画素配置となっている。   The pixel arrangement on the LCD panel 76 is the same as that described with reference to FIG. That is, the pixel electrode for subpixel A is Px1, the pixel electrode for subpixel B is Px2, and the TFTs that drive each are TFT1 and TFT2, respectively. Px1 and Px2 each have a dedicated TFT. However, the left and right source bus lines are alternately arranged in a plaid arrangement. Therefore, paying attention to the connection of one source bus line, the pixel arrangement is such that electrodes are alternately connected to Px1, Px2, Px1, Px2,.

このようなマルチ画素を駆動する場合にも、表示装置５１においては、１フレームを1/2、2/2のサブフレームに分割し、それぞれのサブフレーム内ではソースバスラインの極性反転は無く、サブフレーム間で極性を反転させるものとするとともに、ゲートは各サブフレーム毎に１本おきに選択するものとする。すなわち、この場合においても、１フレームは、奇数ラインのみを選択する奇数サブフレームと偶数ラインのみを選択する偶数サブフレームに分割される。この場合におけるｋフレーム目の極性配置を図１９に、ｋ＋１フレーム目の極性配置を図２０に示す。   Even when driving such multi-pixels, in the display device 51, one frame is divided into 1/2 and 2/2 subframes, and there is no polarity inversion of the source bus lines in each subframe. It is assumed that the polarity is inverted between subframes, and that every other gate is selected for each subframe. That is, even in this case, one frame is divided into an odd subframe that selects only odd lines and an even subframe that selects only even lines. FIG. 19 shows the polarity arrangement of the kth frame in this case, and FIG. 20 shows the polarity arrangement of the (k + 1) th frame.

ここで、太字のプラス（＋）およびマイナス（−）は、px1を示し、太字ではないプラス（＋）およびマイナス（−）は、px2を示している。具体的には、図１９のＡに示されるｋ（１／２）フレーム目においては、ｍ１、ｍ２＋１、ｍ１＋２、および、ｍ２＋３の縦ラインがpx1、その他がpx2に対応し、図１９のＢに示されるｋ（２／２）フレーム目においては、ｋ（１／２）フレーム目から反転されて、ｍ２、ｍ１＋１、ｍ２＋２、および、ｍ１＋３の縦ラインがpx1、その他がpx2に対応している。   Here, bold plus (+) and minus (−) indicate px1, and non-bold plus (+) and minus (−) indicate px2. Specifically, in the k (1/2) frame shown in FIG. 19A, the vertical lines m1, m2 + 1, m1 + 2, and m2 + 3 correspond to px1, the others correspond to px2, and the line B in FIG. In the k (2/2) th frame shown, the vertical lines of m2, m1 + 1, m2 + 2, and m1 + 3 correspond to px1, and the others correspond to px2, inverted from the k (1/2) frame.

すなわち、図２０および図２１に示される極性配置においては、ｍ１とｍ２、ｍ１＋βとｍ２＋β（βは１以上の整数）の極性は異なるものであり、ｍ１とｍ１＋１、ｍ２とｍ２＋１、ｍ１＋βとｍ１＋（β＋１）、ｍ２＋βとｍ２＋（β＋１）（βは１以上の整数）の極性は異なるものである。   20 and 21, the polarities of m1 and m2, m1 + β and m2 + β (β is an integer of 1 or more) are different, m1 and m1 + 1, m2 and m2 + 1, m1 + β and m1 + ( β + 1), m2 + β and m2 + (β + 1) (β is an integer of 1 or more) have different polarities.

このようにした場合、奇数ラインのみを駆動した場合であっても偶数ラインのみを駆動した場合であっても、それぞれのソースバスラインは、px1またはpx2のうちのいずれか一方のみを駆動している。そして、図１９のＣおよびＤ、並びに、図２０のＣおよびＤに記載の通り、px1およびpx2のそれぞれに注目すると、その極性配置は、ドット反転駆動と同等の極性配置である。すなわち、表示装置５１においては、このような駆動を行った場合、２サブフレームを駆動し終わった状態の極性配置により、フリッカや動画像における縦スジの問題を大きく改善することができる。   In this case, each source bus line drives only one of px1 or px2 regardless of whether only odd lines or even lines are driven. Yes. Then, as described in C and D of FIG. 19 and C and D of FIG. 20, paying attention to each of px1 and px2, the polarity arrangement is the same as that of dot inversion driving. That is, in the display device 51, when such driving is performed, the problem of flicker and vertical stripes in moving images can be greatly improved by the polarity arrangement in the state where the two subframes have been driven.

マルチ画素を用いて中間調を表示した場合、従来においては、ソースバスラインの電圧が大きく変動し、結果的に消費電力が大きくなってしまっていたが、図１９および図２０を用いて説明したように、表示装置５１においては、Px1とPx2とのそれぞれをまとめてサブフレームで書き込むため、電圧の変動を抑制することができ、結果的に消費電力が大きくなってしまうことを防ぐことができる。例えば、全面、均一な階調表示の場合は、どのような階調であっても、ソースバスラインに電流が流れるのはサブフレームの切り替えにおける一瞬であり、この場合においては、１フレームでわずか２回しかない。このように、表示装置５１においては、マルチ画素を用いて中間調を表示した場合においても、縦フレーム反転の効果を最大限に利用することが出来る。   When halftones are displayed using multi-pixels, the voltage of the source bus line has fluctuated greatly in the past, resulting in an increase in power consumption. However, this has been described with reference to FIGS. 19 and 20. Thus, in the display device 51, since each of Px1 and Px2 is written together in subframes, voltage fluctuations can be suppressed, and as a result, increase in power consumption can be prevented. . For example, in the case of uniform gradation display on the entire surface, the current flows through the source bus line for a moment in switching of subframes at any gradation. There are only 2 times. Thus, in the display device 51, even when halftone is displayed using multiple pixels, the effect of vertical frame inversion can be utilized to the maximum extent.

次に、図２１は、表示装置５１におけるTFTの印加電圧を示している。図中、コモン電圧の中心電位Vcom、ゲートバスラインの電圧Ｖｇ、ソースバスラインの電圧Ｖｓ、および、画素電極の電圧Ｖｐｘが示されている。   Next, FIG. 21 shows the applied voltage of the TFT in the display device 51. In the figure, the center potential Vcom of the common voltage, the voltage Vg of the gate bus line, the voltage Vs of the source bus line, and the voltage Vpx of the pixel electrode are shown.

図２１に示されるように、ソースバスラインの電圧Vsの変動が小さいため、TFTの能力が低下しても期間内にデータを書き込むことが容易になる。したがって、TFTの能力に余裕が生じるという効果を奏することができる。この結果、TFTサイズを拡大して負担を増やすことなく、低温ムラを改善することが出来る。   As shown in FIG. 21, since the variation in the voltage Vs of the source bus line is small, it is easy to write data within the period even if the TFT capability is reduced. Therefore, there is an effect that a margin is generated in the capability of the TFT. As a result, low temperature unevenness can be improved without increasing the TFT size and increasing the burden.

上述したように、1/2および2/2の2つのサブフレームは、それぞれ、奇数ラインのみと偶数ラインのみを駆動するようになされている。すなわち、表示装置５１においては、マルチ画素である場合であっても、通常の画素である場合であっても、例えば、図２２に示されるように、まず、画面上方から奇数ラインのみを選択して駆動した後、画面上方から奇数ラインのみを選択して駆動するようになされている。   As described above, the two subframes 1/2 and 2/2 are configured to drive only odd lines and only even lines, respectively. That is, in the display device 51, whether it is a multi-pixel or a normal pixel, for example, as shown in FIG. 22, first, only odd lines are selected from the upper part of the screen. After driving, only odd lines are selected and driven from the upper part of the screen.

そのとき、図２３のＡに示されるように、１ライン目の駆動の次は３ライン目が駆動され、その次に５ライン目が駆動され、奇数ラインがすべて駆動された後に、２ライン目４ライン目・・・が駆動される（図２３のＡ中の数字は、各ラインの駆動順を示す）。したがって、図２３のＢに示されるように、極性信号POLは、各サブフレームが切り替わるごとに、１回切り替わる（図２３のＢ中の数字は、画面上上から数えたライン番号を示す）。   At this time, as shown in FIG. 23A, after driving the first line, the third line is driven, then the fifth line is driven, and after all odd lines are driven, the second line is driven. The fourth line... Is driven (numbers in A in FIG. 23 indicate the driving order of each line). Accordingly, as shown in FIG. 23B, the polarity signal POL is switched once every time each subframe is switched (the numbers in FIG. 23B indicate the line numbers counted from the top of the screen).

図２４に、図２２および図２３を用いて説明した場合における、ＬＣＤパネル７６を動作させるための駆動信号を示す。図中、GSTR_Leftは、奇数ラインの走査開始を示す信号であり、GSTR_Rightは、偶数ラインの走査開始を示す信号であり、CGLKは、水平同期のための基準クロックであり、Ｇ１，Ｇ２・・・は、それぞれのラインのゲート駆動波形、そして、POLは、ソースドライバの駆動極性を制御する信号である。   FIG. 24 shows drive signals for operating the LCD panel 76 in the case described with reference to FIGS. In the figure, GSTR_Left is a signal indicating the start of scanning of odd lines, GSTR_Right is a signal indicating the start of scanning of even lines, CGLK is a reference clock for horizontal synchronization, G1, G2,. Is a gate drive waveform of each line, and POL is a signal for controlling the drive polarity of the source driver.

このように、図２２および図２３を用いて説明した場合においては、画面上方から奇数ラインのみを選択して駆動した後、画面上方から奇数ラインのみを選択して駆動するようになされている。   In this way, in the case described with reference to FIGS. 22 and 23, only odd lines are selected and driven from the top of the screen, and then only odd lines are selected and driven from the top of the screen.

これに対して、１画面を複数フレームに分割し、分割したフレームをそれぞれさらに上述した1/2および2/2の2つのサブフレームに分割するものとしても良い。   On the other hand, one screen may be divided into a plurality of frames, and the divided frames may be further divided into the above-described two subframes of 1/2 and 2/2.

すなわち、図２２乃至図２４を用いて説明したように、１フレームを奇数ラインのみと偶数ラインのみを駆動する1/2および2/2の2つのサブフレームに分割するためには、入力信号を蓄えるために、少なくとも1画面分のフレームメモリが必要となってしまう。そこで、表示装置５１においては、図２５に示されるように、マルチ画素である場合であっても、通常の画素である場合であっても、画面をいくつかに分割し、奇数サブフレーム・偶数サブフレームを１フレーム中に複数回切り替えるものとする。分割数を増やすほど必要なメモリは小さくなるが、極性反転の回数は増加するため消費電力は増す。仮に１ラインごとの反転にすればドット反転駆動と同じであり、消費電力が高くなってしまうが、例えば、２ラインごとの反転にすれば、ドット反転駆動と比較して消費電力低減効果を得ることができる。   That is, as described with reference to FIGS. 22 to 24, in order to divide one frame into two subframes of 1/2 and 2/2 that drive only odd lines and only even lines, the input signal is To store, at least one frame of frame memory is required. In view of this, in the display device 51, as shown in FIG. 25, the screen is divided into several sub-frames and even-numbered sub-frames and even-numbered pixels, regardless of whether they are multi-pixels or normal pixels. Assume that the subframe is switched a plurality of times in one frame. As the number of divisions increases, the required memory becomes smaller, but the number of polarity inversions increases, so the power consumption increases. If the inversion is performed for each line, it is the same as the dot inversion driving, and the power consumption becomes high. For example, if the inversion is performed every two lines, the effect of reducing the power consumption is obtained as compared with the dot inversion driving. be able to.

例えば、図２６のＡに示されるように、１画面を水平方向に１２分割した場合、図２６Ｂに示されるように、１ライン目の駆動の次は３ライン目が駆動され、その次に５ライン目が駆動され、奇数ラインが６３ライン目までの３２ライン駆動された後に、２ライン目４ライン目・・・が駆動される（図２６のＢ中の数字は、各ラインの駆動順を示す）。したがって、図２６のＣに示されるように、極性信号POLは、１フレーム中で２４回、すなわち、１２分割されたフレームにおいて各サブフレームが切り替わるごとに、１回切り替わる（図２６のＢ中の数字は、画面上上から数えたライン番号を示す）。   For example, as shown in FIG. 26A, when one screen is divided into 12 in the horizontal direction, as shown in FIG. 26B, after driving the first line, the third line is driven, and then 5 The second line is driven after the line number is driven and the odd number line is driven to the 32rd line up to the 63rd line (the numbers in B in FIG. 26 indicate the drive order of each line). Show). Therefore, as shown in FIG. 26C, the polarity signal POL switches 24 times in one frame, that is, once each time each subframe is switched in the 12-divided frame (in FIG. 26B, B). The number indicates the line number counted from the top of the screen).

図２７に、図２６を用いて説明した場合における、ＬＣＤパネル７６を動作させるための駆動信号を示す。図中、GSTR_Leftは、奇数ラインの走査開始を示す信号であり、GSTR_Rightは、偶数ラインの走査開始を示す信号であり、CGLK_Leftは、奇数ラインの水平同期のための基準クロックであり、CGLK_ Rightは、偶数ラインの水平同期のための基準クロックである。なお、基準クロックは、図２４を用いて説明した場合のように、１つの信号によるものであってもよいことはいうまでもない。そして、Ｇ１，Ｇ２・・・は、それぞれのラインのゲート駆動波形であり、POLは、ソースドライバの駆動極性を制御する信号である。   FIG. 27 shows drive signals for operating the LCD panel 76 in the case described with reference to FIG. In the figure, GSTR_Left is a signal indicating the start of scanning of odd lines, GSTR_Right is a signal indicating the start of scanning of even lines, CGLK_Left is a reference clock for horizontal synchronization of odd lines, and CGLK_Right is , A reference clock for horizontal synchronization of even lines. Needless to say, the reference clock may be one signal as described with reference to FIG. G1, G2,... Are gate drive waveforms of the respective lines, and POL is a signal for controlling the drive polarity of the source driver.

このように、図２６および図２７を用いて説明した場合においては、１２分割されたフレームにおいて各サブフレームが切り替えられ、それぞれ、奇数ラインおよび偶数ラインが駆動されるので、ドット反転駆動と比較して消費電力を抑えつつ、必要なメモリの容量を少なくすることができる。   In this way, in the case described with reference to FIGS. 26 and 27, each sub-frame is switched in the 12-divided frame, and the odd lines and the even lines are driven, respectively. Thus, the required memory capacity can be reduced while reducing power consumption.

図２８に、図２６および図２７を用いて説明した駆動方法における、ＬＣＤパネル７６の各画素を動作させる駆動波形を示す。   FIG. 28 shows drive waveforms for operating each pixel of the LCD panel 76 in the drive method described with reference to FIGS.

図中VCOMは、ＬＣＤパネル７６の各画素の画素電位の対向電極電位であり、対向電極と画素とで構成される容量で表示電位がきまる。そして、S1はソースバスラインの駆動波形、Ｇ３３は３３番目の走査(ゲート)ラインの駆動波形、POLは、ソースドライバ７５の駆動極性を制御する信号である。   In the figure, VCOM is the counter electrode potential of the pixel potential of each pixel of the LCD panel 76, and the display potential is determined by the capacitance composed of the counter electrode and the pixel. S1 is a drive waveform of the source bus line, G33 is a drive waveform of the 33rd scan (gate) line, and POL is a signal for controlling the drive polarity of the source driver 75.

１ライン目から３１ライン目までの奇数ラインの駆動中、すなわち、POLが固定している状態では、ソースドライバ７５は、VCOMを跨った遷移をしないので、立ち上がり時間が短く出来る。しかしながら、次に、３３番目にゲートラインが駆動されるとき、すなわち、奇数ラインから偶数ラインに駆動が切り替わるとき、POLが反転してＧ３３がHighとなっているときは、POLが固定している状態においてソースドライバの電位が所望のレベルになるまでに必要な固定時間と比較して、ソースドライバの電位が所望のレベルになるまでに、時間を要する(Tr_B＞Tr_A)。そのため、例えば、Tr_B＝Tr_Aとされてしまった場合、書き込み時間が十分確保できない。そこで、図２８に示されるように、この３３番目の書き込み期間を他に対して長くすることで、書き込み条件を均一になるようにする。すなわち、図中のタイミングを、Ｔ３＞Ｔ１,Ｔ１＝Ｔ２＝Ｔ４とすると好適である。   While the odd lines from the first line to the 31st line are being driven, that is, in a state where the POL is fixed, the source driver 75 does not make a transition across the VCOM, so the rise time can be shortened. However, when the gate line is driven the 33rd time, that is, when the driving is switched from the odd line to the even line, when POL is inverted and G33 is High, POL is fixed. Compared to the fixed time required until the potential of the source driver reaches a desired level in the state, it takes time until the potential of the source driver reaches the desired level (Tr_B> Tr_A). Therefore, for example, when Tr_B = Tr_A is set, a sufficient writing time cannot be secured. Therefore, as shown in FIG. 28, the write condition is made uniform by making the 33rd write period longer than others. That is, it is preferable that the timing in the figure is T3> T1, T1 = T2 = T4.

このようにすることにより、POLが反転するときの書き込み時間を充分確保することができるので、この部分にムラが発生することを防止することができる。   By doing so, it is possible to secure a sufficient writing time when the POL is inverted, so that unevenness can be prevented from occurring in this portion.

また、同様に、他の、奇数ラインから偶数ラインに駆動が切り替わるとき、および、偶数ラインから奇数ラインに駆動が切り替わるときにも、その最初のラインの書き込み時間を、他の書き込み時間に対して十分長くするべきであることはいうまでもない。   Similarly, when the drive is switched from an odd line to an even line and when the drive is switched from an even line to an odd line, the write time of the first line is set to be different from the other write time. Needless to say, it should be long enough.

そして、さらに、１画面を複数フレームに分割するとき、奇数ラインを走査する領域と偶数ラインを走査する領域とが一致しないようにして、1/2および2/2の2つのサブフレームに分割するものとしても良い。   Further, when dividing one screen into a plurality of frames, the area for scanning odd lines and the area for scanning even lines do not coincide with each other and are divided into two subframes of 1/2 and 2/2. It is good as a thing.

すなわち、図２９に示されるように、表示装置５１においては、マルチ画素である場合であっても、通常の画素である場合であっても、連続する奇数サブフレームの選択ラインの位置と偶数サブフレーム選択ラインの位置とが異なるようにし、これらのサブフレームを１フレーム中に複数回切り替えるものとする。換言すれば、表示装置５１においては、マルチ画素である場合であっても、通常の画素である場合であっても、極性信号POLの切り替え箇所をサブフレームごとに重ならないように設定することができる。奇数サブフレームの選択ライン数と偶数サブフレームの選択ライン数は、ランダムに設定されていても良いが、制御を簡略化するため、所定の規則性を有するように設定されるものであっても良い。ここでも、分割数を増やすほど必要なメモリは小さくなるが、極性反転の回数は増加するため消費電力は増す。しかしながら、例えば、最低２ラインごとの反転にすれば、ドット反転駆動と比較して消費電力低減効果を得ることができる。   That is, as shown in FIG. 29, in the display device 51, the position of the selection line and the even-numbered sub-frames in consecutive odd-numbered subframes, regardless of whether they are multi-pixels or normal pixels. The positions of the frame selection lines are different from each other, and these subframes are switched a plurality of times in one frame. In other words, in the display device 51, the switching position of the polarity signal POL may be set so as not to overlap every subframe regardless of whether the pixel is a multi-pixel or a normal pixel. it can. The number of selection lines for odd-numbered subframes and the number of selection lines for even-numbered subframes may be set randomly, but may be set to have a predetermined regularity in order to simplify control. good. Again, the larger the number of divisions, the smaller the required memory, but the number of polarity inversions increases, so the power consumption increases. However, for example, if the inversion is performed at least every two lines, an effect of reducing the power consumption can be obtained as compared with the dot inversion driving.

例えば、図３０のＡに示されるように、１画面を水平方向に１２分割し、奇数サブフレームの最初の選択ライン数を、１２分割のさらに半分のライン数とした場合、図３０Ｂに示されるように、１ライン目の駆動の次は３ライン目が駆動され、その次に５ライン目が駆動され、奇数ラインが３１ライン目までの１６ライン駆動された後に、２ライン目４ライン目・・・が駆動される（図３０のＢ中の数字は、各ラインの駆動順を示す）。したがって、図２６を用いて説明した場合と比較して、図３０のＣに示されるように、極性信号POLは、１フレーム中で１回多い２５回切り替わる（図３０のＢ中の数字は、画面上上から数えたライン番号を示す）。   For example, as shown in FIG. 30A, when one screen is divided into 12 in the horizontal direction, and the number of first selected lines in the odd subframe is set to be half the number of lines divided into 12 parts, the result is shown in FIG. 30B. Thus, after driving the first line, the third line is driven, then the fifth line is driven, and the odd lines are driven to the 16th line up to the 31st line. .. Are driven (numbers in B in FIG. 30 indicate the driving order of each line). Therefore, as shown in FIG. 30C, the polarity signal POL switches 25 times, which is one more in one frame as compared with the case described with reference to FIG. 26 (the numbers in B in FIG. (Indicates the line number counted from the top of the screen).

なお、この場合においても、図２８を用いて説明したように、奇数ラインから偶数ラインに駆動が切り替わるとき、および、偶数ラインから奇数ラインに駆動が切り替わるときにも、その最初のラインの書き込み時間を、他の書き込み時間に対して十分長くすると好適であることはいうまでもない。   Also in this case, as described with reference to FIG. 28, when the drive is switched from the odd line to the even line and when the drive is switched from the even line to the odd line, the write time of the first line Needless to say, it is preferable to make the length sufficiently longer than other writing times.

このように、図３０を用いて説明した場合においては、１２分割されたフレームにおいて各サブフレームのライン選択位置がずれるようにサブフレームが切り替えられ、それぞれ、奇数ラインおよび偶数ラインが駆動されるので、ドット反転駆動と比較して消費電力を抑えつつ、必要なメモリの容量を少なくすることができるとともに、偶数ラインと奇数ラインでPOLの切り替箇所を分散させることができるので、この部分に発生しやすいムラを低減し、ＬＣＤパネル７６の調整をし易くすることができる。   In this way, in the case described with reference to FIG. 30, the subframes are switched so that the line selection position of each subframe is shifted in the 12-divided frame, and the odd and even lines are driven, respectively. In addition to reducing power consumption compared to dot inversion driving, the required memory capacity can be reduced and the POL switching points can be distributed between even and odd lines. Uneven unevenness can be reduced, and the LCD panel 76 can be easily adjusted.

以上説明したように、表示装置５１は、マルチ画素を用いて中間調を表示した場合であっても、Px1とPx2とのそれぞれをまとめてサブフレームで書き込むため、電圧の変動を抑制することができ、結果的に消費電力が大きくなってしまうことを防ぐことができる。例えば、全面、均一な階調表示の場合は、どのような階調であっても、ソースバスラインに電流が流れるのはサブフレームの切り替えにおける一瞬であり、１フレームでわずか２回しかない。このように、表示装置５１においては、マルチ画素を用いて中間調を表示した場合においても、縦フレーム反転の効果を最大限に利用しつつ、２サブフレームを駆動し終わった状態の極性配置により、フリッカや動画像における縦スジの問題を大きく改善することができる。   As described above, even when the display device 51 displays halftones using multi-pixels, Px1 and Px2 are written together in subframes, so that voltage fluctuations can be suppressed. As a result, power consumption can be prevented from increasing. For example, in the case of uniform gradation display on the entire surface, the current flows through the source bus line for a moment in switching of subframes at any gradation, and only twice in one frame. As described above, in the display device 51, even when halftone is displayed using multi-pixels, the polarity arrangement in a state where driving of two subframes is completed while maximizing the effect of vertical frame inversion is used. The problem of flicker and vertical stripes in moving images can be greatly improved.

また、表示装置５１においては、マルチ画素である場合であっても、通常の画素である場合であっても、１画面を水平方向に複数分割し、分割されたフレームにおいて各サブフレームが切り替えられ、それぞれ、奇数ラインおよび偶数ラインが駆動されるようにすることができるので、ドット反転駆動と比較して消費電力を抑えつつ、必要なメモリの容量を少なくすることができる。   Further, in the display device 51, whether it is a multi-pixel or a normal pixel, one screen is divided into a plurality of parts in the horizontal direction, and each subframe is switched in the divided frames. Since the odd lines and the even lines can be driven, respectively, the required memory capacity can be reduced while suppressing the power consumption as compared with the dot inversion driving.

また、表示装置５１においては、マルチ画素である場合であっても、通常の画素である場合であっても、連続する奇数サブフレームの選択ラインの位置と偶数サブフレーム選択ラインの位置とが異なるように、換言すれば、極性信号POLの切り替え箇所をサブフレームごとに重ならないように設定することができるので、ドット反転駆動と比較して消費電力を抑えつつ、必要なメモリの容量を少なくすることができるとともに、極性信号POLの切り替え箇所に発生しやすいムラを低減し、ＬＣＤパネル７６の調整をし易くすることができる。   Further, in the display device 51, the positions of the selection lines of the consecutive odd subframes and the positions of the even subframe selection lines are different regardless of whether they are multi-pixels or normal pixels. In other words, the switching location of the polarity signal POL can be set so as not to overlap each subframe, so that the required memory capacity is reduced while suppressing power consumption compared to dot inversion driving. In addition, it is possible to reduce unevenness that is likely to occur at the switching position of the polarity signal POL and to facilitate adjustment of the LCD panel 76.

なお、ここでは、表示装置５１を１つの装置であるものとして説明したが、例えば、ＬＣＤパネル７６を別装置として、これ以外の部分を、表示制御装置として構成するようにしても良いことはいうまでもない。   Here, the display device 51 has been described as a single device. However, for example, the LCD panel 76 may be configured as a separate device, and other portions may be configured as a display control device. Not too long.

なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。   The embodiment of the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the gist of the present invention.

液晶表示パネルのアクティブマトリックスについて説明するための図である。It is a figure for demonstrating the active matrix of a liquid crystal display panel. 液晶駆動における各画素の極性配置パターンについて説明するための図である。It is a figure for demonstrating the polar arrangement pattern of each pixel in a liquid crystal drive. 液晶駆動における各画素の極性配置パターンについて説明するための図である。It is a figure for demonstrating the polar arrangement pattern of each pixel in a liquid crystal drive. 広視野角用マルチ画素構造について説明するための図である。It is a figure for demonstrating the multi-pixel structure for wide viewing angles. 広視野角用マルチ画素構造について説明するための図である。It is a figure for demonstrating the multi-pixel structure for wide viewing angles. 縦ライン反転における縦スジ上のムラの発生について説明するための図である。It is a figure for demonstrating generation | occurrence | production of the nonuniformity on the vertical stripe in vertical line inversion. 縦ライン反転における縦スジ上のムラの発生について説明するための図である。It is a figure for demonstrating generation | occurrence | production of the nonuniformity on the vertical stripe in vertical line inversion. 縦ライン反転における縦スジ上のムラの発生について説明するための図である。It is a figure for demonstrating generation | occurrence | production of the nonuniformity on the vertical stripe in vertical line inversion. 縦ライン反転における縦スジ上のムラの発生について説明するための図である。It is a figure for demonstrating generation | occurrence | production of the nonuniformity on the vertical stripe in vertical line inversion. 縦すじムラの発生を解決するための画素配置について説明するための図である。It is a figure for demonstrating pixel arrangement | positioning for solving generation | occurrence | production of a vertical stripe unevenness. 図１０における書き込み極性のパターンについて説明するための図である。It is a figure for demonstrating the pattern of the write polarity in FIG. 図１０における書き込み極性のパターンについて説明するための図である。It is a figure for demonstrating the pattern of the write polarity in FIG. 低温時のスジ状のムラの発生について説明するための図である。It is a figure for demonstrating generation | occurrence | production of the stripe-shaped nonuniformity at the time of low temperature. 低温時のスジ状のムラの発生について説明するための図である。It is a figure for demonstrating generation | occurrence | production of the stripe-shaped nonuniformity at the time of low temperature. 低温時のスジ状のムラの発生について説明するための図である。It is a figure for demonstrating generation | occurrence | production of the stripe-shaped nonuniformity at the time of low temperature. 低温時のスジ状のムラの発生について説明するための図である。It is a figure for demonstrating generation | occurrence | production of the stripe-shaped nonuniformity at the time of low temperature. 表示装置の構成を示すブロック図である。It is a block diagram which shows the structure of a display apparatus. 表示装置において実行される、第１の駆動例について説明するための図である。It is a figure for demonstrating the 1st drive example performed in a display apparatus. 表示装置において実行される、第２の駆動例について説明するための図である。It is a figure for demonstrating the 2nd drive example performed in a display apparatus. 表示装置において実行される、第２の駆動例について説明するための図である。It is a figure for demonstrating the 2nd drive example performed in a display apparatus. 第２の駆動例におけるTFTの印加電圧について説明するための図である。It is a figure for demonstrating the applied voltage of TFT in the 2nd drive example. サブフレームについて説明するための図である。It is a figure for demonstrating a sub-frame. 図２２の場合の選択ラインと極性信号の反転について説明するための図である。FIG. 23 is a diagram for explaining inversion of a selection line and a polarity signal in the case of FIG. 22. 図２２の場合の駆動信号について説明するための図である。It is a figure for demonstrating the drive signal in the case of FIG. フレームを分割した場合のサブフレームについて説明するための図である。It is a figure for demonstrating the sub-frame at the time of dividing | segmenting a flame | frame. 図２５の場合の選択ラインと極性信号の反転について説明するための図である。It is a figure for demonstrating inversion of the selection line and polarity signal in the case of FIG. 図２５の場合の駆動信号について説明するための図である。It is a figure for demonstrating the drive signal in the case of FIG. 図２５の場合の駆動波形について説明するための図である。It is a figure for demonstrating the drive waveform in the case of FIG. フレームの分割を奇数ラインと偶数ラインで異なるようにした場合のサブフレームについて説明するための図である。It is a figure for demonstrating the sub-frame at the time of making the division | segmentation of a frame different in an odd line and an even line. 図２９の場合の選択ラインと極性信号の反転について説明するための図である。It is a figure for demonstrating inversion of the selection line and polarity signal in the case of FIG.

符号の説明Explanation of symbols

５１ 表示装置， ７１ 制御部， ７２ ＲＯＭ， ７３ フレームバッファ， ７４ ゲートドライバ（Gate Driver）， ７５ ソースドライバ（Source Driver）， ７６ LCD（Liquid crystal display）パネル   51 Display device, 71 Control unit, 72 ROM, 73 Frame buffer, 74 Gate driver, 75 Source driver, 76 LCD (Liquid crystal display) panel