JP5853759B2 - Semiconductor bare chip, semiconductor bare chip assembly, three-dimensional laminated semiconductor device, and manufacturing method thereof - Google Patents

本発明は、半導体ベアチップ、半導体ベアチップ接合体、３次元積層装置及びその製造方法に関するものである。   The present invention relates to a semiconductor bare chip, a semiconductor bare chip assembly, a three-dimensional stacking apparatus, and a manufacturing method thereof.

半導体集積回路装置に対するパッケージング技術は小型化に対しての要求及び実装信頼性を満足させるために持続的に発展してきている。最近になっては、電気・電子製品の小型化とともに高性能化が要求されるにつれて積層に対する様々な技術が開発されている。なお、半導体産業でいう「積層」とは、少なくとも２個以上の半導体ベアチップまたはパッケージを垂直に積み上げることをいう。   Packaging technology for semiconductor integrated circuit devices has been continuously developed to satisfy the demand for miniaturization and mounting reliability. In recent years, various techniques for stacking have been developed as electric and electronic products are required to be smaller and have higher performance. In the semiconductor industry, “stacking” refers to stacking at least two semiconductor bare chips or packages vertically.

このような積層技術によると、メモリ素子の場合は半導体製造工程で具現可能なメモリ容量より２倍以上のメモリ容量を有する製品を具現できる。また、積層パッケージはメモリ容量増大はもちろん、実装密度及び実装面積使用の効率性の側面で利点を有する。このため、積層パッケージに関する研究及び開発が加速化されている。   According to such a stacking technique, in the case of a memory element, a product having a memory capacity more than twice that which can be realized in a semiconductor manufacturing process can be realized. In addition, the stacked package has advantages in terms of mounting density and efficiency in using the mounting area as well as an increase in memory capacity. For this reason, research and development on stacked packages are being accelerated.

例えば、機械的に接続する手法では、既存の、ベアチップを多段に積み上げてワイヤボンディングにより実現する方法（例えば、特許文献１参照）とＭＣＭ（ＭｕｌｔｉＣｈｉｐ Ｍｏｄｕｌｅ）を複数個積み重ねて実現する方法がある（例えば、特許文献２参照）。   For example, in the method of mechanically connecting, there are a method of stacking a plurality of existing bare chips stacked in multiple stages (for example, refer to Patent Document 1) and a method of stacking a plurality of MCMs (MultiChip Module) ( For example, see Patent Document 2).

図１５は、従来のワイヤボンディングによる３次元積層半導体装置の概略的斜視図であり、搭載基板８１上に複数の半導体ベアチップ８２_１〜８２_４を交互にずらして積層し、各半導体ベアチップ８２_１〜８２_４と搭載基板８１とをボンディングワイヤ８３で接続する。なお、ここでは、４個の半導体ベアチップ８２_１〜８２_４を積層した例を示している。 Figure 15 is a schematic perspective view of a conventional wire bonding by 3-dimensional stacked semiconductor device, it is stacked by shifting a plurality of the semiconductor bare chip 82 _{1-82 4} alternately on the mounting substrate 81, the semiconductor bare chip 82 ₁ - 82 connecting ₄ and the mounting substrate 81 by bonding wires 83. Here, an example in which _four semiconductor bare chips 82 _{1 to} 824 are stacked is shown.

この様なワイヤボンディング接続は引き回し自由度が高いため、既存の複数の半導体ベアチップ８２_１〜８２_４の電気的接続を短ＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）で実現するのに有効な手法である。しかし、ワイヤボンディング接続では、複数の半導体ベアチップ８２_１〜８２_４のパッドから全ての配線を一旦搭載基板８１に落としてから他の半導体ベアチップに再配線することが必要となる。 Such wire bonding connection has a high lead flexibility, it is an effective technique to achieve electrical connection existing plurality of semiconductor bare chip ₈₂ 1-82 ₄ a short TAT (Turn Around Time). However, the wire bonding connection, it is necessary to re-wire the dropping all wiring from the plurality of semiconductor bare chip 82 _{1-82 4} pad once mounting board 81 to other semiconductor bare chip.

それに伴って、チップ間の配線長が非常に長くなるという問題と、搭載基板における配線密度が非常に高くなってしまうという問題があった。これによって、チップ間のインダクタンスが増加して高速伝送が困難になるという問題に加え、搭載基板の高密度化により歩留まりが悪化し、基板コストの上昇を引き起こす場合がある。   Along with this, there has been a problem that the wiring length between the chips becomes very long and a wiring density in the mounting substrate becomes very high. As a result, in addition to the problem that the inductance between the chips increases and high-speed transmission becomes difficult, there is a case where the yield is deteriorated by increasing the density of the mounting substrate, and the substrate cost is increased.

図１６は、従来のＭＣＭ積層による３次元積層半導体装置の概念的側面図であり、はんだボール９２を備えた搭載基板９１上にバンプ９４を備えた複数の半導体チップ９３_１，９３_２をＡＣＦ（異方導電性フィルム）９５を用いて実装する。この上に、バンプ９４を備えた複数の半導体チップ９３_３，９３_４をＡＣＦ９５を用いて実装した配線基板９６をはんだボール９７を用いて積層する。 Figure 16 is a conceptual side view of a conventional MCM lamination by 3-dimensional stacked semiconductor device, a plurality of semiconductor chips ₉₃ 1 having the bumps 94 on the mounting substrate 91 having the solder balls 92, 93 ₂ ACF ( (Anisotropic conductive film) 95 is used for mounting. On this is laminated with a plurality of semiconductor chips ₉₃ 3, 93 ₄ balls 97 solder wiring board 96 which is implemented using ACF95 having a bump 94.

このような複数のＭＣＭを複数個積み重ねる方法は、実現は容易であるが、複数のＭＣＭが必要なため、高コストであることと、縦方向に高くなってしまうため、適用先が限られているという問題があった。   Such a method of stacking a plurality of MCMs is easy to implement, but since a plurality of MCMs are required, the cost is high and the vertical direction increases, so the application destination is limited. There was a problem of being.

そこで、このような問題を解決するために、最短でチップ同志を接続可能な、貫通シリコンビア（ＴＳＶ：ＴｈｒｏｕｇｈＳｉｌｉｃｏｎ Ｖｉａ）を利用した構造が提案されている（例えば、特許文献３参照）。   Therefore, in order to solve such a problem, a structure using a through silicon via (TSV: Through Silicon Via) capable of connecting chips in the shortest has been proposed (for example, see Patent Document 3).

貫通シリコンビアを利用した積層パッケージはチップ内に貫通シリコンビアを形成して貫通シリコンビアにより垂直にチップ間の物理的及び電気的な連結が行われるようにした構造である。製造方法としては、特に製造工程のどの段階でシリコンビアを形成するかというタイミングにより、大きく２つのプロセスがある。   A stacked package using through silicon vias has a structure in which through silicon vias are formed in a chip, and physical and electrical connections between chips are performed vertically through the through silicon vias. As a manufacturing method, there are mainly two processes depending on the timing at which the silicon via is formed, particularly at which stage of the manufacturing process.

第１のプロセスは、ビア・ファースト（ｖｉａｓ ｆｉｒｓｔ）と呼ばれ、回路作成前のシリコン基板の状態か、もしくは回路作成が終わり回路間の配線がなされる前にシリコンビアを形成する方法である。第２のプロセスは、ビア・ラスト（ｖｉａｓｌａｓｔ）と呼ばれ、配線が終わったあとにシリコンビアを形成する。ＬＳＩ チップを重ねたあとでチップ間を貫通するＴＳＶ を形成する場合もビア・ラストと呼ぶ。   The first process is called “via first”, and is a method of forming a silicon via in a state of a silicon substrate before circuit creation or before wiring between circuits is completed after circuit creation. The second process, called via last, forms a silicon via after the wiring is finished. A case where TSVs that penetrate between chips after the LSI chips are stacked is also called via-last.

これらのタイミングの違いにより、シリコンビア に充填する材料も異なる。電気配線であるＴＳＶ には導電体を用いるが、ビア・ファーストでは、高熱に耐え、工程への親和性が高いポリシリコンが用いられる。一方、ビア・ラストでは使用する材料制限が緩くなり、Ｃｕ（銅）、Ｗ（タングステン）、Ａｌ（アルミニウム）が使われる。   Due to these timing differences, the material used to fill the silicon vias also differs. A conductor is used for TSV which is electrical wiring, but via-first uses polysilicon which can withstand high heat and has high compatibility with the process. On the other hand, in the via last, the material restrictions to be used are relaxed, and Cu (copper), W (tungsten), and Al (aluminum) are used.

充填材料に求められる電気特性としては低抵抗（高電気伝導率）が求められるが、ポリシリコンは抵抗値が高く、Ｃｕ、Ａｌは抵抗値が低い。そのため、ポリシリコンを嫌い、Ｎｉを使う検討もされている。また、シリコンビア製造の最良タイミングもまだ定まっておらず、研究対象となっている。   The electrical characteristics required of the filling material are low resistance (high electrical conductivity), but polysilicon has a high resistance value, and Cu and Al have a low resistance value. For this reason, it is also considered that Ni is disliked and polysilicon is used. Also, the best timing for silicon via production has not yet been determined and is a subject of research.

ここで、図１７乃至図２０を参照して、ビア・ラストによるＴＳＶの製造工程を説明する。まず、図１７（ａ）に示すように、シリコンウェーハ１０１にＦＥＴ等の素子１０２を形成し、絶縁膜１０３を介して配線１０４を形成し、ＴＳＶとの接続用の開口部１０６を形成したカバー膜１０５で配線１０４を被覆する。   Here, a TSV manufacturing process by via last will be described with reference to FIGS. First, as shown in FIG. 17A, a cover in which an element 102 such as an FET is formed on a silicon wafer 101, a wiring 104 is formed through an insulating film 103, and an opening 106 for connection with a TSV is formed. The wiring 104 is covered with the film 105.

次いで、図１７（ｂ）に示すように、開口部を設けたレジストパターン１０７をマスクとしてエッチングを行うことで深いホール１０８を形成する。次いで、図１７（ｃ）に示すように、ホール１０８の側壁及び底面に絶縁膜１０９を形成する。   Next, as shown in FIG. 17B, a deep hole 108 is formed by etching using the resist pattern 107 provided with an opening as a mask. Next, as illustrated in FIG. 17C, an insulating film 109 is formed on the side wall and the bottom surface of the hole 108.

このような穴開け技術は、アスペクト比（ビアの長さ／ビア 径）が数倍から数十倍になるような、小径で深い穴を開けるという難しい技術である。穴径が小さく、また、アスペクト比が高いほど難度は増し、アスペクト比が高いほど加工時間（穴開け処理時間）も長くなり、そのままコスト増となる。どのようなプロセスをどう使うのか、ＴＳＶ径、ＴＳＶ長をどう決定するかなどの試行錯誤が繰り返される。   Such a drilling technique is a difficult technique of making a deep hole with a small diameter so that the aspect ratio (via length / via diameter) is several to several tens of times. The smaller the hole diameter and the higher the aspect ratio, the greater the difficulty level. The higher the aspect ratio, the longer the processing time (drilling processing time) and the higher the cost. Trial and error are repeated such as what process is used and how the TSV diameter and TSV length are determined.

穴開け手法としては、ＭＥＭＳの加工技術として開発された深掘りプロセスである「Ｂｏｓｃｈプロセス」と呼ばれる方法と、Ｂｏｓｃｈプロセスではないという意味で「ｎｏｎ−Ｂｏｓｃｈプロセス」と呼ばれる方法がある。Ｂｏｓｃｈプロセスは、反応性イオンエッチングで浅い穴を掘り、次に絶縁壁を作り、また穴を掘り進める処理を繰り返すことで垂直に深い穴を開けていく方法である。   As a drilling technique, there are a method called “Bosch process” which is a deep digging process developed as a MEMS processing technique, and a method called “non-Bosch process” in the sense that it is not a Bosch process. The Bosch process is a method in which a shallow hole is formed by reactive ion etching, then an insulating wall is formed, and a deep hole is formed vertically by repeating the process of digging the hole.

一方、ｎｏｎ−Ｂｏｓｃｈプロセスは、プラズマエッチングの制御方法を工夫することで、エッチング方向に異方性を持たせ、結果として、Ｂｏｓｃｈプロセスで必要な絶縁膜形成の処理を穴開けの途中で行わずに深掘りを可能にした方法である。   On the other hand, in the non-Bosch process, the plasma etching control method is devised to provide anisotropy in the etching direction, and as a result, the insulating film formation process required in the Bosch process is not performed in the middle of drilling. This is a method that enables deep digging.

また、絶縁膜１０９の形成方法としては、ビア・ラストプロセスでは、素子に熱影響を与える熱酸化膜による絶縁膜形成は採用できないため、プロセスコストの高いＣＶＤ等でＳｉＯ_２等の絶縁膜を製膜することになる。 In addition, as a method for forming the insulating film 109, an insulating film such as SiO ₂ is formed by CVD or the like, which has a high process cost, because the via-last process cannot use an insulating film formed by a thermal oxide film that has a thermal effect on the element. Will be a film.

次いで、図１８（ｄ）に示すように、全面にめっきシード層１１０を形成する。この場合、シリコンビアのホール壁にムラなくめっきシード層１１０を形成するためには、比較的安価なスパッタプロセスを採用することは困難で、ここでもＣＶＤによりめっきシード層を形成する方法が採用されることが多い。   Next, as shown in FIG. 18D, a plating seed layer 110 is formed on the entire surface. In this case, in order to form the plating seed layer 110 evenly on the hole wall of the silicon via, it is difficult to adopt a relatively inexpensive sputtering process, and again, a method of forming the plating seed layer by CVD is adopted. Often.

次いで、図１８（ｅ）に示すように、めっきフレーム１１１を設けたのち、電解めっき法によって、ホール１０８をめっき層１１２で埋め込む。この場合、ビアのサイズにもよるが、一般的にこのプロセスが最も長時間を要する。通常の、例えば配線を形成するような条件で、ビア充填を行うと、電界が集中するビア口径周囲に先行してめっき層が形成され、ホール１０８の上部が塞がれ、中にはボイドが残る。   Next, as shown in FIG. 18E, after providing the plating frame 111, the hole 108 is filled with the plating layer 112 by electrolytic plating. In this case, this process generally takes the longest time depending on the size of the via. When filling vias under normal conditions such as forming wiring, for example, a plating layer is formed around the periphery of the via diameter where the electric field concentrates, the upper part of the hole 108 is blocked, and voids are formed inside. Remain.

この様な問題を避けるためには、ボイド不良を避けてボトムアップとなるように充填し、さらに、表面めっき厚が適切な厚さとなるようめっきする必要がある、そのためには、めっき電流値を下げ、さらにパルスめっき法等で、徐々にめっきする必要があり、当然長時間を要し、ビアのサイズにもよるが数時間かかることもある。   In order to avoid such problems, it is necessary to fill the bottom up to avoid void defects, and to perform plating so that the surface plating thickness is an appropriate thickness. Further, it is necessary to perform plating gradually by a pulse plating method or the like, and naturally it takes a long time, and it may take several hours depending on the size of the via.

次いで、図１８（ｆ）に示すように、めっきフレーム１１１を除去したのち、エッチングを行うことによって、露出しているめっきシード層１１０を除去する。なお、図１９（ｇ）は、図１９（ｆ）の状態をめっき層１１２で充填されたホール１０８をのみに注目して図示したものである。   Next, as shown in FIG. 18F, after the plating frame 111 is removed, the exposed plating seed layer 110 is removed by performing etching. Note that FIG. 19G illustrates the state of FIG. 19F with attention paid only to the hole 108 filled with the plating layer 112.

次いで、図１９（ｈ）に示すように、シリコンウェーハ１０１の裏面をバックグラインドしてホール１０８の底面に形成した絶縁膜１０９を露出させ、次いで、エッチングにより露出した絶縁膜１０９を除去することにより貫通ビア１１３が形成される。   Next, as shown in FIG. 19 (h), the back surface of the silicon wafer 101 is back-ground to expose the insulating film 109 formed on the bottom surface of the hole 108, and then the insulating film 109 exposed by etching is removed. A through via 113 is formed.

ただし、研磨する際には機械的なストレスがシリコンウェーハにかかるため、シリコンウェーハをガラス基板に貼り合わせて堅固にした上で一連の処理を行うなどの配慮が必要になる。また、この処理が終了すると、このガラス基板を取り外すなどの処理を必要とする。この研磨の手順をどうするか、研磨によって発生する粉じんの処理をどうするかといった課題のほかにも、この貼り付けの接着剤をどうするか、どのようにガラス基板を剥離するかなどが課題になっている。   However, since mechanical stress is applied to the silicon wafer during polishing, it is necessary to consider a series of treatments after the silicon wafer is bonded to a glass substrate and solidified. Moreover, when this process is completed, a process such as removing the glass substrate is required. In addition to the problem of what to do with this polishing procedure and how to deal with dust generated by polishing, what to do with the adhesive to be attached and how to peel off the glass substrate have become issues. Yes.

次いで、図１９（ｉ）に示すように、シリコンウェーハ１０１をダイシングすることによってここのチップ１１４にチップ化する。   Next, as shown in FIG. 19I, the silicon wafer 101 is diced into chips 114 here.

次いで、図２０（ｊ）に示すように、実装基板１１５上に、はんだボール１１７を介して複数のチップ１１４を貫通ビア１１３を位置合わせして積層する。最後に、実装基板１１５と最下層のチップ１１４の間にアンダーフィル樹脂１１８を充填し、実装基板１１５の下面にはんだボール（図示を省略）を形成することで、３次元積層パッケージが完成する。なお、図における符号１１６はランドである。   Next, as shown in FIG. 20 (j), a plurality of chips 114 are stacked on the mounting substrate 115 with the through vias 113 positioned through the solder balls 117. Finally, the underfill resin 118 is filled between the mounting substrate 115 and the lowermost chip 114, and solder balls (not shown) are formed on the lower surface of the mounting substrate 115, thereby completing the three-dimensional stacked package. In the figure, reference numeral 116 denotes a land.

特開２０１１−２３３８４２号公報JP 2011-233842 A 特開２００３−２４９６０６号公報Japanese Patent Laid-Open No. 2003-249606 特開２００１−０９４０３９号公報JP 2001-094039 A

チップ内部に貫通電極を形成して上下チップ間を接続する方法は、最短長接続によるチップ間の３次元実装方法として提案されているが、上述のようにその製造工程は非常に工数がかかる上、数々の課題が山積している。また、各々のプロセスそのものも高コストであり、プロセスの歩留まりが最終製品の歩留まりに関わるため、最終製品が価格対性能で、見合わないものとなる虞もある。   A method of forming a through-electrode inside a chip and connecting the upper and lower chips is proposed as a three-dimensional mounting method between chips by the shortest length connection. However, as described above, the manufacturing process is very time-consuming. There are a lot of challenges. In addition, each process itself is expensive, and since the process yield is related to the yield of the final product, there is a possibility that the final product may not be suitable for price / performance.

したがって、本発明は、低ＴＡＴ且つ低コストで半導体チップを３次元積層することを目的とする。   Accordingly, an object of the present invention is to three-dimensionally stack semiconductor chips with low TAT and low cost.

開示する一観点からは、中央部に設けられた複数の第１のパッドと、前記中央部の外側の領域に設けられ、配線により前記第１のパッドと１：１に接続されている同数の第２のパッドとを有する半導体ベアチップであって、前記第１のパッドは他の半導体ベアチップと互いに長軸方向を交差した状態で接合するためのパッドであり、前記第２のパッドのパッドは、さらに他の半導体ベアチップと互いに長軸方向を整列した状態で接合するためのパッドであることを特徴とする半導体ベアチップが提供される。 From one aspect to be disclosed, a plurality of first pads provided in the central portion and the same number provided in the region outside the central portion and connected to the first pads by wiring by 1: 1. A semiconductor bare chip having a second pad, wherein the first pad is a pad for bonding to another semiconductor bare chip in a state of crossing the major axis direction, and the pad of the second pad is Furthermore, a semiconductor bare chip is provided, which is a pad for joining with another semiconductor bare chip in a state in which the major axis direction is aligned with each other.

また、開示する別の観点からは、上述の半導体チップを２個、互いに長軸方向を交差した状態で、前記第１のパッド同士を導電性部材を介して接合したことを特徴とする半導体ベアチップ接合体が提供される。   According to another aspect of the disclosure, a semiconductor bare chip characterized in that two of the above-described semiconductor chips are joined to each other via a conductive member in a state where the major axis directions intersect each other. A conjugate is provided.

また、開示する別の観点からは、上述の半導体ベアチップ接合体を複数個、互いの長軸方向が揃った前記半導体ベアチップ同士を背中合わせに接着するとともに、前記半導体ベアチップ接合体のうちの背中合わせに接着しなかった前記半導体ベアチップ同士を導電性部材を介して前記第２のパッドにより接合したことを特徴とする３次元積層半導体装置が提供される。   From another viewpoint to be disclosed, a plurality of the above-described semiconductor bare chip assemblies are bonded back to back with the semiconductor bare chips aligned in the major axis direction, and bonded back to back among the semiconductor bare chip assemblies. There is provided a three-dimensional laminated semiconductor device characterized in that the semiconductor bare chips that have not been bonded are bonded to each other by the second pad via a conductive member.

また、開示するさらに別の観点からは、上述の半導体ベアチップを２個、互いの長軸が交差するとともに、前記第１のパッドが対向するように積層する第１の積層工程と、前記第１の積層工程で積層した上層側の前記半導体ベアチップに対して、他の前記半導体ベアチップを互いの長軸方向を揃えて背中合わせに積層する第２の積層工程とを有し、前記第１の積層工程及び前記第２の積層工程を積層する前記半導体ベアチップの数に応じて順次繰り返す工程と、互いに対向する前記第２のパッド同士を導電性部材を介して接合する工程を有することを特徴とする３次元積層半導体装置の製造方法が提供される。   From another viewpoint to be disclosed, a first stacking step of stacking two semiconductor bare chips described above so that the major axes intersect with each other and the first pads face each other; A second laminating step of laminating the other semiconductor bare chips back to back with their major axis directions aligned with respect to the upper layer semiconductor bare chip laminated in the laminating step, wherein the first laminating step And a step of sequentially repeating the second stacking step according to the number of the semiconductor bare chips to be stacked, and a step of bonding the second pads facing each other through a conductive member. A method for manufacturing a dimensionally stacked semiconductor device is provided.

また、開示するさらに別の観点からは、上述の半導体ベアチップ接合体を複数個、前記半導体ベアチップの長軸方向が整列した状態で背中合わせに積層する工程を繰り返す工程と、互いに対向する前記第２のパッド同士を導電性部材を介して接合する工程を有することを特徴とする３次元積層半導体装置の製造方法が提供される。   From another viewpoint to be disclosed, a step of repeating a step of laminating a plurality of the above-described semiconductor bare chip assemblies in a state where the major axis directions of the semiconductor bare chips are aligned, and the second facing each other. A method for manufacturing a three-dimensional stacked semiconductor device is provided, which includes a step of bonding pads to each other through a conductive member.

開示の半導体ベアチップ、半導体ベアチップ接合体、３次元積層装置及びその製造方法によれば、低ＴＡＴ且つ低コストで半導体チップを３次元積層することが可能になる。   According to the disclosed semiconductor bare chip, semiconductor bare chip assembly, three-dimensional stacking apparatus, and manufacturing method thereof, semiconductor chips can be three-dimensionally stacked with low TAT and low cost.

本発明の実施の形態の半導体ベアチップの構成説明図である。1 is a configuration explanatory diagram of a semiconductor bare chip according to an embodiment of the present invention. 本発明の実施の形態の半導体ベアチップを２個組み合わせた半導体ベアチップ接合体の構成説明図である。It is composition explanatory drawing of the semiconductor bare chip assembly which combined two semiconductor bare chips of embodiment of this invention. 本発明の半導体ベアチップの３次元積層状態の説明図である。It is explanatory drawing of the three-dimensional lamination | stacking state of the semiconductor bare chip of this invention. 本発明の実施例１の半導体装置の製造工程の途中までの説明図である。It is explanatory drawing to the middle of the manufacturing process of the semiconductor device of Example 1 of this invention. 本発明の実施例１の半導体装置の製造工程の図４以降の説明図である。FIG. 5 is an explanatory view after FIG. 4 of the manufacturing process of the semiconductor device of Example 1 of the present invention. 半導体ベアチップの構成説明図である。It is a structure explanatory view of a semiconductor bare chip. セットチップの構成説明図である。It is composition explanatory drawing of a set chip. ３次元積層構造の上面図である。It is a top view of a three-dimensional laminated structure. ３次元積層構造の側面図である。It is a side view of a three-dimensional laminated structure. 本発明の実施例２の３次元積層半導体装置の製造工程の途中までの説明図である。It is explanatory drawing to the middle of the manufacturing process of the three-dimensional laminated semiconductor device of Example 2 of this invention. 本発明の実施例２の３次元積層半導体装置の製造工程の図１０以降の説明図である。FIG. 10 is an explanatory diagram after FIG. 10 of a manufacturing process of the three-dimensional stacked semiconductor device of Example 2 of the present invention. 本発明の実施例３の３次元積層半導体装置の製造工程の途中までの説明図である。It is explanatory drawing to the middle of the manufacturing process of the three-dimensional laminated semiconductor device of Example 3 of this invention. 本発明の実施例３の３次元積層半導体装置の製造工程の図１２以降の説明図である。FIG. 12 is an explanatory diagram after FIG. 12 of the manufacturing process of the three-dimensional stacked semiconductor device of Example 3 of the present invention. 本発明の実施例４の３次元積層半導体装置の構成説明図である。It is a structure explanatory drawing of the three-dimensional laminated semiconductor device of Example 4 of this invention. 従来のワイヤボンディングによる３次元積層半導体装置の概略的斜視図である。It is a schematic perspective view of the conventional three-dimensional laminated semiconductor device by wire bonding. 従来のＭＣＭ積層による３次元積層半導体装置の概念的側面図である。It is a conceptual side view of the conventional three-dimensional laminated semiconductor device by MCM lamination. 従来のビア・ラストによるＴＳＶの製造工程の途中までの説明図である。It is explanatory drawing to the middle of the manufacturing process of TSV by the conventional via last. 従来のビア・ラストによるＴＳＶの製造工程の図１７以降の途中までの説明図である。It is explanatory drawing to the middle after FIG. 17 of the manufacturing process of TSV by the conventional via last. 従来のビア・ラストによるＴＳＶの製造工程の図１８以降の途中までの説明図である。It is explanatory drawing to the middle after FIG. 18 of the manufacturing process of TSV by the conventional via last. 従来のビア・ラストによるＴＳＶの製造工程の図１９以降の説明図である。It is explanatory drawing after FIG. 19 of the manufacturing process of TSV by the conventional via last.

ここで、図１乃至図３を参照して、本発明の実施の形態の半導体ベアチップを説明する。図１は、本発明の実施の形態の半導体ベアチップの構成説明図であり、図１(ａ)は上面図で、図１(ｂ)は側面図である。半導体ベアチップ１_１の中央部には、他の半導体ベアチップ（１_２）と互いに長軸方向を交差した状態でフェイスツーフェイスで接合するための複数の第１のパッド２_１を設ける。また、第１のパッド２_１の外側にはさらに他の半導体ベアチップ（１_３）と互いに長軸方向を整列した状態で接合するための複数の第２のパッド３_１を設ける。この各第１のパッド２_１と各第２のパッド３_１は、接続配線４により１：１で接続されている。 Here, with reference to FIG. 1 thru | or FIG. 3, the semiconductor bare chip of embodiment of this invention is demonstrated. 1A and 1B are explanatory diagrams of the configuration of a semiconductor bare chip according to an embodiment of the present invention. FIG. 1A is a top view and FIG. 1B is a side view. The central portion of the semiconductor bare chip 1 _1, providing a plurality of first pad 2 ₁ for bonding a face-to-face on and intersecting the long axis directions and other semiconductor bare chip (1 _2). Further, the outer side of the first pad 2 ₁ yet another semiconductor bare chip (1 ₃₎ and providing a second pad 3 ₁ more for joining in a state of being aligned longitudinally with each other. Each first pad 2 ₁ and the second pad 3 _1, the connection wires 4 1: are connected in one.

第１のパッド２_１及び第２のパッド３_１は、汎用半導体ベアチップに形成した外部接続用パッドの上に再形成工程により形成しても良いし、半導体ベアチップに外部接続用パッドとして直接形成して専用半導体ベアチップとしても良い。半導体ベアチップ１の厚さは１０μｍ〜数十μｍ、半導体ベアチップ１の一辺は数ｍｍ〜数十ｍｍ、半導体ベアチップ同士をフェイスツーフェイスで接続するための第１のパッド２のサイズは数十μｍであり、第２のパッド３のサイズは数十μｍ〜数百μｍ程度である。 First pad 2 ₁ and the second pad 3 ₁ may be formed by the re-forming process on the external connection pads formed on a general-purpose semiconductor bare chip directly formed as the external connection pads to the semiconductor bare chip It may be a dedicated semiconductor bare chip. The thickness of the semiconductor bare chip 1 is 10 μm to several tens of μm, one side of the semiconductor bare chip 1 is several mm to several tens mm, and the size of the first pad 2 for connecting the semiconductor bare chips to each other face-to-face is several tens of μm. The size of the second pad 3 is about several tens of μm to several hundreds of μm.

図２は、本発明の実施の形態の半導体ベアチップを２個組み合わせた半導体ベアチップ接合体の構成説明図であり、図２（ａ）は上面図であり、図２（ｂ）は側面図である。２個の半導体ベアチップ１_１，１_２は互いに長軸方向を交差した状態で第１のパッド２_１，２_２同士を導電性部材５によってフェイスツーフェイスで接合されて半導体ベアチップ接合体となる。なお、この場合の導電性部材５ははんだバンプや導電性接着剤でも良いし、或いは、電解めっきまた蒸着法等により形成したＡｕ或いはＣｕからなるピラーでも良い。 FIG. 2 is an explanatory diagram of a structure of a semiconductor bare chip assembly in which two semiconductor bare chips according to an embodiment of the present invention are combined. FIG. 2 (a) is a top view and FIG. 2 (b) is a side view. . The two semiconductor bare chips 1 ₁ and 1 ₂ are joined to each other in a face-to-face manner by the conductive member 5 with the first pads 2 ₁ and 2 ₂ crossing each other in the major axis direction to form a semiconductor bare chip assembly. In this case, the conductive member 5 may be a solder bump or a conductive adhesive, or may be a pillar made of Au or Cu formed by electrolytic plating or vapor deposition.

図３は、本発明の半導体ベアチップの３次元積層状態の説明図であり、図３（ａ）は上面図であり、図３（ｂ）は側面図である。図３に示すように、図２に示した半導体ベアチップ接合体を順次積層して、互いに対向する第２のパッド３_１，３_２・・同士を大径の導電性部材６で接続する。なお、実装基板７には第２のパッド３_２を介して導電性部材６で接続する。 FIG. 3 is an explanatory view of a three-dimensional stacked state of the semiconductor bare chip of the present invention, FIG. 3 (a) is a top view, and FIG. 3 (b) is a side view. As shown in FIG. 3, the semiconductor bare chip assemblies shown in FIG. 2 are sequentially stacked, and the second pads 3 ₁ , 3 ₂ ... Facing each other are connected by a large-diameter conductive member 6. Note that the mounting substrate 7 are connected by the conductive member 6 via the second pad 3 _2.

或いは、積層数が４層程度の場合には、まず、２個の半導体ベアチップ１_１，１_２を互いの長軸が交差するとともに、第１のパッド２_１，２_２が対向するように積層する。次いで、積層した上層側の半導体ベアチップ１_２に対して、半導体ベアチップ１_３を互いの長軸方向を揃えて背中合わせに積層する。次いで、この半導体ベアチップ１_３に対して互いの長軸が交差するとともに、第１のパッド２_３，２_４が対向するように半導体ベアチップ１_４を積層して３次元積層構造を形成しても良い。 Alternatively, when the number of stacked layers is about four, first, the two semiconductor bare chips 1 ₁ and 1 ₂ are stacked so that their major axes intersect and the first pads 2 ₁ and 2 ₂ face each other. To do. Then, the semiconductor bare chip 1 ₂ of the laminated upper layer side, stacking the semiconductor bare chip 1 ₃ back to back align the long axis direction of each other. Then, with each other long axes intersecting with the semiconductor bare chip 1 _3, even if the first pad 2 _3, 2 ₄ to form a 3-dimensional stacked structure by stacking semiconductor bare chip 1 ₄ so as to face good.

なお、積層するチップの種類としては、様々なＬＳＩが考えられるが、ＳｉＰ（Ｓｙｓｔｅｍｉｎ Ｐａｃｋａｇｅ）の場合はメモリ、セットチップ、ＣＰＵなどが挙げられる。例えば、実装基板７に接する最下層の半導体ベアチップ１_１をコントロールチップとし、他の半導体ベアチップをフラッシュメモリとしても良い。 Various LSIs can be considered as the types of chips to be stacked. In the case of SiP (Systemin Package), there are a memory, a set chip, a CPU, and the like. For example, the semiconductor bare chip 1 ₁ lowermost in contact with the mounting substrate 7 and a control chip, other semiconductor bare chip may be a flash memory.

このように、本発明の実施の形態においては、半導体ベアチップを互いの長軸方向が交差するように積層し、次の半導体ベアチップは互いの長軸方向を揃えて背中合わせに積層しているので、短ＴＡＴでかつ低コストで3次元積層チップを実現できる。   As described above, in the embodiment of the present invention, the semiconductor bare chips are stacked so that the major axis directions of each other intersect, and the next semiconductor bare chips are stacked back to back with the major axis directions aligned. A three-dimensional multilayer chip can be realized with a short TAT and low cost.

従来のＴＳＶによる製造方法では、その工程の煩雑さと、歩留まりの低さから、チップ部品としても３次元積層チップを量産することは、ほとんど不可能であった。また、ワイヤ接続による3次元積層方法でも、実装基板上に逐次積層することでしか実現できなかった。   In the conventional manufacturing method using TSV, it is almost impossible to mass-produce three-dimensional laminated chips as chip parts because of complicated processes and low yield. Also, the three-dimensional laminating method using wire connection can only be realized by sequentially laminating on the mounting substrate.

しかし、本発明の実施の形態では、ＴＳＶ形成工程を廃したことによる、積層工程の簡略化と何より各チップの歩留まりの高さから、チップ部品として量産可能となる。さらにまた、チップ間を接続する導電性部材が、チップの外側よりにあることから、放熱はそのバンプを冷却することにより、効率的に冷却可能であるため、３次元積層チップの冷却もＴＳＶ型よりも容易になる。   However, according to the embodiment of the present invention, it is possible to mass-produce chip parts from the simplification of the stacking process due to the elimination of the TSV forming process and above all the high yield of each chip. Furthermore, since the conductive member connecting the chips is located outside the chip, the heat radiation can be efficiently cooled by cooling the bumps. Therefore, the cooling of the three-dimensional multilayer chip is also performed by the TSV type. Easier than that.

以上を前提として、次に、図４乃至図９を参照して、本発明の実施例１の半導体装置の製造工程を説明するが、ここでは、半導体メモリの製造工程として説明する。まず、図４（ａ）に示すように多数のメモリセルを形成し外部接続用のボンディングパッド１２を形成した汎用半導体ベアチップ１１に感光性の絶縁樹脂層１３を塗布する。次いで、図４（ｂ）に示すように、露光・現像を行ってボンディングパッド１２に対するビア穴となる開口部１４を形成する。なお、この工程は、各ボンディングパッド１２に対して行う。   Based on the above, the manufacturing process of the semiconductor device according to the first embodiment of the present invention will be described next with reference to FIGS. 4 to 9. Here, the manufacturing process of the semiconductor memory will be described. First, as shown in FIG. 4A, a photosensitive insulating resin layer 13 is applied to a general-purpose semiconductor bare chip 11 in which a large number of memory cells are formed and bonding pads 12 for external connection are formed. Next, as shown in FIG. 4B, exposure / development is performed to form an opening 14 serving as a via hole for the bonding pad 12. This step is performed for each bonding pad 12.

具体的には、絶縁樹脂層１３として厚さが８μｍの感光性ポリイミド樹脂を塗布し、塗布、乾燥後に、外部接続用のボンディングパッド１２上にビア穴が形成されるように、マスクを用いて露光、現像する。   Specifically, a photosensitive polyimide resin having a thickness of 8 μm is applied as the insulating resin layer 13, and a mask is used so that via holes are formed on the bonding pads 12 for external connection after application and drying. Exposure and development.

次いで、図５（ｃ）に示すように、めっきシード層を形成したのち、めっきフレーム（いずれも図示を省略）を形成する。次いで、電解めっきを施したのち、めっきフレームを除去するとともに、露出しているめっきシード層をエッチング除去することによって、開口部１４を充填するビア１５、パッド１６，１７及びパッド１６とパッド１７を接続する再配線１８を形成する。   Next, as shown in FIG. 5C, after forming a plating seed layer, a plating frame (both not shown) is formed. Next, after performing electroplating, the plating frame is removed, and the exposed plating seed layer is removed by etching, whereby the vias 15 filling the openings 14, the pads 16, 17 and the pads 16 and 17 are formed. A rewiring 18 to be connected is formed.

具体的には、感光性ポリイミド層を加熱硬化後、全面にスパッタにてめっきシード層、具体的には、密着層として、Ｃｒを５０ｎｍ、導体層としてＣｕを２００ｎｍ、スパッタ法により形成する。レジストを塗布し、再配線パターンマスクにてレジストをパターニングしてめっきフレームとし、電解めっきによりＣｕめっき層を配線厚さ５μｍとなるようめっきし、めっきフレームを除去し、めっきシード層をエッチングして、再配線を形成する。   Specifically, after heat-curing the photosensitive polyimide layer, a plating seed layer is formed on the entire surface by sputtering, specifically, Cr is formed as an adhesion layer by 50 nm, Cu is formed as a conductor layer by 200 nm, and a sputtering method is formed. Apply a resist, pattern the resist with a rewiring pattern mask to form a plating frame, electroplat the Cu plating layer to a wiring thickness of 5 μm, remove the plating frame, and etch the plating seed layer Form a rewiring.

次いで、図５（ｄ）に示すように、再び、感光性の絶縁樹脂層１９を塗布し、露光・現像することによって内側のパッド１６に対する開口部を形成する。次いで、図３（ｃ）と同様の電解めっきを行うことによって、ビア２０、パッド２１，２２及びパッド２１とパッド２２を接続する再配線２３を形成する。次いで、半導体ベアチップの基材となるシリコン基板の厚さが５０μｍになるまで、ウェーハをグラインディングにより、研削薄化する。研削薄化後のウェーハを、ダイシングしてチップ化する。   Next, as shown in FIG. 5D, a photosensitive insulating resin layer 19 is applied again, and exposure / development is performed to form an opening for the inner pad 16. Next, electrolytic plating similar to that shown in FIG. 3C is performed to form the via 20, the pads 21 and 22, and the rewiring 23 that connects the pad 21 and the pad 22. Next, the wafer is ground and thinned by grinding until the thickness of the silicon substrate serving as the base material of the semiconductor bare chip becomes 50 μm. The wafer after grinding and thinning is diced into chips.

図６は、このようにして形成した半導体ベアチップの構成説明図であり、図６（ａ）は上面図であり、図６（ｂ）は側面図である。半導体ベアチップ１０の中央寄りには互いに長軸方向が交差する他の半導体ベアチップとフェイスツーフェイスで接続するパッド２１が形成され、また、その両側には、互いに長軸方向が揃った他の半導体ベアチップと接続するセットチップ間接続用のパッド２２が形成されている。   6A and 6B are configuration explanatory views of the semiconductor bare chip formed as described above, FIG. 6A is a top view, and FIG. 6B is a side view. Near the center of the semiconductor bare chip 10, there are formed pads 21 for face-to-face connection with other semiconductor bare chips whose major axis directions intersect with each other, and other semiconductor bare chips whose major axis directions are aligned with each other on both sides thereof. A pad 22 for connecting between set chips is formed.

具体的には、半導体ベアチップ１０の厚さは５０μｍ、半導体ベアチップ１０のサイズは、１０ｍｍ×２０ｍｍであり、チップ中心部の１０ｍｍ□の領域に３０個×３０個のパッド２１が形成される。また、両側の５ｍｍ×１０ｍｍの領域には、１５個×３０個のパッド２２が形成される。   Specifically, the thickness of the semiconductor bare chip 10 is 50 μm, the size of the semiconductor bare chip 10 is 10 mm × 20 mm, and 30 × 30 pads 21 are formed in a 10 mm □ region at the center of the chip. Further, 15 × 30 pads 22 are formed in a 5 mm × 10 mm region on both sides.

図７は、セットチップの構成説明図であり、図７（ａ）は上面図であり、図７（ｂ）は側面図である。図に示すように、２つの半導体ベアチップ１０は、互いに長軸方向を９０度交差した状態でパッド２１が対向するように配置し、互いに対向するパッド２１同士を直径が５０μｍのバンプ２４で接続する。   FIG. 7 is an explanatory diagram of the configuration of the set chip, FIG. 7 (a) is a top view, and FIG. 7 (b) is a side view. As shown in the figure, the two semiconductor bare chips 10 are arranged so that the pads 21 face each other in a state where the major axis directions intersect each other by 90 degrees, and the pads 21 facing each other are connected by bumps 24 having a diameter of 50 μm. .

また、周辺部に配置されたパッド２２には、セットチップ間接続が可能な直径が１５０μｍのバンプ２５を設ける。この場合、半導体ベアチップ間は接着剤で固定しても良い。積層後、最上部にくるセットチップは、その上部セットチップとの接合用のパッド２２は形成不要となる。   Also, bumps 25 having a diameter of 150 μm that can be connected between set chips are provided on the pads 22 arranged in the peripheral portion. In this case, the semiconductor bare chips may be fixed with an adhesive. After the stacking, the uppermost set chip does not require the bonding pad 22 for bonding with the upper set chip.

図８及び図９は３次元積層構造の説明図であり、図８は上面図であり、図９（ａ）は図８におけるＡ−Ａ′方向に沿った側面図であり、図９（ｂ）は図８におけるＢ−Ｂ′方向に沿った側面図である。このような３次元構造を形成するためには、１個目のセットチップに対して、２個目のセットチップを２番目の半導体ベアチップ１０_２と３番目の半導体ベアチップ１０_３とが同じ長軸方向で背中合わせになるように配置する。次いで、１番目の半導体ベアチップ１０_１のパッド２２_１と４番目の半導体ベアチップ１０_４のパッド２２_４とをバンプ２５_１とバンプ２５_４とにより接合する。 8 and 9 are explanatory views of the three-dimensional laminated structure, FIG. 8 is a top view, FIG. 9A is a side view along the direction AA ′ in FIG. 8, and FIG. ) Is a side view along the BB 'direction in FIG. To form such a three-dimensional structure, one second with respect to a set chip, the second semiconductor bare chip 10 ₂ and the third semiconductor bare chip 10 ₃ and the same long axis two second sets chips Place them back to back in the direction. Then, joined by the first semiconductor bare chip 10 _first pad 22 ₁ and the fourth and the semiconductor bare chip 10 ₄ of the pad 22 ₄ bump 25 ₁ and the bump 25 _4.

この様な積層工程を必要な積層数だけ順次繰り返したのち、１個目のセットチップを実装基板３０に接合する。この時、２番目の半導体ベアチップ１０_２のパッド２２_２は実装基板３０に設けたパッド３１とバンプ２５_２で接続する。なお、チップ間に接着剤を注入しても良く、最後に注入しても良いし、積層しつつ接着していっても良い。或いは、バンプではなく、ワイヤにより積層チップと実装基板３０とを接合しても良い。 Such a lamination process is sequentially repeated as many times as necessary, and then the first set chip is bonded to the mounting substrate 30. At this time, the second pad 22 _{and second} semiconductor bare chip 10 ₂ is connected with the pad 31 and the bump 25 ₂ provided on the mounting substrate 30. Note that an adhesive may be injected between the chips, may be injected last, or may be bonded while being laminated. Alternatively, the laminated chip and the mounting substrate 30 may be joined by wires instead of bumps.

このように、本発明の実施例１においては、接続用のパッドを再形成により形成しているので、ペリフェラル配置の外部接続パッドを備えた汎用半導体チップを簡単に歩留まり良く且つ短ＴＡＴで３次元積層することが可能になる。   As described above, in the first embodiment of the present invention, since the connection pads are formed by re-formation, a general-purpose semiconductor chip having peripheral connection external connection pads can be easily obtained with a high yield and a short TAT. It becomes possible to laminate.

また、半導体ベアチップ間を接続するバンプが、チップ周囲にあることから、放熱はそのバンプを冷却することにより、効率的に冷却可能であるため、3次元積層チップの冷却もＴＳＶ型３次元積層チップよりも容易になる。   In addition, since the bumps connecting the semiconductor bare chips are located around the chip, the heat radiation can be efficiently cooled by cooling the bumps. Therefore, the cooling of the three-dimensional multilayer chip is also performed by the TSV type three-dimensional multilayer chip. Easier than that.

次に、図１０及び図１１を参照して、本発明の実施例２の３次元積層半導体装置の製造工程を説明する。まず、図１０（ａ）に示すように、セットチップを形成せずに、４枚の汎用半導体ベアチップ１０_１〜１０_４をセットチップを形成する場合と同様に、積層配列する。この時、１番目の半導体ベアチップ１０_１のパッド２１_１と２番目の半導体ベアチップ１０_２のパッド２１_２とがバンプ２４_１を介して対向するように配列する。 Next, with reference to FIG. 10 and FIG. 11, the manufacturing process of the three-dimensional laminated semiconductor device of Example 2 of the present invention will be described. First, as shown in FIG. 10A, the four general-purpose semiconductor bare chips 10 ₁ to 10 ₄ are stacked and arranged as in the case where the set chips are formed without forming the set chips. At this time, the first pad 21 ₁ of the semiconductor bare chip 10 ₁ and the ₂ second semiconductor bare chip 10 _second pad 21 are arranged so as to face each other with a bump 24 _1.

次いで、図１０（ｂ）に示すように、２番目の半導体ベアチップ１０_２の上に、長軸方向を揃えて３番目の半導体ベアチップ１０_３を背中合わせに配列する。なお、半導体ベアチップ１０_２，１０_３には外側のバンプ２５は設けない。 Then, as shown in FIG. 10 (b), on the second semiconductor bare chip 10 _2, arranging a third semiconductor bare chip 10 ₃ align the long axis direction back to back. The semiconductor bare chips 10 ₂ and 10 ₃ are not provided with the outer bumps 25.

次いで、図１０（ｃ）に示すように、４番目の半導体ベアチップ１０_４をパッド２１_４が３番目の半導体ベアチップのパッド２１_３とバンプ２４_２を介して対向するように且つ互いに長軸方向が直交するように配列する。この時、１番目の半導体ベアチップ１０_１のパッド２２_１と４番目の半導体ベアチップ１０_４のパッド２２_４とが、バンプ２５_１とバンプ２５_４とを介して対向するように配列する。 Then, as shown in FIG. 10 (c), the fourth semiconductor bare chip 10 ₄ and longitudinally from each other so that the pad 21 ₄ to face each other with a pad 21 ₃ of the third semiconductor bare chip and the bumps 24 ₂ Arrange so that they are orthogonal. At this time, the first semiconductor bare chip 10 _first pad 22 ₁ and the fourth semiconductor bare chip 10 ₄ of the pad 22 _4, arranged so as to face each other through the bumps 25 ₁ and the bump 25 _4.

次いで、図１１（ｄ）に示すように、４枚積層した状態で加熱することによって、バンプ２４_１，２４_２，２５_１，２５_４を溶融してチップ間の接合を行う。次いで、図１１（ｅ）に示すように、２番目の半導体ベアチップ１０_２の外側のパッド２２_２にバンプ２５_２を形成する。 Next, as shown in FIG. 11 (d), by heating in a state where four sheets are stacked, the bumps 24 ₁ , 24 ₂ , 25 ₁ , and 25 ₄ are melted to bond the chips. Next, as shown in FIG. 11E, bumps 25 ₂ are formed on the pads 22 ₂ outside the _second semiconductor bare chip 102.

最後に、図１１（ｆ）に示すように、２番目の半導体ベアチップ１０_２に形成したバンプ２５_２を実装基板３０に設けたパッド３１に対して位置合わせしたのち、加熱することによって接合する。この場合もチップ間に接着剤を注入しても良い。 Finally, as shown in FIG. 11 (f), after the aligned against the pad 31 provided with bumps 25 ₂ formed in the second semiconductor bare chip 10 ₂ on the mounting board 30 are bonded by heating. In this case, an adhesive may be injected between the chips.

このように、積層枚数が少ない場合には、セットチップを形成することなく積層が可能になり、したがって、機数枚の３次元積層半導体装置の形成も可能になる。   As described above, when the number of stacked layers is small, stacking is possible without forming a set chip. Therefore, it is possible to form several three-dimensional stacked semiconductor devices.

次に、図１２及び図１３を参照して、本発明の実施例３の半導体ベアチップを説明する。図１２（ａ）に示ように、半導体チップの表面に外部接続用パッドとして、再配線することなく、中央部にフェイスツーフェイスで接続するためのパッド４１とその両側に他のチップと接続するためのパッド４２を形成して、専用半導体ベアチップを形成する。   Next, with reference to FIG.12 and FIG.13, the semiconductor bare chip of Example 3 of this invention is demonstrated. As shown in FIG. 12 (a), as a pad for external connection on the surface of the semiconductor chip, without rewiring, a pad 41 for face-to-face connection to the central portion and other chips on both sides thereof are connected. For this purpose, a dedicated semiconductor bare chip is formed.

この場合、上記の実施例１の汎用半導体ベアチップとチップサイズは同じであるが、パッド数とパッドピッチが異なる。即ち、両側の５ｍｍ×１０ｍｍの領域には、チップの短辺から８０個×４０個のパッド４２が１２０μｍピッチで形成されており、中央の１０ｍｍ×１０ｍｍの領域には、８０個×８０個のパッド４１が１００μｍピッチで形成されている。なお、図におけるパッドの個数は大幅に省略している。   In this case, the chip size is the same as that of the general-purpose semiconductor bare chip of the first embodiment, but the number of pads and the pad pitch are different. That is, 80 × 40 pads 42 are formed at a pitch of 120 μm from the short side of the chip in the 5 mm × 10 mm region on both sides, and 80 × 80 pads are formed in the central 10 mm × 10 mm region. Pads 41 are formed at a pitch of 100 μm. Note that the number of pads in the figure is greatly omitted.

次いで、図１２（ｂ）に示すように、第１のタイプの半導体ベアチップ４０には、全パッド上に４０μｍ×４０μｍ×４０μｍ（縦×横×高さ）のＡｕピラー４３，４４を形成する。形成方法としては、レジストを塗布、ピラーパターンを形成したマスクで露光・現像したのち、電解めっき法によって、Ａｕを４０μｍの厚さまでめっきし、レジストを剥離、めっきシード層をエッチングして形成する。   Next, as shown in FIG. 12B, Au pillars 43 and 44 of 40 μm × 40 μm × 40 μm (length × width × height) are formed on all pads in the first type semiconductor bare chip 40. As a forming method, a resist is applied, exposed and developed with a mask having a pillar pattern, Au is plated to a thickness of 40 μm by electrolytic plating, the resist is peeled off, and the plating seed layer is etched.

一方、図１２（ｃ）に示すように、第２のタイプの半導体ベアチップ４０にも、Ａｕめっき膜４５，４６を形成するが、このＡｕめっき膜４５，４６の厚さは数μｍ程度、例えば、５μｍとする。次いで、第１のタイプの半導体ベアチップ４０を形成したウェーハと第２のタイプの半導体ベアチップ４０を形成したウェーハの両者を２０μｍの厚さに薄化したのち、ダイシングによりチップ化する。   On the other hand, as shown in FIG. 12C, Au plating films 45 and 46 are also formed on the second type semiconductor bare chip 40. The thickness of the Au plating films 45 and 46 is about several μm, for example, 5 μm. Next, both the wafer on which the first type semiconductor bare chip 40 and the wafer on which the second type semiconductor bare chip 40 are formed are thinned to a thickness of 20 μm, and then formed into chips by dicing.

次いで、図１３（ｄ）に示すように、第２のタイプの半導体ベアチップの両側のＡｕめっき層４６の上に、バンプ径６０μｍ〜８０μｍ、突起部も含めたバンプ高さ１２０μｍ〜１６０μｍ程度のＡｕスタッドバンプ４７を形成する。   Next, as shown in FIG. 13D, on the Au plating layer 46 on both sides of the second type semiconductor bare chip, Au having a bump diameter of 60 μm to 80 μm and a bump height of about 120 μm to 160 μm including the protrusions. A stud bump 47 is formed.

次いで、図１３（ｅ）に示すように、第１のタイプの半導体ベアチップと第２のタイプの半導体ベアチップを互いの長軸方向が直交するように配置し、Ａｕピラー４３とＡｕめっき層４５とを対向させて接合してセットチップを形成する。接合に際しては熱圧着でも、超音波を用いても良い。   Next, as shown in FIG. 13 (e), the first type semiconductor bare chip and the second type semiconductor bare chip are arranged so that the major axis directions thereof are orthogonal to each other, and the Au pillar 43, the Au plating layer 45, Are set to face each other to form a set chip. In joining, thermocompression bonding or ultrasonic waves may be used.

次いで、図１３（ｆ）に示すように、２組のセットチップを長軸方向を揃えて背中合わせに配列し、Ａｕピラー４４とＡｕスタッドバンプ４７を接合する。このような工程を繰り返すことによって３次元積層構造が得られ、これを実装基板に実装すれば良い。   Next, as shown in FIG. 13 (f), two sets of set chips are arranged back to back with their long axes aligned, and the Au pillars 44 and Au stud bumps 47 are joined. By repeating such a process, a three-dimensional laminated structure is obtained, and this may be mounted on a mounting substrate.

本発明の実施例３においては、パッドを３次元積層用に形成しているので、再配線形成工程が不要になるとともに、パッドの数を増大することができ、高集積度且つ高性能の半導体装置の実装構造に適したものとなる。   In the third embodiment of the present invention, since the pads are formed for three-dimensional stacking, a rewiring forming step is not required, the number of pads can be increased, and a highly integrated and high performance semiconductor It is suitable for the mounting structure of the device.

次に、図１４を参照して、本発明の実施例４の３次元積層半導体装置を説明する。図１４は本発明の実施例４の３次元積層半導体装置の構成説明図であり、図１４（ａ）は上面図であり、図１４（ｂ）は側面図である。基本的積層構造は上記の実施例１と同様であるが、最下層の半導体ベアチップとしてメモリチップとは異種の半導体であるＣＰＵチップを用いたものである。この場合のＣＰＵチップは積層メモリに対するコントロールチップとなる。   Next, with reference to FIG. 14, the three-dimensional laminated semiconductor device of Example 4 of this invention is demonstrated. FIGS. 14A and 14B are configuration explanatory views of a three-dimensional stacked semiconductor device according to Example 4 of the present invention. FIG. 14A is a top view and FIG. 14B is a side view. The basic laminated structure is the same as that of the first embodiment, but a CPU chip that is a semiconductor different from the memory chip is used as the lowermost semiconductor bare chip. The CPU chip in this case is a control chip for the stacked memory.

この場合、ＣＰＵチップ５１の背面は接着剤により実装基板３０に固定されて、パッド５３と実装基板３０に設けられたパッド３２はワイヤ３３により電気的に接続される。また、ＣＰＵチップ５１には半導体ベアチップ１０_２と接合するためのパッド５２が形成されており、パッド２２_２とバンプ２５_２を介して接合されている。 In this case, the back surface of the CPU chip 51 is fixed to the mounting substrate 30 with an adhesive, and the pad 53 and the pad 32 provided on the mounting substrate 30 are electrically connected by the wire 33. Furthermore, the CPU chip 51 is formed with a pad 52 for bonding the semiconductor bare chip 10 ₂ are bonded via the pad 22 ₂ and the bumps 25 _2.

ここで、実施例１乃至実施例４を含む本発明の実施の形態に関して、以下の付記を付す。
（付記１）中央部に設けられた複数の第１のパッドと、前記中央部の外側の領域に設けられ、配線により前記第１のパッドと１：１に接続されている同数の第２のパッドとを有する半導体ベアチップであって、前記第１のパッドは他の半導体ベアチップと互いに長軸方向を交差した状態で接合するためのパッドであり、前記第２のパッドのパッドは、さらに他の半導体ベアチップと互いに長軸方向を整列した状態で接合するためのパッドであることを特徴とする半導体ベアチップ。
（付記２）前記第１のパッド及び前記第２のパッドが、前記半導体ベアチップの周辺部に形成された外部接続用パッドの上に、再配線構造により形成されたパッドであることを特徴とする付記１に記載された半導体ベアチップ。
（付記３）前記第１のパッド及び前記第２のパッドが、前記半導体ベアチップの周辺部に外部接続用パッドを形成することなく直接形成されたパッドであることを特徴とする付記１に記載の半導体ベアチップ。
（付記４）付記１乃至付記３のいずれか１に記載された半導体チップを２個、互いに長軸方向を交差した状態で、前記第１のパッド同士を導電性部材を介して接合したことを特徴とする半導体ベアチップ接合体。
（付記５）付記４に記載の半導体ベアチップ接合体を複数個、互いの長軸方向が揃った前記半導体ベアチップ。同士を背中合わせに接着するとともに、前記半導体ベアチップ接合体のうちの背中合わせに接着しなかった前記半導体ベアチップ同士を導電性部材を介して前記第２のパッドにより接合したことを特徴とする３次元積層半導体装置。
（付記６）最下層の前記半導体ベアチップ接合体が、導電性部材を介して前記第２のパッドにより実装基板に設けた接続部と電気的に接続していることを特徴とする付記５に記載の３次元積層半導体装置。
（付記７）最下層或いは最上層の前記半導体ベアチップが、導電性部材を介して少なくとも前記第２のパッドにより異種半導体チップと電気的に接続されていることを特徴とする付記５に記載の３次元積層半導体装置。
（付記８）前記半導体ベアチップが半導体メモリチップであり、前記異種半導体チップがコントロールチップであることを特徴とする付記７に記載の３次元積層半導体装置。
（付記９）前記導電性部材が、はんだバンプ或いは導電性ピラーのいずれかであることを特徴とする付記５乃至付記８のいずれか１に記載の３次元積層半導体装置。
（付記１０）付記１乃至付記３のいずれか１に記載の半導体ベアチップを２個、互いの長軸が交差するとともに、前記第１のパッドが対向するように積層する第１の積層工程と、前記第１の積層工程で積層した上層側の前記半導体ベアチップに対して、他の前記半導体ベアチップを互いの長軸方向を揃えて背中合わせに積層する第２の積層工程とを有し、前記第１の積層工程及び前記第２の積層工程を積層する前記半導体ベアチップの数に応じて順次繰り返す工程と、互いに対向する前記第２のパッド同士を導電性部材を介して接合する工程を有することを特徴とする３次元積層半導体装置の製造方法。
（付記１１）付記４に記載の半導体ベアチップ接合体を複数個、前記半導体ベアチップの長軸方向が整列した状態で背中合わせに積層する工程を繰り返す工程と、互いに対向する前記第２のパッド同士を導電性部材を介して接合する工程を有することを特徴とする３次元積層半導体装置の製造方法。 Here, the following supplementary notes are attached to the embodiments of the present invention including Examples 1 to 4.
(Supplementary Note 1) A plurality of first pads provided in the central portion and the same number of second pads provided in a region outside the central portion and connected to the first pads 1: 1 by wiring . A semiconductor bare chip having a pad, wherein the first pad is a pad for bonding with another semiconductor bare chip in a state of crossing the major axis direction, and the pad of the second pad is further A semiconductor bare chip, which is a pad for bonding with a semiconductor bare chip in a state in which major axis directions are aligned with each other.
(Appendix 2) The first pad and the second pad are pads formed by a rewiring structure on an external connection pad formed in a peripheral portion of the semiconductor bare chip. The semiconductor bare chip described in Appendix 1.
(Additional remark 3) The said 1st pad and the said 2nd pad are pads directly formed without forming the pad for external connection in the peripheral part of the said semiconductor bare chip, The additional remark 1 characterized by the above-mentioned. Semiconductor bare chip.
(Appendix 4) The two semiconductor chips described in any one of Appendices 1 to 3 are joined to each other via a conductive member in a state in which the major axis direction intersects each other. A feature of a bare semiconductor chip assembly.
(Additional remark 5) The said semiconductor bare chip with which the long axis direction of each of the semiconductor bare chip assemblies of Additional remark 4 was equalized. A three-dimensional laminated semiconductor characterized in that the semiconductor bare chips that are not bonded back to back in the semiconductor bare chip bonded body are bonded to each other by the second pad through a conductive member. apparatus.
(Supplementary note 6) The supplementary note 5, wherein the semiconductor bare chip assembly in the lowermost layer is electrically connected to a connection portion provided on the mounting substrate by the second pad via a conductive member. 3D stacked semiconductor device.
(Supplementary note 7) The semiconductor bare chip in the lowermost layer or the uppermost layer is electrically connected to the dissimilar semiconductor chip by at least the second pad via a conductive member. Dimensional stacked semiconductor device.
(Supplementary note 8) The three-dimensional stacked semiconductor device according to Supplementary note 7, wherein the semiconductor bare chip is a semiconductor memory chip and the heterogeneous semiconductor chip is a control chip.
(Supplementary note 9) The three-dimensional stacked semiconductor device according to any one of supplementary notes 5 to 8, wherein the conductive member is either a solder bump or a conductive pillar.
(Additional remark 10) The 1st lamination process of laminating | stacking two semiconductor bare chips of any one of Additional remark 1 thru | or additional remark 3 so that a mutual long axis may cross and the said 1st pad may face, A second laminating step of laminating the other semiconductor bare chips back to back with their major axis directions aligned with respect to the upper semiconductor bare chip laminated in the first laminating step, And a step of sequentially repeating the stacking step and the second stacking step according to the number of the semiconductor bare chips to be stacked, and a step of bonding the second pads facing each other through a conductive member. A method for manufacturing a three-dimensional stacked semiconductor device.
(Appendix 11) Repeating the step of laminating a plurality of semiconductor bare chip assemblies according to Appendix 4 in a state where the major axis directions of the semiconductor bare chips are aligned, and conducting the second pads facing each other The manufacturing method of the three-dimensional laminated semiconductor device characterized by having the process of joining through an electroconductive member.

１_１〜１_１０ 半導体ベアチップ
２_１〜２_４ 第１のパッド
３_１〜３_４ 第２のパッド
４ 接続配線
５，６ 導電性部材
７ 実装基板
１０，１０_１〜１０_１０ 半導体ベアチップ
１１ 汎用半導体ベアチップ
１２ ボンディングパッド
１３，１９ 絶縁樹脂層
１４ 開口部
１５，２０ ビア
１６，１７ パッド
１８，２３ 再配線
２１，２１_１〜２１_４，２２，２２_１〜２２_４ パッド
２４，２５ バンプ
３０ 実装基板
３１，３２ パッド
３３ ワイヤ
４０ 半導体ベアチップ
４１，４２ パッド
４３，４４ Ａｕピラー
４５，４６ Ａｕめっき膜
４７ Ａｕスタッドバンプ
５１ ＣＰＵチップ
５２，５３ パッド
８１ 搭載基板
８２_１〜８２_４ 半導体ベアチップ
８３ ボンディングワイヤ
９１ 搭載基板
９２，９７ はんだボール
９３_１，９３_２，９３_３，９３_４ 半導体チップ
９４ バンプ
９５ ＡＣＦ
９６ 配線基板
１０１ シリコンウェーハ
１０２ 素子
１０３ 絶縁膜
１０４ 配線
１０５ カバー膜
１０６ 開口部
１０７ レジストパターン
１０８ ホール
１０９ 絶縁膜
１１０ めっきシード層
１１１ めっきフレーム
１１２ めっき層
１１３ 貫通ビア
１１４ チップ
１１５ 実装基板
１１６ ランド
１１７ はんだボール
１１８ アンダーフィル樹脂 1 ₁ to 1 ₁₀ Semiconductor bare chip 2 ₁ to 2 ₄ 1st pad 3 _{1 to} 3 ₄ 2nd pad 4 Connection wiring 5, 6 Conductive member 7 Mounting substrate 10, 10 ₁ to 10 ₁₀ Semiconductor bare chip 11 General-purpose semiconductor bare chip 12 Bonding pads 13, 19 Insulating resin layer 14 Opening 15, 20 Via 16, 17 Pad 18, 23 Rewiring 21, 21 _{1 to} 21 ₄ , 22, 22 _{1 to} 224 ₄ Pad 24, 25 Bump 30 Mounting substrate 31, 32 Pad 33 Wire 40 Semiconductor bare chip 41, 42 Pad 43, 44 Au pillar 45, 46 Au plated film 47 Au stud bump 51 CPU chip 52, 53 Pad 81 Mounting substrate 82 _{1 to} 82 ₄ Semiconductor bare chip 83 Bonding wire 91 Mounting substrate 92 , 97 solder balls _{93 1,} 93 _2, 93 3, 93 ₄ Conductor chip 94 bumps 95 ACF
96 Wiring substrate 101 Silicon wafer 102 Element 103 Insulating film 104 Wiring 105 Cover film 106 Opening 107 Resist pattern 108 Hole 109 Insulating film 110 Plating seed layer 111 Plating frame 112 Plating layer 113 Through-via 114 Chip 115 Mounting substrate 116 Land 117 Solder ball 118 Underfill resin