JPH01143362A - Nonvolatile memory - Google Patents
- ️Mon Jun 05 1989
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高集積化に適した不揮発性メモリ装置に関す
る。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a nonvolatile memory device suitable for high integration.
本発明は、不揮発性メモリ装置において、半導体基体に
凹部を形成し、凹部の底面部と凹部の周囲上面部に夫々
ソース及びドレインとなる不純物拡散領域を形成して凹
部内側壁部をチャンネル領域とし、消去ゲートを少なく
とも上記周囲上面部上に形成し、フローティングゲート
を少なくとも凹部内側壁に形成し、さらにフローティン
グゲート側壁を少なくとも覆って制御ゲートを形成して
なる不揮発性メモリを半導体基板に複数形成するように
なす。The present invention provides a non-volatile memory device in which a recess is formed in a semiconductor substrate, impurity diffusion regions serving as a source and a drain are formed on the bottom surface of the recess and an upper surface around the recess, respectively, and the inner wall of the recess is used as a channel region. , a plurality of nonvolatile memories are formed on the semiconductor substrate, in which an erase gate is formed at least on the upper surface of the periphery, a floating gate is formed at least on the inner wall of the recess, and a control gate is formed covering at least the side wall of the floating gate. Do it like this.
又、この不揮発性メモリの配置に際しては、各列毎にメ
モリの消去ゲートを結ぶ第１の配線群と各行毎にメモリ
の制御ゲートを結ぶワード線となる第２の配線群に対し
て夫々斜め方向で隣接する２つのメモリがドレインとな
る不純物拡散領域を共有するようになし、この２つのメ
モリ間に不純物拡散領域に対するビット線の接続領域を
形成するようになす。In addition, when arranging this non-volatile memory, the first wiring group connecting memory erase gates in each column and the second wiring group serving as word lines connecting memory control gates in each row are diagonal to each other. Two memories adjacent in the direction share an impurity diffusion region serving as a drain, and a connection region for a bit line to the impurity diffusion region is formed between the two memories.
これによって、不揮発性メモリ装置の高集積化を可能な
しめたものである。This enables highly integrated nonvolatile memory devices.
不揮発性メモリとして、例えば電気的に消去可能な一括
消去型（フラッシュ型） ＥＥｆｌ？ＯＭす１ｅｃｔｒ
ｉｃａｌｌｙｅｒａｓａｂｌｅ ａｎｄ ｐｒｏｇｒａ
ｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）が
知られている。この−括消去型ＥＥＦＲＯＭは、第６図
及び第７図に示すように例えばＰ形のＳｔ基板（１）の
表面にＮ＋形のソース領域（２）及びドレイン領域（３
）が形成され、このソース領域（２）及びドレイン領域
（３）間の基板（１）上に第１ゲート絶縁順（４）を介
してフローティングゲーｈ （５１が形成され、さらに
このフローティングゲート（５）上に第２ゲート絶縁膜
（６）を介してワード線となる制御ゲート（７）が形成
され、一方、絶縁膜（８）を介してフローティングゲー
ト（５）の一部と重なるように消去ゲート（９）が形成
されて成る。さらに制御ゲート（７）に直交するように
ＡＩによるビット線（１０）が形成される。ここで、消
去ゲート（５）は第１層多結晶Ｓｉで形成され、フロー
ティングゲート（５）は第２層多結晶Ｓｉで形成され、
制御ゲート（７）は第３層多結晶Ｓｉで形成される。As a non-volatile memory, for example, electrically erasable batch erasable (flash type) EEfl? OMsu1ectr
icallyerasable and progra
mmable read only memory) is known. As shown in FIGS. 6 and 7, this bulk erase type EEFROM has an N+ type source region (2) and a drain region (3) on the surface of a P type St substrate (1), for example.
) is formed, a floating gate h (51) is formed on the substrate (1) between the source region (2) and the drain region (3) via the first gate insulating order (4), and further this floating gate ( 5) A control gate (7) serving as a word line is formed on the second gate insulating film (6), and on the other hand, a control gate (7) is formed so as to overlap with a part of the floating gate (5) via an insulating film (8). An erase gate (9) is formed. Furthermore, a bit line (10) made of AI is formed perpendicular to the control gate (7). Here, the erase gate (5) is made of the first layer of polycrystalline Si. The floating gate (5) is formed of a second layer of polycrystalline Si,
The control gate (7) is formed of third layer polycrystalline Si.
このＥＥＰｌ？ＯＭ （１１）においては、書き込み時
にはソース領域（２）をＯＶとし、制御ゲート（７）及
びドレイン領域（３）に例えば＋１８Ｖを印加すること
により、ソース領域（２）からドレイン領域（３）へ電
子が走り、そのホットエレクトロンが第１ゲート絶縁膜
（４）の障壁を越えて制御ゲート（７）の高電圧に引か
れてフローティングゲート（５）に飛び込み、書き込み
が行われる。消去時には、消去ゲート（９）に高電圧（
例エバ＋２８Ｖ）を印加することによって、フローティ
ングゲート（５）の電子が消去ゲート（９）へ引き抜か
れて消去が行われる（日経エレクトロニクス１９Ｂ５．
７．２９．１９５頁〜２０９頁参照）。This EEPl? In OM (11), when writing, the source region (2) is set to OV, and by applying, for example, +18V to the control gate (7) and drain region (3), the data is transferred from the source region (2) to the drain region (3). Electrons run, and the hot electrons cross the barrier of the first gate insulating film (4), are attracted by the high voltage of the control gate (7), jump into the floating gate (5), and write is performed. During erasing, a high voltage (
By applying a voltage of +28V), the electrons in the floating gate (5) are extracted to the erase gate (9) and erase is performed (Nikkei Electronics 19B5.
7.29, pages 195-209).
ところで、上述の従来の一括消去型ＥＥＰＩ？ＯＭにお
いては、所謂プレナー構造のため空間占有率が悪く高集
積化に通さないこと、又、製造に際してマスク工程数が
多く製造工程が複雑となること等の欠点を有していた。By the way, the above-mentioned conventional batch erasure type EEPI? OM has disadvantages such as its so-called planar structure, which has poor space occupancy and is not suitable for high integration, and the manufacturing process is complicated due to the large number of mask steps.
本発明は、上述の点に鑑み、製造工程をＩＶｉ１＠化し
、且つ高集積化に適した不揮発性メモリ装置を提供する
ものである。In view of the above-mentioned points, the present invention provides a nonvolatile memory device in which the manufacturing process is IVi1@ and is suitable for high integration.
本発明は、半導体基体（２１）の−主面に複数の凹部（
２７）を形成し、その凹部底面部と凹部の周囲上面部に
夫々ソース及びドレインとなる不純物拡散領域（２８Ｓ
）及び（２３Ｄ ）を形成する。また、少なくとも凹
部の周囲上面部上に消去ゲート（２５Ｅ）を形成し、さ
らに凹部（２７）の内側壁を少なくとも覆うように第１
ゲート絶縁膜（２９）を介してフローティングゲート（
３０Ｆ）を形成すると共に、このフローティングゲート
側壁を少くとも覆うように第２ゲート絶縁膜（３２）を
介して制御ゲート（３３Ｃ）を形成する。そして、不純
物拡散領域（２８Ｓ）及び（２３Ｄ）間の凹部内側壁部
をチャンネル領域（３６）とし、複数の所謂縦型不揮発
性メモリを有する不揮発性メモリ装置を構成する。The present invention provides a plurality of recesses (
27), and impurity diffusion regions (28S
) and (23D). Further, an erase gate (25E) is formed at least on the upper surface of the periphery of the recess, and a first erase gate (25E) is formed so as to cover at least the inner wall of the recess (27).
Floating gate (
At the same time, a control gate (33C) is formed via a second gate insulating film (32) so as to cover at least the sidewalls of this floating gate. Then, the inner wall of the recess between the impurity diffusion regions (28S) and (23D) is used as a channel region (36), and a nonvolatile memory device having a plurality of so-called vertical nonvolatile memories is constructed.
この不揮発性メモリ装置においては、縦横マトリックス
状に複数配列した各不揮発性メモリ （３７）の消去ゲ
ー１−（２５Ｈ）を例えば列毎に共通に結び、互に平行
に配列した第１の配線群（４６）と、各不運発性メモ’
Ｊ （３７）の制御ゲー１−（３３Ｃ）を例えば行毎
に共通に結び、互に平行に配列した第１の配線群（４６
）とほぼ直交する第２の配線群（４７）を形成する。同
時にこの第１及び第２の配線群（４６）及び（４７）に
対して夫々斜め方向で隣接する２つの凹部即ちメモリ
（３７）がその凹部の周囲上面部に形成したドレインと
なる不純物拡散領域（２３Ｄ ）を共有するようにし、
その２つのメモリ（３７）間に、不純物拡散領域（２３
＋））に対するビット線（４１）との接続領域（４０）
を形成するようになす。In this non-volatile memory device, the erasing gates 1-(25H) of each non-volatile memory (37) arranged in a plurality of rows and columns in a matrix are commonly connected, for example, in each column, and a first wiring group arranged in parallel to each other is connected. (46) and each unlucky note'
A first wiring group (46
) is formed to form a second wiring group (47) that is substantially perpendicular to the second wiring group (47). At the same time, two recesses, that is, memories, which are diagonally adjacent to the first and second wiring groups (46) and (47), respectively
(37) shares the impurity diffusion region (23D) which becomes the drain formed on the upper surface around the recess,
An impurity diffusion region (23) is located between the two memories (37).
Connection area (40) with bit line (41) for +))
Let it form.
本発明では、電気的に消去可能な不揮発性メモＩＪ
（３７）が凹部（２７）の側壁部をチャンネル領域（３
６）とする縦形構造に形成されるので、この種の不揮発
性メモＩＪ （３７）の微細化が達成される。In the present invention, electrically erasable non-volatile memory IJ
(37) connects the side wall of the recess (27) to the channel region (3).
6), this type of non-volatile memo IJ (37) can be miniaturized.
また、この不揮発性メモリ （３７）の配列において
、斜め方向で隣接する２つのメモリ （３７）毎にその
ドレインとなる不純物拡散領域（２３Ｄ ）を共有する
ように構成し、各メモＩＪ （３７）の消去ゲート（
２５Ｅ）を列毎に結ぶ第１配線群（４６）及び之と直交
するように各メモリ （３７）の制御ゲート（３３Ｃ）
を行毎に結ぶ第２配線群（４７）を形成し、且つ不純物
拡散領域（２３Ｄ）の２つのメモＩＪ （３７）間の
位置にビット線（４１）との接続領域（４０）を設ける
ようになしたことにより、メモリ （３７）が密に配置
される。Also, in the array of this non-volatile memory (37)
, the impurity diffusion region (23D) serving as the drain is shared between two diagonally adjacent memories (37), and the erase gate (37) of each memory IJ (37) is
25E) for each column, and the control gate (33C) of each memory (37) perpendicular to the first wiring group (46).
A second wiring group (47) is formed to connect the lines row by row, and a connection region (40) with the bit line (41) is provided between the two memo IJs (37) in the impurity diffusion region (23D). By doing this, the memory (37) is densely arranged.
以下、図面を参照して本発明による不揮発性メモリ装置
即ち一括消去型ＥＥＦＲＯＭ装置の実施例を説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of a non-volatile memory device, that is, a batch erase type EEFROM device according to the present invention will be described with reference to the drawings.
本例においては、第３図Ａに示すように半導体基板例え
ばＮ形のシリコン基板（２１）にチャンネル領域となる
Ｐ影領域（例えばＰ形つェル） （２２）を形成し、
このＰ影領域（２２）にドレイン領域となるＮ＋拡散層
（２）を形成し、さらにこの上に選択酸（ＬＯＧＯ５）
による層間絶縁層（２４）及び消去ゲートとなるＮ＋多
結晶シリコン膜（２５）を順次形成する。そして、多結
晶シリコンＩＩ （２５）上にメモリ素子を形成すべき
部分を除くように選択的にホトレジスト層（２６）を被
着形成する。In this example, as shown in FIG. 3A, a P shadow region (for example, a P-type well) (22) serving as a channel region is formed on a semiconductor substrate, for example, an N-type silicon substrate (21),
An N+ diffusion layer (2) which will become a drain region is formed in this P shadow region (22), and a selective acid (LOGO5) is further formed on this.
An interlayer insulating layer (24) and an N+ polycrystalline silicon film (25) which will become an erase gate are successively formed. Then, a photoresist layer (26) is selectively deposited on the polycrystalline silicon II (25) so as to exclude the portion where the memory element is to be formed.
次に、第３図Ｂに示すようにホトレジスト層（２６）を
マスクにＮ形基板（２１）に達するようにＮ＋多結晶シ
リコン膜（２５） 、眉間絶縁層（２４）、Ｎ＋拡散層
（２３）及びＰ影領域（２２）を選択エツチングして凹
部（２７）を形成した後、凹部（２７）の底面部にＮ＋
拡散領域によるソース領域（２８５）を形成し、さらに
凹部（２７）内側壁を含んで第１ゲート絶縁膜（２９）
を形成する。この選択エツチングで凹部の周囲上面部に
Ｎ＋拡散層（２３）によるドレイン領域（２３Ｄ）が形
成される。Next, as shown in FIG. 3B, using the photoresist layer (26) as a mask, the N+ polycrystalline silicon film (25), the glabella insulating layer (24), the N+ diffusion layer (23 ) and P shadow area (22) to form a recess (27), N+ is etched on the bottom of the recess (27).
A source region (285) is formed by the diffusion region, and a first gate insulating film (29) is formed including the inner wall of the recess (27).
form. By this selective etching, a drain region (23D) is formed by the N+ diffusion layer (23) on the upper surface of the periphery of the recess.
次に、第３図Ｃに示すように凹部（２７）内を含む全面
にフローティングゲートとなるＮ＋多結晶シリコン膜（
３０）を形成した後、凹部（２７）内と之と連続する凹
部周囲上面部分を覆い且つ縦方向（紙面と直交する方向
）に延長するようにホトレジストＩｎ（３１）を被着形
成する。Next, as shown in FIG. 3C, an N+ polycrystalline silicon film (
30), a photoresist In (31) is formed so as to cover the inside of the recess (27) and the upper surface portion of the periphery of the recess continuous with the recess (27) and to extend in the vertical direction (direction perpendicular to the plane of the paper).
次に、第３図りに示すようにホトレジスト層（３１）を
マスクにＮ１多結晶シリコン映（３０） 。Next, as shown in the third diagram, an N1 polycrystalline silicon film (30) is deposited using the photoresist layer (31) as a mask.
第１ゲート絶縁膜（２９）及びＮ＋多結晶シリコン１１
％（２５）を選択エツチングして縦方向に伸びるフロー
ティングゲート（３０Ｆ ）及び消去ゲート（２５Ｅ
）を形成する。First gate insulating film (29) and N+ polycrystalline silicon 11
% (25) are selectively etched to form vertically extending floating gates (30F) and erase gates (25E).
) to form.
次に、ホトレジスト層（３１）を除去し、第３図Ｅに示
すように凹部（２７）内を含んで全面に第２ゲート絶縁
膜（３２）を形成し、さらにその上に制御ゲートとなる
Ｎ＋多結晶シリコン膜（３３）を形成した後、凹部（２
７）及びその周囲上面部を覆って横方向に伸びるホトレ
ジストＦｉｔ（３４）を被着形成する。Next, the photoresist layer (31) is removed, and a second gate insulating film (32) is formed on the entire surface including the inside of the recess (27) as shown in FIG. After forming the N+ polycrystalline silicon film (33), the recess (2) is formed.
7) and a photoresist Fit (34) extending in the lateral direction covering and surrounding the upper surface.
そして、このホトレジスト層＜３４）をマスクにＮ＋多
結晶シリコン膜（２３） 、第２ゲート絶縁膜（３２）
及びフローティングケー］・（３叶）を選択エツチング
し、横方向に伸びる制御ゲート（３３ｃ）を形成する。Then, using this photoresist layer (<34) as a mask, an N+ polycrystalline silicon film (23) and a second gate insulating film (32) are formed.
and the floating gate] (three leaves) are selectively etched to form a control gate (33c) extending in the horizontal direction.
フローティングゲ−１−（３０Ｆ）はこの選択エツチン
グで平面的にみて凹部の周囲上面部に対応した四角形状
に形成される。次いで、眉間絶縁層（３５）が形成され
る（第３図Ｆ）。The floating gate 1-(30F) is formed by this selective etching into a rectangular shape corresponding to the upper surface of the periphery of the recess when viewed in plan. Next, a glabellar insulating layer (35) is formed (FIG. 3F).
斯くして、第１図及び第２図に示すように凹部（２７）
の底面部にソース領域（２８Ｓ ）が形成され、凹部（
２７）の周囲上面部にドレイン領ｊｌｉ３ｉ （２３Ｄ
）が形成されると共に、凹部（２７）の内側壁部を含
んで第１ゲート絶縁膜（２９） 、フローティングゲー
ト（３０Ｆ）、第２ゲー 上絶縁１！！（３２）及び制
御ゲー）（３３Ｇ）が形成され、さらに凹部の周囲上面
部においてフローティングゲー）（３０Ｆ）下に消去ゲ
ー）（２５Ｂ）が形成され、凹部（２７）の内側壁部を
チャンネル領域（３６）とした縦形の一括消去型ｆ！Ｅ
ＦＲＯＭ素子（３７）を得る。この叶ＦＲＯＭ素子（３
７）を基板（２１）上に複数形成して一括消去型ＥＥＦ
ＲＯＭ装置を構成する。Thus, as shown in FIGS. 1 and 2, the recess (27)
A source region (28S) is formed at the bottom of the recess (28S).
A drain region jli3i (23D
) are formed, and the first gate insulating film (29), the floating gate (30F), and the second gate insulating film (1!) including the inner wall of the recess (27) are formed. ! (32) and a control gate (33G) are formed, and a floating gate (30F) and an erase gate (25B) are formed below the upper surface of the periphery of the recess, and the inner wall of the recess (27) is used as a channel area. (36) Vertical batch erasing type f! E
A FROM element (37) is obtained. This leaf FROM element (3
A plurality of 7) are formed on the substrate (21) to form a batch erase type EEF.
Configure the ROM device.
面、一般に斯るＥＥＰｌ？ＯＭ装置においては、周辺回
路をＣ−ＭＯＳで構成する。Ｃ−ＭＯＳを形成する場合
は、半導体基板としてはＰ形基板が使用される。従って
、上側の第１図においてＰ影領域（２２）を含むＮ形シ
リコン基板（２１）に代えて、例えばＰ形シリコン基板
にソースとなるＮ形埋込み層を形成し、その上にＰ形エ
ピタキシャル層を形成した基板を用いるを可とする。In general, such EEPl? In the OM device, peripheral circuits are configured with C-MOS. When forming a C-MOS, a P-type substrate is used as the semiconductor substrate. Therefore, in place of the N-type silicon substrate (21) including the P-shaded region (22) in FIG. It is possible to use a substrate on which layers are formed.
かかるＥＥＰＲＯＭ素子（３７）によれば、基板に凹部
（２７）を形成し、この凹部内側壁部がチャンネル領域
となるように所謂縦形構造に構成したことにより、ＥＨ
Ｐ）１０Ｍ素子（３７）の空間占有率は小さ（なり微細
な［！ＥＦＲＯＭ素子が得られ、高集積のＥＥＰＲＯＭ
装置を得ることができる。又、製造に際してもマスク工
程は凹部（２７）の形成と消去ゲー）（２５Ｂ）のパタ
ーニングと制御ゲート（３３Ｃ）のバターニングの３回
で済み、工程を簡略化することができる。According to this EEPROM element (37), a recess (27) is formed in the substrate, and the inner wall of the recess becomes a channel region, so that the EEPROM element (37) has a so-called vertical structure.
P) The space occupation rate of the 10M element (37) is small (as a result, a fine [!EFROM element can be obtained and a highly integrated EEPROM
You can get the equipment. Further, during manufacturing, the mask process can be performed only three times: formation of the recess (27), patterning of the erase gate (25B), and patterning of the control gate (33C), thereby simplifying the process.
第４図はかかる縦形−括消去型ＥＥＰｌ？ＯＭ装置のレ
イアウトを示す。同図において、（３７）は第１図に示
したＥＥＦＲＯＭ素子を示し、複数の素子（３７）が縦
横マトリックス状に配列形成される。この場合、斜め方
向に隣り合う２つのＥＥＦＲＯＭ素子（３７）のド１ル
イン領域（２３Ｄ）が共通となるように形成され、この
トレイン領域（２３Ｄ）の２つの素子（３７）間の中心
位置にＡＩによるビット線（４１）の接続領域（４０）
が形成される。また、４つの素子（３７）に囲まれた中
心に位置してドレイン領域（２３Ｄ）と絶縁分離したＰ
＋拡散領域（４２）が形成される。FIG. 4 shows such a vertical type-bloc elimination type EEPl? The layout of the OM device is shown. In the figure, (37) indicates the EEFROM element shown in FIG. 1, and a plurality of elements (37) are arranged in a vertical and horizontal matrix. In this case, the drain region (23D) of two diagonally adjacent EEFROM elements (37) is formed in common, and the train region (23D) is located at the center position between the two elements (37). Connection area (40) of bit line (41) by AI
is formed. In addition, a Pole located in the center surrounded by four elements (37) and insulated from the drain region (23D) is provided.
+ A diffusion region (42) is formed.
このＰ＋拡散領域（４２）は第１図のＰ影領域（２２）
に形成される。（４３）は分離領域である。ここで、第
５図に示すように１つの素子（３７）と、ビット線（４
１）との接続領域（４０）の半分と、Ｐ＋拡散領域（４
２）の接続領域（４４）の半分とによって１ユニツト（
４５）が構成される。そして、第４図に示すように各列
の縦方向に配列された複数素子（３７）の消去ゲートを
互に結ぶように一体化した帯状消去ゲー１−（２５Ｅ）
が各列毎に平行に形成される。また各行の横方向に配列
された複数素子（３７）の制御ゲートを互に結ぶように
一体化した帯状制御ゲート（３３ｃ）が各行毎に平行に
形成される。即ち、この帯状消去ゲート（２５Ｅ）の群
（即ち配線群）（４６）と帯状制御ゲート（３３Ｇ）の
群（即ち配線群） （４７）は互に直交して形成され
る。また、一方の１つ置きの帯状消去ゲート（２５Ｅ）
間に位置して帯状消去ゲー１−（２５［りと平行するよ
うに縦方向の各ドレイン領域（２３Ｄ ）の接続領域（
４０）にオーミック接続した例えばＡＩよりなる帯状ビ
ット線（４１）が形成され、他方の１つ置きの帯状消去
ゲー１−（２５ｇ）間に位置して帯状消去ゲート（２５
Ｅ）と平行するように縦方向の各Ｐ＋拡散領域（４２）
の接続領域（４４）とオーミック接続する例えばＡＩよ
りなる帯状グランド（Ｖ ｓｓ）線（４８）が形成され
る。This P+ diffusion area (42) is the P shadow area (22) in Figure 1.
is formed. (43) is a separation area. Here, as shown in FIG. 5, one element (37) and a bit line (4
1) and half of the connection area (40) with P+ diffusion area (4
2), one unit (
45) is constructed. As shown in FIG. 4, a band-shaped erase gate 1-(25E) is formed by integrating erase gates of a plurality of vertically arranged elements (37) in each column so as to connect them to each other.
are formed in parallel in each row. Further, belt-shaped control gates (33c) are formed in parallel in each row, which are integrated so as to connect the control gates of a plurality of elements (37) arranged in the horizontal direction in each row. That is, the group of strip-shaped erase gates (25E) (ie, wiring group) (46) and the group of strip-shaped control gates (33G) (ie, wiring group) (47) are formed orthogonal to each other. Also, every other band-shaped erase gate (25E) on one side
The connecting region (23D) of each drain region (23D) in the vertical direction is located in between and parallel to the strip-shaped erase gate 1-(25).
A strip bit line (41) made of AI, for example, is ohmically connected to the strip bit line (40), and a strip bit line (41) made of, for example, AI is formed, and the strip bit line (41) is located between every other strip erase gate 1-(25g).
Each P+ diffusion region (42) in the vertical direction parallel to E)
A belt-shaped ground (Vss) line (48) made of, for example, AI is formed to make an ohmic connection with the connection region (44) of the ground.
このようなレイアウトによれば、ＥＥＦＲＯＭ素子（３
７）が高密度に配置され、大容量にも耐える密構造を構
成することができる。また、Ｐ＋拡散領域（４２）が各
素子（３７）に近接して配置されているので、書き込み
時に基板電流即ちＰ影領域（３６）に残ったホットキャ
リア（ホール）のＰ＋拡散領域（４２）への吸収を円滑
に行うことができる。According to such a layout, EEFROM elements (3
7) are arranged at high density, making it possible to construct a dense structure that can withstand large volumes. In addition, since the P+ diffusion region (42) is arranged close to each element (37), the hot carriers (holes) remaining in the substrate current, that is, the P shadow region (36) during writing, are transferred to the P+ diffusion region (42). can be absorbed smoothly.
本発明によれば、電気的に消去可能な不揮発性メモリを
縦形構造に形成したことにより、製造工程を簡単化する
ことができると共に、この種メモリを微細化することが
できる。従って、この種の不揮発性メモリ装置の高集積
化が可能となる。According to the present invention, by forming an electrically erasable nonvolatile memory in a vertical structure, the manufacturing process can be simplified and this type of memory can be miniaturized. Therefore, this type of nonvolatile memory device can be highly integrated.
また、不揮発性メモリを前述した如き配列をとることに
よって不揮発性メモリの配置を密にすることができ、よ
り高集積化された不揮発性メモリ装置を提供することが
できる。Further, by arranging the nonvolatile memories as described above, the nonvolatile memories can be arranged densely, and a highly integrated nonvolatile memory device can be provided.
第１図は本発明による不揮発性メモリの一例を示す断面
図、第２図はその平面図、第３図Ａ−Ｆはその製造工程
図、第４図は本発明による不揮発性メモリ装置のレイア
ウトを示す平面図、第５図はその要部の平面図、第６図
は従来の不揮発性メモリの例を示す断面図、第７図は第
６図の八−入線上の断面図である。
（２３Ｄ ）はドレイン領域、（２５Ｋ）は消去ゲート
、（２７）は凹部、（２８５）はソース領域、（３０Ｆ
）はフローティングゲート、（３３Ｃ）は制御ゲート
である。FIG. 1 is a cross-sectional view showing an example of a non-volatile memory according to the present invention, FIG. 2 is a plan view thereof, FIG. 3 A-F is a manufacturing process diagram thereof, and FIG. 4 is a layout of a non-volatile memory device according to the present invention. 5 is a plan view of a main part thereof, FIG. 6 is a sectional view showing an example of a conventional nonvolatile memory, and FIG. 7 is a sectional view taken along the line 8--input in FIG. 6. (23D) is the drain region, (25K) is the erase gate, (27) is the recess, (285) is the source region, (30F
) is a floating gate, and (33C) is a control gate.