JPH01305722A - level conversion circuit - Google Patents
- ️Mon Dec 11 1989
【発明の詳細な説明】
〔概要〕
ＥＣＬレベルからＤＣＦＬレベルへレベル変換するレベ
ル変換回路に関し、
基準電圧を用いることなく、しきい値電圧の変動に対し
て安定な出ｈレベルを得ることを目的とし、
ＥＣＬレベルの入力電圧が供給されるダーリントン接続
されたエンハンスメント型電界効果トランジスタによる
論理反転部と、エンハンスメント型電界効果トランジス
タによるソースフォロア回路により前記論理反転部の出
力電圧をレベルシフトするレベルシフト部とよりなり、
該レベルシフト部よりＤＣＦＬレベルの電圧を取り出す
よう構成する。[Detailed Description of the Invention] [Summary] Regarding a level conversion circuit that converts a level from an ECL level to a DCFL level, the purpose is to obtain a stable output h level against fluctuations in threshold voltage without using a reference voltage. a logic inversion section using Darlington-connected enhancement type field effect transistors to which an ECL level input voltage is supplied, and a level shift section for level shifting the output voltage of the logic inversion section using a source follower circuit using the enhancement type field effect transistors. And so,
The configuration is such that a voltage at the DCFL level is taken out from the level shift section.
本発明はレベル変換回路に係り、特にＥＣＬレベルから
ＤＣＦＬレベルへレベル変換するレベル変換回路に関す
る。The present invention relates to a level conversion circuit, and particularly to a level conversion circuit that converts a level from an ECL level to a DCFL level.
ショット４−接合を用いた高電子移動度トランジスタ（
ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｌ１ｏｂｉｌｉｔｙ ｔ
ｒａｎｇｉｓｔｏｒ ：ＨＥＭＴ）や選択ドープダブル
へテロ（ＳＤ−Ｄ）−１）ＦＥＴ、ＧａＡｓ ＭＥＳ
ＦＥＴなどのＦＥＴを用いて集積回路を構成する場
合、直接結合形ＦＥＴ論理（ｄｉｒｅｃｔ ｃｏｕｐｌ
ｉｎｇＦ Ｅ Ｔｌｏｇｉｃ ： ＤＣＦＬ）回路が
広く用いられている。Schott 4 - High electron mobility transistor using junction (
high electron l1ability
rangistor: HEMT), selectively doped double hetero (SD-D)-1) FET, GaAs MES
When configuring an integrated circuit using FETs such as FETs, direct couple FET logic (direct couple FET logic) is used.
ingFE Logic (DCFL) circuits are widely used.
このＤＣＦＬ回路では、電源電圧を一２■としたときハ
イレベルが−１，２ｖ程度、ローレベルが−１，９ｖ程
度になる。In this DCFL circuit, when the power supply voltage is -2.5V, the high level is about -1.2V and the low level is about -1.9V.
一方、バイポーラトランジスタを用いた集積回路のうち
、高速性の点からエミッタ結合形論理（ｅｌｉｔｔｅｒ
ｃｏｕｐｌｅｄ ｌｏｇｉｃ： Ｅ （：、 ｌ
）回路が広く用いられている。このＥＣＬ回路ではハイ
レベルが−０，８ｖ程度、ローレベルが−１，８ＶＦｉ
！度に規定されている。On the other hand, among integrated circuits using bipolar transistors, emitter-coupled logic (elitter
coupled logic: E (:, l
) circuits are widely used. In this ECL circuit, the high level is about -0.8V and the low level is -1.8VFi.
! stipulated in the degree.
このため、ＥＣＬ回路からＤＣＦＬ回路へ論理信号を伝
送する場合は、ＥＣＬレベルからＤＣＦＬレベルへ変換
するためのレベル変換回路が必要となる。このレベル変
換回路はしきい値の変動に対しても安定にレベル変換で
きることが重要となる。Therefore, when transmitting a logic signal from an ECL circuit to a DCFL circuit, a level conversion circuit is required to convert from the ECL level to the DCFL level. It is important that this level conversion circuit can stably convert the level even when the threshold value changes.
（従来の技術） 第３図は従来のレベル変換回路の一例の回路図を示す。(Conventional technology) FIG. 3 shows a circuit diagram of an example of a conventional level conversion circuit.
同図中、ＤＩＩＩＮＤｌｌ及びＤＩ２は夫々デプレッシ
ョン型Ｎチャンネル電界効果トランジスタ（ＦＥＴ）、
Ｅｇｏはエンハンスメント型Ｎチャンネル電界効果トラ
ンジスタ（ＦＥＴ）を示す。以下、木用１１において、
デプレッション型ＦＥＴはアルファベットＤに添字を付
して示し、エンハンスメント型ＦＥＴはアルファベット
Ｅに添字を付して示すものとする。In the figure, DIIINDll and DI2 are depletion type N-channel field effect transistors (FETs), respectively.
Ego indicates an enhancement type N-channel field effect transistor (FET). Below, in 11 for wood,
Depletion type FETs are indicated by the alphabet D with a subscript attached, and enhancement type FETs are indicated by the alphabet E with a subscript attached.
トランジスタＤ＋ｏはそのソースがトランジスタＤｏの
ドレインに接続され、またトランジスタＯｎのゲート・
ソース間が接続され、これらＤＩＧ及びＤｎはレベルシ
フト部を構成している。トランジスタＤｕは定電流源を
構成している。また、トランジスタＤＩＧ及びＯｎの共
通接続点にグー・トが接続され、そのドレインにトラン
ジスタＤ＋ｚのゲート及びソースが夫々接続されたトラ
ンジスタＥ ＋ｓはトランジスタＤ１ｚと共に論理反転
部を構成している。トランジスタＣ＋＋のゲート及びソ
ースには−３，６Ｖの電源電圧が印加され、一方、トラ
ンジスタＥｌのソースには一２Ｖの電源電圧が印加され
る。The source of the transistor D+o is connected to the drain of the transistor Do, and the gate of the transistor On is connected to the drain of the transistor Do.
The sources are connected, and these DIG and Dn constitute a level shift section. Transistor Du constitutes a constant current source. Further, a transistor E+s is connected to a common connection point of the transistors DIG and On, and a transistor E+s whose drain is connected to the gate and source of the transistor D+z, respectively, forms a logic inversion section together with the transistor D1z. A power supply voltage of -3.6V is applied to the gate and source of the transistor C++, while a power supply voltage of -2V is applied to the source of the transistor El.
かかる構成の従来のレベル変換回路の動作について説明
する。入力端子１よりトランジスタＤＩ６のゲートへＥ
ＣＬレベルのハイレベルの電圧−Ｏ，ａＶが入力された
場合は、トランジスタ０１６のソースよりＤｗのゲート
・ソース間しきい値電圧分（例えば−０，２ｖ程度）レ
ベルシフトされてトランジスタＥＩＯのゲートに印加さ
れ、これをオンとする。The operation of the conventional level conversion circuit having such a configuration will be explained. E from input terminal 1 to the gate of transistor DI6
When a high-level voltage -O, aV at the CL level is input, the level is shifted from the source of the transistor 016 by the gate-source threshold voltage of Dw (for example, about -0.2V), and the level is shifted from the source of the transistor 016 to the gate of the transistor EIO. is applied to turn it on.
このため、トランジスタＥ １６のドレイン［Ｅが流れ
、トランジスタＤＩ２にもドレイン電流が流れるので、
出力端子２には電源電圧−２ｖに略等しい−１，９Ｖ、
すなわちＤＣＦＬレベルのローレベルが取り出される。Therefore, the drain [E flows through the transistor E16, and the drain current also flows through the transistor DI2, so
At output terminal 2, -1.9V, which is approximately equal to the power supply voltage -2V,
That is, the low level of the DCFL level is extracted.
一方、入力端子１にＥＣＬレベルのローレベルの電圧−
１，８ｖが入力された場合は、この入力電圧がトランジ
スタＤＩＮによりレベルシフトされてトランジスタＥ１
＠のゲートに印加される。このときのトランジスタＥ
＋ａのゲート電圧はそのソース電圧−２■と略等しいの
で、トランジスタＥ ＋ｏはオフとなる。On the other hand, a low level voltage of ECL level is applied to input terminal 1.
When 1.8V is input, this input voltage is level-shifted by the transistor DIN and the transistor E1
Applied to the gate of @. Transistor E at this time
Since the gate voltage of +a is approximately equal to its source voltage -2■, transistor E+o is turned off.
ここで、出力端子２は図示を省略したが、次段のＤＣＦ
Ｌ回路の入力トランジスタのゲートが接続されており、
またその入力トランジスタのソースには一２ｖの電源電
圧が印加されている。Here, output terminal 2 is not shown, but the next stage DCF
The gate of the input transistor of the L circuit is connected,
Further, a power supply voltage of -2V is applied to the source of the input transistor.
このため、トランジスタＥ ＋ｅが上記の如くオフとな
ったときは、出力端子２にＯ■程度出力されようとする
が、上記入力トランジスタがショットキー接合を用いた
ＦＥＴであり、そのゲート・ソース間に０，８ｖ以上の
電圧を加えると、接合が順方向にバイアスされてゲート
電極とチャネル間に大きな電流が流れ始める。従って、
トランジスタＥ ＋ａが上記の如くオフとなったときは
、出力端子２の出力電圧は、上記入力トランジスタのソ
ース電圧の一２Ｖよりも０．８Ｖ高い−１，２Ｖ程度と
なり、ＤＣＦＬレベルのハイレベルが取り出される。Therefore, when the transistor E + e is turned off as described above, approximately O■ will be output to the output terminal 2, but since the input transistor is an FET using a Schottky junction, the gate and source When a voltage of 0.8 V or more is applied to the junction, the junction becomes forward biased and a large current begins to flow between the gate electrode and the channel. Therefore,
When the transistor E+a is turned off as described above, the output voltage of the output terminal 2 is approximately -1.2V, which is 0.8V higher than the source voltage of the input transistor (12V), and the high level of the DCFL level is taken out.
第３図に示した従来のレベル変換回路はレベルシフトを
行なった後に論理反転を行なう回路構成であったが、他
の従来のレベル変換回路には第４図に示す如く論理反転
を行なった後にレベルシフトを行なう回路構成のものも
ある。The conventional level conversion circuit shown in Fig. 3 has a circuit configuration that performs logic inversion after level shifting, but other conventional level conversion circuits have a circuit configuration that performs logic inversion and then performs logic inversion as shown in Fig. 4. There are also circuit configurations that perform level shifting.
第４図において、０１３〜ＤＩ９は夫々デプレッション
型ＮチャンネルＦＥＴ、Ｅｕ及びＥＩ２は夫々エンハン
スメント型ＮチャンネルＦＥＴである。In FIG. 4, 013 to DI9 are depletion type N-channel FETs, and Eu and EI2 are enhancement type N-channel FETs.
トランジスタＤＩ３〜Ｄ＋ｓ及びＥｕ、Ｅ＋２は差初増
幅鼎による論理反転部を構成しており、トランジスタＥ
ｎのゲートに入力端子１が接続され、トランジスタＥ
１２のゲートにＩ１１！’ｆｆ圧ＶＲＥ Ｆ入力端子３
が接続されている。Transistors DI3 to D+s, Eu, and E+2 constitute a logic inversion section based on differential amplification, and transistor E
Input terminal 1 is connected to the gate of transistor E
I11 at the gate of 12! 'ff pressure VRE F input terminal 3
is connected.
また、トランジスタＤｏｓ及びＤＩ７は第１のレベルシ
フト部を構成し、トランジスタＤ＋ａ及びＤｔｓは第２
のレベルシフト部を構成し、Ｄｔｓ、Ｄｔｓのソースフ
ォロア回路により出力端子２ａ、２ｂへ互いに異なる論
理値の電圧を出力する。また、電源電圧は−３，６■と
されている。Further, the transistors Dos and DI7 constitute a first level shift section, and the transistors D+a and Dts constitute a second level shift section.
The source follower circuits Dts and Dts output voltages of different logic values to the output terminals 2a and 2b. Further, the power supply voltage is set to -3.6 .
かかる構成のレベル変換回路において、入力端子３ａの
入力基準電圧ＶＲＥ ｔ−はＥＣＬレベルのハイレベル
（−〇、８ｖ）とローレベル（−１，８Ｖ）の中間電圧
に設定されている。このため、入力端子１にＥＣＬレベ
ルのハイレベルが入力されたときはトランジスタＥｕが
オン、Ｅ １２がオフとなり、トランジスタＤＩ６のソ
ースとＤＩ７のドレインの共通接続点より出力端子２ａ
へＤＣＦＬレベルでローレベルの約−１，９■が取り出
され、かつ、トランジスタのＤｕ＋のソースとＤ ＋ｓ
のドレインの共通接続点（出力端子２ｂ）の出力電圧は
前記と同様の理由で、ＤＣＦＬレベルのハイレベルの約
−１，２Ｖとなる。In the level conversion circuit having such a configuration, the input reference voltage VRE t- of the input terminal 3a is set to an intermediate voltage between the high level (-0, 8V) and the low level (-1, 8V) of the ECL level. Therefore, when a high level of the ECL level is input to the input terminal 1, the transistor Eu is turned on and the transistor E12 is turned off, and the common connection point between the source of the transistor DI6 and the drain of the transistor DI7 is connected to the output terminal 2a.
Approximately -1.9cm of low level is taken out at the DCFL level, and the source of the transistor Du+ and D+s
The output voltage at the common connection point of the drains (output terminal 2b) is approximately -1.2V, which is the high level of the DCFL level, for the same reason as described above.
他方、入力端子１にＥＣＬレベルのローレベルが入力さ
れたときはトランジスタＥｎがオフ、ＥＩ２がオンとな
るので、上記の場合とは逆に出力端子２ａの出力電圧は
ＤＣＦＬレベルのハイレベルとなり、出力端子２ｂの出
力電圧はＤＣＦＬレベルのローレベルとなる。On the other hand, when the low level of the ECL level is input to the input terminal 1, the transistor En is turned off and the transistor EI2 is turned on, so that, contrary to the above case, the output voltage of the output terminal 2a becomes the high level of the DCFL level. The output voltage of the output terminal 2b becomes the low level of the DCFL level.
第３図に示した従来のレベル変換回路は素子数が少なく
回路構成が簡単であるという特長を有する反面、レベル
シフト既能を行なうトランジスタＤ ＋ｏによるソース
フォロア回路において、比較的制御性の劣るデプレッシ
ョン型Ｆ Ｅ Ｔ Ｄ Ｉ＠の特性が支配的であるため
、ＦＥＴの特性変動に弱く、入力論理しきい値が大きく
変動してしまう。The conventional level conversion circuit shown in Fig. 3 has the advantage of a small number of elements and a simple circuit configuration, but on the other hand, in the source follower circuit using the transistor D+O that performs level shifting, the depletion control circuit has relatively poor controllability. Since the characteristics of type FETDI@ are dominant, it is vulnerable to changes in FET characteristics, and the input logic threshold value fluctuates greatly.
第５図はこの第３図の従来回路のトランジスタＤ＋ｏ、
Ｄｏのしきい値ＶＴ ｏ ヲ−（］、３Ｖから−０，８
Ｖまで一〇、１Ｖ単位で変化させ、かつ、トランジスタ
Ｅ＋ｅのしきい値ＶＴＥを０．２５ Ｖと一定にしたと
きの入出力電圧特性を示す。第５図かられかるように、
第３図に示した従来回路はトランジスタＤ＋ｏ、Ｄｕの
しぎい値変動により、入力論理しきい値が大きく変動し
てしまう。FIG. 5 shows the transistor D+o of the conventional circuit shown in FIG.
Do threshold VT o wo-(], 3V to -0,8
The input/output voltage characteristics are shown when V is varied in increments of 10.1 V and the threshold voltage VTE of transistor E+e is kept constant at 0.25 V. As shown in Figure 5,
In the conventional circuit shown in FIG. 3, the input logic threshold value fluctuates greatly due to threshold value fluctuations of the transistors D+o and Du.
他方、第４図に示した従来のレベル変換回路は最初に論
理反転を行なうので、入力電圧変動に対して強いという
特長を有する反面、基準電圧ＶＲＥ Ｆの生成回路が別
に必要になり、素子数が多くなるという欠点がある。ま
た基準電圧ＶＲＥＦの変動による影響を大きく受けるの
で、基準電圧生成回路に応い粘度を必要とする欠点もあ
る。On the other hand, the conventional level conversion circuit shown in Fig. 4 first performs logic inversion, so while it has the feature of being resistant to input voltage fluctuations, it requires a separate generation circuit for the reference voltage VREF, which reduces the number of elements. The disadvantage is that there are many Furthermore, since it is greatly affected by fluctuations in the reference voltage VREF, it also has the disadvantage of requiring viscosity depending on the reference voltage generation circuit.
更に、第３図及び第４図に示した従来のレベル変換回路
はいずれもＤＣＦＬ回路に使用する電源電圧より負の電
圧（−３，６Ｖ）を使用する必要があるため、複数の電
源及び電源供給源が必要である。Furthermore, the conventional level conversion circuits shown in FIGS. 3 and 4 both require the use of a voltage (-3, 6V) more negative than the power supply voltage used for the DCFL circuit, so multiple power supplies and power sources are required. A source of supply is required.
本発明は以上の点に鑑みてなされたもので、基準電圧を
用いることなく、しきい［圧の変動に対して安定な出力
レベルを得ることができるレベル変換回路を提供するこ
とを目的とする。The present invention has been made in view of the above points, and an object of the present invention is to provide a level conversion circuit that can obtain a stable output level against fluctuations in threshold pressure without using a reference voltage. .
上記目的達成のため、本発明はエンハンスメント型電界
効果トランジスタを用いた論理反転部と、エンハンスメ
ント型電界効果トランジスタによるソースフォロア回路
のレベルシフト部とより構成したものである。In order to achieve the above object, the present invention includes a logic inverting section using enhancement type field effect transistors and a level shifting section of a source follower circuit using enhancement type field effect transistors.
ＥＣＬレベルの入力電圧が供給される論理反転部は、制
御性の良いエンハンスメント型電界効果トランジスタを
ダーリントン接続して論理反転を行なう。The logic inversion section to which an input voltage at the ECL level is supplied performs logic inversion by connecting enhancement type field effect transistors with good controllability in a Darlington configuration.
レベルシフト部は上記の論理反転部の出力電圧が供給さ
れ、エンハンスメント型電界効果トランジスタのソース
フォロア回路により、ハイレベルを下げすぎることなく
、ローレベルを充分に引き下げて、ＤＣＦＬレベルの電
圧を出力する。The level shift section is supplied with the output voltage of the logic inversion section described above, and uses the source follower circuit of the enhancement type field effect transistor to sufficiently lower the low level without lowering the high level too much, and outputs a voltage at the DCFL level. .
本発明では、まず論理反転部によりＥＣＬレベルの入力
電圧の論理反転を行なっているので、入力電圧がばらつ
いても論理反転部の出力電圧はハイレベル又はローレベ
ルの回路固有の値にできる。In the present invention, since the logic inversion section first inverts the logic of the ECL level input voltage, even if the input voltage varies, the output voltage of the logic inversion section can be set to a circuit-specific value of high level or low level.
しかも、論理反転部は制御性の良いエンハンスメント型
電界効果トランジスタを使用しているから、特性変動の
彰１は小さい。Moreover, since the logic inverting section uses an enhancement type field effect transistor with good controllability, the characteristic fluctuation is small.
また、論理反転部はダーリントン接続された電界効果ト
ランジスタを使用しているから、基準電圧は不要にでき
る。Further, since the logic inversion section uses Darlington-connected field effect transistors, a reference voltage can be omitted.
また、レベルシフト部は論理反転部の出力電圧がローレ
ベルのときは、ダーリントン接続された電界効果トラン
ジスタと同じエンハンスメント型電界効果トランジスタ
により所定のＤＣＦＬレベルのローレベルにレベルシフ
トできる。Further, when the output voltage of the logic inversion section is low level, the level shift section can shift the level to a predetermined DCFL level low level by using an enhancement type field effect transistor, which is the same as the Darlington-connected field effect transistor.
他方、論理反転部の出力電圧がハイレベルのときは、レ
ベルシフト部によりレベルシフトしても充分に高く、後
続のＤＣＦＬ回路の入力ダイオードのクランプ電圧で決
まるため、その値が一定値以上であればそのばらつきは
問題にならない。すなわち、レベルシフト部はローレベ
ルの値にのみ留意すればよく、電源電圧としてＤ ＣＦ
Ｌ、回路と同じものを使用でき、かつ、特性変動の影
響が小さい。On the other hand, when the output voltage of the logic inversion section is high level, it is high enough even if the level is shifted by the level shift section, and it is determined by the clamp voltage of the input diode of the subsequent DCFL circuit, so even if the output voltage is higher than a certain value, The variation in the amount is not a problem. In other words, the level shift section only needs to pay attention to the low level value, and the power supply voltage is D CF
L. The same circuit can be used, and the influence of characteristic fluctuations is small.
第１図は本発明のレベル変換回路の一実施例の回路図を
示す。同図中、４は論理反転部で、ダーリントン接続さ
れたエンハンスメント型Ｎチャンネル電界効果トランジ
スタＥ１及びＥ２、トランジスタＥ１及びＥ２のドレイ
ン側に直列接続された、各々ドレイン・ゲート間が短絡
されている３つのデプレッション型Ｎチャンネル電界効
果トランジスタＤ＋ 、Ｄ２及びＤ３よりなる。上記の
トランジスタ０１〜０３は負荷素子部を構成している。FIG. 1 shows a circuit diagram of an embodiment of the level conversion circuit of the present invention. In the figure, reference numeral 4 denotes a logic inversion section, in which Darlington-connected enhancement type N-channel field effect transistors E1 and E2 are connected in series to the drain sides of the transistors E1 and E2, and the drain and gate of each are short-circuited. It consists of two depletion type N-channel field effect transistors D+, D2 and D3. The transistors 01 to 03 described above constitute a load element section.
トランジスタＤ１〜Ｄ３はそのゲート・ドレイン問が短
絡されているので、トランジスタＤ１〜Ｄ３はその線形
領域で動作し、しきい値が変動してもドレイン電流が変
動しないようにされている。Since the gates and drains of the transistors D1 to D3 are short-circuited, the transistors D1 to D3 operate in their linear region, so that even if the threshold voltage varies, the drain current does not vary.
また、トランジスタＤＩ−０３はショットキー接合を用
いたＦＥＴで、そのゲート・ソース間に０．８Ｖ以上の
電圧を加えるとゲートとチャネル間に大きな電流が流れ
てしまうので、電源電圧−２Ｖのときにこの大きなゲー
ト電流を流さないようにするため、トランジスタがＤ１
〜Ｄ３で示す如く３個用いられる（この場合は、２．４
Ｖ以上ないと大きなゲート電流は流れない。）。In addition, the transistor DI-03 is an FET using a Schottky junction, and if a voltage of 0.8V or more is applied between its gate and source, a large current will flow between the gate and channel, so when the power supply voltage is -2V, In order to prevent this large gate current from flowing in the transistor D1
~ Three are used as shown in D3 (in this case, 2.4
If the voltage is less than V, a large gate current will not flow. ).
また、５はレベルシフト部で、ソースフォロア回路構成
のエンハンスメント型Ｎチャンネル電界効果トランジス
タＥ３とデプレッション型Ｎチャンネル電界効果トラン
ジスタＤ４とよりなる。トランジスタＤ４はそのドレイ
ンがトランジスタＥ３のソースと出力端子２に夫々接続
され、またそのゲート・ソース間が短絡されており、定
電流源を構成している。トランジスタＥ１及びＥ２のド
レインはトランジスタＥ３のゲートに夫々接続されてい
る。更に論理反転部４及びレベルシフト部５はいずれも
電源電圧が一２Ｖとされている。Reference numeral 5 denotes a level shift section which includes an enhancement type N-channel field effect transistor E3 and a depletion type N-channel field effect transistor D4 having a source follower circuit configuration. The drain of the transistor D4 is connected to the source of the transistor E3 and the output terminal 2, and its gate and source are short-circuited, forming a constant current source. The drains of transistors E1 and E2 are respectively connected to the gate of transistor E3. Furthermore, the power supply voltage of both the logic inversion section 4 and the level shift section 5 is set to 12V.
次に本実施例の動作について説明する。いま、入力端子
１にＥＣＬレベルのハイレベルである− ０．８Ｖが入
力されたときは、トランジスタＥ１及びＥ２が夫々オン
となる。ここで、ダーリントン接続されたトランジスタ
Ｅ１のドレインとＥ２のソースとの間の電圧を０．３Ｖ
程度とすると、次段のトランジスタＥ３のゲート入力電
圧（すなわち、論理反転部４の出力電圧）Ｖｍは約−１
，７Ｖ（＝−２Ｖ＋ ０．３Ｖ）となる。Next, the operation of this embodiment will be explained. Now, when -0.8V, which is a high level of the ECL level, is input to the input terminal 1, the transistors E1 and E2 are respectively turned on. Here, the voltage between the drain of Darlington-connected transistor E1 and the source of E2 is 0.3V.
Assuming that the gate input voltage of the next stage transistor E3 (i.e., the output voltage of the logic inverting section 4) Vm is approximately -1
, 7V (=-2V+0.3V).
このときの電圧ＶｍはトランジスタＥ２のしきい１ｆｆ
ｉ圧分だけＤＣＦＬレベルのローレベルより高くなって
いるので、次段のレベルシフト用トランジスタＥ３にＥ
２と同じエンハンスメント型を用いることにより、上記
しきい値電圧弁が補償される。The voltage Vm at this time is the threshold 1ff of the transistor E2.
Since it is higher than the low level of the DCFL level by i voltage, E is applied to the level shift transistor E3 in the next stage.
By using the same enhancement type as in 2, the threshold voltage valve is compensated.
トランジスタＥ３はこの電圧Ｖｍをそのしきい値電圧の
０．２ｖＦ１度低い方へレベルシフトして、出力端子２
へ約−１，９ＶのＤＣＦルベルのローレベルを出力する
。Transistor E3 levels-shifts this voltage Vm to 0.2vF1 degree lower than its threshold voltage, and outputs it to output terminal 2.
A low level DCF level of approximately -1.9V is output to the output terminal.
他方、入力端子１にＥＣＬレベルのローレベルである−
１，８Ｖが入力されたときは、トランジスタＥ１及びＥ
２が夫々オフとなる。このため、電圧Ｖｍは約Ｏ■とな
る。従って、出力端子２に何も接続されていないときは
、出力端子２は約−０，２Ｖとなる。On the other hand, input terminal 1 is at low level of ECL level -
When 1.8V is input, transistors E1 and E
2 are respectively turned off. Therefore, the voltage Vm becomes approximately O■. Therefore, when nothing is connected to the output terminal 2, the output terminal 2 becomes approximately -0.2V.
しかし、出力端子２には図示しないＤＣＦＬ回路の入力
トランジスタ（又は入力ダイオード）のゲートが接続さ
れ、この入力トランジスタのショットキー接合が前記し
たようにゲート・ソース間電圧に０．８ｖ以上加えると
、ショットキー接合が順方向にバイアスされて大きなゲ
ート電流が流れる。すなわら、出力端子２の出力電圧は
Ｖｍが一定電圧（約−１Ｖ程度）以上であれば、トラン
ジスタＥ３によるレベルシフトにも拘らずＤＣＦＬ回路
の入力トランジスタに大きなゲート電流が流れ、出力端
子２の出力電圧は入力トランジスタのソース電圧−２Ｖ
Ｊ：す０．ａｖＥｎＭ約−１，２Ｖ（（１：れはＤＣＦ
Ｌレベルのハイレベルである）のゲート電圧にクランプ
される。However, the gate of the input transistor (or input diode) of the DCFL circuit (not shown) is connected to the output terminal 2, and if the Schottky junction of this input transistor applies 0.8V or more to the gate-source voltage as described above, The Schottky junction is forward biased and a large gate current flows. In other words, if the output voltage Vm of the output terminal 2 is above a certain voltage (approximately -1V), a large gate current flows to the input transistor of the DCFL circuit despite the level shift by the transistor E3, and the output terminal 2 The output voltage is the source voltage of the input transistor -2V
J: Su 0. avEnM about -1,2V ((1: is DCF
The gate voltage is clamped to the high level (L level).
本実施例は入力端子１への入力電圧がＥＣＬレベルのロ
ーレベルのときは、前記したように電圧Ｖｍは約Ｏｖで
、上記一定電圧より充分に高いから、出力端子２の出力
電圧はＤＣＦＬレベルのハイレベルの約−１，２ｖとな
る。すなわち、本実施例ではＤＣＦＬレベルのハイレベ
ル出力時はレベルシフトの影響を考慮する必要はなく、
ローレベルにのみ留意すればよい。このため、トランジ
スタＤ４に定電流特性をそれほど必要とせず、電源電圧
としてＤＣＦＬ回路と同一のものを使用できるうえ、ト
ランジスタＤ４の特性変動による影響が小さい。In this embodiment, when the input voltage to the input terminal 1 is at a low level of the ECL level, the voltage Vm is about Ov as described above, which is sufficiently higher than the above constant voltage, so the output voltage of the output terminal 2 is at the DCFL level. This is the high level of about -1.2V. That is, in this embodiment, there is no need to consider the influence of level shift when outputting a high level of the DCFL level.
You only need to pay attention to the low level. Therefore, the transistor D4 does not require constant current characteristics so much, the same power supply voltage as that of the DCFL circuit can be used, and the influence of variations in the characteristics of the transistor D4 is small.
第２図は、本実施例のトランジスタＤ１〜Ｄ４のしきい
（ｉｆ！ＶＴｏを−０，３Ｖカラー ０．８Ｖマチ−０
，１Ｖ単位で変化させ、かつ、トランジスタＥ ＋ 〜
Ｅ ３ （７） Ｌキイ［ｉ［ＩＥＶｖ Ｅ ’ｆｉ：
０．２５ Ｖ トー定にしたときの入出力電圧特性を
示す。第２図かられかるように、第１図に示した本実施
例回路はトランジスタＤ＋〜Ｄ４のしきい値が変動して
も、極めて安定にレベル変換動作を行なえる。Figure 2 shows the thresholds (if!
, and the transistor E + ~
E 3 (7) L key [i [IEVv E 'fi:
This shows the input/output voltage characteristics when set to 0.25 V toe constant. As can be seen from FIG. 2, the circuit of this embodiment shown in FIG. 1 can perform the level conversion operation extremely stably even if the threshold values of the transistors D+ to D4 vary.
上述の如く、本発明によれば、デプレッション型ＦＥＴ
のしきい値の変動に対しても安定にレベル変換動作を行
なうことができ、また論理反転部に基準電圧が不要なの
で、基準電圧の生成回路を不要にでき、よって部品点数
を第４図に示した従来回路のものに比し低減することが
でき、更に論理反転部及びレベルシフト部に同一の電源
電圧を共用することができるので、電源系を簡素化でき
る等の特長を有するものである。As described above, according to the present invention, the depression type FET
The level conversion operation can be performed stably even with fluctuations in the threshold value, and since no reference voltage is required in the logic inversion section, a reference voltage generation circuit can be eliminated, and the number of parts can be reduced to that shown in Figure 4. The power supply voltage can be reduced compared to that of the conventional circuit shown in FIG. .
第１図は本発明の一実施例の回路図、
第２図は第１図の入出力電圧特性図、
第３図は従来の一例の回路図、
第４図は従来の他の例の回路図、
第５図は第３図の入出力電圧特性図である。
図において、
１は入力端子、
２は出力端子、
４は論理反転部、
５はレベルシフト部、
Ｅ＋ 、Ｅ２ 、Ｅｓはエンハンスメント型Ｎチャンネ
ル電界効果トランジスタ、
Ｄ１〜Ｄ４はデプレッション型Ｎヂャンネル電界効果ト
ランジスタ
を示す。
−３，６Ｖ −２Ｖ
嬉３図
Φ【来、の、柿の謄１の百工略１２
１１４図
早３図の八と７／斬稍ホ頴爾
第５図Fig. 1 is a circuit diagram of an embodiment of the present invention, Fig. 2 is an input/output voltage characteristic diagram of Fig. 1, Fig. 3 is a circuit diagram of a conventional example, and Fig. 4 is a circuit of another conventional example. Figure 5 is an input/output voltage characteristic diagram of Figure 3. In the figure, 1 is an input terminal, 2 is an output terminal, 4 is a logic inversion section, 5 is a level shift section, E+, E2, and Es are enhancement type N-channel field effect transistors, and D1 to D4 are depletion type N-channel field effect transistors. shows. -3,6V -2V Happy 3 Diagram Φ [Next, No, Persimmon No. 1 Hyakku Otsu 12 114 Figure Haya 3 Figure 8 and 7/Zanchoho Houji Figure 5