JPH02166765A - Semiconductor memory device - Google Patents

【発明の詳細な説明】 産業上の利用分野 本発明は半導体メモリ、特にＤＲＡＭのセルアレイの高
密度化を図る新規なるデバイス構造に関するものである
。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a novel device structure for increasing the density of cell arrays in semiconductor memories, particularly DRAMs.

従来の技術 高密度ＤＲＡＭ用メモリセルとして、１個のトランジス
タと１個の容量部からなる「１トランジスタ・１キヤパ
シタ」型メモリセル間、構成要素が少なく、セル面積の
微小化が容易であるため、広（使用されている。Conventional technology As a high-density DRAM memory cell, the "1 transistor/1 capacitor" type memory cell, which consists of one transistor and one capacitor, has fewer components and can easily miniaturize the cell area. , wide (used.

近年、ＤＲＡＭは限られたチップ面積内における高密度
化が追求され、素子の微細化が要求されている。１トラ
ンジスタ・１キヤパシタ型メモリセルにおいては、情報
判定の容易さを維持するために、メモリセル容量の減少
は極力避けなければならない。このため、従来の技術と
して、半導体基板に溝を堀り、前記溝側面を容量部とし
て利用することにより、容量部の平面面積を縮小し、素
子の高密度化を図っていた。In recent years, DRAMs have been pursued to have higher density within a limited chip area, and miniaturization of elements has been required. In a one-transistor/one-capacitor type memory cell, a reduction in memory cell capacity must be avoided as much as possible in order to maintain ease of information determination. For this reason, as a conventional technique, a groove is dug in a semiconductor substrate and the side surface of the groove is used as a capacitor part, thereby reducing the planar area of the capacitor part and increasing the density of the element.

例えば、第５図に示す構成では、ｐ形半導体基板５１に
溝を掘り、プレート電極５８を埋め込み、溝側面に容量
部を形成していた。For example, in the configuration shown in FIG. 5, a groove is dug in a p-type semiconductor substrate 51, a plate electrode 58 is embedded, and a capacitor portion is formed on the side surface of the groove.

ここで、５２はビット線、５５はｎ＋拡散領域、５３は
ワード線、５６はキャパシタ絶縁膜、５９はチャネルス
トップによる分離領域、５４はゲート絶縁膜、５７は電
荷蓄積領域である。Here, 52 is a bit line, 55 is an n+ diffusion region, 53 is a word line, 56 is a capacitor insulating film, 59 is an isolation region by channel stop, 54 is a gate insulating film, and 57 is a charge storage region.

以上は例えば、特願昭５０−５３８８３号広報に述べら
れている。The above is described, for example, in Japanese Patent Application Publication No. 50-53883.

発明が解決しようとする課題 上記従来の構成では、スイッチングトランジスタと、溝
に形成された電荷蓄積領域、それに隣接するメモリセル
間を電気的に絶縁するための分離領域が、単位セル毎に
平面領域に必要である為、−層の高密度化は困難であっ
た。Problems to be Solved by the Invention In the conventional configuration described above, the switching transistor, the charge storage region formed in the groove, and the isolation region for electrically insulating between adjacent memory cells are arranged in a planar area for each unit cell. It has been difficult to increase the density of the − layer because of the need for

本発明は、かかる点に鑑みて成されたもので、前記従来
の構成と比較して、より高密度な半導体メモリを提供す
ることにある。The present invention has been made in view of this point, and an object of the present invention is to provide a semiconductor memory with higher density than the conventional configuration.

課題を解決するための手段 本発明は、半導体基板上に形成されたメモリセルで、前
記メモリセルが前記基板に設けた複数の溝内に構成され
、かつ前記溝の上部の側壁上にスイッチングトランジス
タが構成されたメモリセルにおいて、前記溝の下部に第
１のセルプレート電極を形成し、前記セルプレート電極
上にキャパシタ絶縁膜をはさんで蓄留電極を形成し、前
記蓄積電極上にキャパシタ絶縁膜をはさんで第２のセル
プレート電極を形成し、前記蓄留電極は前記溝下部にお
いてスルーホールを形成し、前記第１．第２のセルプレ
ート電極は前記スルーホールを介して電気的に接続され
、前記スイッチングトランジスタのソース領域は前記蓄
留電極に接続され、前記セルプレート電極は前記溝下部
において前記基板と接続されていることを特徴とする半
導体メモノ装置である。Means for Solving the Problems The present invention provides a memory cell formed on a semiconductor substrate, wherein the memory cell is configured in a plurality of grooves provided in the substrate, and a switching transistor is provided on the upper sidewall of the groove. In the memory cell configured, a first cell plate electrode is formed at the bottom of the groove, a storage electrode is formed by sandwiching a capacitor insulating film on the cell plate electrode, and a capacitor insulating film is formed on the storage electrode. A second cell plate electrode is formed across the membrane, the storage electrode forms a through hole at the bottom of the groove, and the first cell plate electrode forms a through hole at the bottom of the groove. A second cell plate electrode is electrically connected through the through hole, a source region of the switching transistor is connected to the storage electrode, and the cell plate electrode is connected to the substrate at the bottom of the groove. This is a semiconductor memo device characterized by the following.

作用 本発明は、上記の構成により、■トランジスタ１キャパ
シタ型ＤＲＡＭの全ての構成要素を溝内部に形成するこ
七により、メモリセルアレイの高密度化を図っている。According to the present invention, with the above-described structure, (1) all the constituent elements of the one-transistor-capacitor type DRAM are formed inside the trenches, thereby increasing the density of the memory cell array.

更に、溝下部に形成されたセルプレート電極に、外部か
らバイアス電圧を印加することにより、任意のセルプレ
ート電圧の設定を可能とする。Further, by externally applying a bias voltage to the cell plate electrode formed at the bottom of the groove, it is possible to set an arbitrary cell plate voltage.

実施例 本発明の一実施例を第１図、第２図に示す。第１図は本
発明の一実施例のメモリセルアレイの平面構成を概略的
に示したもので、第２図は第１図の１−１’断面図であ
る。説明を容易にする為、同一の構成要素は共通の番号
で説明する。Embodiment An embodiment of the present invention is shown in FIGS. 1 and 2. FIG. 1 schematically shows a planar configuration of a memory cell array according to an embodiment of the present invention, and FIG. 2 is a sectional view taken along line 1-1' in FIG. For ease of explanation, identical components will be described using common numbers.

ここで、１はｎ形の半導体基板、２は前記基板１と逆導
電形のｐ形の半導体層、１０は前記基板１と半導体層２
に形成された溝、１１は前記溝１０の下部の側壁に形成
された絶縁膜、１２は前記絶縁膜１１と対向する部分の
前記溝ｌＯの下部に形成されたＰｏ１ｙ　Ｓ　ｉ等より
なる第１のセルプレート電極、１３は前記第１のセルプ
レート電極１２上に形成されたキャパシタ絶縁膜、１４
は前記キャパシタ絶縁膜１３上に形成されたＰｏ１ｙ　
Ｓ　ｉ等よりなる蓄積電極、１５は前記蓄積電極１４上
に形成されたキャパシタ絶縁膜、１６は前記キャパシタ
絶縁膜１５上に形成されたＰｏ１ｙ　Ｓ　ｉ等よりなる
第２のセルプレート電極で、前記第１．第２のセルプレ
ート電極は、前記蓄積電極１４の溝下部におけるスルー
ホール１７を介して電気的に接続されている。１８は前
記溝１０の側壁に形成されたスイッチングトランジスタ
のソース部で、１９は同じくゲート絶縁膜、２０は同じ
（ドレイン部、２Ｉは同じくゲート電極である。そして
、ドレイン部２０はビット線、ゲート電極２１はワード
線の一部を構成する。ここで、前記セルプレート電極１
２．１６は、前記溝１０の底３０において、前記基板１
と電気的に接続されている。Here, 1 is an n-type semiconductor substrate, 2 is a p-type semiconductor layer having a conductivity type opposite to that of the substrate 1, and 10 is the substrate 1 and the semiconductor layer 2.
11 is an insulating film formed on the lower side wall of the trench 10; 12 is a first trench made of Po1ySi or the like formed in the lower part of the trench 10 facing the insulating film 11; 13 is a capacitor insulating film formed on the first cell plate electrode 12; 14;
is Po1y formed on the capacitor insulating film 13
15 is a capacitor insulating film formed on the storage electrode 14; 16 is a second cell plate electrode formed on the capacitor insulating film 15 and made of Po1y S i; 1st. The second cell plate electrode is electrically connected to the storage electrode 14 through a through hole 17 at the bottom of the groove. 18 is the source part of the switching transistor formed on the side wall of the trench 10, 19 is the same gate insulating film, 20 is the same drain part, and 2I is the gate electrode. The electrode 21 constitutes a part of the word line.Here, the cell plate electrode 1
2.16 indicates that the substrate 1 is located at the bottom 30 of the groove 10.
electrically connected to.

また、前記蓄留電極１４は溝１０の側壁コンタクト３５
を介して、スイッチングトランジスタの前記ソース部１
８と電気的に接続されている。Further, the storage electrode 14 is connected to the side wall contact 35 of the groove 10.
The source part 1 of the switching transistor
8 and is electrically connected.

次に、２４は前記蓄積電極１４、前記セルプレート電極
１６と前記ゲート電極２１を電気的に分離する為の絶縁
膜、２５は隣接するメモリセル間を電気的に分離する為
の厚いフィールド絶縁膜より形成される分離領域、２６
．２７は保護膜や、配線の層間膜となる絶縁膜である。Next, 24 is an insulating film for electrically isolating the storage electrode 14, the cell plate electrode 16, and the gate electrode 21, and 25 is a thick field insulating film for electrically isolating adjacent memory cells. Isolation region formed by 26
．． Reference numeral 27 is an insulating film serving as a protective film or an interlayer film for wiring.

ここで、本実施例の製造方法について簡単に説明する。Here, the manufacturing method of this example will be briefly explained.

ｎ形基板１にエピタキシャル成長等でｐ形の半導体層２
を形成し、ＲＩＥを用いて溝１０をエツチングにて形成
する。次に溝内部にＣＶＤ等で絶縁膜を堆積し、異方性
エツチングにより溝底面の絶縁膜をエツチングし、溝側
壁にだけ、絶縁膜１１を形成する。次に、ＬＰ−ＣＶＤ
等で溝内部にＰｏ１ｙ　Ｓ　ｉを堆積し、第１のセルプ
レート電極１２を形成する。A p-type semiconductor layer 2 is formed on an n-type substrate 1 by epitaxial growth or the like.
A groove 10 is formed by etching using RIE. Next, an insulating film is deposited inside the trench by CVD or the like, and the insulating film at the bottom of the trench is etched by anisotropic etching to form an insulating film 11 only on the side walls of the trench. Next, LP-CVD
PolySi is deposited inside the groove by etching and the like to form the first cell plate electrode 12.

次に、セルプレート電極１２上に、熱酸化、またはＣＶ
Ｄ等によりキャパシタ絶縁膜１３を形成し、その上にＬ
Ｐ−ＣＶＤ等でＰｏ１ｙ　Ｓ　ｉを堆偕して、蓄積電極
１４を形成する。そして、ソース部１８は溝側壁に形成
されたコンタクト３５を介して、不純物ドープされた前
記蓄積電極１４のＰｏ１ｙ　Ｓ　ｉからの不純物の熱拡
散で形成される。Next, thermal oxidation or CV
A capacitor insulating film 13 is formed using D, etc., and L is formed on it.
A storage electrode 14 is formed by depositing PolySi by P-CVD or the like. The source portion 18 is formed by thermal diffusion of impurities from the impurity-doped Po1ySi of the storage electrode 14 via a contact 35 formed on the side wall of the trench.

次に、前記蓄積電極１４上に、熱酸化、またはＣＶＤ等
によりキャパシタ絶縁膜１５を形成する。そして、異方
性エツチングにより、前記蓄積電極１４の溝下部の部分
にスルーホール１７を形成するとともに、前記キャパシ
タ絶縁膜１５上に、ＬＰ−ＣＶＤ等でＰｏ１ｙ　Ｓ　ｉ
を堆積し、第２のセルプレート電極を形成し、前記スル
ーホール１７を介して、第１．第２のセルプレート電極
１２．１６を電気的に接続する。Next, a capacitor insulating film 15 is formed on the storage electrode 14 by thermal oxidation, CVD, or the like. Then, a through hole 17 is formed in the lower part of the groove of the storage electrode 14 by anisotropic etching, and PolySi is formed on the capacitor insulating film 15 by LP-CVD or the like.
is deposited to form a second cell plate electrode, and the first cell plate electrode is deposited through the through hole 17. The second cell plate electrode 12.16 is electrically connected.

次に、前記蓄積電極１４、前記第２のセルプレート電極
１６上に、ＣＶＤ等により絶縁膜２４を形成し、熱酸化
により溝側壁にゲート絶縁膜１９を形成する。そして、
イオン注入等によりドレイン２０を形成し、Ｐｏ１ｙ　
Ｓ　ｉ等を用いてゲート電極２１を形成し、溝１０の上
部の側壁に縦形のスイッチングトランジスタを形成する
。Next, an insulating film 24 is formed on the storage electrode 14 and the second cell plate electrode 16 by CVD or the like, and a gate insulating film 19 is formed on the trench sidewalls by thermal oxidation. and,
The drain 20 is formed by ion implantation, etc., and the
A gate electrode 21 is formed using Si or the like, and a vertical switching transistor is formed on the upper side wall of the trench 10.

本発明の第２の実施例を示す断面構造の概略図を第３図
に示す。ここで、５はｐ形基板で、６は前記基板５上に
、エピタキシャル成長、又はイオン注入等で形成された
ｎ形の半導体層で、７は前記半導体層６上に、エピタキ
シャル成長、又はイオン注入等で形成されたｐ形の半導
体層である。A schematic diagram of a cross-sectional structure showing a second embodiment of the present invention is shown in FIG. Here, 5 is a p-type substrate, 6 is an n-type semiconductor layer formed on the substrate 5 by epitaxial growth, ion implantation, etc., and 7 is an n-type semiconductor layer formed on the semiconductor layer 6 by epitaxial growth, ion implantation, etc. This is a p-type semiconductor layer formed by.

その構成要素は、前記第１の実施例と同様なので、説明
を容易にする為、省略する。ここで、前記セルプレート
電極には、前記半導体層６と電気的に接続され、外部か
ら任意のバイアス電圧を印加することができる。Its constituent elements are the same as those in the first embodiment, and therefore will be omitted for ease of explanation. Here, the cell plate electrode is electrically connected to the semiconductor layer 6, and any bias voltage can be applied from the outside.

本発明の第３の実施例を示す断面構造の概略図を第４図
に示す。ここで８はｐ形基板で、９はｎ形の不純物拡散
層である。他の構成要素は、前記第１の実施例と同様な
ので、説明を容易にする為、省略する。ここで、ｎ形の
不純物拡散層９は、前記蓄積電極１４と同一導電形で、
前記セルプレート電極１２と前記溝底面３０で接し、か
つ前記溝１０間を格子状に接続している。前記格子状の
ｎ形不純物拡散層９に外部から任意のバイアスを印加す
ることにより、前記セルプレート電極１２に任意のバイ
アス電圧を印加することができる。A schematic diagram of a cross-sectional structure showing a third embodiment of the present invention is shown in FIG. Here, 8 is a p-type substrate, and 9 is an n-type impurity diffusion layer. The other components are the same as those in the first embodiment, and therefore will be omitted for ease of explanation. Here, the n-type impurity diffusion layer 9 has the same conductivity type as the storage electrode 14,
The groove bottom surface 30 contacts the cell plate electrode 12, and the grooves 10 are connected in a grid pattern. By applying an arbitrary bias to the lattice-shaped n-type impurity diffusion layer 9 from the outside, an arbitrary bias voltage can be applied to the cell plate electrode 12.

発明の効果 以上述べてきた様に、本発明においては、メモリセルア
レイ部に複数の溝を形成し、谷溝の中に、溝の側壁を用
いた縦型のスイッチングトランジスタや、溝の下部に形
成した蓄積電極、及びセルプレート電極等の１トランジ
スタ１キャパシタ型ＤＲＡＭの全ての構成要素を形成す
ることにより、以下の効果が考えられる。Effects of the Invention As described above, in the present invention, a plurality of trenches are formed in the memory cell array section, and vertical switching transistors are formed in the trenches using the side walls of the trenches, and vertical switching transistors are formed at the bottom of the trenches. By forming all the constituent elements of a one-transistor, one-capacitor type DRAM, such as storage electrodes and cell plate electrodes, the following effects can be expected.

（１）１つの溝の中に１トランジスタ１キャパシタ型Ｄ
ＲＡＭの全ての構成要素を形成することにより、２次元
平面的に見た場合、大幅なセルの高密度化を実現するこ
とができる。(1) One transistor and one capacitor type D in one groove
By forming all the components of the RAM, it is possible to achieve a significant increase in cell density when viewed two-dimensionally.

（２）　　信号電荷の蓄積を溝内部に形成された、セル
プレート電極と蓄積電極間のキャパシタ絶縁膜で行なう
為、基板に入射したα線によって誘起されるソフトエラ
ーｌ二対して非常に強い。(2) Since the signal charge is stored in the capacitor insulating film formed inside the groove between the cell plate electrode and the storage electrode, it is extremely resistant to soft errors l2 induced by α rays incident on the substrate.

更に、 （３）セルプレート電極が基板、又は半導体層との接続
を介して外部から任意のバイアス電圧の印加が可能のた
め、いわゆる１／２Ｖｃｃセルプレート電圧を実現する
ことができる。Furthermore, (3) any bias voltage can be applied from the outside to the cell plate electrode via the connection with the substrate or the semiconductor layer, so a so-called 1/2 Vcc cell plate voltage can be achieved.

以上、本発明により、ソフトエラーに強く高密度化の容
易なメモリセルを実現する事ができる。As described above, according to the present invention, a memory cell that is resistant to soft errors and can be easily increased in density can be realized.

【図面の簡単な説明】 第１図は本発明の一実施例の単位セルの概略的な平面図
、第２図は同セルの第１の実施例のＩ−■゛での部分断
面図、第３図は本発明の第２の実施例を示す概略的な断
面図、第４図は本発明の第３の実施例を示す概略的な断
面図、第５図は従来例を示す概略的な断面図である。 １・・・・・・半導体基板、２・・・・・・半導体層、
５・・・・・・半導体基板、６・・・・・・半導体層、
７・・・・・・半導体層、８・・・・・・半導体基板、
９・・・・・・不純物拡散層、１０・・・・・・溝、１
２・・・・・・セルプレート電極、１３・・・・・・キ
ャパシタ絶縁膜、１４・・・・・・蓄積電極、１５・・
・・・・キャパシタ絶縁膜、１６・・・・・・セルプレ
ート電極、１７・・・・・・スルーホール、１８・・・
・・・ソース、２０・・・・・・ドレイン（ビット線）
、２１・・・・・・（ワード線）、２５・・・・・・分
離領域。 代理人の氏名　弁理士　粟野重孝　ほか１名第２図 Ｉｉ１図 礒 図 第 図[BRIEF DESCRIPTION OF THE DRAWINGS] Fig. 1 is a schematic plan view of a unit cell according to an embodiment of the present invention, Fig. 2 is a partial sectional view taken along I-■゛ of the first embodiment of the same cell; FIG. 3 is a schematic sectional view showing a second embodiment of the present invention, FIG. 4 is a schematic sectional view showing a third embodiment of the invention, and FIG. 5 is a schematic sectional view showing a conventional example. FIG. 1... Semiconductor substrate, 2... Semiconductor layer,
5... Semiconductor substrate, 6... Semiconductor layer,
7... Semiconductor layer, 8... Semiconductor substrate,
9... Impurity diffusion layer, 10... Groove, 1
2...Cell plate electrode, 13...Capacitor insulating film, 14...Storage electrode, 15...
... Capacitor insulating film, 16 ... Cell plate electrode, 17 ... Through hole, 18 ...
...Source, 20...Drain (bit line)
, 21... (word line), 25... isolation region. Name of agent: Patent attorney Shigetaka Awano and one other person Figure 2 Ii 1 Figure 1