JPH03187068A - Video signal reproducing device - Google Patents
- ️Thu Aug 15 1991
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、回転ヘッド型ＶＴＲに適用されるビデオ信
号再生装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a video signal reproducing device applied to a rotary head type VTR.
（発明の概要）
請求項（１）の発明は、回転ドラムに取りつけられた磁
気ヘッドと回転ドラムの周面に斜めに巻きつけられた磁
気テープとを有するビデオ信号再生装置において、
再生信号の時間軸変動を除去するためのＴＢＣと、スイ
ッチ操作又は動作状態に応じてＴＢＣのオン、オフを制
御する手段と、ＴＢＣがオン状態で、安定なクロックに
基づいて形成される信号を回転ドラムの位相サーボ回路
にサーボ基準信号として供給する手段と、ＴＢＣがオフ
からオンとなる時に、安定なクロックに基づいて形成さ
れる信号の位相をＴＢＣがオフの時のサーボ基準信号の
位相に強制的に合わせる手段とを設けることにより、
’Ｉ’ Ｂ Ｃがオフからオンに切り替わる遷移状態で
ドラムサーボ回路を迅速にロック状態とすることができ
る。(Summary of the Invention) The invention of claim (1) provides a video signal reproducing device having a magnetic head attached to a rotating drum and a magnetic tape obliquely wound around the circumferential surface of the rotating drum. A TBC for eliminating shaft fluctuations, a means for controlling ON/OFF of the TBC according to switch operation or operating status, and a means for controlling the ON/OFF state of the TBC in response to switch operation or operating conditions; Means for supplying a servo reference signal to a servo circuit, and forcibly matching the phase of a signal formed based on a stable clock when the TBC is turned on from off to the phase of the servo reference signal when the TBC is off. By providing the means, it is possible to quickly bring the drum servo circuit into a locked state in a transition state where 'I' B C is switched from off to on.
請求項（２）の発明は、再生信号の時間軸変動を除去す
るためのＴＢＣを、磁気テープの速度が記録時のものと
異なる変速再生時に、自動的にオフすることにより、Ｔ
ＢＣでのアドレスの追い越しの発生を防止することがで
きる。The invention of claim (2) automatically turns off the TBC for removing time axis fluctuations of the reproduced signal when the magnetic tape speed is different from that at the time of recording.
It is possible to prevent overtaking of addresses in BC.
フレーム周波数で回転するテープ案内ドラムに一対の磁
気ヘッドが取りつけられ、案内ドラムの周面に斜めに巻
きつけられた磁気テープに磁気ヘッドが交互に接触する
回転ヘッド型ＶＴＲが知られている。再生信号が持つ時
間軸変動（所謂ジッター）を除去するために、ＴＢＣ（
時間軸補償器）を設けることも知られている。A rotating head type VTR is known in which a pair of magnetic heads are attached to a tape guide drum that rotates at a frame frequency, and the magnetic heads alternately contact a magnetic tape that is wound obliquely around the circumferential surface of the guide drum. TBC (
It is also known to provide a time base compensator).
ＴＢＣでは、バッファメモリの容量に応じた大きさの時
間軸変動を除去することができる。時間軸変動が大きす
ぎる時には、バッファメモリの書き込みアドレスと読み
出しアドレスとの間で追い越しが発生し、以前の画像が
バッファメモリから読み出される問題が生じる。この問
題を解決する一つの方法として、バッファメモリの読み
出しクロックを分周した信号をドラムサーボ回路に供給
することで、バッファメモリの書き込みクロックとその
読み出しクロックの夫々の周波数を平均的に一致させる
方式が知られている。With TBC, it is possible to remove time axis fluctuations whose size depends on the capacity of the buffer memory. When the time axis fluctuation is too large, an overtaking occurs between the write address and the read address of the buffer memory, causing a problem that the previous image is read from the buffer memory. One method to solve this problem is to supply the drum servo circuit with a signal obtained by dividing the buffer memory's read clock to match the frequencies of the buffer memory's write clock and its read clock on average. It has been known.
ＴＢＣの動作をオン／オフさせる切り換えスイッチが設
けられている場合、ＴＢＣオツの状態では、ドラムサー
ボ回路の位相サーボの基準は、ＴＢＣの読み出し側と切
り離されている。そして、ＴＢＣがオフ状態からオン状
態に遷移する時に、サーボ基準信号の位相がＴＢＣの読
み出し側の位相に切り換えられる。この切り換えの直後
では、サーボ基準信号の位相が不連続に変わるために、
ドラムサーボがロック状態となるまでの時間が長くなる
。従って、スイッチを操作してから実際にＴＢＣの動作
がオンするまでの時間が長くなる問題が発生する。If a changeover switch is provided to turn on/off the operation of the TBC, when the TBC is in the off state, the phase servo reference of the drum servo circuit is separated from the readout side of the TBC. Then, when the TBC transitions from the off state to the on state, the phase of the servo reference signal is switched to the phase on the read side of the TBC. Immediately after this switching, the phase of the servo reference signal changes discontinuously, so
The time it takes for the drum servo to become locked becomes longer. Therefore, a problem arises in that it takes a long time from when the switch is operated until the TBC is actually turned on.
従って、この発明の目的は、ＴＢＣ動作がオフからオン
に遷移した時にドラムサーボが安定な状態になるまでの
時間を短縮できるビデオ信号再生装置を提供することに
ある。SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a video signal reproducing apparatus that can shorten the time required for the drum servo to reach a stable state when the TBC operation transitions from OFF to ON.
この発明の他の目的は、ジッダダイヤルを操作するよう
な変速再生時では、ＴＢＣをオフとし、アドレスの追い
越しの発生が防止されたビデオ信号再生装置を提供する
ことにある。Another object of the present invention is to provide a video signal reproducing apparatus in which the TBC is turned off during variable speed reproduction such as when operating the Jidda dial, thereby preventing address overtaking from occurring.
請求項（１）の発明は、回転ドラムに取りつけられた磁
気ヘッドと回転ドラムの周面に斜めに巻きつけられた磁
気テープとを有するビデオ信号再生装置において、
メモリ（４０）とメモリ（４０〉の書き込み及び読み出
しを制御するコントローラ（１２）とからなり、メモリ
（４０〉に磁気ヘッドで再生された再生信号と同期した
クロックで再生信号を書き込み、安定なクロックで再生
信号をメモリ（４０）から読み出すＴＢＣ（１０）と、
スイッチ操作又は動作状態に応じて上記ＴＢＣ（１０）
のオン、オフを制御する手段（６２，７５）と、
ＴＢＣ（１０）がオン状態で、安定なクロックに基づい
て形成される信号を回転ドラムの位相サーボ回路（６６
）にサーボ基準信号として供給する手段（６３，６４）
と、
ＴＢＣ（１０）がオフからオンとなる時に、安定なクロ
ックに基づいて形成される信号の位相をＴＢＣ（１０）
がオフの時のサーボ基準信号の位相に強制的に合わせる
手段（３６）と
からなる。The invention of claim (1) provides a video signal reproducing device having a magnetic head attached to a rotating drum and a magnetic tape wound diagonally around the circumferential surface of the rotating drum, comprising: a memory (40); The controller (12) controls the writing and reading of the memory (40), writes the reproduced signal to the memory (40) with a clock synchronized with the reproduced signal reproduced by the magnetic head, and writes the reproduced signal from the memory (40) with a stable clock. The TBC (10) to be read and the above TBC (10) depending on the switch operation or operating state.
means (62, 75) for controlling the on/off state of the TBC (10);
) as a servo reference signal (63, 64)
Then, when TBC (10) is turned on from off, the phase of the signal formed based on the stable clock is expressed as TBC (10).
means (36) for forcibly matching the phase of the servo reference signal when the servo reference signal is off.
請求項（２）の発明は、回転ドラムに取りつけられた磁
気ヘッドと回転ドラムの周面に斜めに巻きつけられた磁
気テープとを有するビデオ信号再生装置において、
メモリ（４０）とメモリ（４０）の書き込み及び読み出
しを制御するコントローラ（１２）とからなり、メモリ
（４０）に磁気ヘッドで再生された再生信号と同期した
クロックで再生信号を書き込み、安定なクロックで再生
信号をメモリ（４０）から読み出すＴＢＣ（１０）と、
磁気テープの速度が記録時のものと異なる変速再生時に
、自動的にＴＢＣ（１０）の動作をオフする手段（６２
，７５）と
からなる。The invention of claim (2) provides a video signal reproducing device having a magnetic head attached to a rotating drum and a magnetic tape wound obliquely around the circumferential surface of the rotating drum, comprising: a memory (40); A controller (12) that controls writing and reading of the memory (40) writes the reproduced signal to the memory (40) with a clock synchronized with the reproduced signal reproduced by the magnetic head, and writes the reproduced signal from the memory (40) with a stable clock. A TBC (10) to be read and a means (62) for automatically turning off the operation of the TBC (10) when the speed of the magnetic tape is different from that at the time of recording.
, 75).
ＴＢＣＩＯがオフ状態では、ＴＢＣＩＯの読み出し側の
安定なクロックとドラムモータの位相サーボ回路６６の
サーボ基準信号との間の位相関係が規定されていない。When the TBCIO is in the off state, the phase relationship between the stable clock on the read side of the TBCIO and the servo reference signal of the phase servo circuit 66 of the drum motor is not defined.
オフ状態からオン状態に遷移する時に、オン状態で供給
される安定なクロックの位相がオフ状態のサーボ基準信
号で同期化される。従って、オン状態に移行した時に、
速やかに位相サーボ回路６６がロック状態となる。When transitioning from the off state to the on state, the phase of the stable clock supplied in the on state is synchronized with the servo reference signal in the off state. Therefore, when transitioning to the on state,
The phase servo circuit 66 quickly becomes locked.
また、ジョグダイヤルが操作される変速動作時には、自
動的にＴＢＣＩＯがオフされる。変速再生時には、再生
信号の時間軸変動が補償できないほど大きいので、ＴＢ
Ｃをオフすることで、再生画像が乱れることを防止でき
る。Further, when the jog dial is operated to change gears, TBCIO is automatically turned off. During variable speed playback, the time axis fluctuation of the playback signal is so large that it cannot be compensated for, so the TB
By turning off C, it is possible to prevent the reproduced image from being distorted.
以下、この発明の一実施例について図面を参照して説明
する。この説明は、下記の順序に従ってなされる。An embodiment of the present invention will be described below with reference to the drawings. This description is given in the following order.
ａ、全体の構成
す、ＴＢＣ
ｃ、ＴＢＣ動作の制御
ａ８全体の構成
第１図において、■が再生信号から分離されたＦＭ変調
輝度信号の入力端子である。すξツタ２、ＦＭ復調回路
３及びデイエンファシス回路４によりＦＭ変調輝度信号
がＦＭ復調される。デイエンファシス回路４からの再生
輝度信号がミキサー５に供給され、ミキサー５において
変速再生時にのみ擬似垂直同期信号ＱＶＤが挿入される
。a. Overall configuration, TBC c. Control of TBC operation a8. Overall configuration In FIG. The FM modulated luminance signal is FM-demodulated by the ξ tsuta 2, the FM demodulation circuit 3, and the de-emphasis circuit 4. The reproduction luminance signal from the de-emphasis circuit 4 is supplied to the mixer 5, and the pseudo vertical synchronization signal QVD is inserted in the mixer 5 only during variable speed reproduction.
擬似垂直同期信号発生回路６には、端子７からスイッチ
ングパルスＰｓが供給される。スイッチングパルスＰｓ
は、テープ案内ドラム、即ち、磁気ヘッドの回転位相と
同期して、フィールド毎に反転するパルス信号である。A switching pulse Ps is supplied from a terminal 7 to the pseudo vertical synchronization signal generation circuit 6 . switching pulse Ps
is a pulse signal that is inverted for each field in synchronization with the rotational phase of the tape guide drum, that is, the magnetic head.
スイッチングパルスＰｓは、テープ案内ドラムと関連し
た磁気的な回転検出器の出力信号から形成される。擬似
垂直同期信号発生回路６は、スイッチングパルスＰｓの
立ち上がりエツジ及び立ち下がりエツジから所定の時間
遅れたタイミングの擬似垂直同期信号ＱＶＤを発生する
。擬似垂直同期信号ＱＶＤは、ゲート回路８を介してミ
キサー５に供給される。The switching pulse Ps is formed from the output signal of a magnetic rotation detector associated with the tape guide drum. The pseudo vertical synchronization signal generation circuit 6 generates a pseudo vertical synchronization signal QVD whose timing is delayed by a predetermined time from the rising edge and the falling edge of the switching pulse Ps. The pseudo vertical synchronization signal QVD is supplied to the mixer 5 via the gate circuit 8.
ゲート回路８には、端子９から変速再生の動作中である
ことを示す制御信号が供給される。変速再生動作は、ス
ロー再生、ステイル再生、キュー再生、レビュー再生等
である。従って、ミキサー５には、これらの変速再生動
作の時にのみゲート回路８を介して擬似垂直同期信号Ｑ
ＶＤが供給される。The gate circuit 8 is supplied with a control signal from a terminal 9 indicating that variable speed reproduction is in progress. Variable speed playback operations include slow playback, still playback, cue playback, review playback, and the like. Therefore, the pseudo vertical synchronization signal Q is supplied to the mixer 5 via the gate circuit 8 only during these variable speed playback operations.
VD is supplied.
変速再生時には、再生信号のレベルの変動が大きくなり
、垂直同期信号のレベルが小さくなると、モニターの垂
直同期が不安定となるおそれがある。During variable speed playback, if the level of the playback signal fluctuates greatly and the level of the vertical synchronization signal decreases, there is a risk that the vertical synchronization of the monitor may become unstable.
このため、変速時に擬似垂直同期信号ＱＶＤが挿入され
る。For this reason, a pseudo vertical synchronization signal QVD is inserted during gear shifting.
ミキサー５の出力信号がＴＢＣＩＯ及びＴＢＣコントロ
ーラ１２に供給される０急信号に関するＴＢＣＬＩも設
けられている。このＴＢＣＩＩには、入力端子１３から
低域変換色信号が供給される。、ＴＢＣＩＯ及び１１に
対して、ＴＢＣ：Ｆ７）ローラ１２から書き込み用のタ
イ壽ング信号と読み出し用のタイミング信号とが共通に
供給される。A TBCLI is also provided for a 0-rush signal where the output signal of the mixer 5 is fed to the TBCIO and TBC controller 12. A low frequency conversion color signal is supplied to this TBCII from an input terminal 13. , TBCIO and 11, a tying signal for writing and a timing signal for reading are commonly supplied from the TBC:F7) roller 12.
ＴＢＣＩＯ及び１１には、例えば５ラインの容量ノＦ
ｒ ＦＯメモリが夫々設けられている。このメモリに対
して、４ｆｓｃ（ｆｓｃ：色副搬送波周波数）のサンプ
リング周波数でディジタル化された輝度信号及び低域変
換色信号が書き込まれる。書き込み側のクロックは、再
生輝度信号から分離された水平同期信号に基づいてＰＬ
Ｌで生成される。For example, TBCIO and 11 have a capacity of 5 lines.
r FO memory is provided respectively. A luminance signal and a low frequency conversion color signal digitized at a sampling frequency of 4 fsc (fsc: color subcarrier frequency) are written into this memory. The writing side clock is PL based on the horizontal synchronization signal separated from the reproduced luminance signal.
Generated by L.
読み出し側のクロックは、水晶発振器１４の出力信号に
基づいて形成される。ＴＢＣＩＯ及び１１のメモリから
読み出された信号がＤ／Ａ変換器により夫々アナログ信
号に変換される。The read-side clock is formed based on the output signal of the crystal oscillator 14. Signals read from the TBCIO and 11 memories are converted into analog signals by the D/A converters, respectively.
ＴＢＣＩＯからの時間軸補償された輝度信号がノイズ除
去及びドロップアウト補償回路１５に供給される。再生
信号のレベルからドロップアウトが検出され、ドロップ
アウト期間に対応したパルス幅のドロップアウトパルス
が発生する。後述のように、このドロップアウトパルス
に対しても例えば色信号用のＴＢＣＩＩを利用して、輝
度信号及び低域変換色信号と同一の時間軸補償がなされ
る。この時間軸補償がされたドロップアウトパルスがノ
イズ除去及びドロップアウト補償回路１５に供給される
。The time-base compensated luminance signal from TBCIO is supplied to the noise removal and dropout compensation circuit 15. Dropout is detected from the level of the reproduced signal, and a dropout pulse with a pulse width corresponding to the dropout period is generated. As will be described later, this dropout pulse is subjected to the same time axis compensation as the luminance signal and the low frequency converted color signal, for example, using TBCII for the color signal. This time-base compensated dropout pulse is supplied to the noise removal and dropout compensation circuit 15.
輝度信号に関しては、巡回形のくし形フィルタを用いた
ノイズ除去がなさる。このノイズ除去は、垂直方向の解
像度を劣化させるので、再生時のテープ速度が遅く、再
生輝度信号のＳ／Ｎが悪い時にのみ動作する。また、Ｌ
Ｈ（Ｈ：水平期間）遅延された信号と非遅延信号との差
信号のレベルから垂直相関の有無を示す検出信号を発生
する相関検出器がノイズ除去及びドロップアウト補償回
路１５に設けられている。この検出信号が色信号に関す
るノイズ除去回路２１に供給される。更に、ドロップア
ウト補償に必要なＩＨ遅延回路は、ノイズ除去及び相関
検出器と兼用されている。ノイズ除去及びドロップアウ
ト補償回路１５からの再生輝度信号が出力端子１６に取
り出されると共に、ミキサー１７に供給される。ミキサ
ー１７の出力端子１８には、複合カラービデオ信号が取
り出される。Regarding the luminance signal, noise is removed using a cyclic comb filter. Since this noise removal degrades the resolution in the vertical direction, it operates only when the tape speed during reproduction is slow and the S/N of the reproduced luminance signal is poor. Also, L
The noise removal and dropout compensation circuit 15 is provided with a correlation detector that generates a detection signal indicating the presence or absence of vertical correlation from the level of the difference signal between the delayed H (H: horizontal period) signal and the non-delayed signal. . This detection signal is supplied to a noise removal circuit 21 regarding color signals. Furthermore, the IH delay circuit required for dropout compensation is also used as a noise removal and correlation detector. A reproduced luminance signal from the noise removal and dropout compensation circuit 15 is taken out to an output terminal 16 and is also supplied to a mixer 17. A composite color video signal is taken out at the output terminal 18 of the mixer 17.
ＴＢＣＩＩからの低域変換色信号が周波数変換器２０に
供給される０周波数変換器２０では、低域変換色信号が
元の搬送波周波数ｆｓｃ（ＮＴＳＣ方式では、ｆ ｓｃ
＝ ３ 、 ５８ Ｍ）ｆｚ）の信号に戻される。周波
数変換器２０からの搬送色信号がノイズ除去回路２１に
供給される。ノイズ除去回路２工には、クロストーク除
去回路、輝度信号に対するのと同様に、巡回形のくし形
フィルタを用いたノイズ除去回路、輪郭補償回路等が設
けられている。The low-pass converted color signal from TBCII is supplied to the frequency converter 20. In the frequency converter 20, the low-pass converted color signal is converted to the original carrier frequency fsc (in the NTSC system, fsc
= 3, 58 M) fz). The carrier color signal from frequency converter 20 is supplied to noise removal circuit 21 . The second noise removal circuit is provided with a crosstalk removal circuit, a noise removal circuit using a cyclic comb filter, a contour compensation circuit, etc. in the same way as for the luminance signal.
再生輝度信号から得られた上述の検出信号が搬送色信号
に関するノイズ除去回路２１に供給され、垂直方向の非
相関部では、垂直方向のノイズ除去を停止することで、
垂直方向の色の劣化が防止されている。ノイズ除去回路
２１からの再生色信号が出力端子１９に取り出されると
共に、ξキサー１７に供給される。出力端子１６及び１
９には、輝度信号と搬送色信号とが夫々得られる。The above-mentioned detection signal obtained from the reproduced luminance signal is supplied to the noise removal circuit 21 regarding the carrier color signal, and the vertical direction non-correlation section stops vertical noise removal.
Vertical color degradation is prevented. The reproduced color signal from the noise removal circuit 21 is taken out to the output terminal 19 and is also supplied to the ξ kisser 17. Output terminals 16 and 1
9, a luminance signal and a carrier color signal are obtained, respectively.
上述のように、ノイズ除去及びドロップアウト補償回路
１５で発生した相関検出信号をノイズ除去回路２１に供
給する時に、色信号とこの検出信号との時間的なずれの
発生を防止するために、ＴＢＣＬＩの出力側にノイズ除
去及びドロップアウト補償回路１５が設けられている。As described above, when the correlation detection signal generated by the noise removal and dropout compensation circuit 15 is supplied to the noise removal circuit 21, in order to prevent the occurrence of a time lag between the color signal and this detection signal, the TBCLI A noise removal and dropout compensation circuit 15 is provided on the output side of the circuit.
ｂ、 ＴＢＣ
第２図は、ＴＢＣＩＯ及び１１、ＴＢＣコントローラ１
２のより詳細な槽底を示す。５Ｙがミキサー５からの輝
度信号が供給される入力端子であり、１３が低域変換色
信号が供給される入力端子であり、３工がドロップアウ
トパルスＤＯＰが供給される入力端子である。ドロップ
アウトパルスＤＯＰは、ＦＭ変調輝度信号をりξツタに
供給し、リミッタの出力信号をエンベロープ検波するこ
とで形成できる。ＦＭｉｌｌ輝度信号のエンベローブが
所定レベル以下となるドロップアウト期間で、ドロップ
アウトパルスＤＯＰが例えばハイレベルとなる。b, TBC Figure 2 shows TBCIO and 11, TBC controller 1
2 shows a more detailed tank bottom. 5Y is an input terminal to which the luminance signal from the mixer 5 is supplied, 13 is an input terminal to which the low frequency conversion color signal is supplied, and 3 is an input terminal to which the dropout pulse DOP is supplied. The dropout pulse DOP can be formed by supplying the FM modulated luminance signal to the limiter and performing envelope detection on the output signal of the limiter. During the dropout period when the envelope of the FMill luminance signal is below a predetermined level, the dropout pulse DOP becomes, for example, a high level.
輝度信号は、ＴＢＣＩＯのクランプ回路３２及びＴ Ｂ
Ｃコントローラ１２の同期分離回路３３に供給される
。同期分離回路３３により分離された水平同期信号がＰ
ＬＬ３４に供給される。ＰＬＬ３４は、再生輝度信号と
同期した水平周波数の信号と４ｆｓｃの周波数のクロッ
クとを発生する。これらの信号がタイミング発生回路３
５に供給される。水晶発振器１４の出力信号もタイミン
グ発生回路３５に供給される。The luminance signal is sent to the clamp circuit 32 of TBCIO and TBCIO.
The signal is supplied to the synchronous separation circuit 33 of the C controller 12. The horizontal synchronization signal separated by the synchronization separation circuit 33 is P
It is supplied to LL34. The PLL 34 generates a signal with a horizontal frequency synchronized with the reproduced luminance signal and a clock with a frequency of 4 fsc. These signals are sent to the timing generation circuit 3.
5. The output signal of the crystal oscillator 14 is also supplied to the timing generation circuit 35.
また、水晶発振器１４の出力信号が分周器３６に供給さ
れ、分周器３６の出力信号がドラムサーボ回路３７に供
給される。ドラムサーボ回路３７は、後述のように、位
相サーボ回路と速度サーボ回路とからなり、ドラムモー
タ３８の回転動作を制御する。分周器３６の出力信号は
、位相サーボ回路のサーボ基準信号として使用される。Further, the output signal of the crystal oscillator 14 is supplied to a frequency divider 36, and the output signal of the frequency divider 36 is supplied to a drum servo circuit 37. As will be described later, the drum servo circuit 37 includes a phase servo circuit and a speed servo circuit, and controls the rotational operation of the drum motor 38. The output signal of frequency divider 36 is used as a servo reference signal for the phase servo circuit.
ＴＢＣＩＯ及び１１の読み出し側のクロックを分周して
ドラムサーボ回路３７に供給することにより、ＴＢＣＩ
Ｏ及び１１の書き込みクロックとその読み出しクロック
の周波数を平均的に一致させることができる。その結果
、書き込みアドレスと読み出しアドレスとの間で追い越
しが発生することを防止できる。By frequency-dividing the clocks on the read side of TBCIO and 11 and supplying them to the drum servo circuit 37, the TBCI
The frequencies of the write clocks of O and 11 and their read clocks can be made to match on average. As a result, overtaking can be prevented from occurring between the write address and the read address.
クランプ回路３２の出力側にＡ／Ｄ変換器３ｇが接続さ
れ、Ａ／Ｄ変換器３９にタイミング発生回路３５からラ
イトクロックＷＣＫが供給される。An A/D converter 3g is connected to the output side of the clamp circuit 32, and a write clock WCK is supplied from the timing generation circuit 35 to the A/D converter 39.
Ａ／Ｄ変換器３９からは、サンプリング周波数が４ｆｓ
ｃで、１サンプルが８ビツトのディジタル輝度信号が発
生する。このディジタル輝度信号がバッファメモリ４０
に入力される。バッファメモリ４０には、ライトクロッ
クＷＣＫとリセットライトパルスＷＲＥＳとがタイミン
グ発生回路３５から供給される。これらの書き込み側の
信号ＷＣＫ及びＷＲＥＳは、ＰＬＬ３４の出力信号から
形成される。The sampling frequency from the A/D converter 39 is 4 fs.
At c, a digital luminance signal of 8 bits per sample is generated. This digital luminance signal is stored in the buffer memory 40.
is input. The buffer memory 40 is supplied with a write clock WCK and a reset write pulse WRES from the timing generation circuit 35. These write side signals WCK and WRES are formed from the output signal of the PLL 34.
タイミング発生回路３５で水晶発振器１４の安定な出力
信号から形成されたリードクロックＲＣＫとリセットリ
ードパルスＲＲＹとがバッファメモリ４０に供給され、
バッファメモリ４０から時間軸変動が除去されたディジ
タル輝度信号が得られる。このディジタル輝度信号がＤ
／Ａ変換器４１でアナログ信号に変換される。Ｄ／Ａ変
換器４工に対しては、ローパスフィルタ４２が接続され
、ローパスフィルタ４２の出力端子４３から時間軸変動
が除去された再生輝度信号が取り出される。A timing generation circuit 35 supplies a read clock RCK and a reset read pulse RRY generated from a stable output signal of the crystal oscillator 14 to a buffer memory 40.
A digital luminance signal from which time axis fluctuations have been removed is obtained from the buffer memory 40. This digital luminance signal is D
/A converter 41 converts the signal into an analog signal. A low-pass filter 42 is connected to the four D/A converters, and a reproduced luminance signal from which time axis fluctuations have been removed is extracted from an output terminal 43 of the low-pass filter 42.
入力端子１３からの低域変換色信号に関しても、輝度信
号と同様に、クランプ回路４４、Ａ／Ｄ変換器４５、バ
ッファメモリ４６、Ｄ／Ａ変換器４７及びローパスフィ
ルタ４８が設けられている。Similarly to the luminance signal, a clamp circuit 44, an A/D converter 45, a buffer memory 46, a D/A converter 47, and a low-pass filter 48 are provided for the low-frequency converted color signal from the input terminal 13.
出力端子４９には、時間軸変動が除去された低域変換色
信号が取り出される。バッファメモリ４６の書き込み側
の制御は、輝度信号と同じであるが、その読み出し側の
制御は、リードクロックＲＣＫとリセットリードパルス
ＲＲＣによりなされる。The output terminal 49 outputs a low frequency converted color signal from which time axis fluctuations have been removed. The writing side of the buffer memory 46 is controlled in the same way as the luminance signal, but the reading side is controlled by a read clock RCK and a reset read pulse RRC.
Ａ／Ｄ変換器４５からはサンプリング周波数が４ｆｓｃ
であり、１サンプルが６ビツトのディジタル信号が得ら
れる。バッファメモリ４６は、バッファメモリ４０と同
様に、５Ｈ分の８ビツトデータを記憶できる容量を有し
ている。色信号の場合には、輝度信号と比して量子化ビ
ット数が２ビツト少ないので、バッファメモリ４６に使
用されないメモリ領域が生じる。このメモリ領域が入力
端子３１からのドロップアウトパルスＤＯＰ （１ビツ
ト）に割り当てられる。従って、バッファメモＩ７４６
からのドロップアウトパルスＤＯＰは、時間軸変動が輝
度信号及び低域変換色信号と同様に除去されている。こ
のドロップアウトパルスＤ。The sampling frequency from the A/D converter 45 is 4 fsc.
A digital signal of 6 bits per sample is obtained. The buffer memory 46, like the buffer memory 40, has a capacity capable of storing 5H worth of 8-bit data. In the case of the color signal, the number of quantization bits is 2 bits less than that of the luminance signal, so there is an unused memory area in the buffer memory 46. This memory area is allocated to the dropout pulse DOP (1 bit) from the input terminal 31. Therefore, buffer memo I746
From the dropout pulse DOP, time axis fluctuations have been removed in the same way as the luminance signal and the low frequency converted color signal. This dropout pulse D.
ＰがＩＨ遅延回路５ｏを介して出力端子５Ｉに取り出さ
れる。P is taken out to the output terminal 5I via the IH delay circuit 5o.
この一実施例では、ドロップアウトパルスＤＯＰがバッ
ファメモリ４６を使用して時間軸補償がなされるので、
メモリ容量の節減を図ることができる。In this embodiment, since the dropout pulse DOP is time-base compensated using the buffer memory 46,
Memory capacity can be reduced.
ＴＢＣＩＯの出力側には、前述のように、ノイズ除去及
びドロップアウト補償回路１５が設けられ、この回路１
５にＴＢＣＩＩからのドロップアウトパルスＤＯＰが供
給される。ドロップアウトパルスＤＯＰがハイレベルの
ドロップアウト期間は、１Ｈ前の輝度信号により補償さ
れる。再生輝度信号及びドロップアウトパルスＤｏＰが
同一の時間軸方向の制御を受けるので、ドロップアウト
補償回路では、両者の間で時間関係のずれが生じない。As mentioned above, the noise removal and dropout compensation circuit 15 is provided on the output side of the TBCIO, and this circuit 1
5 is supplied with a dropout pulse DOP from TBCII. The dropout period in which the dropout pulse DOP is at a high level is compensated by the luminance signal 1H before. Since the reproduced luminance signal and the dropout pulse DoP are subject to the same control in the time axis direction, the dropout compensation circuit does not cause a time difference between the two.
バッファメモリ４０は、５ＨのＦＩＦＯメモリで構成さ
れている。ＦＩＦＯメモリは、書き込み及び読み出しが
異なるサイクルで独立且つ非同期に行うことができる。The buffer memory 40 is composed of a 5H FIFO memory. FIFO memories can be written and read independently and asynchronously in different cycles.
第３図は、バッファメモリ４０の一例の構成を示し、５
２で示すメモリアレイは、（８ビツトＸ５０４Ｂワード
）の容量を有している。ＮＴＳＣ方式の場合では、サン
プリング周波数が４Ｅｓｃの時に、５Ｈ分のデータは、
（９１０Ｘ５＝４５５０ワード）である。FIG. 3 shows the configuration of an example of the buffer memory 40.
The memory array designated 2 has a capacity of (8 bits x 504B words). In the case of the NTSC system, when the sampling frequency is 4Esc, the data for 5H is
(910×5=4550 words).
メモリアレイ５２には、入力バッファ５３を介して８ビ
ツトのデータが供給され、メモリアレイ５２の出力デー
タは、出力バッファ５４を介して取り出される。人力バ
ッファ５３は、ライトイネーブルＷＥで制御され、出力
バッファ５４は、リードイネーブルＲＥで制御される。8-bit data is supplied to the memory array 52 via an input buffer 53, and output data from the memory array 52 is taken out via an output buffer 54. The manual buffer 53 is controlled by write enable WE, and the output buffer 54 is controlled by read enable RE.
メモリアレイ５２の書き込み位置を決めるために、ライ
トアドレスポインタ発生回路５５が設けられる。メモリ
アレイ５２の読み出し位置を決めるために、リードアド
レスポインタ発生回路５６が設けられる。ライトアドレ
スポインタ発生回路５５には、ライトクロックＷＣＫ及
びリセットライトパルスＷＲＥＳが供給される。リセッ
トライトパルスＷＲＥＳによりポインタが初期位置（０
番地）に飛び、ライトクロックＷＣＫによりポインタの
位置がインクリメントされる。同様に、リードアドレス
ポインタが制御される。A write address pointer generation circuit 55 is provided to determine the write position in the memory array 52. A read address pointer generation circuit 56 is provided to determine the read position of the memory array 52. The write address pointer generation circuit 55 is supplied with a write clock WCK and a reset write pulse WRES. The reset write pulse WRES returns the pointer to the initial position (0
address), and the position of the pointer is incremented by the write clock WCK. Similarly, the read address pointer is controlled.
バッファメモリ４６も上述のバッファメモリ４０と同様
の構成であり、リセットリードパルスとしてＲＲＣがＲ
ＲＹＯ代わりに供給される。The buffer memory 46 also has the same configuration as the buffer memory 40 described above, and RRC is used as a reset read pulse.
Supplied in place of RYO.
第４図は、タイミング発生回路３５からバッファメモリ
４０及び４６に供給される信号を示す。FIG. 4 shows signals supplied from the timing generation circuit 35 to the buffer memories 40 and 46.
リセットライトパルスＷＲＥＳに対してリセットリード
パルスＲＲＣが２Ｈ遅れ、ＲＲＣに対してＲＲＹがＩＨ
遅れている。これらのパルスＷＲＥＳ、ＲＲＣ，ＲＲＹ
は、５Ｈの周期を有している。The reset read pulse RRC is delayed by 2H with respect to the reset write pulse WRES, and RRY is IH with respect to RRC.
Running late. These pulses WRES, RRC, RRY
has a period of 5H.
リセットライトパルスＷＲＥＳとリセットリードパルス
ＲＲＣ，ＲＲＹとの時間差は、再生信号の持つ時間軸変
動に応じて変化する。時間軸変動が無い時に、入力側に
対して２Ｈの遅延が与えられた低域変換色信号がＴＢＣ
ＩＩから得られ、入力側に対して３Ｈの遅延が与えられ
た輝度信号が得られる。The time difference between the reset write pulse WRES and the reset read pulses RRC and RRY changes depending on the time axis fluctuation of the reproduced signal. When there is no time axis variation, the low-pass conversion color signal given a 2H delay to the input side is TBC.
A luminance signal obtained from II and given a 3H delay to the input side is obtained.
ＴＢＣの出力側における色信号と輝度信号の関係では、
色信号の方が輝度信号よりＩｎ２進んでいる。このよう
にＴＢＣＩＯ及び１１の読み出しタイミングを制御して
、輝度信号と低域変換色信号との間に時間差を生じさせ
ることにより、ＴＢＣｌｌの後段のノイズ除去回路２１
で生じる色信号の遅れを補償することができる。つまり
、ノイズ除去回路２１では、クロストーク除去回路が設
けられており、このクロストーク除去回路を通ることで
色信号にＩＨの遅れが生じる。ＩＨ遅延線を使用したク
ロストーク除去回路或いは３ラインロジカルくし形フィ
ルタを使用したクロストーク除去回路の場合に、ＩＨの
遅れが生じる。ロジカルフィルタは、波形の中の複数の
ポイントを取り出して信号の変化の形を判別するフィル
タであり、垂直方向のにじみを発生せずに、クロストー
クを除去することができる。The relationship between the color signal and luminance signal on the output side of the TBC is as follows:
The chrominance signal is ahead of the luminance signal by In2. By controlling the readout timings of TBCIO and 11 in this manner and creating a time difference between the luminance signal and the low-frequency conversion color signal, the noise removal circuit 21 at the subsequent stage of the TBC
It is possible to compensate for the color signal delay that occurs in That is, the noise removal circuit 21 is provided with a crosstalk removal circuit, and passing through this crosstalk removal circuit causes an IH delay in the color signal. IH delay occurs in the case of a crosstalk removal circuit using an IH delay line or a crosstalk removal circuit using a 3-line logical comb filter. A logical filter is a filter that extracts multiple points in a waveform to determine the shape of signal change, and can remove crosstalk without causing vertical blur.
また、ＴＢＣＩＩのバッファメモリ４６から読み出され
たドロップアウトパルスＤＯＰが供給されるＬＨ遅延回
路５０は、低域変換色信号と同様にドロップアウトパル
スＤＯＰが輝度信号に対してＩＨ進んでいることを補償
するために設けられている。Further, the LH delay circuit 50 to which the dropout pulse DOP read out from the buffer memory 46 of the TBCII is supplied detects that the dropout pulse DOP is IH ahead of the luminance signal, similar to the low frequency conversion color signal. It is set up to compensate.
勿論、ＩＨの時間差に限らず、ＴＢＣの後の信号処理系
に設けられたフィルタ等で生じる輝度信号と色信号との
間の時間差をＴＢＣにおいて補償することができる。こ
の場合には、リセットリードパルスＲＲＹ及びＲＲＣの
少なくとも一方のタイミングを任意に調整できる構成が
望ましい。Of course, not only the time difference between IH but also the time difference between the luminance signal and the color signal caused by a filter or the like provided in the signal processing system after the TBC can be compensated in the TBC. In this case, it is desirable to have a configuration in which the timing of at least one of reset read pulses RRY and RRC can be adjusted arbitrarily.
ｃ、ＴＢＣ動作の制御
上述のＴＢＣＩＯ及び１１は、ユーザーのスイッチ操作
により、又はＶＴＲの動作状態に応じてその動作を停止
（オフ）できる。第５図は、ＴＢＣの制御のための構成
を示す、第５図において、破線で囲んで示す部分は、Ｔ
ＢＣと関連した構成を備えるＩＣ基板６１を表す。また
、６２は、ＶＴＲの動作を制御するために、マイクロコ
ンピュータからなるシステムコントローラである。c. Control of TBC operation The operations of the above-mentioned TBCIO and 11 can be stopped (turned off) by the user's switch operation or according to the operating state of the VTR. FIG. 5 shows the configuration for controlling the TBC. In FIG.
An IC board 61 having a configuration related to BC is shown. Further, 62 is a system controller consisting of a microcomputer for controlling the operation of the VTR.
システムコントローラ６２には、ＴＢＣのオン／オフス
イッチの状態に応じた検出信号ＳＷと、ノーマル再生と
ジッダダイヤルが操作される変速再生とを区別する検出
信号Ｊ／Ｐとが供給される。The system controller 62 is supplied with a detection signal SW corresponding to the state of the TBC on/off switch and a detection signal J/P that distinguishes between normal playback and variable speed playback in which the Jidda dial is operated.
例えば検出信号ＳＷ及びＪ／ＰのハイレベルがＴＢＣ動
作のオンを表し、そのローレベルがＴＢＣ動作のオフを
表す。システムコントローラ６２からは、ＴＢＣと関連
する制御信号ＳｉＳ２及びＳ３が出力される。制御信号
Ｓ１のハイレベルは、ＶＴＲが記録動作中であることを
意味する。制御信号Ｓ２は、ＴＢＣのオン／オフの制御
のための信号である。制御信号Ｓ３は、分周回路３６に
対するリセット信号である。このリセット動作により分
周回路３６の出力信号の位相が制御信号Ｓ３と同期した
ものとされる。For example, a high level of the detection signals SW and J/P indicates that the TBC operation is on, and a low level thereof indicates that the TBC operation is off. The system controller 62 outputs control signals SiS2 and S3 related to the TBC. A high level of the control signal S1 means that the VTR is in recording operation. The control signal S2 is a signal for controlling on/off of the TBC. Control signal S3 is a reset signal for frequency divider circuit 36. This reset operation causes the phase of the output signal of the frequency divider circuit 36 to be synchronized with the control signal S3.
前述のように、ＴＢＣの書き込み側と読み出し側の周波
数を平均的に合わせるように、水晶発振器１４の出力信
号が分周回路３６で分周され、分周回路３６の出力信号
がドラム位相サーボのサーボ基準信号とされる。分周回
路３６の出力信号がスイッチ回路６３の再生側端子ｐと
スイッチ回路。As mentioned above, the output signal of the crystal oscillator 14 is divided by the frequency dividing circuit 36 so that the frequencies of the writing side and the reading side of the TBC are averagely matched, and the output signal of the frequency dividing circuit 36 is divided by the frequency of the drum phase servo. It is used as a servo reference signal. The output signal of the frequency dividing circuit 36 is connected to the reproduction side terminal p of the switch circuit 63 and the switch circuit.
６４を介して基準信号発生回路６５に供給される。The signal is supplied to the reference signal generation circuit 65 via 64.
基準信号発生回路６５は、ＰＬＬの構成とされ、スイッ
チ回路６４を介して供給される信号と同期したサーボ基
準信号ＲＥＦを発生する。The reference signal generation circuit 65 has a PLL configuration and generates a servo reference signal REF synchronized with the signal supplied via the switch circuit 64.
サーボ基準信号ＲＥＦは、ドラム位相サーボ回路６６に
供給される。ドラム位相サーボ回路６６では、ドラムの
回転位相を示す検出信号ＰＧとサーボ基準信号ＲＥＦと
が位相比較され、位相エラー信号が形成される。また、
ドラムの回転速度に比例した周波数の検出信号ＦＣが供
給されるドラム速度サーボ回路６７により速度エラー信
号が形成される。加算回路６８により位相エラー信号と
速度エラー信号とが加算され、加算回路６８の出力信号
がアンプ６９を介してＤ／Ａ変換器７０に供給される。Servo reference signal REF is supplied to drum phase servo circuit 66. In the drum phase servo circuit 66, the detection signal PG indicating the rotational phase of the drum and the servo reference signal REF are compared in phase to form a phase error signal. Also,
The speed error signal is generated by a drum speed servo circuit 67, which is supplied with a detection signal FC of a frequency proportional to the rotational speed of the drum. The adder circuit 68 adds the phase error signal and the speed error signal, and the output signal of the adder circuit 68 is supplied to the D/A converter 70 via the amplifier 69.
Ｄ／Ａ変換器７０からのアナログの駆動信号が積分回路
７１を介してドラムモータ３８に供給される。また、検
出信号ＰＣからスイッチングパルスＰｓが形成され、ス
イッチングパルスＰｓがシステムコントローラ６２に供
給される。An analog drive signal from the D/A converter 70 is supplied to the drum motor 38 via an integrating circuit 71. Further, a switching pulse Ps is formed from the detection signal PC, and the switching pulse Ps is supplied to the system controller 62.
更に、システムコントローラ６２からＩＣ基板６１に対
してスイッチングパルスＰｓが供給されている。Furthermore, a switching pulse Ps is supplied from the system controller 62 to the IC board 61.
スイッチ回路６３は、システムコントローラ６２からの
制御信号Ｓ１で制御される。記録時には、同期分離回路
７２により記録ビデオ信号から分離された垂直同期信号
がスイッチ回路６３の記録側端子ｒを介してスイッチ回
路６４に供給される。The switch circuit 63 is controlled by a control signal S1 from the system controller 62. During recording, the vertical synchronization signal separated from the recording video signal by the synchronization separation circuit 72 is supplied to the switch circuit 64 via the recording side terminal r of the switch circuit 63.
スイッチ回路６４は、ＯＲゲート７３の出力がハイレベ
ルの時にオンする。ＯＲゲート７３には、システムコン
トローラ６２からの制御信号Ｓ１及びＳ２が供給される
。従って、記録時には、スイッチ回路６４がオンし、基
準信号発生回路６５は、記録ビデオ信号中の垂直同期信
号と同期したサーボ基準信号ＲＥＦを発生する。The switch circuit 64 is turned on when the output of the OR gate 73 is at a high level. The OR gate 73 is supplied with control signals S1 and S2 from the system controller 62. Therefore, during recording, the switch circuit 64 is turned on, and the reference signal generation circuit 65 generates the servo reference signal REF synchronized with the vertical synchronization signal in the recording video signal.
再生時で制御信号Ｓ２がハイレベルの時には、分周回路
３６の出力信号がスイッチ回路６３及び６４を介して基
準信号発生回路６５に供給される。When the control signal S2 is at a high level during reproduction, the output signal of the frequency dividing circuit 36 is supplied to the reference signal generating circuit 65 via the switch circuits 63 and 64.
従って、分周回路３６の出力信号と同期したサーボ基準
信号ＲＥＦが発生する。この場合に、ＴＢＣの書き込み
クロックと読み出しクロックとの周波数が平均的に一致
される。Therefore, the servo reference signal REF synchronized with the output signal of the frequency dividing circuit 36 is generated. In this case, the frequencies of the TBC write clock and read clock are matched on average.
制御信号Ｓ２は、ＯＲゲート７３に供給されると共に、
遅延回路７４に供給される。遅延回路７４でｔ２の時間
、遅延された制御信号Ｓ４がタイミング発生回路３５に
設けられたスイッチ回路７５に供給される。スイッチ回
路７５は、書き込みクロックＷＣＫを切り換える。スイ
ッチ回路７５の一方の入力端子には、前述のように、Ｐ
ＬＬ３４（第２図参照）からの再生信号と同期したクロ
ックＣＫＩが供給され、その他方の入力端子に読み出し
クロックと同様に固定の周波数のクロックＣＫ２が供給
される。書き込みクロックＷＣＫとして、クロックＣＫ
Ｉが選択される時にＴＢＣ動作がなされる。他方、クロ
ックＣＫ２が書き込みクロックとして選択される時には
、ＴＢＣＩＯ及び１１の夫々のバッファメモリ４０及び
４６で固定の遅延（輝度信号に対しては３Ｈ１低域変換
色信号に対しては２Ｈ）が生じるだけである。つまり、
ＴＢＣ動作がオフする。The control signal S2 is supplied to the OR gate 73, and
The signal is supplied to a delay circuit 74. The control signal S4 delayed by the delay circuit 74 by the time t2 is supplied to the switch circuit 75 provided in the timing generation circuit 35. The switch circuit 75 switches the write clock WCK. As described above, one input terminal of the switch circuit 75 is connected to P.
A clock CKI synchronized with the reproduced signal from the LL 34 (see FIG. 2) is supplied, and a fixed frequency clock CK2 similar to the read clock is supplied to the other input terminal. As write clock WCK, clock CK
TBC operation is performed when I is selected. On the other hand, when clock CK2 is selected as the write clock, only a fixed delay (3H for the luminance signal and 2H for the low-pass conversion chrominance signal) occurs in the buffer memories 40 and 46 of TBCIO and 11, respectively. It is. In other words,
TBC operation is turned off.
第６図に示すタイミングチャートを参照して、第５図の
構成の動作を説明する。第５図Ａは、操作スイッチの状
態を示す検出信号ＳＷである。第５図Ｂは、ドラムの回
転位相と同期したスイッチングパルスＰｓである。The operation of the configuration shown in FIG. 5 will be described with reference to the timing chart shown in FIG. FIG. 5A shows a detection signal SW indicating the state of the operation switch. FIG. 5B shows a switching pulse Ps synchronized with the rotational phase of the drum.
ユーザーがスイッチを操作し、検出信号ＳＷがハイレベ
ルに立ち上がった後のスイッチングパルスＰｓにより第
６図Ｃに示す制御信号Ｓ３がシステムコントローラ６２
で形成される。この制御信号Ｓ３の立ち下がりエツジは
、スイッチングパルスＰｓのエツジから所定時間ｔ１の
遅れを有している。制御信号Ｓ３の立ち下がりで分周回
路３６がリセットされる。このリセット以降、分周回路
３６の出力信号の位相は、制御信号Ｓ３の立ち下がりと
同一の位相を有している。After the user operates the switch and the detection signal SW rises to a high level, the switching pulse Ps causes the control signal S3 shown in FIG. 6C to be sent to the system controller 62.
is formed. The falling edge of this control signal S3 has a delay of a predetermined time t1 from the edge of the switching pulse Ps. The frequency dividing circuit 36 is reset at the fall of the control signal S3. After this reset, the phase of the output signal of the frequency dividing circuit 36 has the same phase as the falling edge of the control signal S3.
制御信号Ｓ３の立ち下がりから制御信号Ｓ２が立ち上が
り、検出信号ＳＷがローレベルになると制御信号Ｓ２が
立ち下がる。遅延回路７４からは、制御信号Ｓ２に対し
てｔ２の時間遅れた制御信号Ｓ４が得られる。制御信号
Ｓ２がハイレベルとなると、スイッチ回路６４がオンし
、分周回路３６の出力信号が基準信号発生回路６５に供
給される。The control signal S2 rises from the fall of the control signal S3, and when the detection signal SW becomes low level, the control signal S2 falls. The delay circuit 74 obtains a control signal S4 delayed by a time t2 with respect to the control signal S2. When the control signal S2 becomes high level, the switch circuit 64 is turned on and the output signal of the frequency dividing circuit 36 is supplied to the reference signal generating circuit 65.
ＴＢＣがオフの状態では、基準信号発生回路６５からの
サーボ基準信号ＲＥＦとドラムの回転位相、即ち、スイ
ッチングパルスＰｓの位相は、−定の関係に規定されて
いる。この位相関係と制御信号Ｓ３及びスイッチングパ
ルスＰｓの位相関係とが同一となるように、遅延時間ｔ
１が設定されている。従って、ＴＢＣがオフからオンに
なり、その結果、基準信号発生回路６５に分周回路３６
の出力信号が供給された時にも、サーボ基準の位相の大
幅な変動がなく、位相サーボの乱れを防止できる。When the TBC is off, the servo reference signal REF from the reference signal generation circuit 65 and the rotational phase of the drum, that is, the phase of the switching pulse Ps, are defined to have a -constant relationship. The delay time t is set so that this phase relationship is the same as that of the control signal S3 and the switching pulse Ps.
1 is set. Therefore, TBC is turned on from off, and as a result, the reference signal generation circuit 65 and the frequency dividing circuit 36
Even when an output signal of
制御信号Ｓ４がハイレベルになることで、書き込みクロ
ックＷＣＫとして、再生信号と同期したクロックＣＫＩ
がスイッチ回路７５で選択され、ＴＢＣ動作がオンする
。遅延回路７４の遅延時間ｔ２は、ドラムサーボが不安
定な状態でＴＢＣが動作することを避けるために必要な
時間に設定されている。When the control signal S4 becomes high level, the clock CKI synchronized with the reproduction signal is used as the write clock WCK.
is selected by the switch circuit 75, and the TBC operation is turned on. The delay time t2 of the delay circuit 74 is set to a time necessary to prevent the TBC from operating when the drum servo is unstable.
第６図は、ＴＢＣのオン／オフがスイッチの操作でなさ
れる例であるが、スイッチでＴＢＣオンの状態が設定さ
れていても、ジョグモードでは、検出信号Ｊ／Ｐにより
上述と同様に、ＴＢＣがオフとされる。ジョグモードは
、ジッダダイヤルの操作で、スロー再生、スチル再生、
キュー再生、レビュー再生等の変速再生を行うものであ
る。変速再生時には、再生信号の水平同期信号の周波数
が規定の値からずれるので、ＴＢＣ動作が困難となる。FIG. 6 shows an example in which the TBC is turned on and off by operating a switch, but even if the switch is set to turn the TBC on, in jog mode, the detection signal J/P will cause the TBC to turn on and off as described above. TBC is turned off. Jog mode allows slow playback, still playback,
It performs variable speed playback such as cue playback and review playback. During variable speed playback, the frequency of the horizontal synchronizing signal of the playback signal deviates from a specified value, making TBC operation difficult.
このために、ジョグモードでは、ＴＢＣがオフとされる
。ジョグモードからノーマル再生動作に復帰する時でも
、検出信号Ｊ／Ｐが変化するので、上述と同様の動作で
ＴＢＣオフの状態からＴＢＣオンの状態に制御される。For this reason, the TBC is turned off in jog mode. Even when returning from the jog mode to the normal playback operation, the detection signal J/P changes, so the TBC off state is controlled to the TBC on state by the same operation as described above.
この発明は、ドラム位相サーボの基準信号の位相がＴＢ
Ｃの読み出し側のクロックと同期していないＴＢＣオフ
の状態から、ＴＢＣオンの状態に遷移する時に、サーボ
基準信号で強制的にＴＢＣ側からの信号を同期化するの
で、ＴＢＣオンの指令が発生してから速やかにサーボを
ロック状態にできる。In this invention, the phase of the reference signal of the drum phase servo is TB.
When transitioning from the TBC off state, which is not synchronized with the clock on the read side of C, to the TBC on state, the signal from the TBC side is forcibly synchronized using the servo reference signal, so a TBC on command is generated. After that, the servo can be locked immediately.
また、この発明は、再生信号の時間軸変動が補償範囲を
超える変速再生時にＴＢＣを自動的にオフするので、再
生画像の乱れを回避できる。Further, according to the present invention, the TBC is automatically turned off during variable speed reproduction in which the time axis variation of the reproduced signal exceeds the compensation range, so that disturbances in the reproduced image can be avoided.
第１図はこの発明の一実施例の全体的な構成を示すブロ
ック図、第２図はこの一実施例におけるＴＢＣの構成を
示すブロック図、第３図はＴＢＣに使用されるバッファ
メモリの一例のブロック図、第４図はバッファメモリに
対する制御信号のタイミングチャート、第５図はＴＢＣ
動作の制御と関連した構成を示すブロック図、第６図は
第５図の動作の説明のためのタイミングチャートである
。
図面における主要な符号の説明
１７ＦＭ変調輝度信号の入力端子、
１０．１１：ＴＢｃ。
１３：低域変換色信号の入力端子、
３１ニトロツブアウトパルスの入力端子、３６二分周回
路、
３７：ドラムサーボ回路、
３８ニドラムモータ、
４０．４６：バッファメモリ、
６２ニジステムコントローラ、
６５：基準信号発生回路、
７５：スイッチ回路。FIG. 1 is a block diagram showing the overall configuration of an embodiment of the present invention, FIG. 2 is a block diagram showing the configuration of a TBC in this embodiment, and FIG. 3 is an example of a buffer memory used in the TBC. 4 is a timing chart of control signals for the buffer memory, and FIG. 5 is a block diagram of TBC.
FIG. 6 is a block diagram showing a configuration related to operation control, and FIG. 6 is a timing chart for explaining the operation of FIG. 5. Explanation of main symbols in the drawings 17 FM modulated luminance signal input terminal, 10.11: TBc. 13: Input terminal for low frequency conversion color signal, 31 Input terminal for nitro tube out pulse, 36 Divider circuit, 37: Drum servo circuit, 38 Ni drum motor, 40.46: Buffer memory, 62 Ni system controller, 65: Reference signal Generation circuit, 75: Switch circuit.