JPH0385017A - Programmable logic device - Google Patents

PURPOSE:To decrease the setup time of an input signal by programming a logic function latching plural input signals and plural output signals at the leading edge or the trailing edge of a clock input signal, and calculating the plural output signals. CONSTITUTION:A signal latch circuit 4 processes plural input signals 1, plural output signals 2 and a clock input signal 3 and latches part or all the plural input signals 1 and the plural output signals 2 at the leading edge or the trailing edge of a clock input signal 3. A programmable combination logic circuit 5 is placed at the post-stage of the signal latch circuit 4 and programs the logic function calculating the plural output signals 2 from the signals latched by the signal latch circuit 4. Thus, the programmable logic device with a short setup time of the input signal is realized.

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、プログラム可能論理デバイス（ＰＬＤ）に関
するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to programmable logic devices (PLDs).

〔従来の技術〕[Conventional technology]

従来のＰＬＤは第２図に示すように、入力信号線の直後
にプログラム可能組合せ論理回路を有し、その後段に信
号ラッチ回路を有するｌ′ｌ！戒が知られている。As shown in FIG. 2, a conventional PLD has a programmable combinational logic circuit immediately after an input signal line, and a signal latch circuit at the subsequent stage. The precepts are known.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

しかしながら、従来のＰＬＤには、入力信号のラッチが
組合せ論理回路を経由して行われ、入力信号が確定して
から、組合せ論理回路の出力が確定するまでに、組合せ
論理回路の信号伝播遅延があるため、ラッチ用のクロッ
ク信号に対する入力信号のセットアツプ時間が長くなり
、タイミング設計が困難な場合があった。However, in conventional PLDs, the input signal is latched via a combinational logic circuit, and the signal propagation delay of the combinational logic circuit occurs after the input signal is determined until the output of the combinational logic circuit is determined. Therefore, it takes a long time to set up the input signal with respect to the latch clock signal, making timing design difficult in some cases.

本発明の目的は、ラッチ用のクロック信号に対する入力
信号のセットアツプ時間の短いＰＬＤを提供することに
ある。An object of the present invention is to provide a PLD that requires a short setup time for an input signal to a latch clock signal.

〔課題を解決するための手段〕[Means to solve the problem]

木登・明のプログラム可能論理デバイスの楕或は、複数
の入力信号と、複数の出力信号と、クロック入力信号を
有し、該クロック入力信号の立ち上がり、または立ち下
がりで該複数の入力信号と該複数の出力信号の一部また
は全部をラッチする信号ラッチ回路と、該信号ラッチ回
路の後段に位置し、該信号ラッチ回路にラッチされた信
号から該複数の出力信号を計算する論理関数をプログラ
ムできるプログラム可能組合せ論理回路とから構成され
ることを特徴とする。The programmable logic device of Akira Kidobori has a plurality of input signals, a plurality of output signals, and a clock input signal, and the rising or falling edge of the clock input signal connects the plurality of input signals. A signal latch circuit that latches some or all of the plurality of output signals, and a logical function that is located at a subsequent stage of the signal latch circuit and that calculates the plurality of output signals from the signals latched by the signal latch circuit are programmed. It is characterized by comprising a programmable combinational logic circuit.

〔作用〕[Effect]

本発明においては、入力信号線の直後に信号ラッチ回路
を配置することにより、クロック信号に対する入力信号
のセットアツプ時間から組合せ論理回路の伝播遅延の影
響をなくし、入力信号のセットアツプ時間の短いＰＬＤ
を提供している。In the present invention, by arranging a signal latch circuit immediately after the input signal line, the influence of the propagation delay of the combinational logic circuit is eliminated from the setup time of the input signal with respect to the clock signal.
is provided.

〔実施例〕〔Example〕

次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.

第１図は、本発明の一実施例を示すブロック図であり、
複数の入力信号１と、複数の出力信号２と、クロック入
力信号３を有し、クロック入力信号３の立ち上がり、ま
たは立ち下りで複数の入力信号１と複数の出力信号３の
一部または全部をラッチする信号ラッチ回路４と、信号
ラッチ回路４の後段に位置し、信号ラッチ回路４にラッ
チされた信号から複数の出力信号２を計算する論理関数
をプログラムできるプログラム可能組合せ論理回路５と
から構成される。FIG. 1 is a block diagram showing one embodiment of the present invention,
It has a plurality of input signals 1, a plurality of output signals 2, and a clock input signal 3, and a part or all of the plurality of input signals 1 and the plurality of output signals 3 are activated at the rising or falling edge of the clock input signal 3. Consisting of a signal latch circuit 4 that latches, and a programmable combinational logic circuit 5 that is located after the signal latch circuit 4 and can program logic functions that calculate a plurality of output signals 2 from the signals latched in the signal latch circuit 4. be done.

複数の入力信号１が直接信号ラッチ回路４に入っている
ので、クロック入力信号２に対する複数の入力信号１の
セットアツプ時間は、信号ラッチ回路４が必要とするセ
ットアツプ時間だけである。Since the input signals 1 enter directly into the signal latch circuit 4, the setup time of the input signals 1 relative to the clock input signal 2 is only the setup time required by the signal latch circuit 4.

〔発明の効果〕〔Effect of the invention〕

以上説明した様に、本発明においては、入力信号線の直
後に信号ラッチ回路を配置することにより、クロック信
号に対する入力信号のセットアツプ時間から組合せ論理
回路の伝播遅延の影響をなくし、入力信号のセットアツ
プ時間の短いＰＬＤを提供している。As explained above, in the present invention, by arranging the signal latch circuit immediately after the input signal line, the influence of the propagation delay of the combinational logic circuit is eliminated from the setup time of the input signal with respect to the clock signal. We offer PLDs with short setup times.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例を示すブロック図、第２図は
従来のブロック図である。 １・・・複数の入力信号、２・・・複数の出力信号、３
・・・クロック入力信号、４・・・信号ラッチ回路、５
・・・プログラム可能組合せ論理回路。FIG. 1 is a block diagram showing one embodiment of the present invention, and FIG. 2 is a conventional block diagram. 1... Multiple input signals, 2... Multiple output signals, 3
... Clock input signal, 4... Signal latch circuit, 5
...Programmable combinational logic circuit.