JPH05243925A - Input lag variance adjustment circuit - Google Patents
- ️Tue Sep 21 1993
【０００１】[0001]
【産業上の利用分野】本発明は入力遅ればらつき調整回
路に関し、特に外部から多数の信号入力を受けて大規模
半導体集積回路（以下、ＬＳＩと略す）内部に信号を伝
える際の遅延時間を調整できる入力回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input delay variation adjusting circuit, and more particularly to adjusting a delay time when a large number of external signal inputs are transmitted to a large-scale semiconductor integrated circuit (hereinafter abbreviated as LSI). The input circuit that can be.
【０００２】[0002]
【従来の技術】従来のマイクロプロセッサ等のＬＳＩに
おいては、入力ピンから信号が入り、入力バッファを通
してそれぞれの内部回路にそれぞれの信号が入るように
なっていた。そこで、その信号入力部には当然、各端子
から内部回路迄の遅延時間のばらつきが数ｎｓ程度起っ
てくる。今までのデータ処理速度の低速なマイクロプロ
セッサ等では、入力ばらつきのＬＳＩの製品規格に対す
る影響はさほどなかった。2. Description of the Related Art In a conventional LSI such as a microprocessor, a signal is input from an input pin, and each signal is input to each internal circuit through an input buffer. Therefore, the signal input section naturally has a variation of about several nanoseconds in delay time from each terminal to the internal circuit. Up to now, in a microprocessor or the like having a low data processing speed, input variations have little influence on the LSI product standard.
【０００３】[0003]
【発明が解決しようとする課題】しかし、最近、マイク
ロプロセッサ等のデータ処理装置に対して動作がより高
速、かつ大量のデータ（データバスの多ビット化）を処
理するようになるにつれて、外部の信号が入力ピンから
入力バッファを通って内部で保持されるまでのそれぞれ
の信号入力の遅れ時間のばらつきによって、同一クロッ
クでのサンプリングするタイミングの調整がより困難に
なるという状況にある。However, recently, as a data processing device such as a microprocessor is operated at a higher speed and a large amount of data (multi-bit data bus) is processed, an external data processing device is required. Due to variations in the delay time of each signal input from the input pin through the input buffer to being held internally, it is more difficult to adjust the sampling timing with the same clock.
【０００４】従来は、このサンプリング時間に関する製
品規格に対する余裕度を広げるために、同一機能ピンの
外部端子から内部で保持するまでの信号経路を全てほぼ
一律に速めるか、遅くするかというという調整が行なわ
れてきた。しかし、ＬＳＩが高速になると、その調節で
きる余地が狭まり、信号が外部端子から内部で保持され
るまでの伝搬遅延のピン間のばらつきによって、その調
整余地が失われるという問題が起こってきた。Conventionally, in order to widen the margin with respect to the product standard concerning the sampling time, it is necessary to adjust whether all the signal paths from the external terminal of the same function pin to the internal holding are speeded up or slowed down substantially uniformly. Has been done. However, as the speed of an LSI increases, the room for adjustment becomes narrower, and there is a problem that the room for adjustment is lost due to variations in the propagation delay between pins from the time when a signal is held internally by the LSI.
【０００５】本発明の目的は、前記問題点を解決し、調
整余裕度を広げた入力遅ればらつき調整回路を提供する
ことにある。An object of the present invention is to solve the above-mentioned problems and to provide an input delay variation adjusting circuit having a wide adjustment margin.
【０００６】[0006]
【課題を解決するための手段】本発明の入力遅ればらつ
き調整回路の構成は、入力された信号が内部へ伝搬する
までの遅れ時間を制御する遅れ制御信号を発生し、かつ
遅れ選択信号を入力とする遅れ制御回路と、複数の端子
のうちどの端子の遅れを調節するかを選択する端子選択
信号を入力とする端子選択回路と、前記遅れ制御回路の
出力である遅れ制御信号を前記端子選択回路の出力であ
る端子選択信号によって保持回路に書込んで保持する遅
れ制御信号保持回路と、入力バッファを通して外部端子
から入力され前記内部に伝搬する信号を遅延させる複数
の遅延素子を持ちかつその遅延素子のいずれかを有効に
することを前記遅れ制御信号保持回路の出力により選択
する遅れ調節回路とを備えたことを特徴とする。The structure of the input delay variation adjusting circuit of the present invention generates a delay control signal for controlling a delay time until an input signal propagates inside and inputs a delay selection signal. A delay control circuit, a terminal selection circuit that receives a terminal selection signal that selects which of the plurality of terminals the delay is adjusted, and a delay control signal that is the output of the delay control circuit. A delay control signal holding circuit for writing and holding in a holding circuit according to a terminal selection signal which is the output of the circuit, and a plurality of delay elements for delaying a signal input from an external terminal through an input buffer and propagating to the inside, and the delay thereof. And a delay adjusting circuit for selecting which of the elements is made effective by the output of the delay control signal holding circuit.
【０００７】[0007]
【実施例】図１は本発明の一実施例の入力遅ればらつき
調整回路の第１の部分を示すブロック図、図２は図１の
第２の部分を示すブロック図である。第１，第２の部分
のＡ乃至Ｈの同一符号同士を結線して、本実施例の全体
のブロック図となる。1 is a block diagram showing a first portion of an input delay variation adjusting circuit according to an embodiment of the present invention, and FIG. 2 is a block diagram showing a second portion of FIG. The same reference numerals of A to H of the first and second parts are connected to each other to form an overall block diagram of this embodiment.
【０００８】図１，図２において、本実施例は、入力バ
ッファ１〜５と、遅れ調節回路６〜１０と、遅れ制御信
号保持回路（ラッチ回路）１１〜１５と、端子選択回路
（デコーダ）１６と、遅れ制御回路（デコーダ）１７と
を備えている。1 and 2, in the present embodiment, input buffers 1 to 5, delay adjustment circuits 6 to 10, delay control signal holding circuits (latch circuits) 11 to 15, and terminal selection circuits (decoders). 16 and a delay control circuit (decoder) 17.
【０００９】ここで、端子選択回路１６には端子選択入
力信号１８が入力され、遅れ制御回路１７には遅れ選択
信号１９が入力される。Here, the terminal selection input signal 18 is input to the terminal selection circuit 16, and the delay selection signal 19 is input to the delay control circuit 17.
【００１０】図３は図１，図２の遅れ調節回路６〜１０
のうち一つの回路を示す回路図である。図３において、
インバータ１８〜２２と、遅延時間をきめる抵抗２３〜
２７と、Ｎ−ｃｈトランジスタ２８〜３２と、遅延時間
を決めるコンデンサ３３〜３８とを備えている。FIG. 3 shows the delay adjusting circuits 6 to 10 shown in FIGS.
FIG. 3 is a circuit diagram showing one of the circuits. In FIG.
Inverters 18 to 22 and resistors 23 to control delay time
27, N-ch transistors 28 to 32, and capacitors 33 to 38 that determine the delay time.
【００１１】次に、本実施例の動作について、図１，図
２，図３を参照して説明する。Next, the operation of this embodiment will be described with reference to FIGS. 1, 2 and 3.
【００１２】図１，図２，図３において、まず、端子選
択入力信号１８を入力し、デコーダ１６よりどの端子の
入力信号を遅らすか、端子選択信号Ｅ１〜Ｅｎが出力さ
れ、選択された端子の遅れ調節回路６〜１０のラッチ回
路をイネーブル状態にする。そこで、遅れ選択信号１９
を遅れ制御回路１７に入力することによって、遅れ制御
信号Ｄ１〜Ｄｍが出力され、遅れ調節回路６〜１０のラ
ッチ回路１１〜１５でラッチされ、ラッチ出力信号Ｑが
ハイの時のみ、Ｎ−ｃｈトランジスタ２８〜３２をオン
にする。図４，図５において、遅れ制御信号，ｈ−Ｄピ
ンのラッチ出力，ｈ−１ピンのラッチ出力，ｈピンのラ
ッチ出力，ｈ＋１ピンのラッチ出力，端子選択回路１６
の出力Ｅｈ−２，Ｅｈ−１，Ｅｈ，Ｅｈ＋１（各反転
値）の波形が示されている。各ラッチ出力の反転によ
り、無効データから有効データとなる。In FIGS. 1, 2 and 3, first, the terminal selection input signal 18 is input, and which terminal input signal is delayed by the decoder 16 and terminal selection signals E1 to En are output, and the selected terminal is selected. The latch circuits of the delay adjustment circuits 6 to 10 are enabled. Therefore, the delay selection signal 19
Is input to the delay control circuit 17, delay control signals D1 to Dm are output and latched by the latch circuits 11 to 15 of the delay adjustment circuits 6 to 10, and only when the latch output signal Q is high, the N-ch Turn on the transistors 28-32. 4 and 5, the delay control signal, the h-D pin latch output, the h-1 pin latch output, the h pin latch output, the h + 1 pin latch output, and the terminal selection circuit 16
The waveforms of the outputs Eh-2, Eh-1, Eh, and Eh + 1 (inverted values) are shown. By inversion of each latch output, invalid data becomes valid data.
【００１３】図４，図５には、遅れ調節回路６〜１０で
行なわれるラッチ動作のタイミングを示す。図４，図５
において、Ｎ−ｃｈトランジスタ２８〜３２がオンされ
た分だけのコンデンサ３３〜３７によって遅延時間が決
定される。ＬＳＩを試験する試験装置で、この入力遅延
に関わるダイナミックな電気特性を測りながら、各端子
毎の遅れ調節回路の遅れ調節時間を調節することによ
り、端子間のこのダイナミックな電気的特性のばらつき
を１ｎｓ以下に迄縮小することができる。4 and 5 show the timing of the latch operation performed by the delay adjusting circuits 6-10. 4 and 5
In, the delay time is determined by the capacitors 33 to 37 corresponding to the N-ch transistors 28 to 32 being turned on. By measuring the dynamic electrical characteristics related to this input delay with a test device for testing the LSI, by adjusting the delay adjustment time of the delay adjustment circuit for each terminal, this variation in the dynamic electrical characteristics between terminals can be measured. It can be reduced to less than 1 ns.
【００１４】図６は本発明の他の実施例の入力遅ればら
つき調整回路の第１の部分を示すブロック図、図７は図
６の第２の部分を示すブロック図である。図６のＡ乃至
Ｈと図７のＡ乃至Ｈとを各々結線して、本実施例の全体
のブロック図となる。即ち、第１，第２の部分を組み合
せて、本実施例の全体のブロック図が得られる。FIG. 6 is a block diagram showing a first portion of an input delay variation adjusting circuit according to another embodiment of the present invention, and FIG. 7 is a block diagram showing a second portion of FIG. By connecting A to H of FIG. 6 and A to H of FIG. 7 respectively, a whole block diagram of this embodiment is obtained. That is, the entire block diagram of this embodiment can be obtained by combining the first and second portions.
【００１５】図６，図７において、本実施例は、入力バ
ッファ３８〜４２と、遅れ調節回路４３〜４８と、ＰＲ
ＯＭ（プログラマブル・リード・オンリ・メモリ）から
なる遅れ制御信号保持回路４８〜５２と、端子選択回路
５３と、遅れ制御回路５４とを備えている。Referring to FIGS. 6 and 7, this embodiment uses input buffers 38 to 42, delay adjustment circuits 43 to 48, and PR.
The delay control signal holding circuits 48 to 52 each composed of an OM (programmable read only memory), a terminal selection circuit 53, and a delay control circuit 54 are provided.
【００１６】前記一実施例では、それぞれの入力端子の
入力遅れのばらつきを調整しても、電源を切ってしまえ
ば、この調整したデータは残っていない。そこで、本実
施例では、遅れ制御信号保持回路４８〜５２をＰＲＯＭ
にすることによって、電源を切った状態でも遅れ時間を
制御する遅れ制御信号を記憶しておくことができる。こ
こで、ＰＲＯＭに入力されているＺ１〜Ｚｍは遅れ制御
信号を書込む際の信号である。In the above embodiment, even if the variation in the input delay of each input terminal is adjusted, the adjusted data does not remain after the power is turned off. Therefore, in this embodiment, the delay control signal holding circuits 48 to 52 are arranged in the PROM.
Thus, the delay control signal for controlling the delay time can be stored even when the power is off. Here, Z1 to Zm input to the PROM are signals for writing the delay control signal.
【００１７】[0017]
【発明の効果】以上説明したように、本発明は、入力バ
ッファの後に、端子毎の入力信号の遅れを調節する遅れ
調節回路と、その遅れ調節回路の遅れ量を制御する制御
信号を発生しかつ遅れ選択信号を入力とする遅れ制御回
路と、複数の端子のうちどの端子の遅れ信号かを選択す
る端子選択信号を入力とする端子選択回路を用いること
によって、それぞれの端子で起きる入力の遅れ時間を調
整し、ピン間のばらつきを１ｎｓ以下に縮小し、ダイナ
ミックな電気的特性の製品規格に対する余裕度を広げる
ことができるという効果がある。As described above, according to the present invention, after the input buffer, the delay adjusting circuit for adjusting the delay of the input signal for each terminal and the control signal for controlling the delay amount of the delay adjusting circuit are generated. Also, by using a delay control circuit that receives the delay selection signal and a terminal selection circuit that receives the terminal selection signal that selects which terminal of the plurality of terminals is the delay signal, the input delay that occurs at each terminal There is an effect that the time can be adjusted, the variation between pins can be reduced to 1 ns or less, and the margin of dynamic electrical characteristics with respect to the product standard can be widened.
【図１】本発明の一実施例の入力遅ればらつき調整回路
の第１の部分を示すブロック図である。FIG. 1 is a block diagram showing a first portion of an input delay variation adjustment circuit according to an embodiment of the present invention.
【図２】図１の第２の部分を示すブロック図である。FIG. 2 is a block diagram showing a second part of FIG.
【図３】図１，図２の遅れ調節回路の一つの詳細を示す
回路図である。FIG. 3 is a circuit diagram showing details of one of the delay adjustment circuits of FIGS. 1 and 2.
【図４】図１，図２の遅れ調節回路で行なわれるラッチ
動作のタイミングの第１の部分を示すタイミング図であ
る。FIG. 4 is a timing chart showing a first portion of the timing of the latch operation performed in the delay adjustment circuits of FIGS. 1 and 2.
【図５】図４の第２の部分を示すタイミング図である。5 is a timing diagram showing a second portion of FIG.
【図６】本発明の他の実施例の第１の部分を示すブロッ
ク図である。FIG. 6 is a block diagram showing a first part of another embodiment of the present invention.
【図７】図６の第２の部分を示すブロック図である。FIG. 7 is a block diagram showing a second portion of FIG.
【符号の説明】[Explanation of symbols]１〜５，３８〜４２ 入力バッファ ６〜１０，４３〜４７ 遅れ調節回路 １１〜１５，４８〜５２ 遅れ調節信号保持回路 １６，５３ 端子選択回路 １７，５４ 遅れ制御回路 １８〜２２ インバータ ２３〜２７ 抵抗 ２８〜３２ Ｎ−ｃｈトランジスタ ３３〜３７ コンデンサ 1-5, 38-42 Input buffer 6-10, 43-47 Delay adjustment circuit 11-15, 48-52 Delay adjustment signal holding circuit 16,53 Terminal selection circuit 17,54 Delay control circuit 18-22 Inverter 23-27 Resistance 28-32 N-ch transistor 33-37 capacitor