JPH05343371A - Manufacture of semiconductor device - Google Patents
- ️Fri Dec 24 1993
【０００１】[0001]
【産業上の利用分野】この発明は、半導体装置の製造方
法、特にサブミクロンレベルの半導体装置におけるコン
タクトホールの製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a contact hole in a submicron level semiconductor device.
【０００２】[0002]
【従来の技術】図２（ａ）〜（ｃ）は従来のサブミクロ
ンレベルの半導体装置において、アスペクト比の大きい
メタル配線と基板や他の配線層とのコンタクトホールを
形成する工程を示している。2. Description of the Related Art FIGS. 2A to 2C show a process of forming a contact hole between a metal wiring having a large aspect ratio and a substrate or another wiring layer in a conventional submicron level semiconductor device. ..
【０００３】図２（ａ）において、１はシリコン単結晶
半導体基板であり、２は層間絶縁膜で、ＣＶＤ（化学的
気相成長）法によって形成されたノン・ドープのＳｉＯ
2 膜（膜厚１０００〜３０００Å）およびＢＰＳＧ（ボ
ロン・リン・シリケートガラス）膜（１００００〜１２
０００Å）である。その上に、まず通常のホトリソグラ
フィーにより、レジスト塗布およびマスクを用いた露光
を行いレジストの現像を行って、レジストパターン３を
得る。In FIG. 2A, reference numeral 1 is a silicon single crystal semiconductor substrate, 2 is an interlayer insulating film, and non-doped SiO formed by a CVD (chemical vapor deposition) method.
Two films (thickness 1000-3000Å) and BPSG (boron / phosphorus / silicate glass) film (10,000-12)
000Å). On top of that, the resist pattern 3 is obtained by first applying resist and exposing using a mask by ordinary photolithography to develop the resist.
【０００４】次にこのレジストパターン３をマスクとし
て、図２（ｂ）に示すように、ラジカルや反応性イオン
による等方性エッチングを行い、層間絶縁膜２を等方的
に３０００〜５０００Åエッチングして開孔部４を形成
した後、図２（ｃ）に示すように同じくレジストパター
ン３をマスクとして残りの層間絶縁膜２を異方性のリア
クティブイオンエッチング（ＲＩＥ）によって開孔して
いた（開孔部５）。Next, using this resist pattern 3 as a mask, as shown in FIG. 2B, isotropic etching is performed by radicals or reactive ions, and the interlayer insulating film 2 is isotropically etched by 3000 to 5000Å. 2C, the remaining interlayer insulating film 2 was opened by anisotropic reactive ion etching (RIE) using the resist pattern 3 as a mask as shown in FIG. 2C. (Open hole 5).
【０００５】[0005]
【発明が解決しようとする課題】しかし、以上に述べた
方法では、コンタクトホールを形成する際に、エッチン
グを等方性＋異方性の２ステップで行っており、等方性
エッチングでは、横方向エッチング量と深さ方向エッチ
ング量の比が常に１対１であり、横方向エッチング量に
対する深さ方向のエッチング量をその１対１以上に変え
ることができないという問題点があった。特に、サブミ
クロンレベルの半導体装置では、隣接する他のコンタク
トホールや配線層との余裕が少なく、等方性エッチング
量が制限されるため、アスペクト比の高いメタル配線と
基板や他の配線層とのコンタクトホールではメタル配線
のステップカバレージ率が低下し、コンタクト抵抗が増
大することが問題となっていた。However, in the method described above, the etching is carried out in two steps of isotropic and anisotropic when forming the contact hole. The ratio of the etching amount in the direction to the etching amount in the depth direction is always 1: 1 and there is a problem that the etching amount in the depth direction with respect to the etching amount in the lateral direction cannot be changed to 1: 1 or more. In particular, in a submicron level semiconductor device, there is little margin with other adjacent contact holes and wiring layers and the amount of isotropic etching is limited. In the contact hole, the step coverage rate of the metal wiring is lowered, and the contact resistance is increased.
【０００６】この発明は以上に述べた、等方性＋異方性
の２ステップのドライエッチングを行う際、等方性エッ
チングでは、横方向エッチング量と深さ方向エッチング
量が１：１になるため、等方性エッチング量が制限され
るサブミクロンレベルで、アスペクト比の大きいコンタ
クトホールでは、メタル配線のステップカバレージ率が
低下し、コンタクト抵抗が増大するという問題を除去す
るため、前記エッチングを異方性＋等方性＋異方性とす
ることにより、ステップカバレージ率が良好となる半導
体装置の製造方法を提供することを目的とする。According to the present invention, when two-step isotropic + anisotropic dry etching is performed as described above, in the isotropic etching, the lateral etching amount and the depth etching amount are 1: 1. Therefore, in a contact hole with a large aspect ratio at the submicron level where the amount of isotropic etching is limited, in order to eliminate the problem that the step coverage ratio of the metal wiring is reduced and the contact resistance is increased, the above etching is changed. It is an object of the present invention to provide a method for manufacturing a semiconductor device in which the step coverage ratio is good by making the direction + isotropic + anisotropic.
【０００７】[0007]
【課題を解決するための手段】前記目的のため、この発
明は、半導体装置の製造方法において、メタル配線と基
板や他の配線層とのコンタクトホールを形成するための
ホトリソグラフィーによるレジストのパターニングを行
った後、異方性＋等方性＋異方性の３ステップのドライ
エッチングを行うことにより、横方向に対し、深さ方向
の等方エッチング量を１：１以上に制御し、コンタクト
ホールを形成するようにしたものである。To achieve the above object, according to the present invention, in a method of manufacturing a semiconductor device, patterning of a resist by photolithography for forming a contact hole between a metal wiring and a substrate or another wiring layer is performed. After that, dry etching is performed in three steps of anisotropy + isotropic + anisotropic to control the amount of isotropic etching in the depth direction with respect to the lateral direction to 1: 1 or more, and the contact hole Are formed.
【０００８】[0008]
【作用】前述したように本発明は、アスペクト比の大き
いコンタクトホール形成のためのエッチングを異方性＋
等方性＋異方性の３ステップのドライエッチングで行う
ため、横方向エッチング量に対する深さ方向のエッチン
グ量を１：１以上に制御することができ、従って、その
後、形成されるメタル配線のステップカバレージ率が良
好になり、コンタクト抵抗が増大するという問題を防ぐ
ことが可能となる。As described above, according to the present invention, etching for forming a contact hole having a large aspect ratio is anisotropic.
Since the etching is performed by three steps of isotropic + anisotropic dry etching, the etching amount in the depth direction with respect to the etching amount in the lateral direction can be controlled to 1: 1 or more. The step coverage rate is improved, and the problem of increased contact resistance can be prevented.
【０００９】[0009]
【実施例】この発明の実施例を図１（ａ）〜（ｄ）を用
いて説明する。Embodiments of the present invention will be described with reference to FIGS. 1 (a) to 1 (d).
【００１０】メタル配線と基板や、他の配線層とのコン
タクトホールを形成するためのホトリソグラフィーによ
るレジストパターン形成以前の工程は、図に示していな
いが、公知の技術により、トランジスタ、抵抗、容量等
の能動素子が形成されており、それぞれの素子は絶縁膜
２をはさんでコンタクトホールにより配線層に接続され
るものとする。Although not shown in the drawing, the steps before the formation of the resist pattern by photolithography for forming contact holes between the metal wiring and the substrate or other wiring layers are not shown in the figure, but the transistor, the resistor and the capacitor can be formed by known techniques. And other active elements are formed, and each element is connected to the wiring layer through the contact hole across the insulating film 2.
【００１１】従って、図１は、メタル配線と基板や、他
の配線層とのコンタクトホール形成段階の工程を示して
いる。Therefore, FIG. 1 shows a step of forming a contact hole between the metal wiring and the substrate or another wiring layer.
【００１２】図１（ａ）において、１はシリコン単結晶
半導体基板であり、また、２の層間絶縁膜は、従来同様
ＣＶＤ法によって形成されたノン・ドープのＳｉＯ2 膜
（１０００〜３０００Å）およびＢＰＳＧ膜（１０００
０〜１２０００Å）である。まず、通常のホトリソグラ
フィーにより、レジスト塗布およびマスクを用いた露光
を行いレジストの現像を行って、レジストパターン３を
得る。In FIG. 1 (a), reference numeral 1 is a silicon single crystal semiconductor substrate, and the interlayer insulating film 2 is a non-doped SiO 2 film (1000 to 3000Å) formed by a CVD method as in the prior art. BPSG film (1000
0 to 12000Å). First, a resist pattern 3 is obtained by applying resist and exposing using a mask by ordinary photolithography to develop the resist.
【００１３】次にこのレジストパターン３をマスクとし
て、図１（ｂ）に示すように、異方性のリアクティブイ
オンエッチングを用いて層間絶縁膜２を１０００〜４０
００Åエッチングし、開孔部４を得る。Next, using the resist pattern 3 as a mask, as shown in FIG. 1B, the interlayer insulating film 2 is 1000 to 40 by anisotropic reactive ion etching.
Etching is performed to obtain the opening 4.
【００１４】さらに図１（ｃ）に示すようにレジストパ
ターン３をマスクとしてラジカルや反応性イオンによる
等方性エッチングを行い、層間絶縁膜２を等方的に３０
００〜５０００Åエッチングし、開孔部５を得る。Further, as shown in FIG. 1C, isotropic etching is carried out by radicals or reactive ions using the resist pattern 3 as a mask to make the interlayer insulating film 2 isotropically 30.
Etching is performed at 00 to 5000Å to obtain the opening 5.
【００１５】その後、図１（ｄ）に示すようにレジスト
パターン３をマスクとして再び異方性のリアクティブイ
オンエッチングを行うことにより残りの層間絶縁膜２を
開孔してコンタクトホールを形成する（開孔部６）。Thereafter, as shown in FIG. 1D, anisotropic reactive ion etching is performed again using the resist pattern 3 as a mask to open the remaining interlayer insulating film 2 to form a contact hole ( Openings 6).
【００１６】従来の方法ではアスペクト比の高いコンタ
クトホールを等方性＋異方性の２ステップのエッチング
により開孔していたが、サブミクロンレベルでは隣接す
るコンタクトや配線層との余裕が少なく横方向エッチン
グ量を抑えなければならないという必要性から等方エッ
チング量が制限され、従って、その後生成するメタル配
線のステップカバレージ率が低下し、コンタクト抵抗が
増大するという問題が生じていた。しかし、このように
異方性＋等方性＋異方性の３ステップのエッチングを行
うことによって、横方向エッチング量が制限されても、
第１ステップで異方性のエッチングを行い、このエッチ
ング量を制御することによって、横方向エッチング量に
対する深さ方向のエッチング量を１：１以上に制御する
ことができる。横方向エッチング量が一定の場合、図１
（ｄ）のように開孔径の大きい部分が深さ方向に多くな
るようにエッチングした方が後に形成するメタル配線の
ステップカバレージ率が良くなるため、上記の方法によ
り、サブミクロンレベルの半導体装置で横方向エッチン
グ量が制限される場合でも、良好なメタル配線のステッ
プカバレージ率が得られる。In the conventional method, a contact hole having a high aspect ratio is opened by isotropic + anisotropic two-step etching. Since it is necessary to suppress the amount of directional etching, the amount of isotropic etching is limited, so that the step coverage rate of the metal wiring to be formed thereafter is lowered and the contact resistance is increased. However, even if the lateral etching amount is limited by performing three steps of anisotropic + isotropic + anisotropic as described above,
By performing anisotropic etching in the first step and controlling the etching amount, the etching amount in the depth direction with respect to the etching amount in the lateral direction can be controlled to 1: 1 or more. If the lateral etching amount is constant,
As shown in (d), the step coverage of the metal wiring to be formed later is improved by etching so that the portion having a large opening diameter increases in the depth direction. Therefore, by the above method, a submicron level semiconductor device can be obtained. Even if the lateral etching amount is limited, a good metal wiring step coverage ratio can be obtained.
【００１７】その後、ここには示していないが、メタル
配線の形成、最終保護膜の形成を経て、半導体装置は形
成される。Thereafter, although not shown here, the semiconductor device is formed through the formation of the metal wiring and the formation of the final protective film.
【００１８】なお、ここではメタル配線と基板や他の配
線層とのコンタクトホールについて述べたが、コンタク
トホールの被覆率の低いスパッタリング法によって形成
される配線（シリサイド配線など）を用いる場合などす
べてに上記の方法を用いることが可能である。Although the contact hole between the metal wiring and the substrate or another wiring layer has been described here, the case where a wiring (silicide wiring or the like) formed by a sputtering method having a low contact hole coverage is used in all cases. It is possible to use the methods described above.
【００１９】[0019]
【発明の効果】以上、説明したようにこの発明によれ
ば、アスペクト比の大きいコンタクトホール形成のため
のエッチングを異方性＋等方性＋異方性の３ステップの
ドライエッチングで行うため、横方向エッチング量に対
する深さ方向のエッチング量を１：１以上に制御するこ
とができ、従って、その後、形成されるメタル配線のス
テップカバレージ率が良好になり、コンタクト抵抗が増
大するという問題を防ぐことが可能となる。As described above, according to the present invention, since the etching for forming the contact hole having a large aspect ratio is performed by three steps of anisotropic + isotropic + anisotropic dry etching, The etching amount in the depth direction with respect to the etching amount in the lateral direction can be controlled to 1: 1 or more. Therefore, the step coverage ratio of the metal wiring to be formed thereafter becomes good, and the problem that the contact resistance increases is prevented. It becomes possible.
【図１】本発明の実施例FIG. 1 Example of the present invention
【図２】従来例FIG. 2 Conventional example
【符号の説明】[Explanation of symbols]１ 基板 ２ 層間絶縁膜 ３ レジストパターン ４，５，６ 開孔部 1 substrate 2 interlayer insulating film 3 resist pattern 4, 5, 6 opening