JPH0548460A - A/d converter and sensor using the same and three-dimensional integrated circuit - Google Patents

PURPOSE:To apply the A/D converter to a 3-dimensional integrated circuit and an array sensor by devising the A/D converter in such a way that plural analog signals inputted in parallel are converted into digital signals at a high speed with high accuracy. CONSTITUTION:This A/D converter is provided with plural analog signal input terminals 1, an analog signal storage section 4, plural comparators 10, a single D/A converter 9, a digital counter 5, digital value storage sections 12, 14, 15, and a scanning circuit 16. The different analog signal fed to each analog signal input terminal 1 is stored in the analog quantity storage section 4 and inputted to a comparator 10 together with a reference output of the D/A converter 9 increasing gradually attended with the operation of the counter, the data of the counter when the reference output is higher than each inputted analog value is stored individually to a digital quantity storage section 4 and the data therein is read sequentially as a digital value by the scanning circuit 16.

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は複数個のアナログ値をデ
ィジタル値に変換する装置及び前記変換装置を内蔵した
センサおよび３次元集積回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a device for converting a plurality of analog values into digital values, a sensor incorporating the conversion device, and a three-dimensional integrated circuit.

【０００２】[0002]

【従来の技術】アナログ値をディジタル値に変換する装
置（以下Ａ／Ｄ変換器と記す）としては積分型、逐次比
較型、フラッシュ型等種々のものが存在するがいづれも
基本的に１つのアナログ値を逐一ディジタル値に時系列
的に変換するものであり、同時に複数個のアナログ値の
変換を行うものではない。またＡ／Ｄ変換器を有するイ
メージセンサの場合、その形態は基本的に１つの入力端
子を有する上記のようなＡ／Ｄ変換器をイメージセンサ
の各画素共通の１つのアナログ出力端子に接続したもの
であり、時系列的に出力されるアナログ信号値を逐一デ
ィジタル値に変換するものにすぎない。2. Description of the Related Art As an apparatus for converting an analog value into a digital value (hereinafter referred to as an A / D converter), there are various types such as an integration type, a successive approximation type, a flash type and the like. The analog value is converted into a digital value one by one in time series, and a plurality of analog values are not converted at the same time. In the case of an image sensor having an A / D converter, the form is basically such that the above A / D converter having one input terminal is connected to one analog output terminal common to each pixel of the image sensor. However, the analog signal values output in time series are only converted into digital values one by one.

【０００３】[0003]

【発明が解決しようとする課題】上記従来例のＡ／Ｄ変
換器においては以下のような課題が存在する。すなわち
フラッシュ型のＡ／Ｄ変換器は高速変換できるが分解能
の上昇と共に回路が飛躍的に複雑化するし、積分型のＡ
／Ｄ変換器は高精度であるが変換速度が小さい。複数個
のアナログ値データを有機的に信号処理する３次元集積
回路や、複数個のセンシング素子からアナログ値データ
を得るアレイ状のセンサでは一般的に入力されてくるア
ナログ値のデータを、種々のデータ処理を行うために、
Ａ／Ｄ変換する必要がある。特にイメージセンサでは近
年、原稿読み取り速度の向上及び解像度の向上の観点か
らますます高速の画像データの読み出しを要求されるよ
うになってきているが、高速読み出しに伴い、アナログ
出力波形の立ち上がりに要する時間やスパイクノイズ等
の影響が大きくなり、従って信号値の精度を低下させる
ことなくＡ／Ｄ変換することは困難になってくる。また
３次元集積回路においては必然的に内部に分布して存在
する複数個のアナログ値をディジタル値に高速に変換す
る必要がある。この場合にＡ／Ｄ変換処理すべきアナロ
グ値の個数よりも極端に少ない個数の高速だが回路規模
の大きい１入力のＡ／Ｄ変換器を用いて上記の複数個の
アナログ値について、マルチプレクスしながら高速に時
系列的にシリアルに順次変換することが考えられるが、
この場合は３次元集積回路内に分布する複数個のアナロ
グ値から回路規模の大きいＡ／Ｄ変換器への多数の配線
の集中が生じて集積性の観点から望ましくはない。また
アナログ値出力箇所からＡ／Ｄ変換器までの配線距離が
長くなることを意味しＳ／Ｎの観点からも望ましくなく
３次元集積回路の特長が活かされない。またフラッシュ
型Ａ／Ｄ変換器を各アナログ値の個数と同等の個数だけ
備えるということも集積度の観点から望ましくはない、
等の課題が存在する。またＡ／Ｄ変換されるアナログ値
は当然固定パターンノイズが除去されているべきであ
り、このための工夫も必要である。The above-mentioned conventional A / D converter has the following problems. That is, the flash type A / D converter can perform high-speed conversion, but the circuit becomes drastically complicated as the resolution increases, and the integration type A / D converter
The / D converter has high accuracy but low conversion speed. In a three-dimensional integrated circuit that organically processes a plurality of analog value data, or in an array sensor that obtains analog value data from a plurality of sensing elements, generally input analog value data is To process data,
It is necessary to perform A / D conversion. In particular, image sensors have been required to read image data at higher speeds in recent years from the viewpoints of improving the reading speed of documents and improving the resolution. The influence of time, spike noise, and the like increases, so that it becomes difficult to perform A / D conversion without degrading the accuracy of the signal value. Further, in a three-dimensional integrated circuit, it is necessary to convert a plurality of analog values, which are inevitably distributed inside, into digital values at high speed. In this case, the above-mentioned plurality of analog values are multiplexed by using a one-input A / D converter which is extremely smaller in number than the number of analog values to be A / D converted and which is high-speed but has a large circuit scale. However, it is possible to convert serially serially at high speed in a time series,
In this case, a large number of wirings concentrate from the plurality of analog values distributed in the three-dimensional integrated circuit to the A / D converter having a large circuit scale, which is not desirable from the viewpoint of integration. It also means that the wiring distance from the analog value output point to the A / D converter becomes long, which is not desirable from the viewpoint of S / N, and the features of the three-dimensional integrated circuit cannot be utilized. Further, it is not desirable from the standpoint of integration degree that the flash A / D converters are provided in the same number as the number of each analog value.
There are issues such as. Further, the analog value to be A / D converted should of course have fixed pattern noise removed, and it is necessary to devise it.

【０００４】[0004]

【課題を解決するための手段】上記課題を解決するため
に本発明のＡ／Ｄ変換器は、複数のアナログデータ入力
端子と、この複数のアナログデータ入力端子より入力さ
れる個々のアナログデータを蓄積するアナログ値蓄積部
と、ディジタルカウンタと、このディジタルカウンタの
ディジタル出力をアナログ値に変換するＤ／Ａ変換器
と、このＤ／Ａ変換器の出力値とアナログデータとを比
較し、ディジタルカウンタがアップカウンタである時は
Ｄ／Ａ変換器の出力値がアナログデータを上回ったこと
もしくは、ディジタルカウンタがダウンカウンタである
時はＤ／Ａ変換器の出力値がアナログデータを下回った
ことを判別する複数の比較手段と、この複数の比較手段
による制御を受けてＤ／Ａ変換器のディジタル値を記憶
するディジタル値蓄積部とを備えたＡ／Ｄ変換器であっ
て、さらに前記ディジタル値蓄積部のデータの出力を順
次読み出す走査回路を備えたものである。また本発明の
センサは複数個のセンシング素子のアナログ出力を本発
明のＡ／Ｄ変換器の複数のアナログデータ入力端子に入
力するものである。更に本発明の３次元集積回路は、本
発明のＡ／Ｄ変換器の各アナログデータ入力端子に３次
元集積回路内に分布する各アナログ値を入力するもので
ある。またＡ／Ｄ変換されるアナログ値の固定パターン
ノイズを除去するために上記のＡ／Ｄ変換器のアナログ
データ入力端子毎に容量とスイッチからなるクランプ回
路を設ける。In order to solve the above problems, the A / D converter of the present invention provides a plurality of analog data input terminals and individual analog data input from the plurality of analog data input terminals. An analog value storage unit for storing, a digital counter, a D / A converter for converting a digital output of the digital counter into an analog value, an output value of the D / A converter and analog data are compared, and a digital counter Is an up-counter, the output value of the D / A converter exceeds the analog data, or the digital counter is a down-counter, the output value of the D / A converter is below the analog data. And a digital value storage for storing the digital value of the D / A converter under the control of the plurality of comparison means. A and an A / D converter having a part, in which further comprising a sequentially read scanning circuit to output data of said digital value accumulating unit. Further, the sensor of the present invention inputs the analog outputs of the plurality of sensing elements to the plurality of analog data input terminals of the A / D converter of the present invention. Further, in the three-dimensional integrated circuit of the present invention, each analog value distributed in the three-dimensional integrated circuit is input to each analog data input terminal of the A / D converter of the present invention. A clamp circuit composed of a capacitor and a switch is provided for each analog data input terminal of the A / D converter in order to remove fixed pattern noise of the analog value to be A / D converted.

【０００５】[0005]

【作用】本発明は上記した構成によって、複数個のアナ
ログデータ入力端子からのアナログ信号を各々個別に有
する蓄積部に蓄積しこれを個別の比較器のそれぞれ一方
の入力端子に伝達するとともに前記比較器の他方の入力
端子にはカウンタのディジタル値の増加に伴い漸次増加
または減少するＤ／Ａ変換器の出力するアナログ値を参
照値として共通に入力する。前記参照値が前記比較器の
一方の入力端子に加えられたアナログ値を上回るまたは
下回るときに各比較器毎に前記アナログ信号値の大きさ
に基くタイミングで前記各比較器出力がスイッチをオフ
する。前記スイッチは各画素毎に有する前記カウンタの
ディジタル値を各ビット毎に２値量として蓄積するディ
ジタル値蓄積部に接続する。従って前記スイッチが比較
器の出力に基づいてオフになった際に各アナログデータ
入力端子毎のアナログ信号量に対応するディジタル値が
前記ディジタル値蓄積部に保持される。以上のアナログ
値からディジタル値への変換は各アナログデータ入力端
子について並列に行われ、この変換に要する時間は所定
のアナログ上限値に基づいて前記カウンタのカウント時
間によって決まる。上記アナログ値からディジタル値へ
の変換が終了すれば前記のディジタル値蓄積部のデータ
を順次ディジタル出力線からディジタル値として出力す
る。各アナログデータ入力端子毎のＡ／Ｄ変換時間とデ
ィジタル信号出力時間とをタイミングとして重なりを持
たせることにより、アナログ入力端子数の増加と共にＡ
／Ｄ変換時間を大きく取ることができる。また各アナロ
グデータ入力端子毎にクランプ回路を設けたことによ
り、明時すなわち露光量を担う電圧出力が現われている
タイミングで容量を介した一端を一定電圧値にクランプ
しておくことにより、暗時出力が現われるタイミングで
前記クランプ回路の容量を介した出力端子に前記の明時
出力および暗時出力の差分の電圧が現れるので固定パタ
ーンノイズが除去される。According to the present invention, the analog signal from a plurality of analog data input terminals is stored in a storage section having each of the above-mentioned constitutions and transmitted to one input terminal of each individual comparator and the comparison is performed. The analog value output from the D / A converter that gradually increases or decreases as the digital value of the counter increases is commonly input to the other input terminal of the converter as a reference value. When the reference value exceeds or falls below the analog value applied to one input terminal of the comparator, each comparator output switches off at a timing based on the magnitude of the analog signal value for each comparator. .. The switch is connected to a digital value storage unit that stores the digital value of the counter for each pixel as a binary value for each bit. Therefore, when the switch is turned off based on the output of the comparator, the digital value corresponding to the analog signal amount for each analog data input terminal is held in the digital value storage section. The above conversion from analog value to digital value is performed in parallel for each analog data input terminal, and the time required for this conversion is determined by the count time of the counter based on a predetermined analog upper limit value. When the conversion from the analog value to the digital value is completed, the data in the digital value storage section is sequentially output as a digital value from the digital output line. By overlapping the A / D conversion time and the digital signal output time for each analog data input terminal as timing, the number of analog input terminals increases and A
A large / D conversion time can be taken. In addition, by providing a clamp circuit for each analog data input terminal, it is possible to clamp one end through the capacitor at a constant voltage value during bright time, that is, at the timing when the voltage output that is responsible for the exposure appears. At the timing when the output appears, the voltage of the difference between the bright output and the dark output appears at the output terminal via the capacitance of the clamp circuit, so that the fixed pattern noise is removed.

【０００６】[0006]

【実施例】以下本発明の実施例を図面を参照しながら説
明する。図１は本発明のＡ／Ｄ変換器の第１の実施例で
ある。図１においては複数個のアナログデータ入力端子
１を有しておりこれらのデータは、アナログ値転送ゲー
ト端子２によって駆動されるアナログデータ転送スイッ
チ３を介してアナログ値蓄積部４に保持される。５はカ
ウンタでありカウンタクロック入力端子６及びカウンタ
クリア端子７によって制御される。８はカウンタ５から
のバイナリ出力線である。なお図１では簡単のためカウ
ンタ５を３ビットカウンタとしているが実際には何ビッ
トカウンタでもよい。 Ｄ／Ａ変換器９はバイナリ出力
端子８からのバイナリ出力をアナログ値に変換したデー
タを複数個の比較器１０の一方の入力端子に与える。各
比較器１０の他方の入力端子には前記アナログ値蓄積部
４に保持されたデータが入力される。比較の初期段階で
はアナログ値蓄積部４のデータの方がＤ／Ａ変換器９の
アナログ出力線のデータよりも大きく、比較器１０の出
力はディジタルデータ第１転送スイッチ１１をオン状態
にしてバイナリ出力線８のデータがそのままディジタル
値第１蓄積部１２に伝達されている。カウンタ５がアッ
プカウンタであればＤ／Ａ変換器９のアナログ出力線の
データ値がアナログ値蓄積部４のデータを上回った時点
で各アナログ並列入力データ毎にディジタルデータ第１
転送スイッチ１１はオフ状態に転じ、以降ディジタルデ
ータ第１蓄積部１２のデータはディジタルデータ第１転
送スイッチ１１がオフ状態に転じる直前のバイナリデー
タを保持し続ける。カウンタ５がその最大値までカウン
トアップを終えるとディジタル値転送ゲート端子１３に
より全てのディジタルデータ第１蓄積部１２のデータは
一斉にディジタルデータ第２転送スイッチ１４を介して
ディジタル値第２蓄積部１５に保持される。以下第２の
ディジタル値蓄積部１５に保持されたバイナリデータは
走査回路１６の並列出力に基づいてディジタルデータ読
み出しスイッチ１７を介してディジタル信号出力線１８
に各アナログ並列入力データ毎にディジタル値として順
次読み出される。１９は走査回路クロック入力端子、２
０は走査開始信号入力端子、２１は走査回路キャリ−パ
ルス出力端子である。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows a first embodiment of the A / D converter of the present invention. In FIG. 1, a plurality of analog data input terminals 1 are provided, and these data are held in the analog value storage unit 4 via the analog data transfer switch 3 driven by the analog value transfer gate terminal 2. A counter 5 is controlled by a counter clock input terminal 6 and a counter clear terminal 7. Reference numeral 8 is a binary output line from the counter 5. Although the counter 5 is a 3-bit counter in FIG. 1 for simplicity, any number of bits may be used in practice. The D / A converter 9 supplies the data obtained by converting the binary output from the binary output terminal 8 into an analog value to one input terminal of the plurality of comparators 10. The data held in the analog value storage unit 4 is input to the other input terminal of each comparator 10. At the initial stage of the comparison, the data of the analog value storage unit 4 is larger than the data of the analog output line of the D / A converter 9, and the output of the comparator 10 turns the digital data first transfer switch 11 to the ON state to be binary. The data on the output line 8 is directly transmitted to the first digital value storage unit 12. If the counter 5 is an up counter, when the data value of the analog output line of the D / A converter 9 exceeds the data of the analog value storage unit 4, the digital data first for each analog parallel input data is output.
The transfer switch 11 is turned off, and thereafter, the data in the first digital data storage unit 12 continues to hold the binary data immediately before the first digital data transfer switch 11 is turned off. When the counter 5 finishes counting up to its maximum value, the digital value transfer gate terminal 13 causes all the data in the first digital data storage section 12 to be sent all at once via the second digital data transfer switch 14 to the second digital value storage section 15. Held in. Below, the binary data held in the second digital value accumulating section 15 is sent to the digital signal output line 18 via the digital data read switch 17 based on the parallel output of the scanning circuit 16.
Then, each analog parallel input data is sequentially read out as a digital value. 19 is a scanning circuit clock input terminal, 2
Reference numeral 0 is a scan start signal input terminal, and 21 is a scan circuit carry pulse output terminal.

【０００７】この走査回路によるアナログ並列入力デー
タ毎のディジタル信号出力線１８への順次読み出しが行
われている期間に並行して、次に入力されてくる列をな
した１群のデータのアナログ値からディジタル値への変
換が前述のようにアナログ入力データ毎に並列に行われ
る。アナログ値リセットスイッチ２２はアナログ値蓄積
部４をリセットするためのスイッチでありリセットゲー
ト端子２３により制御される。本アナログ値リセットス
イッチ２２はアナログデータ入力端子１のインピーダン
スが大きい場合に必要なものであり、出力インピーダン
スの小さいバッファ等を介してアナログデータ入力端子
１にデータ入力が行われる場合には特に必要ではない。
走査回路クロック端子１９及び走査開始信号入力端子２
０はカウンタクロック入力端子６及びカウンタクリア端
子７とは各々独立して設けているが、これは走査すべき
アナログ並列入力データ数とＡ／Ｄ変換時のカウンタフ
ルスケールが一般的に異なるため自明である。また図１
に示すＡ／Ｄ変換器を複数個直列接続してより多くのア
ナログ並列入力データのＡ／Ｄ変換を行えるようにする
ことも可能であり、これは前段のＡ／Ｄ変換器の走査回
路キャリー出力端子２１を次段のＡ／Ｄ変換器の走査開
始信号入力端子２０に順次受けるようにすれば容易に実
現できる。アナログ値蓄積部４、ディジタル値蓄積部１
２及び１５は容量性素子として描写しているが、これは
更にインピーダンス変換素子をも含んだレジスタとして
もよい。The analog value of a group of data forming the next input column in parallel with the period during which the scanning circuit sequentially reads out each analog parallel input data to the digital signal output line 18. Is converted into a digital value in parallel for each analog input data as described above. The analog value reset switch 22 is a switch for resetting the analog value storage unit 4, and is controlled by the reset gate terminal 23. The analog value reset switch 22 is necessary when the impedance of the analog data input terminal 1 is large, and is not particularly necessary when data is input to the analog data input terminal 1 via a buffer or the like having a small output impedance. Absent.
Scan circuit clock terminal 19 and scan start signal input terminal 2
Although 0 is provided independently of the counter clock input terminal 6 and the counter clear terminal 7, this is obvious because the number of analog parallel input data to be scanned and the counter full scale at the time of A / D conversion are generally different. Is. Moreover, FIG.
It is also possible to connect a plurality of A / D converters shown in (1) in series so that more analog parallel input data can be A / D converted. This is because the scan circuit carry of the preceding A / D converter is used. This can be easily realized by sequentially receiving the output terminal 21 to the scan start signal input terminal 20 of the A / D converter in the next stage. Analog value storage unit 4, digital value storage unit 1
Although 2 and 15 are depicted as capacitive elements, they may also be resistors that also include impedance transformation elements.

【０００８】特にディジタル値蓄積部１２とディジタル
データ第１転送スイッチ１１はディジタルデータ第１転
送スイッチ１１のゲート端子をイネーブル端子とするフ
リップフロップに、ディジタル値蓄積部１５とディジタ
ルデータ第２転送スイッチ１４はディジタル値転送ゲー
ト端子１３をイネーブル端子とするフリップフロップに
してスタティックレジスタとしてもよい。Ｄ／Ａ変換器
９は重み付け型やＲ−２Ｒ型等の一般的なＤ／Ａ変換器
である。また本図に示すようなＡ／Ｄ変換器は積分型や
カウンタ型と呼ばれるＡ／Ｄ変換器の範疇に入るもので
あり、上記の説明ではカウントアップ型として説明を行
ったがカウントダウン型としてもよい。カウントダウン
型の場合は、比較の初期段階ではアナログ値蓄積部４の
データの方がＤ／Ａ変換器９のアナログ出力線のデータ
よりも小さく、比較器１０の出力はディジタルデータ第
１転送スイッチ１１をオン状態にしてバイナリ出力線８
のデータがそのままディジタル値第１蓄積部１２に伝達
されているが、Ｄ／Ａ変換器９のアナログ出力線のデー
タ値がアナログ値蓄積部４のデータを下回った時点で各
アナログ並列入力データ毎にディジタルデータ第１転送
スイッチ１１はオフ状態に転じ、以降ディジタルデータ
第１蓄積部１２のデータはディジタルデータ第１転送ス
イッチ１１がオフ状態に転じる直前のバイナリデータを
保持し続けることになる。In particular, the digital value storage unit 12 and the digital data first transfer switch 11 are flip-flops which use the gate terminal of the digital data first transfer switch 11 as an enable terminal, the digital value storage unit 15 and the digital data second transfer switch 14 respectively. May be a static register by forming a flip-flop having the digital value transfer gate terminal 13 as an enable terminal. The D / A converter 9 is a general D / A converter such as a weighting type or R-2R type. Further, the A / D converter as shown in this figure falls into the category of A / D converters called integral type and counter type, and in the above description, it was explained as a count-up type, but also as a count-down type. Good. In the case of the countdown type, the data of the analog value storage unit 4 is smaller than the data of the analog output line of the D / A converter 9 in the initial stage of comparison, and the output of the comparator 10 is the digital data first transfer switch 11 Is turned on and the binary output line 8
Data is transmitted to the digital value first storage unit 12 as it is, but when the data value of the analog output line of the D / A converter 9 falls below the data of the analog value storage unit 4, each analog parallel input data First, the digital data first transfer switch 11 is turned off, and thereafter, the data in the first digital data storage unit 12 continues to hold the binary data immediately before the digital data first transfer switch 11 is turned off.

【０００９】図１に示した構成１つでのみＡ／Ｄ変換器
とする場合には走査開始信号入力端子２０とカウンタク
リア端子７とは共通結線が可能であり、更にカウンタフ
ルスケールとアナログ並列入力データ数とが等しけれ
ば、走査回路クロック入力端子１９とカウンタクロック
入力端子６とを共通結線して使用することも可能であ
る。図２に図１のＡ／Ｄ変換器を駆動するためのタイミ
ング図の１例を示す。図２ではディジタル化されたデー
タの走査出力期間の方がＡ／Ｄ変換期間よりも長いとし
ている。Ａ／Ｄ変換期間とディジタル化データ出力期間
とが同時進行するために、アナログ並列入力データを与
え得るインターバルはこの両者の内の長い方の期間で決
ってくる。またＡ／Ｄ変換期間とディジタル化データ出
力期間とが同時進行するためにはディジタル値転送ゲー
ト端子のＨレベル期間がディジタル化データ出力期間が
開始するよりも早く終わっていなければならない。（図
２中のアナログ並列入力信号リセット信号とは図１のア
ナログデータ入力端子１のデータ源をリセットする必要
がある場合のものであり、後述の本発明のセンサの実施
例の説明においてふれる。）ところでディジタル信号出
力線１８に現われるデータはバイナリデータだからアナ
ログ並列入力データ毎に順次高速読み出しが可能であ
る。この読み出しが行われている一方で、アナログデー
タからディジタルデータへの変換が各アナログ並列入力
データにおいて並列同時に行われている。仮にアナログ
並列入力データ数が２５００であり、これをディジタル
信号出力線１８から８ビットの分解能で５ＭＨｚで読み
出すとすれば、５００μ秒の読み出し期間を必要とす
る。カウンタ５が８ビットでそのフルスケールが２５５
であるとすれば、バイナリ出力線８とディジタル信号出
力線１８は８本となり、前記５００μ秒間に２５５クロ
ックだけカウントすればよいから１クロック周期は約２
μ秒である。従って時間的に余裕のあるＡ／Ｄ変換が可
能であり、従ってＤ／Ａ変換器９の内部素子として低ス
ルーレートのオペアンプを使用できるのでグリッチの悪
影響もなく高精度化が可能である。また本実施例では３
ビットのＡ／Ｄ変換器としたが、任意のビット数のＡ／
Ｄ変換器に容易に拡張できることは明かである。When only one of the configurations shown in FIG. 1 is used as an A / D converter, the scan start signal input terminal 20 and the counter clear terminal 7 can be connected in common, and the counter full scale and analog parallel are possible. If the number of input data is the same, the scanning circuit clock input terminal 19 and the counter clock input terminal 6 can be commonly connected and used. FIG. 2 shows an example of a timing diagram for driving the A / D converter of FIG. In FIG. 2, the scan output period of digitized data is longer than the A / D conversion period. Since the A / D conversion period and the digitized data output period proceed at the same time, the interval in which the analog parallel input data can be given is determined by the longer one of the two. Further, in order for the A / D conversion period and the digitized data output period to proceed simultaneously, the H level period of the digital value transfer gate terminal must end earlier than the digitized data output period starts. (The analog parallel input signal reset signal in FIG. 2 refers to the case where the data source of the analog data input terminal 1 in FIG. 1 needs to be reset, and will be described later in the description of the embodiment of the sensor of the present invention. By the way, since the data appearing on the digital signal output line 18 is binary data, high-speed reading can be sequentially performed for each analog parallel input data. While this reading is being performed, conversion from analog data to digital data is performed in parallel and simultaneously for each analog parallel input data. If the number of analog parallel input data is 2500 and if this is read from the digital signal output line 18 at a resolution of 8 bits at 5 MHz, a reading period of 500 μsec is required. Counter 5 is 8 bits and its full scale is 255
Then, the number of the binary output lines 8 and the digital signal output lines 18 is eight, and it is sufficient to count only 255 clocks in the 500 μsec.
μ seconds. Therefore, it is possible to perform A / D conversion with a sufficient time margin, and therefore, since an operational amplifier having a low slew rate can be used as an internal element of the D / A converter 9, there is no adverse effect of glitch and high accuracy can be achieved. Further, in this embodiment, 3
Although a bit A / D converter is used, A / D with an arbitrary number of bits
Obviously, it can be easily extended to a D converter.

【００１０】更に図２においてはアナログデータ転送ス
イッチ３、ディジタルデータ第１転送スイッチ１１、デ
ィジタルデータ第２転送スイッチ１４、ディジタルデー
タ読み出しスイッチ１７、リセットスイッチ２２は各々
ＮチャネルＭＯＳＦＥＴとして描写及び説明を行ってき
たが、ＮチャネルＭＯＳＦＥＴではなくＰチャネルＭＯ
ＳＦＥＴ、並列ＣＭＯＳスイッチ、またはＪＦＥＴを使
用してもよい。スイッチを駆動する際のゲート電位変化
によるフィードスルー電位変動のデータ（とりわけアナ
ログデータ）に対する影響を更に考慮する場合には並列
ＣＭＯＳスイッチが望ましい。Further, in FIG. 2, the analog data transfer switch 3, the digital data first transfer switch 11, the digital data second transfer switch 14, the digital data read switch 17, and the reset switch 22 are respectively depicted and described as N-channel MOSFETs. However, P-channel MO instead of N-channel MOSFET
SFETs, parallel CMOS switches, or JFETs may be used. A parallel CMOS switch is desirable when the influence of the feedthrough potential fluctuation on the data (particularly analog data) due to the gate potential change when driving the switch is further considered.

【００１１】図３は図１におけるディジタル値転送ゲー
ト端子１３及びディジタルデータ第２転送スイッチ１４
とを省略したものであり、本発明のＡ／Ｄ変換器の第２
の実施例である。図３中の素子で図１中に用いられてい
る素子と等しい番号のものは機能的にも等しいので説明
を省略する。図３中２４はディジタル値蓄積部である。FIG. 3 shows the digital value transfer gate terminal 13 and the digital data second transfer switch 14 shown in FIG.
Is omitted, and is the second part of the A / D converter of the present invention.
It is an example of. The elements in FIG. 3 that have the same numbers as the elements used in FIG. 1 are functionally equivalent and will not be described. Reference numeral 24 in FIG. 3 denotes a digital value storage unit.

【００１２】図３の駆動のためのタイミング図は図４の
ようになる。即ちアナログ並列入力が与えられるインタ
ーバルの内にまづＡ／Ｄ変換期間が現れ、引き続いてデ
ィジタル化データ出力期間が現われる。つまりＡ／Ｄ変
換期間とディジタル化データ出力期間とが時間的に重な
らないのでディジタルデータ第２転送スイッチを省略で
きる。このようなＡ／Ｄ変換器の構成はＡ／Ｄ変換器の
ディジタル出力のフルスケールが一度に並列入力される
アナログデータ量と比較して極めて小さい場合に有効で
ある。例えば並列入力数が５０００で５ＭＨｚ読み出し
に要する時間は１ｍ秒であるが、ディジタル出力のフル
スケールを７としカウンタクロックを１００ｋＨｚとし
たＡ／Ｄ変換期間は７０μ秒程度となり１ｍ秒に比べて
極めて小さく本Ａ／Ｄ変換器が有効であることが分か
る。The timing diagram for the driving of FIG. 3 is as shown in FIG. That is, the A / D conversion period first appears within the interval in which the analog parallel input is given, and subsequently the digitized data output period appears. That is, since the A / D conversion period and the digitized data output period do not overlap in time, the second digital data transfer switch can be omitted. The configuration of such an A / D converter is effective when the full scale of the digital output of the A / D converter is extremely small compared with the amount of analog data input in parallel at one time. For example, the number of parallel inputs is 5000 and the time required to read 5 MHz is 1 ms, but the A / D conversion period when the digital output full scale is 7 and the counter clock is 100 kHz is about 70 μs, which is much smaller than 1 ms. It can be seen that this A / D converter is effective.

【００１３】図３に示すＡ／Ｄ変換器もまた図１に示し
たＡ／Ｄ変換器と同様に複数個直列接続してより多くの
アナログ並列入力データのＡ／Ｄ変換を行えるようにす
ることが可能である。アナログ値蓄積部４、ディジタル
値蓄積部２４は容量性素子として描写しているが、これ
は更にインピーダンス変換素子をも含んだレジスタとし
てもよい。特にディジタル値蓄積部２４とディジタルデ
ータ転送スイッチ１１はディジタルデータ転送スイッチ
１１のゲート端子をイネーブル端子とするフリップフロ
ップにしてスタティックレジスタとしてもよい。また本
Ａ／Ｄ変換器も図１に示したＡ／Ｄ変換器と同様にカウ
ントアップ型またはカウントダウン型のいづれとしても
よい。本Ａ／Ｄ変換器においてもＡ／Ｄ変換期間がディ
ジタルデータ出力期間に比べて十分小さい場合には図１
のＡ／Ｄ変換器と同様に低スルーレートのオペアンプを
Ｄ／Ａ変換器９の内部素子として使用できるのでグリッ
チの悪影響を低減できる。また本実施例も３ビットのＡ
／Ｄ変換器としたが、任意のビット数のＡ／Ｄ変換器に
容易に拡張できることは明かである。更に図４において
もアナログデータ転送スイッチ３、ディジタルデータ転
送スイッチ１１、ディジタルデータ読み出しスイッチ１
７、リセットスイッチ２２は各々ＮチャネルＭＯＳＦＥ
Ｔとして描写及び説明を行ってきたが、ＮチャネルＭＯ
ＳＦＥＴではなくＰチャネルＭＯＳＦＥＴ、並列ＣＭＯ
Ｓスイッチ、またはＪＦＥＴを使用してもよい。スイッ
チを駆動する際のゲート電位変化によるフィードスルー
電位変動のデータ（とりわけアナログデータ）に対する
影響を更に考慮する場合には並列ＣＭＯＳスイッチが望
ましい。Similarly to the A / D converter shown in FIG. 1, a plurality of A / D converters shown in FIG. 3 are connected in series so that more analog parallel input data can be A / D converted. It is possible. Although the analog value storage unit 4 and the digital value storage unit 24 are depicted as capacitive elements, they may be registers including impedance conversion elements. In particular, the digital value storage unit 24 and the digital data transfer switch 11 may be flip-flops having the gate terminal of the digital data transfer switch 11 as an enable terminal to form a static register. Further, this A / D converter may be either a count-up type or a count-down type, like the A / D converter shown in FIG. In this A / D converter as well, if the A / D conversion period is sufficiently shorter than the digital data output period, FIG.
Since the low slew rate operational amplifier can be used as an internal element of the D / A converter 9 as in the case of the A / D converter of FIG. In addition, this embodiment also uses 3-bit A.
Although the / D converter is used, it is clear that the A / D converter can be easily extended to an arbitrary number of bits. Further, also in FIG. 4, the analog data transfer switch 3, the digital data transfer switch 11, the digital data read switch 1
7. Reset switch 22 is N channel MOSFE
Although described and described as T, N channel MO
P-channel MOSFET instead of SFET, parallel CMO
S-switch or JFET may be used. A parallel CMOS switch is desirable when the influence of the feedthrough potential fluctuation on the data (particularly analog data) due to the gate potential change when driving the switch is further considered.

【００１４】本発明のセンサの第１及び第２の実施例を
図５及び図６に示す。図５及び図６は各々図１及び図３
に示したＡ／Ｄ変換器のアレイ状のアナログデータ入力
端子の各々にセンシング素子２５を付加したものであ
る。図５、図６において各センシング素子２５は検出す
べき物理量を電圧までトランスデュースする部分と必要
に応じては検出部自体を初期化するリセットスイッチ及
びバッファ出力回路をも含むものである。（ここに述べ
たリセットスイッチの動作タイミング図が図２及び図４
においてアナログ並列入力信号リセット信号として示し
たものである。）例えばセンシング素子２５の中の検出
部での信号が電流としての出力形態であれば各センシン
グ素子２５は電流／電圧変換回路を含むものである。図
５に示すセンサは図１に示したＡ／Ｄ変換器のアナログ
データ入力端子１に各センシング素子２５の出力を並列
に導くものであり以下の動作は図２に示したタイミング
図の通りである。また図６に示すセンサも同様であり、
図３に示したＡ／Ｄ変換器のアナログデータ入力端子１
に各センシング素子２５の出力を並列に導くものであり
以下の動作は図４に示したタイミング図の通りである。
このような構成のセンサではＡ／Ｄ変換器をも含めた１
チップ集積化デバイスもしくはハイブリッド集積化デバ
イスとすることが可能であり、アナログデータの精度即
ちＳ／Ｎを劣化させることなくディジタル化できるこ
と、前記デバイス外へディジタルデータとして出力信号
を引き出すことにより信号品質の低下を招くことがな
い、等が特徴として挙げられる。First and second embodiments of the sensor of the present invention are shown in FIGS. 5 and 6 are respectively FIG. 1 and FIG.
A sensing element 25 is added to each of the array-shaped analog data input terminals of the A / D converter shown in FIG. In FIGS. 5 and 6, each sensing element 25 also includes a portion for transducing a physical quantity to be detected to a voltage and, if necessary, a reset switch and a buffer output circuit for initializing the detection portion itself. (The operation timing diagrams of the reset switch described here are shown in FIGS.
The analog parallel input signal reset signal is shown in FIG. ) For example, if the signal at the detection unit in the sensing element 25 is in the output form as a current, each sensing element 25 includes a current / voltage conversion circuit. The sensor shown in FIG. 5 guides the output of each sensing element 25 in parallel to the analog data input terminal 1 of the A / D converter shown in FIG. 1. The following operation is as shown in the timing chart of FIG. is there. The same applies to the sensor shown in FIG.
Analog data input terminal 1 of the A / D converter shown in FIG.
Further, the output of each sensing element 25 is guided in parallel, and the following operation is as shown in the timing chart of FIG.
In the sensor with such a configuration, 1 including the A / D converter is included.
It can be a chip integrated device or a hybrid integrated device, can be digitized without degrading the accuracy of analog data, that is, S / N, and can improve the signal quality by extracting an output signal as digital data outside the device. The feature is that it does not cause a decrease.

【００１５】図５及び図６においては１次元アレイ状の
センサを説明したが、更に２次元アレイ状のセンサを図
７を用いて説明する。図７中２６はＭ行Ｎ列のエリアセ
ンシング素子であり、２５はＭ×Ｎ個のセンシング素
子、２７はＭ段の垂直走査回路、２８はＮ個の列毎のセ
ンシング素子出力端子であり、このセンシング素子出力
端子２８を各々図１または図３に示したＡ／Ｄ変換器の
アナログデータ入力端子１に接続して且つＡ／Ｄ変換器
の走査回路１６を水平走査回路として駆動して２次元ア
レイ状センサを構成するものである。１段の垂直転送毎
に１行のデータのＡ／Ｄ変換及びディジタル走査出力を
得るように駆動を行う。Although the one-dimensional array sensor is described with reference to FIGS. 5 and 6, a two-dimensional array sensor will be described with reference to FIG. In FIG. 7, reference numeral 26 is an area sensing element of M rows and N columns, 25 is M × N sensing elements, 27 is an M-stage vertical scanning circuit, 28 is a sensing element output terminal for each N columns, This sensing element output terminal 28 is connected to the analog data input terminal 1 of the A / D converter shown in FIG. 1 or 3, respectively, and the scanning circuit 16 of the A / D converter is driven as a horizontal scanning circuit. It constitutes a dimensional array sensor. The driving is performed so as to obtain the A / D conversion of one row of data and the digital scan output for each vertical transfer of one stage.

【００１６】このような構成のセンサではＡ／Ｄ変換器
をも含めた１チップ集積化デバイスもしくはハイブリッ
ド集積化デバイスとすることが可能であり、アナログデ
ータの精度即ちＳ／Ｎを劣化させることなくディジタル
化できることと、前記デバイス外へディジタルデータと
して出力信号を引き出すことにより信号品質の低下を招
くことがない。The sensor having such a configuration can be used as a one-chip integrated device including an A / D converter or a hybrid integrated device, without degrading the accuracy of analog data, that is, S / N. It can be digitized and the signal quality is not deteriorated by extracting the output signal as digital data outside the device.

【００１７】図８は図７のセンサをＣＣＤセンサを基本
とした場合のより具体的な第１の実施例のエリアセンサ
を示すものである。３１は図１または図３に示したＡ／
Ｄ変換器である。図８において、入射露光量に応じて各
フォトダイオード３９に蓄えられた電荷は垂直ブランキ
ング期間毎に転送ゲート４０の駆動によって垂直電荷転
送路４１に転送された後、垂直電荷転送路４１をクロッ
クパルス端子４２を駆動することにより順次垂直方向に
転送される。以後、各列の電荷は水平ブランキング期間
毎に１行毎に出力ゲート３５の駆動によって浮遊拡散領
域３４に転送される。前記浮遊拡散領域３４はバッファ
３３と共に浮遊拡散型増幅器として機能して浮遊拡散領
域３４の中の各電荷が有するアナログ値を同時に検出し
これをＡ／Ｄ変換器３１のアナログデータ入力端子１に
各々入力する。以下１行毎に各列のアナログデータが並
列にＡ／Ｄ変換されてディジタル値としてディジタル信
号出力線１８にシリアルに出力される。図８中において
リセットゲート３６はこれを駆動してリセット電位にあ
る拡散領域３８と前記浮遊拡散領域３４とを結んでリセ
ットを行うためのものである。３７は拡散領域３８の電
位をリセット電位に保つためのラインである。１、１
８、１９、２０は各々図１または図３の中の同一番号の
ものと等しい。FIG. 8 shows a more specific area sensor of the first embodiment in which the sensor of FIG. 7 is based on a CCD sensor. 31 is A / shown in FIG. 1 or FIG.
It is a D converter. In FIG. 8, the charge accumulated in each photodiode 39 according to the incident exposure amount is transferred to the vertical charge transfer path 41 by driving the transfer gate 40 for each vertical blanking period, and then the vertical charge transfer path 41 is clocked. By driving the pulse terminal 42, the pulses are sequentially transferred in the vertical direction. After that, the charge in each column is transferred to the floating diffusion region 34 by driving the output gate 35 for each row in each horizontal blanking period. The floating diffusion region 34 functions as a floating diffusion type amplifier together with the buffer 33 and simultaneously detects the analog value of each electric charge in the floating diffusion region 34 and outputs the analog value to the analog data input terminal 1 of the A / D converter 31. input. Thereafter, the analog data of each column is A / D-converted in parallel row by row and serially output to the digital signal output line 18 as a digital value. In FIG. 8, a reset gate 36 is for driving the reset gate 36 to connect the diffusion region 38 at the reset potential and the floating diffusion region 34 for resetting. Reference numeral 37 is a line for keeping the potential of the diffusion region 38 at the reset potential. 1, 1
Reference numerals 8, 19, and 20 are respectively the same as those in FIG. 1 or FIG.

【００１８】尚、図８においてはインターライン転送型
の電荷転送型撮像素子を基本とするＡ／Ｄ変換機能を有
するセンサとして説明を行ったが、フレーム転送型やフ
レームインターライン転送型の電荷転送型撮像素子に対
しても同様にＡ／Ｄ変換機能を有するセンサを実現でき
る。Although a sensor having an A / D conversion function based on an interline transfer type charge transfer type image pickup device has been described with reference to FIG. 8, a frame transfer type or frame interline transfer type charge transfer type sensor has been described. Similarly, a sensor having an A / D conversion function can be realized for the image pickup device.

【００１９】ところで複数個のアナログデータ入力端子
に与えられるアナログ値が各アナログデータ入力端子毎
に異なるオフセット値を有する場合はこれが固定パター
ンノイズとなるので、これをＡ／Ｄ変換する前に除去す
る必要がある。従って各アナログデータ入力端子毎に容
量とスイッチ等からなるクランプ回路を設ければ固定パ
ターンノイズを除去できる。By the way, if the analog values given to the plurality of analog data input terminals have different offset values for each analog data input terminal, this becomes fixed pattern noise, and is removed before A / D conversion. There is a need. Therefore, fixed pattern noise can be removed by providing a clamp circuit including a capacitor and a switch for each analog data input terminal.

【００２０】従って図８のセンサにおいては、バッファ
３３をノイズを低減するために容量とスイッチからなる
クランプ回路を基本構成とする相関２重サンプリング回
路を含むものとしてもよい。即ち各水平ブランキング期
間について各列の浮遊拡散領域３４が一斉にリセット電
位に保たれた直後に各列のクランプ回路の出力端子を一
定電圧にクランプしておくことにより、前記各列の浮遊
拡散領域３４に一斉に露光量を担う出力が現われた際に
前記各列のクランプ回路の出力端子には固定パターンノ
イズが除去された出力を得る。これにより各列毎にＡ／
Ｄ変換するために好適なアナログ出力を得る。Therefore, in the sensor of FIG. 8, the buffer 33 may include a correlated double sampling circuit having a basic structure of a clamp circuit composed of a capacitor and a switch in order to reduce noise. That is, the floating diffusion regions 34 of each column are clamped to a constant voltage immediately after the floating diffusion regions 34 of each column are simultaneously kept at the reset potential in each horizontal blanking period, so that the floating diffusion of each column is When the output that is responsible for the exposure appears all at once in the area 34, the output from which the fixed pattern noise is removed is obtained at the output terminals of the clamp circuits in each column. As a result, A /
Obtain a suitable analog output for D conversion.

【００２１】図９（ａ）は図７のセンサを増幅型ＭＯＳ
センサを基本とした場合のより具体的な第２の実施例の
エリアセンサを示すものである。３１は図１または図３
に示したＡ／Ｄ変換器、４７は定電流源を形成する素
子、１、１８、１９、２０は各々図１または図３の同一
番号ものに等しいものである。図９（ａ）において、入
射露光量に応じて各フォトダイオード４４に蓄えられた
電荷は垂直走査回路の働きにより選択された行について
水平ブランキング期間毎に転送スイッチ４３が一斉にオ
ンし増幅用トランジスタ４５のゲート電位として蓄えら
れる。この後転送スイッチ４３はオフ状態にする。この
とき増幅用トランジスタ４５のドレインをハイレベルに
することによって、現在選択されている１行の増幅用ト
ランジスタ４５のゲート電位に基づいたフォロワ出力が
増幅用トランジスタ４５の共通ソースである垂直出力線
４６に現われる。或る１つの行の出力が垂直出力線４６
に現われる場合、まずその行の露光量情報を担うフォロ
ワ出力が現れ、続いてその行の増幅用トランジスタ４５
のゲート電位がリセット用トランジスタ４９により所定
のリセット値にリセットされた後の上記ゲート電位のフ
ォロワ出力が現われる。本センサでは各画素毎に増幅用
トランジスタ４５の閾値電圧に製造上の特性ばらつきが
生じ、これが増幅用トランジスタのゲート電位が一定値
に設定されてもフォロワ出力ばらつき即ち固定パターン
ノイズとして現われる。従って上記の露光量情報を担う
フォロワ出力とリセット後のフォロワ出力との差をとる
ことが必要である。以下にこの方法を説明する。前記の
露光量情報を担うフォロワ出力が垂直出力線４６に現わ
れている時に結合容量５０のバッファ５２側の端子５１
の電位をリセットするリセットスイッチ４８をオンにす
る。次に端子５１の電位のリセットスイッチ４８がオフ
した後に増幅用トランジスタ４５のゲート電位リセット
用トランジスタ４９をオンにして垂直出力線４６には今
度はリセット電位にあるゲート電位のフォロワ出力が現
われる。このとき端子５１には前記リセット電位にある
ゲート電位のフォロワ出力と前記露光量情報を担ったフ
ォロワ出力との差分の電圧が現れ、この差分の出力電圧
をバッファ５２を通してこれをＡ／Ｄ変換器３１のアナ
ログデータ入力端子１に各列毎に各々入力する。以上の
ように差分をとることにより各増幅用トランジスタの特
性ばらつきに起因する固定パターンノイズを除去してい
る。以下各列の差分のアナログ出力が並列にＡ／Ｄ変換
されてディジタル値としてディジタル信号出力線１８に
シリアルに出力される。以下、水平ブランキング期間毎
に１行づつ各列の差分のアナログ出力が並列に前記Ａ／
Ｄ変換器３１に入力されてはシリアルにディジタル値に
変換されて出力される。なお垂直信号線４６と端子５１
との間に増幅器を挿入してもよく、この増幅器が電圧増
幅部とそれに引き続くバッファ段からなる場合には出力
信号を大きくとることができる。この直後に前記の差分
電圧をとる回路があるので固定パターンノイズはやはり
除去される。FIG. 9A shows an amplification type MOS of the sensor of FIG.
It shows a more specific area sensor of the second embodiment based on a sensor. 31 is shown in FIG. 1 or FIG.
1. An A / D converter shown in FIG. 4, 47 is an element forming a constant current source, and 1, 18, 19, and 20 are the same as those in FIG. 1 or FIG. In FIG. 9A, the charge accumulated in each photodiode 44 in accordance with the incident exposure amount is transferred to the rows selected by the operation of the vertical scanning circuit and the transfer switches 43 are simultaneously turned on for each horizontal blanking period to be used for amplification. It is stored as the gate potential of the transistor 45. After that, the transfer switch 43 is turned off. At this time, by setting the drain of the amplifying transistor 45 to a high level, the follower output based on the gate potential of the currently selected amplifying transistor 45 in one row is a vertical output line 46 that is a common source of the amplifying transistor 45. Appears in. The output of one row is the vertical output line 46
, The follower output carrying the exposure information of that row appears first, and then the amplification transistor 45 of that row.
The follower output of the gate potential appears after the gate potential of the above is reset to a predetermined reset value by the reset transistor 49. In this sensor, the threshold voltage of the amplifying transistor 45 varies from pixel to pixel in the manufacturing process, and this appears as follower output variation, that is, fixed pattern noise, even if the gate potential of the amplifying transistor is set to a constant value. Therefore, it is necessary to take the difference between the follower output that carries the above-mentioned exposure amount information and the follower output after reset. This method will be described below. When the follower output for carrying the exposure amount information appears on the vertical output line 46, the terminal 51 on the buffer 52 side of the coupling capacitor 50.
The reset switch 48 for resetting the potential of is turned on. Next, after the reset switch 48 for the potential of the terminal 51 is turned off, the transistor 49 for resetting the gate potential of the amplifying transistor 45 is turned on, and the follower output of the gate potential, which is at the reset potential, appears on the vertical output line 46 this time. At this time, a voltage of a difference between the follower output of the gate potential at the reset potential and the follower output of the exposure amount information appears at the terminal 51, and the output voltage of the difference is passed through the buffer 52 to the A / D converter. Input to the analog data input terminal 1 of 31 for each column. By taking the difference as described above, the fixed pattern noise caused by the characteristic variation of each amplification transistor is removed. Hereinafter, the analog output of the difference in each column is A / D-converted in parallel and serially output as a digital value to the digital signal output line 18. In the following, the analog output of the difference in each column is arranged in parallel for each horizontal blanking period, and
It is input to the D converter 31, serially converted into a digital value, and output. The vertical signal line 46 and the terminal 51
An amplifier may be inserted between and, and when this amplifier is composed of a voltage amplification section and a subsequent buffer stage, a large output signal can be obtained. Immediately after this, since there is a circuit that takes the above-mentioned differential voltage, fixed pattern noise is also removed.

【００２２】図９（ａ）のセンサで用いた固定パターン
ノイズを除去するための方法はＡ／Ｄ変換機能を有さな
いセンサとしても有効に働くので、そのような場合を図
９（ｂ）を用いて説明する。入射露光量に応じて各フォ
トダイオード４４に蓄えられた電荷は垂直走査回路の働
きにより選択された行について水平ブランキング期間毎
に転送スイッチ４３が一斉にオンし増幅用トランジスタ
４５のゲート電位として蓄えられる。この後転送スイッ
チ４３はオフ状態にする。このとき露光量情報を担うフ
ォロワ出力が垂直出力線４６に現われているが、ここで
結合容量５０の端子５１の電位をリセットするリセット
スイッチ４８をオンにする。次に端子５１の電位のリセ
ットスイッチ４８がオフした後に増幅用トランジスタ４
５のゲート電位リセット用トランジスタ４９をオンにし
て垂直出力線４６には今度はリセット電位にあるゲート
電位のフォロワ出力が現われる。このとき端子５１には
前記リセット電位にあるゲート電位のフォロワ出力と前
記露光量情報を担ったフォロワ出力との差分の電圧が現
れる。増幅器８６を垂直信号線４６と結合容量５０との
間に挿入してもよい。増幅器８６が電圧増幅機能を有す
る場合は出力信号を大きくとることができるし、この場
合にも明時出力と暗時出力間の差分電圧をとる回路が設
けられているのでやはり固定パターンノイズを除去でき
る。端子５１に現われた明時出力と暗時出力との差分電
圧値を、水平走査回路の出力パルスにより順次スイッチ
８４を介して共通水平出力線８５に出力する。この水平
走査期間の露光による電荷は、転送スイッチ４３がオフ
状態になっているので増幅用トランジスタ４５のゲート
とは分離されているので、後で読み出される列になるほ
ど出力が大きくなるという列毎の露光時間の不均一性は
生じ得ない。Since the method for removing fixed pattern noise used in the sensor of FIG. 9A works effectively also as a sensor having no A / D conversion function, such a case is shown in FIG. 9B. Will be explained. The charge stored in each photodiode 44 according to the incident exposure amount is stored as the gate potential of the amplifying transistor 45 when the transfer switches 43 are simultaneously turned on every horizontal blanking period for the row selected by the operation of the vertical scanning circuit. Be done. After that, the transfer switch 43 is turned off. At this time, the follower output carrying the exposure amount information appears on the vertical output line 46, but the reset switch 48 for resetting the potential of the terminal 51 of the coupling capacitor 50 is turned on here. Next, after the reset switch 48 for the potential of the terminal 51 is turned off, the amplification transistor 4 is
The gate potential resetting transistor 49 of No. 5 is turned on, and the follower output of the gate potential which is at the reset potential appears on the vertical output line 46 this time. At this time, a voltage that is the difference between the follower output of the gate potential at the reset potential and the follower output that bears the exposure amount information appears at the terminal 51. The amplifier 86 may be inserted between the vertical signal line 46 and the coupling capacitor 50. When the amplifier 86 has a voltage amplifying function, a large output signal can be obtained, and in this case as well, since a circuit for obtaining the differential voltage between the bright output and the dark output is provided, fixed pattern noise is also removed. it can. The differential voltage value between the bright output and the dark output appearing at the terminal 51 is sequentially output to the common horizontal output line 85 via the switch 84 by the output pulse of the horizontal scanning circuit. Since the transfer switch 43 is in the OFF state and the charge due to the exposure in the horizontal scanning period is separated from the gate of the amplifying transistor 45, the output becomes larger as the column is read out later. Exposure time non-uniformity cannot occur.

【００２３】以上本発明のセンサによればＡ／Ｄ変換処
理に好適な、固定パターンノイズを除去したアナログデ
ータを得ることができ、センシング素子のアナログ量の
ディジタル化をセンサと同一チップ内もしくは近接した
場所で、変換時間に長時間を要することなく行うことを
可能とし、極めて高速に高品質のデータ収集が可能にな
る。本発明はハイブリッド構成においても大きな効果を
有するのでＡ／Ｄ変換器に用いた半導体とは素材の異な
るセンシング素子とも組合せ可能であり、その適用範囲
は極めて広いということができる。As described above, according to the sensor of the present invention, analog data, which is suitable for A / D conversion processing and in which fixed pattern noise is removed, can be obtained, and the analog amount of the sensing element can be digitized in the same chip or close to the sensor. It is possible to perform the conversion at a designated place without taking a long time, and it is possible to collect high-quality data at an extremely high speed. Since the present invention has a great effect even in the hybrid structure, it can be combined with a sensing element made of a material different from that of the semiconductor used for the A / D converter, and its application range can be said to be extremely wide.

【００２４】なお本発明は、センサへの応用例の説明に
おいてはセンサとしては光情報を扱うイメージセンサを
取り上げたが、光情報に限らずアレイ状をなした他の物
理量を扱うセンシング素子においても適用可能である。In the description of the application example to the sensor of the present invention, the image sensor which handles optical information is taken up as a sensor, but the present invention is not limited to optical information and may be applied to other sensing elements which handle other physical quantities in the form of an array. Applicable.

【００２５】次に本発明の３次元集積回路の実施例を図
面を参照しながら説明する。図１０は本発明の実施例の
３次元集積回路である。図１０においては第１層、第２
層、第３層からなる。第１層は光電変換層であり、図１
０では５行５列の光電変換単位素子からなる。第２層は
Ａ／Ｄ変換層であり、図１０に示すように第１層の光電
変換素子に対応して５行５列のＡ／Ｄ変換単位素子から
なる。第３層は演算処理層である。３次元集積回路とし
てはさらに信号転送部、記憶部、電源部、駆動部等をも
層毎に形成したものも存在するが、いづれも図１０では
光電変換部となっている多数のアナログデータの入力ま
たは発生部とＡ／Ｄ変換部とを一般的に有している。第
２層のＡ／Ｄ変換層は多数個のアナログ値を同数個のデ
ィジタル値に変換する機能を有するが、そのＡ／Ｄ変換
層をＡ／Ｄ変換単位素子部とＡ／Ｄ変換共通部とを合わ
せて図１１に示す。図１１においてはＡ／Ｄ変換単位素
子部を２行２列のアレイ状に並んだ形として描いてい
る。本Ａ／Ｄ変換層は既に説明した実施例である図１及
び図２のＡ／Ｄ変換器においてディジタル値出力のシリ
アル出力方式を考慮しないものを２次元マトリックス状
に配列したものに相当する。即ち複数データのパラレル
入力、パラレル出力のＡ／Ｄ変換器となっている。図１
１においては図１０の光電変換層からアナログ量を受け
るべき複数個のアナログデータ入力端子６１を有してお
りこれらのデータは、アナログ値転送ゲート端子６２に
よって駆動されるアナログデータ転送スイッチ６３を介
してアナログ値蓄積部６４に保持される。６５はカウン
タでありカウンタクロック入力端子６６及びカウンタク
リア端子６７によって制御される。６８はカウンタ６５
からのバイナリ出力線である。なお図１０では簡単のた
めカウンタ６５を３ビットカウンタとしているが原理的
には求める階調性に応じて何ビットカウンタでもよい。
Ｄ／Ａ変換器６９はカウンタ６５のバイナリ出力端子６
８からのバイナリ出力をアナログ値に変換したデータを
複数個の比較器７０の一方の入力端子にＤ／Ａ変換器ア
ナログ出力線７４を通して与える。各比較器７０の他方
の入力端子には前記アナログ値蓄積部６４に保持された
データが入力される。比較の初期段階ではアナログ値蓄
積部６４のデータの方がＤ／Ａ変換器６９のアナログ出
力線のデータよりも大きく、比較器７０の出力はディジ
タルデータ転送スイッチ７１をオン状態にしてバイナリ
出力線６８のデータがバッファ増幅器７２を経てディジ
タル値出力端子組７５に伝達されている。カウンタ６５
がアップカウンタであればＤ／Ａ変換器６９のアナログ
出力線７４の値がアナログ値蓄積部６４のデータを上回
った時点で、即ち個々の光電変換単位素子毎に独立した
タイミングで、各アナログ並列入力データ毎にディジタ
ルデータ転送スイッチ７１はオフ状態に転じ、以降ディ
ジタル値蓄積部７７およびバッファ増幅器７２のデータ
はディジタルデータ転送スイッチ７１がオフ状態に転じ
る直前のバイナリデータを保持し続ける。カウンタ６５
がその最大値までカウントアップをし終えた後で、図示
はしないが、各ディジタル値出力端子組７５のディジタ
ル値出力をサンプリングする構成にすれば各アナログ並
列データ入力端子６１に与えられたアナログ値に相当す
るディジタル値が各入力端子毎に得られる。以下各画素
毎に得られたディジタル値は図１０の演算処理層へ伝達
されて画像処理が行なわれる。アナログ値リセットスイ
ッチ７６はアナログ値蓄積部６４をリセットするための
スイッチでありリセットゲート端子７３によって制御さ
れる。本アナログ値リセットスイッチ７６はアナログデ
ータ入力端子６１のインピーダンスが大きい場合に必要
なものであり、出力インピーダンスの小さいバッファ等
を介してアナログデータ入力端子６１にデータ入力が行
われる場合には特に必要ではない。アナログ値蓄積部６
４、ディジタル値蓄積部７７は容量性素子として描写し
ているが、これは更にインピーダンス変換素子をも含ん
だレジスタとしてもよい。Next, an embodiment of the three-dimensional integrated circuit of the present invention will be described with reference to the drawings. FIG. 10 shows a three-dimensional integrated circuit according to an embodiment of the present invention. In FIG. 10, the first layer and the second layer
It is composed of a layer and a third layer. The first layer is a photoelectric conversion layer and is shown in FIG.
0 is composed of photoelectric conversion unit elements in 5 rows and 5 columns. The second layer is an A / D conversion layer, and is composed of A / D conversion unit elements of 5 rows and 5 columns corresponding to the photoelectric conversion elements of the first layer as shown in FIG. The third layer is an arithmetic processing layer. As a three-dimensional integrated circuit, there is one in which a signal transfer unit, a storage unit, a power supply unit, a drive unit, and the like are further formed for each layer, but in each case, a large number of analog data which are photoelectric conversion units in FIG. It generally has an input or generator and an A / D converter. The second A / D conversion layer has a function of converting a large number of analog values into the same number of digital values, and the A / D conversion layer is used as an A / D conversion unit element section and an A / D conversion common section. And together are shown in FIG. In FIG. 11, the A / D conversion unit element portions are drawn as arranged in an array of 2 rows and 2 columns. This A / D conversion layer corresponds to the A / D converters of the above-described embodiments shown in FIGS. 1 and 2 which are arranged in a two-dimensional matrix without considering the serial output method of digital value output. That is, it is an A / D converter for parallel input and parallel output of a plurality of data. Figure 1
1 has a plurality of analog data input terminals 61 which should receive an analog amount from the photoelectric conversion layer of FIG. 10, and these data are transmitted through an analog data transfer switch 63 driven by an analog value transfer gate terminal 62. Are stored in the analog value storage unit 64. A counter 65 is controlled by a counter clock input terminal 66 and a counter clear terminal 67. 68 is a counter 65
Is a binary output line from. Note that in FIG. 10, the counter 65 is a 3-bit counter for simplicity, but in principle, any number of counters may be used depending on the desired gradation.
The D / A converter 69 is the binary output terminal 6 of the counter 65.
Data obtained by converting the binary output from 8 into an analog value is applied to one input terminal of a plurality of comparators 70 through a D / A converter analog output line 74. The data held in the analog value storage unit 64 is input to the other input terminal of each comparator 70. At the initial stage of the comparison, the data in the analog value storage unit 64 is larger than the data on the analog output line of the D / A converter 69, and the output of the comparator 70 turns on the digital data transfer switch 71 and outputs the binary output line. The data of 68 is transmitted to the digital value output terminal set 75 via the buffer amplifier 72. Counter 65
Is an up-counter, the analog parallel lines are output at the time when the value of the analog output line 74 of the D / A converter 69 exceeds the data of the analog value storage unit 64, that is, at an independent timing for each photoelectric conversion unit element. The digital data transfer switch 71 is turned off for each input data, and thereafter, the data of the digital value storage unit 77 and the buffer amplifier 72 continues to hold the binary data immediately before the digital data transfer switch 71 is turned off. Counter 65
Although it is not shown in the figure after finishing counting up to the maximum value, if the digital value output of each digital value output terminal group 75 is sampled, the analog value given to each analog parallel data input terminal 61 A digital value corresponding to is obtained for each input terminal. Thereafter, the digital value obtained for each pixel is transmitted to the arithmetic processing layer of FIG. 10 and image processing is performed. The analog value reset switch 76 is a switch for resetting the analog value storage unit 64, and is controlled by the reset gate terminal 73. The analog value reset switch 76 is necessary when the impedance of the analog data input terminal 61 is large, and is not particularly necessary when data is input to the analog data input terminal 61 via a buffer or the like having a small output impedance. Absent. Analog value storage unit 6
4. The digital value storage unit 77 is depicted as a capacitive element, but it may be a register further including an impedance conversion element.

【００２６】特にディジタル値蓄積部７７とディジタル
データ転送スイッチ７１はディジタルデータ転送スイッ
チ７１のゲート端子をイネーブル端子とするフリップフ
ロップにしてスタティックレジスタとしてもよい。Ｄ／
Ａ変換器６９は重み付け型やＲ−２Ｒ型等の一般的なＤ
／Ａ変換器である。また本図に示すようなＡ／Ｄ変換器
は積分型やカウンタ型と呼ばれるＡ／Ｄ変換器の範疇に
入るものであり、上記の説明ではカウントアップ型とし
て説明を行ったがカウントダウン型としてもよい。カウ
ントダウン型の場合は、比較の初期段階ではアナログ値
蓄積部６４のデータの方がＤ／Ａ変換器６９のアナログ
出力線７４のデータよりも小さく、比較器７０の出力は
ディジタルデータ転送スイッチ７１をオン状態にしてバ
イナリ出力線６８のデータがそのままディジタル値蓄積
部７７に伝達されているが、Ｄ／Ａ変換器６９のアナロ
グ出力線７４のデータ値がアナログ値蓄積部６４のデー
タを下回った時点で各アナログ並列入力データ毎にディ
ジタルデータ転送スイッチ７１はオフ状態に転じ、以降
ディジタル値蓄積部７７のデータはディジタルデータ転
送スイッチ７１がオフ状態に転じる直前のバイナリデー
タを保持し続けることになる。ところでディジタル値出
力端子組７５に現われるデータはアナログ並列入力デー
タ毎に一斉に読み出しが可能である。このことは３次元
集積回路のＡ／Ｄ変換器としては望ましい条件である。
また通常のフラッシュ型のＡ／Ｄ変換器よりも光電変換
単位素子当りのＡ／Ｄ変換素子数が小さい。これは１つ
の光電変換単位素子当りについてのＡ／Ｄ変換単位素子
として必要な構成要素が比較器、ディジタルデータ蓄積
部、ディジタルデータ転送スイッチ、アナログデータ蓄
積部、アナログデータ転送スイッチ、リセットスイッ
チ、バッファ増幅器等の個数も少なく且つ極めて簡単な
構造のデバイスからなっていることによる。本１１図の
ディジタル出力は簡単に図示するために３ビットとして
いるがバイナリ出力線６８、ディジタルデータ転送スイ
ッチ７１及びバッファ増幅器７２の並列本数を８本にす
れば容易に８ビットディジタル出力を実現できる。アナ
ログデータからディジタルデータへの変換は各アナログ
並列入力データにおいて並列同時に行われている。カウ
ンタ６５のフルスケールが２５５であるとすれば、フレ
ーム期間内に２５５クロックだけカウントすればよく、
約５００μ秒なる短いフレーム期間であっても最高約５
００ｋＨｚという比較的低周波のクロックで駆動してよ
く、従って時間的に余裕のあるＡ／Ｄ変換が可能であ
り、Ｄ／Ａ変換器６９の内部素子として低スルーレート
のオペアンプを使用できるのでグリッチの悪影響もなく
高精度化が可能である。従ってフラッシュ型のＡ／Ｄ変
換器ほど高速ではないが通常の光電変換素子のフレーム
周波数からすれば十分に高速、高精度のＡ／Ｄ変換がで
き、きわめて高性能の３次元集積回路を実現できる。ま
た本実施例では３ビットのＡ／Ｄ変換器としたが、任意
のビット数のＡ／Ｄ変換器に容易に拡張できることは明
かである。In particular, the digital value storage unit 77 and the digital data transfer switch 71 may be flip-flops having the gate terminal of the digital data transfer switch 71 as an enable terminal, and may be static registers. D /
The A converter 69 is a general D type such as a weighting type or an R-2R type.
/ A converter. Further, the A / D converter as shown in this figure falls into the category of A / D converters called integral type and counter type, and in the above description, it was explained as a count-up type, but also as a count-down type. Good. In the case of the countdown type, in the initial stage of comparison, the data of the analog value storage unit 64 is smaller than the data of the analog output line 74 of the D / A converter 69, and the output of the comparator 70 is the digital data transfer switch 71. When the data of the binary output line 68 is transmitted as it is to the digital value storage unit 77 in the ON state, but the data value of the analog output line 74 of the D / A converter 69 falls below the data of the analog value storage unit 64. Then, the digital data transfer switch 71 is turned off for each analog parallel input data, and thereafter, the data in the digital value storage unit 77 continues to hold the binary data immediately before the digital data transfer switch 71 is turned off. By the way, the data appearing in the digital value output terminal group 75 can be read all at once for each analog parallel input data. This is a desirable condition for an A / D converter of a three-dimensional integrated circuit.
Further, the number of A / D conversion elements per photoelectric conversion unit element is smaller than that of a normal flash type A / D converter. This is because the constituent elements required as an A / D conversion unit element per one photoelectric conversion unit element are a comparator, a digital data storage section, a digital data transfer switch, an analog data storage section, an analog data transfer switch, a reset switch and a buffer. This is because the number of amplifiers is small and the device has an extremely simple structure. The digital output of FIG. 11 is 3 bits for simplicity of illustration, but an 8-bit digital output can be easily realized by setting the number of parallel lines of the binary output line 68, the digital data transfer switch 71 and the buffer amplifier 72 to 8. .. The conversion from analog data to digital data is simultaneously performed in parallel in each analog parallel input data. If the full scale of the counter 65 is 255, it is sufficient to count only 255 clocks within the frame period.
A maximum of about 5 even for a short frame period of about 500 μs
It may be driven by a relatively low frequency clock of 00 kHz, and therefore, A / D conversion with a sufficient time is possible, and a low slew rate operational amplifier can be used as an internal element of the D / A converter 69, so glitches can occur. Higher accuracy is possible without adverse effects. Therefore, although it is not as fast as the flash type A / D converter, it can perform A / D conversion with sufficiently high speed and high accuracy at the frame frequency of a normal photoelectric conversion element, and an extremely high performance three-dimensional integrated circuit can be realized. .. Further, although the 3-bit A / D converter is used in this embodiment, it is obvious that it can be easily expanded to an A / D converter having an arbitrary number of bits.

【００２７】更に図１１においてはアナログデータ転送
スイッチ６３、ディジタルデータ転送スイッチ７１、リ
セットスイッチ７６は各々ＮチャネルＭＯＳＦＥＴとし
て描写及び説明を行ってきたが、ＮチャネルＭＯＳＦＥ
ＴではなくＰチャネルＭＯＳＦＥＴ、並列ＣＭＯＳスイ
ッチ、またはＪＦＥＴを使用してもよい。スイッチを駆
動する際のゲート電位変化によるフィードスルー電位変
動のデータ（とりわけアナログデータ）に対する影響を
更に考慮する場合には並列ＣＭＯＳスイッチが望まし
い。Further, in FIG. 11, the analog data transfer switch 63, the digital data transfer switch 71, and the reset switch 76 have been described and described as N channel MOSFETs.
Instead of T, P-channel MOSFET, parallel CMOS switch, or JFET may be used. A parallel CMOS switch is desirable when the influence of the feedthrough potential fluctuation on the data (particularly analog data) due to the gate potential change when driving the switch is further considered.

【００２８】図１０の光電変換層内にある光電変換単位
素子としてはその端子間電圧が露光量に応じて変化する
ものであればよく、その一方の端子電位を固定したとき
露光量情報を担う他方の端子の電位を図１１中のアナロ
グデータ入力端子６１に与えればよい。例えばフォトダ
イオードを用いてその端子間電位差を図１１のアナログ
データ入力端子６１に与えればよい。図１２は図１１中
のアナログ値蓄積部に対する充電能力を向上するための
光電変換単位素子を示したものであり、７８はフォトダ
イオード等に代表される光電変換基本デバイスであり、
その一方の端子は固定電位端に、他方はインピーダンス
変換して光電変換単位素子としての電流駆動能力を向上
させるためのフォロワ回路構成をとる、インピーダンス
変換素子７９のゲート端子に結線されている。８０は光
電変換材料７８の両端子間の電位差をリセットするため
のリセットスイッチである。インピーダンス変換素子７
９のソース端子８１に現われる電圧値を図１１のアナロ
グデータ入力端子６１に与えて使用する。The photoelectric conversion unit element in the photoelectric conversion layer of FIG. 10 may be any element whose terminal voltage changes according to the exposure amount, and bears the exposure amount information when one terminal potential is fixed. The potential of the other terminal may be applied to the analog data input terminal 61 in FIG. For example, a photodiode may be used to apply the potential difference between the terminals to the analog data input terminal 61 in FIG. FIG. 12 shows a photoelectric conversion unit element for improving the charging ability for the analog value storage section in FIG. 11, and 78 is a photoelectric conversion basic device represented by a photodiode or the like,
One terminal thereof is connected to a fixed potential end, and the other terminal is connected to a gate terminal of an impedance conversion element 79 having a follower circuit configuration for impedance conversion to improve the current drive capability as a photoelectric conversion unit element. Reference numeral 80 denotes a reset switch for resetting the potential difference between both terminals of the photoelectric conversion material 78. Impedance conversion element 7
The voltage value appearing at the source terminal 81 of 9 is given to the analog data input terminal 61 of FIG.

【００２９】以上、上記のような構成によれば、簡単な
回路構成と少ない素子数で高速高精度なＡ／Ｄ変換器を
単位光電変換素子毎に設けることが可能であり、高精度
ディジタル信号処理が可能な高集積度の３次元集積回路
を実現することができる。As described above, according to the above configuration, it is possible to provide a high-speed and high-accuracy A / D converter for each unit photoelectric conversion element with a simple circuit configuration and a small number of elements. It is possible to realize a highly integrated three-dimensional integrated circuit that can be processed.

【００３０】なお本発明は、光電変換素子をアナログデ
ータ入力源としたが、光情報に限らずアレイ状をなした
光以外の他の物理量を扱うセンシングデバイスをアナロ
グデータ入力源とした場合においても適用可能である。
更に前記アナログデータの入力源は特にセンシングデバ
イスからの出力である必要もなく信号処理の過程で現わ
れたなんらかのアナログ値であっても本質的に問題はな
く本発明は適用されるものである。また必要であれば、
図９（ａ）、（ｂ）で説明したと同様にクランプ回路を
設ければ固定パターンノイズの除去機能を有する３次元
集積回路も実現することが可能である。In the present invention, the photoelectric conversion element is used as an analog data input source. However, the present invention is not limited to optical information, and a sensing device that handles other physical quantities other than arrayed light is also used as an analog data input source. Applicable.
Further, the input source of the analog data does not need to be the output from the sensing device in particular, and any analog value appearing in the process of signal processing does not cause any problem and the present invention can be applied. Also, if necessary,
If a clamp circuit is provided in the same manner as described with reference to FIGS. 9A and 9B, a three-dimensional integrated circuit having a fixed pattern noise removing function can be realized.

【００３１】[0031]

【発明の効果】以上説明したように本発明によれば簡単
な回路構成によって、固定パターンノイズの除去機能を
有するセンサが可能になると共に、並列入力される複数
個のアナログ値をディジタル値に、Ａ／Ｄ変換期間を節
約して、高精度に変換することが可能になるとことと、
変換されたディジタル値を高速走査して出力することに
よって、高速高精度なパラレル入力／シリアル出力のＡ
／Ｄ変換器を実現することができる。また上記のＡ／Ｄ
変換器に入力すべきアナログデータを与えるアレイ状の
センシング素子を付加することにより、センシング素子
の各種の物理量情報量に基づくアナログ値をディジタル
値に各センシング素子毎に並列に変換することが可能と
なり、前記ディジタル量を高速に読み出して高速、高Ｓ
／Ｎのアレイ状センサを実現することができる。例えば
前記物理量として光を扱えば、本発明は画像入力装置と
して極めて有用である。更に上記のＡ／Ｄ変換器を多入
力多出力構成とし、これにより多数のアナログ値をＡ／
Ｄ変換するＡ／Ｄ変換層を形成すれば、高精度で高集積
度である３次元集積回路を実現することができる。とり
わけ本発明はアレイ状のセンシング素子を有する３次元
集積回路とりわけ画像処理用３次元集積回路用において
極めて好適である。As described above, according to the present invention, a sensor having a fixed pattern noise removing function becomes possible with a simple circuit configuration, and a plurality of analog values input in parallel are converted into digital values. A / D conversion period can be saved and conversion can be performed with high accuracy.
High-speed and high-accuracy parallel input / serial output A
A / D converter can be realized. Also, the above A / D
By adding an array-shaped sensing element that provides analog data to be input to the converter, it becomes possible to convert the analog value based on various physical quantity information amount of the sensing element into a digital value in parallel for each sensing element. , The digital amount is read at high speed, high speed, high S
An array sensor of / N can be realized. For example, if light is used as the physical quantity, the present invention is extremely useful as an image input device. Further, the above A / D converter has a multi-input multi-output configuration, which allows a large number of analog values to be
By forming an A / D conversion layer for D conversion, it is possible to realize a highly accurate and highly integrated three-dimensional integrated circuit. In particular, the present invention is extremely suitable for a three-dimensional integrated circuit having an array-shaped sensing element, especially for a three-dimensional integrated circuit for image processing.

【００３２】以上説明したように本発明の産業上の効果
は極めて大である。As described above, the industrial effect of the present invention is extremely large.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明のＡ／Ｄ変換器の第１の実施例における
回路図FIG. 1 is a circuit diagram of a first embodiment of an A / D converter of the present invention.

【図２】図１のＡ／Ｄ変換器の駆動タイミング図FIG. 2 is a drive timing chart of the A / D converter in FIG.

【図３】本発明のＡ／Ｄ変換器の第２の実施例における
回路図FIG. 3 is a circuit diagram of an A / D converter according to a second embodiment of the present invention.

【図４】図３のＡ／Ｄ変換器の駆動タイミング図4 is a drive timing diagram of the A / D converter of FIG.

【図５】本発明のセンサの第１の実施例における回路図FIG. 5 is a circuit diagram of a sensor according to a first embodiment of the present invention.

【図６】本発明のセンサの第２の実施例における回路図FIG. 6 is a circuit diagram of a sensor according to a second embodiment of the present invention.

【図７】２次元アレイ状のセンサの構成図FIG. 7 is a configuration diagram of a two-dimensional array sensor.

【図８】本発明の第１の実施例の２次元アレイ状のセン
サのブロック図FIG. 8 is a block diagram of a two-dimensional array sensor according to the first embodiment of the present invention.

【図９】（ａ）は本発明の第２の実施例の２次元アレイ
状のセンサのブロック図（ｂ）はＡ／Ｄ変換機能を備え
ない２次元アレイ状のセンサのブロック図FIG. 9A is a block diagram of a two-dimensional array sensor according to a second embodiment of the present invention, and FIG. 9B is a block diagram of a two-dimensional array sensor having no A / D conversion function.

【図１０】本発明の実施例の３次元集積回路の機能説明
図FIG. 10 is a functional explanatory diagram of a three-dimensional integrated circuit according to an embodiment of the present invention.

【図１１】本発明の３次元集積回路に用いるＡ／Ｄ変換
器の回路図FIG. 11 is a circuit diagram of an A / D converter used in the three-dimensional integrated circuit of the present invention.

【図１２】光電変換単位素子の回路図FIG. 12 is a circuit diagram of a photoelectric conversion unit element.

【符号の説明】[Explanation of symbols]

１ アナログデータ入力端子 ４ アナログ値蓄積部 ５ カウンタ ９ Ｄ／Ａ変換器 １０ 比較器 １１ ディジタルデータ第１転送スイッチ １２、１５、２４ ディジタル値蓄積部 １３ ディジタル値転送ゲート端子 １４ ディジタルデータ第２転送スイッチ １６ 走査回路 ２５ センシング素子 ３１ パラレルイン−シリアルアウトＡ／Ｄ変換器 ３４ 浮遊拡散領域 ３９ フォトダイオード ４０ 転送ゲート ４１ 垂直電荷転送路 ４４ フォトダイオード ４５ 増幅用トランジスタ ４６ 垂直信号線 ５０ 結合容量 ５１ 差分信号出力端子 ６１ アナログデータ入力端子 ６３ アナログデータ転送スイッチ ６５ カウンタ ６９ Ｄ／Ａ変換器 ７０ 比較器 ７１ ディジタルデータ転送スイッチ 1 Analog Data Input Terminal 4 Analog Value Storage 5 Counter 9 D / A Converter 10 Comparator 11 Digital Data First Transfer Switch 12, 15, 24 Digital Value Storage 13 Digital Value Transfer Gate Terminal 14 Digital Data Second Transfer Switch 16 Scanning Circuit 25 Sensing Element 31 Parallel-In-Serial-Out A / D Converter 34 Floating Diffusion Area 39 Photodiode 40 Transfer Gate 41 Vertical Charge Transfer Path 44 Photodiode 45 Amplifying Transistor 46 Vertical Signal Line 50 Coupling Capacitance 51 Differential Signal Output Terminal 61 Analog data input terminal 63 Analog data transfer switch 65 Counter 69 D / A converter 70 Comparator 71 Digital data transfer switch