JPH06103782A - MOS static RAM - Google Patents
- ️Fri Apr 15 1994
【０００１】[0001]
【産業上の利用分野】本発明は、フリップフロップを記
憶素子として構成されるスタティックＲＡＭ（static r
andom access memory）のうち、ＭＯＳトランジスタを
使用して構成される、いわゆるＭＯＳ型スタティックＲ
ＡＭに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a static RAM (static r) having a flip-flop as a storage element.
Of the andom access memory), a so-called MOS static R configured using MOS transistors
Regarding AM.
【０００２】近年、ＭＯＳ型スタティックＲＡＭは、セ
ル（メモリセル）の微細化、大容量化が進み、セルのソ
フトエラー耐量の低下や、スタンバイ時の電流の増加と
いう不都合を招いており、その対策が緊急の課題とされ
ている。In recent years, the MOS type static RAM has been inconvenienced in that the cell (memory cell) has been miniaturized and the capacity has been increased, and the soft error resistance of the cell is lowered and the current at the standby time is increased. Is an urgent issue.
【０００３】[0003]
【従来の技術】従来、ＭＯＳ型スタティックＲＡＭとし
て、例えば、図１０に示すような、いわゆる高抵抗負荷
形セルを備えたものが知られている。2. Description of the Related Art Conventionally, as a MOS static RAM, there is known one having a so-called high resistance load type cell as shown in FIG.
【０００４】図中、１は記憶素子をなすフリップフロッ
プであり、２は外部から供給される外部電源電圧をチッ
プ内部で降圧してなる内部降圧電圧ＶＤＤを供給するＶ
ＤＤ線、３、４は駆動素子をなすｎＭＯＳトランジス
タ、５、６はリーク補償用の高抵抗である。In the figure, 1 is a flip-flop which forms a memory element, and 2 is a V which supplies an internal step-down voltage VDD obtained by stepping down an external power supply voltage supplied from outside.
DD lines 3, 4 are nMOS transistors forming drive elements, and 5 and 6 are high resistances for leak compensation.
【０００５】また、７、８はセル選択用のｎＭＯＳトラ
ンジスタ、ＷＬはロウデコーダ（図示せず）に接続され
たワード線、ＢＬ、／ＢＬはコラム選択ゲート（図示せ
ず）に接続されたビット線対である。Further, 7 and 8 are nMOS transistors for cell selection, WL is a word line connected to a row decoder (not shown), and BL and / BL are bits connected to a column selection gate (not shown). It is a line pair.
【０００６】ここに、例えば、ノード９＝「Ｈ」の場
合、ｎＭＯＳトランジスタ４＝ＯＮ、ノード１０＝
「Ｌ」、ｎＭＯＳトランジスタ３＝ＯＦＦで、ノード９
＝「Ｈ」が維持される。Here, for example, when the node 9 = “H”, the nMOS transistor 4 = ON and the node 10 =
“L”, nMOS transistor 3 = OFF, node 9
= “H” is maintained.
【０００７】この場合、リーク補償用の高抵抗５は、Ｖ
ＤＤ線２からノード９に対して電流を供給し、リークに
よるノード９の電位の低下を補償する機能を果たすこと
になる。In this case, the high resistance 5 for leak compensation is V
A current is supplied from the DD line 2 to the node 9 to fulfill the function of compensating for the potential drop of the node 9 due to leakage.
【０００８】また、この場合、ｎＭＯＳトランジスタ４
＝ＯＮであるから、ＶＤＤ線２から高抵抗６及びｎＭＯ
Ｓトランジスタ４を介して接地に電流が流れるが、この
電流がセルデータを保持するための電流、いわゆるセル
データ保持電流として消費されることになる。In this case, the nMOS transistor 4
= ON, the high resistance 6 and nMO from VDD line 2
A current flows to the ground via the S-transistor 4, but this current is consumed as a current for holding cell data, a so-called cell data holding current.
【０００９】これに対して、ノード１０＝「Ｈ」の場
合、ｎＭＯＳトランジスタ３＝ＯＮ、ノード９＝
「Ｌ」、ｎＭＯＳトランジスタ４＝ＯＦＦで、ノード１
０＝「Ｈ」が維持される。On the other hand, when the node 10 = “H”, the nMOS transistor 3 = ON and the node 9 =
“L”, nMOS transistor 4 = OFF, node 1
0 = “H” is maintained.
【００１０】この場合、リーク補償用の高抵抗６は、Ｖ
ＤＤ線２からノード１０に対して電流を供給し、リーク
によるノード１０の電位の低下を補償する機能を果たす
ことになる。In this case, the high resistance 6 for leak compensation is V
A current is supplied from the DD line 2 to the node 10 to fulfill the function of compensating for the decrease in the potential of the node 10 due to leakage.
【００１１】また、この場合、ｎＭＯＳトランジスタ３
＝ＯＮであるから、ＶＤＤ線２から高抵抗５及びｎＭＯ
Ｓトランジスタ３を介して接地に電流が流れるが、この
電流がセルデータ保持電流として消費されることにな
る。In this case, the nMOS transistor 3
= ON, so the high resistance 5 and nMO from VDD line 2
A current flows to the ground via the S transistor 3, but this current is consumed as a cell data holding current.
【００１２】[0012]
【発明が解決しようとする課題】ここに、高抵抗５、６
の抵抗値を大きくする場合には、セルデータ保持電流を
低減することができるが、ノード９がＨレベルとされる
場合に、このノード９のＨレベルを維持するためには、
ノード９に対して１０〜１００ｆＡの電流を流す必要が
あり、また、ノード１０がＨレベルとされる場合には、
このノード１０のＨレベルを維持するために、ノード１
０に対して１０〜１００ｆＡの電流を流す必要がある。Here, the high resistances 5 and 6 are provided.
The cell data holding current can be reduced by increasing the resistance value of, but in order to maintain the H level of node 9 when node 9 is set to the H level,
It is necessary to supply a current of 10 to 100 fA to the node 9, and when the node 10 is at the H level,
In order to maintain the H level of this node 10, the node 1
It is necessary to flow a current of 10 to 100 fA for 0.
【００１３】このため、これら高抵抗５、６の抵抗値を
大きくするにも一定の限界があり、このことが、セルの
大容量化を図ると、セルデータ保持電流が増加してしま
う原因となっていた。Therefore, there is a certain limit in increasing the resistance values of these high resistances 5 and 6, which causes a cell data holding current to increase when the cell capacity is increased. Was becoming.
【００１４】このセルの大容量化によるセルデータ保持
電流の増加は、スタンバイ状態時において消費される電
力の殆どをセルデータ保持電流によるものとしている、
いわゆる低消費電力型のＭＯＳ型スタティックＲＡＭに
おいて、特に、深刻な問題となっている。The increase in the cell data holding current due to the large capacity of the cell is because most of the power consumed in the standby state is due to the cell data holding current.
This is a serious problem especially in so-called low power consumption type MOS static RAM.
【００１５】また、セルの微細化によるノード９、１０
の寄生容量の低下に伴い、ノード９、１０のうち、Ｈレ
ベルとされるノードにチャージされる電荷量が減少し、
これが、セルのソフトエラー耐量を低下させる原因とな
っていた。Nodes 9 and 10 due to cell miniaturization
Along with the decrease of the parasitic capacitance of, the amount of electric charge charged to the node set to the H level among the nodes 9 and 10 decreases,
This has been a cause of lowering the soft error resistance of the cell.
【００１６】このセルの微細化によるソフトエラー耐量
の低下は、ノード９、１０のうち、Ｈレベルとされるノ
ードに印加される電圧を低くすると、更に大きくなるの
で、外部電源電圧を降圧してなる降圧電圧をセルに供給
するようにしているＭＯＳ型スタティックＲＡＭにおい
て、特に、深刻な問題となっている。The decrease in the soft error tolerance due to the miniaturization of the cell is further increased by lowering the voltage applied to the node of the nodes 9 and 10 which is set to the H level, so that the external power supply voltage is stepped down. This is a serious problem particularly in the MOS type static RAM in which the reduced voltage is supplied to the cell.
【００１７】本発明は、かかる点に鑑み、スタンバイ時
における消費電力の低減化を求める場合には、これを行
うことができ、セルとして十分なソフトエラー耐量の確
保を求める場合には、これを行うことができるようにし
たＭＯＳ型スタティックＲＡＭを提供することを目的と
する。In view of the above point, the present invention can do this when it is desired to reduce the power consumption during standby, and when it is required to secure a sufficient soft error tolerance as a cell. It is an object of the present invention to provide a MOS static RAM that can be performed.
【００１８】[0018]
【課題を解決するための手段】図１は本発明の原理説明
図であり、本発明によるＭＯＳ型スタティックＲＡＭ
は、外部から供給される外部電源電圧ＶＣＣの変化に対
応して電圧値の異なる複数の電圧Ｖ1、Ｖ2・・・Ｖnを
出力する電源回路１１と、この電源回路１１から出力さ
れる複数の電圧Ｖ1、Ｖ2・・・Ｖnの中から一の電圧を
選択し、この選択した電圧を、セルデータ保持電圧とし
て、セル１２を構成するフリップフロップ１３に供給す
る選択回路１４とを備えて構成される。FIG. 1 is a diagram for explaining the principle of the present invention. A MOS static RAM according to the present invention.
Is output from the power supply circuit 11 that outputs a plurality of voltages V 1 , V 2 ... V n having different voltage values corresponding to changes in the external power supply voltage VCC supplied from the outside. One voltage is selected from a plurality of voltages V 1 , V 2 ... V n , and the selected voltage is supplied as a cell data holding voltage to a flip-flop 13 forming a cell 12. It is configured with.
【００１９】なお、１５1、１５2・・・１５nは選択回
路１４を構成するスイッチ素子、Ｓ1、Ｓ2・・・Ｓnは
スイッチ素子１５1、１５2・・・１５nのＯＮ、ＯＦＦ
を制御するスイッチ制御信号、１６、１７はセル選択用
のｎＭＯＳトランジスタ、ＷＬはワード線、ＢＬ、／Ｂ
Ｌはビット線である。[0019] Incidentally, 15 1, 15 2 ··· 15 n switch elements constituting the selection circuit 14, S 1, S 2 ··· S n switch elements 15 1, 15 2 ··· 15 n ON of , OFF
Control signal for controlling the cell, 16, 17 are nMOS transistors for cell selection, WL is a word line, BL, / B
L is a bit line.
【００２０】[0020]
【作用】スタンバイ時における消費電力の低減化を求め
る場合には、セルデータ保持電圧として、電源回路１１
から出力される複数の電圧Ｖ1、Ｖ2・・・Ｖnの中から
電圧値の低いものを選択するように制御する。When a reduction in power consumption during standby is required, the cell data holding voltage is used as the power supply circuit 11.
Controls to select one low voltage value from among a plurality of voltages V 1, V 2 ··· V n output from.
【００２１】また、セルとして十分なソフトエラー耐量
を確保する場合には、セルデータ保持電圧として、電源
回路１１から出力される複数の電圧Ｖ1、Ｖ2・・・Ｖn
の中から電圧値の高いものを選択するように制御する。Further, in order to secure a sufficient soft error tolerance as a cell, a plurality of voltages V 1 , V 2 ... V n output from the power supply circuit 11 are used as cell data holding voltages.
Control is performed so that the one with a higher voltage value is selected from among the above.
【００２２】[0022]
【実施例】以下、図２〜図９を参照して、本発明の第１
実施例及び第２実施例について説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The first embodiment of the present invention will be described below with reference to FIGS.
An example and a second example will be described.
【００２３】第１実施例・・図２〜図６ 図２は本発明の第１実施例の要部を示すブロック図であ
り、１８はチップ本体、１９、２０はロウアドレス信号
Ａ０、Ａ１が入力されるロウアドレス信号入力端子であ
る。First Embodiment ... FIGS. 2 to 6 FIG. 2 is a block diagram showing a main part of a first embodiment of the present invention. 18 is a chip body, 19 and 20 are row address signals A0 and A1. It is a row address signal input terminal to be input.
【００２４】また、２１はロウアドレス信号入力端子１
９、２０を介して入力されたロウアドレス信号Ａ０、Ａ
１を波形整形し、これらロウアドレス信号Ａ０、Ａ１を
相補信号化してなる内部ロウアドレス信号ａ０、／ａ
０、ａ１、／ａ１を出力するロウアドレスバッファであ
る。Reference numeral 21 is a row address signal input terminal 1
Row address signals A0, A input via 9 and 20
1 is waveform-shaped and internal row address signals a0, / a are formed by complementing these row address signals A0, A1.
A row address buffer that outputs 0, a1, and / a1.
【００２５】また、２２はロウアドレスバッファ２１を
介して入力されたロウアドレス信号Ａ０、Ａ１を内部ロ
ウアドレス信号ａ０、／ａ０、ａ１、／ａ１を使用して
デコードするロウデコーダ、２３はセルを配列してなる
セルアレイ部である。Reference numeral 22 is a row decoder for decoding the row address signals A0, A1 input through the row address buffer 21 using the internal row address signals a0, / a0, a1, / a1 and 23 is a cell. It is an array of cell arrays.
【００２６】ここに、ロウアドレスバッファ２１、ロウ
デコーダ２２及びセルアレイ部２３は、具体的には、例
えば、図３に示すように構成される。図中、ＷＬ０〜Ｗ
Ｌ３はワード線、ＢＬ０〜／ＢＬ３はビット線、ＶＤＤ
は内部降圧電圧である。Here, the row address buffer 21, the row decoder 22 and the cell array section 23 are specifically constructed as shown in FIG. 3, for example. In the figure, WL0-W
L3 is a word line, BL0 to / BL3 is a bit line, VDD
Is the internal step-down voltage.
【００２７】また、２４は高抵抗負荷型のセル、２５は
セル２４を構成する高抵抗負荷型のフリップフロップで
あり、これらフリップフロップ２５には、後述する電源
回路からセルデータ保持電圧Ｖcellが供給される。Further, 24 is a high resistance load type cell, 25 is a high resistance load type flip-flop constituting the cell 24, and a cell data holding voltage Vcell is supplied to these flip-flops 25 from a power supply circuit described later. To be done.
【００２８】また、図２において、２６、２７はコラム
アドレス信号Ａ２、Ａ３が入力されるコラムアドレス信
号入力端子、２８はコラムアドレス信号入力端子２６、
２７を介して入力されたロウアドレス信号Ａ２、Ａ３を
波形整形し、これらコラムアドレス信号Ａ２、Ａ３を相
補信号化してなる内部コラムアドレス信号ａ２、／ａ
２、ａ３、／ａ３を出力するコラムアドレスバッファで
ある。Further, in FIG. 2, 26 and 27 are column address signal input terminals to which the column address signals A2 and A3 are input, and 28 is a column address signal input terminal 26,
Internal column address signals a2, / a obtained by shaping the waveforms of the row address signals A2, A3 input via 27 and converting these column address signals A2, A3 into complementary signals.
It is a column address buffer that outputs 2, a3, / a3.
【００２９】また、２９はコラムアドレスバッファ２８
を介して入力されたコラムアドレス信号Ａ２、Ａ３を内
部コラムアドレス信号ａ２、／ａ２、ａ３、／ａ３を使
用してデコードするコラムデコーダである。Further, 29 is a column address buffer 28.
A column decoder for decoding the column address signals A2 and A3 input via the internal column address signals a2, / a2, a3 and / a3.
【００３０】また、ＣＬ０〜ＣＬ３はコラムデコーダ２
９から導出されたコラム選択信号線、３０はコラムデコ
ーダ２９から出力されるコラム選択信号に従ってコラム
の選択を行うコラム選択回路である。CL0 to CL3 are column decoders 2
A column selection signal line derived from 9 and a column selection circuit 30 select a column according to a column selection signal output from a column decoder 29.
【００３１】ここに、コラムアドレスバッファ２８、コ
ラムデコーダ２９及びコラム選択回路３０は、具体的に
は、例えば、図４に示すように構成される。なお、Ｄ
Ｂ、／ＤＢはデータバスである。Here, the column address buffer 28, the column decoder 29 and the column selection circuit 30 are specifically constructed as shown in FIG. 4, for example. In addition, D
B and / DB are data buses.
【００３２】また、図２において、３１はセルアレイ部
２３に書き込むためのデータＤＩを入力するためのデー
タ入力端子、３２はデータ入力端子３１を介して入力さ
れたデータＤＩを波形整形するデータ入力バッファであ
る。In FIG. 2, 31 is a data input terminal for inputting data DI to be written in the cell array section 23, and 32 is a data input buffer for waveform-shaping the data DI input via the data input terminal 31. Is.
【００３３】また、３３はデータ入力バッファ３２から
出力されたデータＤＩをロウアドレス信号Ａ０、Ａ１及
びコラムアドレス信号Ａ２、Ａ３により指定されたセル
２４に書き込むためのライトアンプである。Reference numeral 33 is a write amplifier for writing the data DI output from the data input buffer 32 into the cell 24 designated by the row address signals A0 and A1 and the column address signals A2 and A3.
【００３４】また、３４はチップ選択信号／ＣＳを入力
するためのチップ選択信号入力端子、３５はチップ選択
信号入力端子３４を介して入力されたチップ選択信号／
ＣＳを波形整形するチップ選択信号入力バッファであ
る。Further, 34 is a chip selection signal input terminal for inputting a chip selection signal / CS, and 35 is a chip selection signal / input through the chip selection signal input terminal 34.
It is a chip selection signal input buffer that shapes the waveform of CS.
【００３５】また、３６は書込み制御信号／ＷＥを入力
するための書込み制御信号入力端子、３７は書込み制御
信号入力端子３６を介して入力された書込み制御信号／
ＷＥを波形整形する書込み制御信号入力バッファであ
る。Further, 36 is a write control signal input terminal for inputting a write control signal / WE, and 37 is a write control signal / input via the write control signal input terminal 36.
It is a write control signal input buffer that shapes the waveform of WE.
【００３６】また、３８はセルアレイ部２３から読み出
されたデータを増幅するセンスアンプ、３９はセンスア
ンプ３８によって増幅されたデータを外部に出力するた
めのデータ出力バッファ、４０はデータ出力バッファか
らの出力データＤＯが出力されるデータ出力端子であ
る。Further, 38 is a sense amplifier for amplifying the data read from the cell array section 23, 39 is a data output buffer for outputting the data amplified by the sense amplifier 38 to the outside, and 40 is a data output buffer. The data output terminal outputs the output data DO.
【００３７】ここに、データ入力バッファ３２、ライト
アンプ３３、チップ選択信号入力バッファ３５、書込み
制御信号入力バッファ３７、センスアンプ３８及びデー
タ出力バッファ３９は、具体的には、例えば、図５に示
すように構成される。Here, the data input buffer 32, the write amplifier 33, the chip selection signal input buffer 35, the write control signal input buffer 37, the sense amplifier 38, and the data output buffer 39 are specifically shown in FIG. 5, for example. Is configured as follows.
【００３８】また、図２において、４１はセル２４（図
３参照）用に設けられた電源回路であり、４２、４３は
外部から供給される外部電源電圧ＶＣＣを内部回路に供
給するＶＣＣ電源線、４４はダイオード接続されたｎＭ
ＯＳトランジスタである。In FIG. 2, reference numeral 41 is a power supply circuit provided for the cell 24 (see FIG. 3), and 42 and 43 are VCC power supply lines for supplying an external power supply voltage VCC supplied from the outside to an internal circuit. , 44 are diode-connected nM
It is an OS transistor.
【００３９】即ち、このセル２４用に設けられた電源回
路４１は、ノード４５に外部電源電圧ＶＣＣを出力し、
ノード４６にＶＣＣ−Ｖth（ｎＭＯＳトランジスタのス
レッショルド電圧）を出力するように構成されている。That is, the power supply circuit 41 provided for the cell 24 outputs the external power supply voltage VCC to the node 45,
It is configured to output VCC-Vth (threshold voltage of nMOS transistor) to the node 46.
【００４０】また、４７は電源回路４１から出力される
２個の電圧、即ち、ＶＣＣ、ＶＣＣ−Ｖthから一の電圧
を選択し、この選択した電圧をセルデータ保持電圧Ｖce
llとしてセル２４を構成するフリップフロップ２５に供
給する選択回路であり、４８、４９はスイッチ素子をな
すｐＭＯＳトランジスタである。Further, 47 selects one of two voltages output from the power supply circuit 41, that is, one of VCC and VCC-Vth, and selects the selected voltage as the cell data holding voltage Vce.
ll is a selection circuit that supplies the flip-flop 25 that constitutes the cell 24, and 48 and 49 are pMOS transistors that form switch elements.
【００４１】また、５０はｐＭＯＳトランジスタ４８、
４９のＯＮ、ＯＦＦ動作、即ち、選択回路４７の選択動
作を制御する選択制御回路をなす外部電源電圧検出回路
であり、５１はＶＣＣ電源線、５２〜５５はｎＭＯＳト
ランジスタ、５６、５７はクランプ抵抗、５８はインバ
ータである。Further, 50 is a pMOS transistor 48,
An external power supply voltage detection circuit forming a selection control circuit for controlling the ON / OFF operation of 49, that is, the selection operation of the selection circuit 47, 51 is a VCC power supply line, 52 to 55 are nMOS transistors, and 56 and 57 are clamp resistors. , 58 are inverters.
【００４２】ここに、図６は、外部電源電圧ＶＣＣと、
ノード４５の電圧、ノード４６の電圧、ノード５９の電
圧、ノード６０の電圧、ノード６１の電圧、セル２４を
構成するフリップフロップ２５に供給されるセルデータ
保持電圧Ｖcellとの関係を示した図であり、図中、線幅
を太くする実線６３が外部電源電圧ＶＣＣとセル２４を
構成するフリップフロップ２５に供給されるセルデータ
保持電圧Ｖcellとの関係を示している。FIG. 6 shows the external power supply voltage VCC and
FIG. 6 is a diagram showing the relationship between the voltage of the node 45, the voltage of the node 46, the voltage of the node 59, the voltage of the node 60, the voltage of the node 61, and the cell data holding voltage Vcell supplied to the flip-flop 25 forming the cell 24. In the figure, a solid line 63 having a thicker line width indicates the relationship between the external power supply voltage VCC and the cell data holding voltage Vcell supplied to the flip-flop 25 forming the cell 24.
【００４３】即ち、この第１実施例では、ＶＣＣ≧４×
Ｖthとされた場合（動作モードとされた場合）、ｎＭＯ
Ｓトランジスタ５５のベースにはＶth以上の電圧が印加
され、ｎＭＯＳトランジスタ５５＝ＯＮ、ノード６０＝
「Ｌ」、ノード６１＝「Ｈ」とされる。That is, in this first embodiment, VCC ≧ 4 ×
If Vth (operating mode), nMO
A voltage of Vth or more is applied to the base of the S transistor 55, the nMOS transistor 55 = ON, the node 60 =
“L” and node 61 = “H”.
【００４４】この結果、ｐＭＯＳトランジスタ４８＝Ｏ
ＦＦ、ｐＭＯＳトランジスタ４９＝ＯＮとなり、セル２
４を構成するフリップフロップ２５にはセルデータ保持
電圧ＶcellとしてＶＣＣ−Ｖthが印加され、データ保持
電流が抑えられ、スタンバイ時における消費電力の低減
化が図られる。As a result, the pMOS transistor 48 = 0
FF, pMOS transistor 49 = ON, cell 2
VCC-Vth is applied as the cell data holding voltage Vcell to the flip-flops 25 constituting No. 4, the data holding current is suppressed, and the power consumption during standby is reduced.
【００４５】これに対して、ＶＣＣ＜４×Ｖthとされた
場合（セルデータ保持モードとされた場合）には、ｎＭ
ＯＳトランジスタ５５のベースには接地電圧、０［Ｖ］
が印加され、ｎＭＯＳトランジスタ５５＝ＯＦＦ、ノー
ド６０＝「Ｈ」、ノード６１＝「Ｌ」とされる。On the other hand, when VCC <4 × Vth (in the cell data holding mode), nM
The base of the OS transistor 55 has a ground voltage of 0 [V].
Is applied, and the nMOS transistor 55 = OFF, the node 60 = “H”, and the node 61 = “L”.
【００４６】この結果、ｐＭＯＳトランジスタ４８＝Ｏ
Ｎ、ｐＭＯＳトランジスタ４９＝ＯＦＦとなり、セル２
４を構成するフリップフロップ２５にはセルデータ保持
電圧Ｖcellとして外部電源電圧ＶＣＣが印加され、セル
２４として十分なソフトエラー耐量が確保される。As a result, the pMOS transistor 48 = 0
N, pMOS transistor 49 = OFF, cell 2
The external power supply voltage VCC is applied as the cell data holding voltage Vcell to the flip-flop 25 forming the cell No. 4, and the cell 24 has a sufficient soft error tolerance.
【００４７】例えば、Ｖth＝０.９［Ｖ］とすると、Ｖ
ＣＣ≧４×０.９＝３.６［Ｖ］とされた場合には、セル
２４を構成するフリップフロップ２５にはセルデータ保
持電圧ＶcellとしてＶＣＣ−０.９［Ｖ］が印加され、
データ保持電流が抑えられ、スタンバイ時の消費電力の
低減化が図られる。For example, if Vth = 0.9 [V], then Vth
When CC ≧ 4 × 0.9 = 3.6 [V], VCC-0.9 [V] is applied to the flip-flop 25 forming the cell 24 as the cell data holding voltage Vcell,
The data holding current is suppressed, and the power consumption during standby is reduced.
【００４８】これに対して、ＶＣＣ＜４×０.９＝３.６
［Ｖ］とされた場合には、セル２４を構成するフリップ
フロップ２５にはセルデータ保持電圧Ｖcellとして外部
電源電圧ＶＣＣが印加され、セル２４として十分なソフ
トエラー耐量が確保される。On the other hand, VCC <4 × 0.9 = 3.6
When set to [V], the external power supply voltage VCC is applied as the cell data holding voltage Vcell to the flip-flop 25 constituting the cell 24, and the cell 24 has a sufficient soft error tolerance.
【００４９】第２実施例・・図７〜図９ 図７は本発明の第２実施例の要部を示すブロック図であ
り、この第２実施例において、図２に示す電源回路４１
と回路構成の異なる電源回路６４が設けられている。Second Embodiment FIG. 7 to FIG. 9 FIG. 7 is a block diagram showing a main part of a second embodiment of the present invention. In the second embodiment, the power supply circuit 41 shown in FIG.
And a power supply circuit 64 having a different circuit configuration.
【００５０】この電源回路６４において、６５は外部電
源電圧ＶＣＣを昇圧してなる昇圧電圧を出力する昇圧電
圧発生回路であり、この昇圧電圧発生回路６５は、具体
的には、図８に示すように構成される。In the power supply circuit 64, reference numeral 65 is a boosted voltage generation circuit for outputting a boosted voltage obtained by boosting the external power supply voltage VCC. Specifically, the boosted voltage generation circuit 65 is as shown in FIG. Is composed of.
【００５１】図中、６６は外部電源電圧入力端子、６７
〜６９はリング発振回路を構成するインバータ、７０は
コンデンサ、７１、７２はｎＭＯＳトランジスタ、７３
は昇圧電圧を出力する昇圧電圧出力端子であり、この昇
圧電圧発生回路６５からは昇圧電圧として、２ＶＣＣ−
２Ｖthが出力される。In the figure, 66 is an external power supply voltage input terminal, 67
To 69 are inverters forming a ring oscillation circuit, 70 are capacitors, 71 and 72 are nMOS transistors, 73
Is a boosted voltage output terminal for outputting a boosted voltage. The boosted voltage generation circuit 65 outputs a boosted voltage of 2VCC-
2Vth is output.
【００５２】即ち、この第２実施例においては、電源回
路６４は、ノード４５に昇圧電圧、２ＶＣＣ−２Ｖthを
出力し、ノード４６に外部電源電圧ＶＣＣを出力するよ
うに構成されている。That is, in the second embodiment, the power supply circuit 64 is configured to output the boosted voltage, 2VCC-2Vth, to the node 45 and the external power supply voltage VCC to the node 46.
【００５３】ここに、図９は、外部電源電圧ＶＣＣと、
ノード４５の電圧、ノード４６の電圧、ノード５９の電
圧、ノード６０の電圧、ノード６１の電圧、セル２４を
構成するフリップフロップ２５に供給されるセルデータ
保持電圧Ｖcellとの関係を示した図であり、図中、線幅
を太くする実線７４が外部電源電圧ＶＣＣとセル２４を
構成するフリップフロップ２５に供給されるセルデータ
保持電圧Ｖcellを示している。FIG. 9 shows the external power supply voltage VCC,
FIG. 6 is a diagram showing the relationship between the voltage of the node 45, the voltage of the node 46, the voltage of the node 59, the voltage of the node 60, the voltage of the node 61, and the cell data holding voltage Vcell supplied to the flip-flop 25 forming the cell 24. In the figure, a solid line 74 having a thicker line width indicates the external power supply voltage VCC and the cell data holding voltage Vcell supplied to the flip-flop 25 forming the cell 24.
【００５４】即ち、この第２実施例では、ＶＣＣ≧４×
Ｖthとされた場合（動作モードとされた場合）、ｎＭＯ
Ｓトランジスタ５５のベースにはＶth以上の電圧が印加
され、ｎＭＯＳトランジスタ５５＝ＯＮとなり、ノード
６０＝「Ｌ」、ノード６１＝「Ｈ」とされる。That is, in this second embodiment, VCC ≧ 4 ×
If Vth (operating mode), nMO
A voltage of Vth or more is applied to the base of the S transistor 55, the nMOS transistor 55 is turned ON, and the node 60 = “L” and the node 61 = “H”.
【００５５】この結果、ｐＭＯＳトランジスタ４８＝Ｏ
ＦＦ、ｐＭＯＳトランジスタ４９＝ＯＮとなり、セル２
４のフリップフロップ２５にはセルデータ保持電圧Ｖce
llとして外部電源電圧ＶＣＣが印加される。As a result, the pMOS transistor 48 = 0
FF, pMOS transistor 49 = ON, cell 2
Cell data holding voltage Vce
The external power supply voltage VCC is applied as ll.
【００５６】これに対して、ＶＣＣ＜４×Ｖthとされた
場合（セルデータ保持モードとされた場合）には、ｎＭ
ＯＳトランジスタ５５のベースには接地電圧、０［Ｖ］
が印加され、ｎＭＯＳトランジスタ５５＝ＯＦＦ、ノー
ド６０＝「Ｈ」、ノード６１＝「Ｌ」とされる。On the other hand, when VCC <4 × Vth (in the cell data holding mode), nM
The base of the OS transistor 55 has a ground voltage of 0 [V].
Is applied, and the nMOS transistor 55 = OFF, the node 60 = “H”, and the node 61 = “L”.
【００５７】この結果、ｐＭＯＳトランジスタ４８＝Ｏ
Ｎ、ｐＭＯＳトランジスタ４９＝ＯＦＦとなり、セル２
４のフリップフロップ２５にはセルデータ保持電圧Ｖce
llとして昇圧電圧２ＶＣＣ−２Ｖthが印加される。As a result, the pMOS transistor 48 = 0
N, pMOS transistor 49 = OFF, cell 2
Cell data holding voltage Vce
The boosted voltage 2VCC-2Vth is applied as ll.
【００５８】例えば、Ｖth＝０.９［Ｖ］とすると、Ｖ
ＣＣ≧４×０.９＝３.６［Ｖ］とされた場合には、セル
２４を構成するフリップフロップ２５にはセルデータ保
持電圧Ｖcellとして外部電源電圧ＶＣＣ自体が印加され
る。For example, if Vth = 0.9 [V], V
When CC ≧ 4 × 0.9 = 3.6 [V], the external power supply voltage VCC itself is applied as the cell data holding voltage Vcell to the flip-flop 25 forming the cell 24.
【００５９】これに対して、ＶＣＣ＜４×０.９＝３.６
［Ｖ］とされた場合には、セル２４を構成するフリップ
フロップ２５にはセルデータ保持電圧Ｖcellとして昇圧
電圧２ＶＣＣ−２×０.９［Ｖ］が印加され、セル２４
として十分なソフトエラー耐量が確保される。On the other hand, VCC <4 × 0.9 = 3.6
When the voltage is set to [V], the boosted voltage 2VCC-2 × 0.9 [V] is applied to the flip-flop 25 forming the cell 24 as the cell data holding voltage Vcell.
As a result, sufficient soft error tolerance is secured.
【００６０】したがって、この第２実施例は、動作モー
ド時、外部から供給される外部電源電圧ＶＣＣを第１実
施例の場合よりも低くして、スタンバイ時における消費
電力を低減化する場合に適用して好適な例である。Therefore, this second embodiment is applied to the case where the external power supply voltage VCC supplied from the outside in the operation mode is made lower than that in the first embodiment to reduce the power consumption during standby. It is a suitable example.
【００６１】なお、上述の実施例においては、セルデー
タ保持電圧Ｖcellを選択する選択回路４７を制御する回
路として外部電源電圧検出回路５０を設けるようにした
場合について説明したが、この代わりに、外部電源電圧
を降圧する降圧回路から出力される降圧電圧を検出する
降圧電圧検出回路や、外部電源電圧を昇圧する昇圧回路
から出力される昇圧電圧を検出する昇圧電圧検出回路を
設け、これらによって選択回路４７を制御するようにし
ても良い。In the above-described embodiment, the case where the external power supply voltage detection circuit 50 is provided as a circuit for controlling the selection circuit 47 for selecting the cell data holding voltage Vcell has been described. A step-down voltage detection circuit that detects the step-down voltage output from the step-down circuit that steps down the power supply voltage and a boost voltage detection circuit that detects the step-up voltage output from the step-up circuit that steps up the external power supply voltage are provided. You may make it control 47.
【００６２】[0062]
【発明の効果】本発明によれば、電源回路１１から出力
される複数の電圧Ｖ1、Ｖ2・・・Ｖnの中から電圧値の
低い電圧をセルデータ保持電圧として選択するように制
御する場合には、スタンバイ時における消費電力を低減
化することができ、電源回路１１から出力される複数の
電圧Ｖ1、Ｖ2・・・Ｖnの中から電圧値の高い電圧を選
択するように制御する場合には、セルとして十分なソフ
トエラー耐量を確保することができる。According to the present invention, control is performed such that a voltage having a low voltage value is selected from among a plurality of voltages V 1 , V 2 ... V n output from the power supply circuit 11 as the cell data holding voltage. In this case, the power consumption during standby can be reduced, and a voltage having a high voltage value is selected from the plurality of voltages V 1 , V 2 ... V n output from the power supply circuit 11. In the case of controlling to 1, it is possible to secure a sufficient soft error tolerance as a cell.
【図１】本発明の原理説明図である。FIG. 1 is a diagram illustrating the principle of the present invention.
【図２】本発明の第１実施例の要部を示すブロック図で
ある。FIG. 2 is a block diagram showing a main part of the first embodiment of the present invention.
【図３】本発明の第１実施例を構成するロウアドレスバ
ッファ、ロウデコーダ及びセルアレイ部の構成を具体的
に示す回路図である。FIG. 3 is a circuit diagram specifically showing a configuration of a row address buffer, a row decoder, and a cell array section that constitute the first embodiment of the present invention.
【図４】本発明の第１実施例を構成するコラムアドレス
バッファ、コラムデコーダ及びコラム選択回路の構成を
具体的に示す回路図である。FIG. 4 is a circuit diagram specifically showing a configuration of a column address buffer, a column decoder, and a column selection circuit constituting the first embodiment of the present invention.
【図５】本発明の第１実施例を構成するデータ入力バッ
ファ、ライトアンプ、チップ選択信号入力バッファ、書
込み制御信号入力バッファ、センスアンプ及びデータ出
力バッファを具体的に示す回路図である。FIG. 5 is a circuit diagram specifically showing a data input buffer, a write amplifier, a chip selection signal input buffer, a write control signal input buffer, a sense amplifier and a data output buffer which constitute the first embodiment of the present invention.
【図６】本発明の第１実施例の動作を説明するための図
である。FIG. 6 is a diagram for explaining the operation of the first embodiment of the present invention.
【図７】本発明の第２実施例の要部を示すブロック図で
ある。FIG. 7 is a block diagram showing a main part of a second embodiment of the present invention.
【図８】本発明の第２実施例を構成する昇圧電圧発生回
路の構成を具体的に示す回路図である。FIG. 8 is a circuit diagram specifically showing a configuration of a boosted voltage generating circuit that constitutes a second embodiment of the present invention.
【図９】本発明の第２実施例の動作を説明するための図
である。FIG. 9 is a diagram for explaining the operation of the second embodiment of the present invention.
【図１０】従来のＭＯＳ型スタティックＲＡＭが備える
セルの一例を示す回路図である。FIG. 10 is a circuit diagram showing an example of a cell included in a conventional MOS static RAM.
１１ 電源回路 １２ セル １３ フリップフロップ １４ 選択回路 １５1、１５2、１５n スイッチ素子 Ｓ1、Ｓ2、Ｓn スイッチ制御信号11 power supply circuit 12 cell 13 flip-flop 14 selection circuit 15 1 , 15 2 , 15 n switch element S 1 , S 2 , S n switch control signal