JPH0677805A - Output buffer circuit - Google Patents

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は、半導体集積回路用の
出力バッファ回路に関し、特にノイズを低減させた出力
バッファ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output buffer circuit for a semiconductor integrated circuit, and more particularly to an output buffer circuit with reduced noise.

【０００２】[0002]

【従来の技術】従来、入力端子に入力された信号を駆動
能力を大きくして外部へ出力するようにした半導体集積
回路用の出力バッファ回路において、ノイズ低減を図っ
た出力バッファ回路は、例えば特開平１−２８４０１７
号公報に開示がなされている。図７は、前記公報開示の
出力バッファ回路の構成例を示す図である。図におい
て、101 は内部回路からの入力信号ＩＮを入力する入力
端子で、該入力端子101 には、２入力ＮＡＮＤ回路102
及び２入力ＮＯＲ回路103 の、それぞれの一方の入力端
子が接続されている。また２入力ＮＯＲ回路103 の他方
の入力端子はグランド（Ｖ_SSレベル）に接続され、２入
力ＮＡＮＤ回路102 の他方の入力端子はグランドレベル
からインバータ回路104 を介して接続されている。2. Description of the Related Art Conventionally, in an output buffer circuit for a semiconductor integrated circuit in which a signal input to an input terminal is output to the outside with an increased driving capability, an output buffer circuit for reducing noise is, for example, a special one. Kaihei 1-284017
This is disclosed in Japanese Patent Publication No. FIG. 7 is a diagram showing a configuration example of the output buffer circuit disclosed in the above publication. In the figure, 101 is an input terminal for inputting an input signal IN from an internal circuit, and the input terminal 101 has a 2-input NAND circuit 102.
One input terminal of each of the two-input NOR circuit 103 is connected. The other input terminal of the 2-input NOR circuit 103 is connected to the ground (V _SS level), and the other input terminal of the 2-input NAND circuit 102 is connected from the ground level through the inverter circuit 104.

【０００３】そして２入力ＮＡＮＤ回路102 の出力は、
ソース電極が電源に接続されているＰチャネルＭＯＳト
ランジスタ105 のゲート電極に接続され、２入力ＮＯＲ
回路103 の出力は、ソース電極がグランドに接続されて
いるＮチャネルＭＯＳトランジスタ106 のゲート電極と
接続され、そしてＰチャネルＭＯＳトランジスタ105と
ＮチャネルＭＯＳトランジスタ106 の各ドレイン電極は
共通に出力端子107 に接続された構成となっている。The output of the 2-input NAND circuit 102 is
The source electrode is connected to the gate electrode of the P-channel MOS transistor 105 connected to the power supply, and the two-input NOR
The output of the circuit 103 is connected to the gate electrode of the N-channel MOS transistor 106 whose source electrode is connected to the ground, and the drain electrodes of the P-channel MOS transistor 105 and the N-channel MOS transistor 106 are commonly connected to the output terminal 107. It is a connected configuration.

【０００４】次にこのように構成された従来のノイズ低
減出力バッファ回路の動作を、図８に示すタイミングチ
ャートを参照しながら説明する。入力端子101 への入力
信号ＩＮが、緩やかに“Ｌ”→“Ｈ”→“Ｌ”へと変化
した場合、２入力ＮＡＮＤ回路102 の論理スレッシュ電
圧Ｖ_TNAND と２入力ＮＯＲ回路103 の論理スレッシュ電
圧Ｖ_TNORとでは、Ｖ_TNAND ＞Ｖ_TNORと異なるため、出力
駆動能力の大きなＭＯＳトランジスタ105 ，106 の各ゲ
ート電極を駆動するタイミングが、各ＭＯＳトランジス
タのゲート電位（ｊ），（ｋ）で示すようにずれてく
る。Next, the operation of the conventional noise reduction output buffer circuit thus constructed will be described with reference to the timing chart shown in FIG. When the input signal IN to the input terminal 101 gently changes from "L" to "H" to "L", the logic threshold voltage V _TNAND of the 2-input NAND circuit 102 and the logic threshold voltage of the 2-input NOR circuit 103 Since V _TNOR is different from V _TNAND > V _TNOR , the timing of driving each gate electrode of the MOS transistors 105 and 106 having a large output drive capability is as shown by the gate potentials (j) and (k) of each MOS transistor. Shifts to.

【０００５】Ｐチャネル及びＮチャネルＭＯＳトランジ
スタが同時にＯＮすることにより、電源からグランドへ
瞬間的に過大な貫通電流が流れ、寄生インダクタンスに
よりグランドレベルや電源レベルを変動させる。そして
この貫通電流は論理スレッシュ電圧を見かけ上変化させ
てしまうもので、誤動作につながる。したがって特に大
駆動能力の出力バッファ回路の場合、この貫通電流を極
力抑えることが重要である。When the P-channel and N-channel MOS transistors are turned on at the same time, an excessive through current instantaneously flows from the power source to the ground, and the ground level and the power level are varied due to parasitic inductance. Then, this shoot-through current apparently changes the logic threshold voltage, leading to malfunction. Therefore, particularly in the case of an output buffer circuit having a large driving capability, it is important to suppress this shoot-through current as much as possible.

【０００６】上記従来の出力バッファ回路の場合、ゲー
ト電位（ｊ）が“Ｌ”の場合、ＰチャネルＭＯＳトラン
ジスタ105 がＯＮし、ゲート電位（ｋ）が“Ｈ”の場
合、ＮチャネルＭＯＳトランジスタ106 がＯＮするの
で、入力信号ＩＮの切り換わり目には、両トランジスタ
がＯＦＦとなる時間τ_OFF が存在する。したがって、こ
の従来の出力バッファ回路における貫通電流Ｉ_DDは、図
９に示すような、ＰチャネルＭＯＳトランジスタ112 と
ＮチャネルＭＯＳトランジスタ113 の各ゲートを共通に
接続してインバータ111 の出力側に接続して構成した一
般的な出力バッファ回路に比べ、低く抑えることが可能
である。In the above conventional output buffer circuit, when the gate potential (j) is "L", the P-channel MOS transistor 105 is turned on, and when the gate potential (k) is "H", the N-channel MOS transistor 106. Is _turned on, there is a time τ _OFF when both transistors are turned off at the switching point of the input signal IN. Therefore, the through current I _DD in the conventional output buffer circuit is connected to the output side of the inverter 111 by commonly connecting the gates of the P-channel MOS transistor 112 and the N-channel MOS transistor 113 as shown in FIG. It can be kept low compared to a general output buffer circuit configured as described above.

【０００７】[0007]

【発明が解決しようとする課題】しかしながら、前記図
７に示した構成の従来のノイズ低減出力バッファ回路で
は、近年、素子の遅延時間が小さくなってきており、そ
れにつれて出力バッファ回路への入力信号ＩＮの傾きが
急峻となるため、Ｐチャネル及びＮチャネルの両ＭＯＳ
トランジスタが両方ともＯＦＦとなる時間τ_OFF が短く
なってきた。このため貫通電流が大きくなり、誤動作の
原因となっている。However, in the conventional noise reduction output buffer circuit having the configuration shown in FIG. 7, the delay time of the element has been reduced in recent years, and the input signal to the output buffer circuit has been reduced accordingly. Since the inclination of IN is steep, both P-channel and N-channel MOS
The time τ _OFF when both transistors are _off is getting shorter. Therefore, the through current becomes large, which causes a malfunction.

【０００８】本発明は、従来の出力バッファ回路におけ
る上記問題点を解消するためになされたもので、素子の
遅延時間が小さくなっても、確実にＰチャネル及びＮチ
ャネルの両ＭＯＳトランジスタがＯＦＦとなる時間を設
定でき、貫通電流を低減させた出力バッファ回路を提供
することを目的とする。The present invention has been made to solve the above-mentioned problems in the conventional output buffer circuit. Even if the delay time of the element is reduced, both the P-channel and N-channel MOS transistors are surely turned off. It is an object of the present invention to provide an output buffer circuit which can set a different time and reduce a shoot-through current.

【０００９】[0009]

【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、図１の概念図に示すように、入
力端子１に接続された論理回路（インバータ回路）２
と、該論理回路２の出力端に接続され入力信号の立ち上
がり遅延時間及び立ち下がり遅延時間に遅延差を発生さ
せるための第１の遅延差発生器３と、同じく前記論理回
路２の出力端に接続され入力信号の立ち上がり遅延時間
及び立ち下がり遅延時間に前記第１の遅延差発生器３と
異なる遅延差を発生させるための第２の遅延差発生器４
と、ゲート電極を前記第１の遅延差発生器３の出力端
に、ソース電極を第１の電源に、ドレイン電極を出力端
子７にそれぞれ接続した第１の一導電型ＭＯＳトランジ
スタ（ＰチャネルＭＯＳトランジスタ）５と、ゲート電
極を前記第２の遅延差発生器４の出力端に、ソース電極
を第２の電源に、ドレイン電極を前記出力端子７にそれ
ぞれ接続した第１の反対導電型ＭＯＳトランジスタ（Ｎ
チャネルＭＯＳトランジスタ）６とで出力バッファ回路
を構成するものである。In order to solve the above problems, the present invention, as shown in the conceptual diagram of FIG. 1, includes a logic circuit (inverter circuit) 2 connected to an input terminal 1.
And a first delay difference generator 3 connected to the output end of the logic circuit 2 for generating a delay difference between the rising delay time and the falling delay time of the input signal, and also at the output end of the logic circuit 2. A second delay difference generator 4 for generating a delay difference different from that of the first delay difference generator 3 in rising delay time and falling delay time of the connected input signal.
And a gate electrode connected to the output terminal of the first delay difference generator 3, a source electrode connected to the first power supply, and a drain electrode connected to the output terminal 7, respectively. Transistor 5) and a gate electrode connected to the output terminal of the second delay difference generator 4, a source electrode connected to the second power supply, and a drain electrode connected to the output terminal 7, respectively. (N
A channel MOS transistor) 6 constitutes an output buffer circuit.

【００１０】このように構成した出力バッファ回路にお
いて、例えば第１の遅延差発生器３では立ち下がり遅延
時間ｔ_PHL1を立ち上がり遅延時間ｔ_PLH1より大となるよ
うに遅延差を発生させ、第２の遅延差発生器４では立ち
下がり遅延時間ｔ_PHL2を立ち上がり遅延時間ｔ_PLH2より
小さくなるように遅延差を発生させる。これにより、図
２のタイミングチャートに示すように、入力端子１に入
力された入力信号ＩＮがインバータ回路２で反転され、
その反転出力信号（ａ）は、第１の遅延差発生器３によ
って、その出力であるゲート電位（ｂ）は立ち上がりの
方が早くなり、一方第２の遅延差発生器４によって、そ
の出力であるゲート電位（ｃ）は立ち下がりの方が早く
なる。In the output buffer circuit configured as described above, for example, the first delay difference generator 3 generates a delay difference such that the falling delay time t _PHL1 is _larger than the rising delay time t _PLH1 , and the second delay difference generator 3 generates the second delay difference. The delay difference generator 4 generates a delay difference _so that the falling delay time t _PHL2 is smaller than the rising delay time t _PLH2 . As a result, as shown in the timing chart of FIG. 2, the input signal IN input to the input terminal 1 is inverted by the inverter circuit 2,
The inverted output signal (a) is output by the first delay difference generator 3 so that its output, the gate potential (b), rises earlier, while the second delay difference generator 4 outputs it. For a certain gate potential (c), it falls earlier.

【００１１】そして、ＭＯＳトランジスタはゲート電圧
が｜Ｖ_GS−Ｖ_th｜≧０（Ｖ_GSはゲート・ソース間電圧、
Ｖ_thは単体トランジスタのスレッショルド電圧）の時に
ＯＮするので、通常ＰチャネルＭＯＳトランジスタで
は、入力が“Ｌ”レベルの時にＯＮし、ＮチャネルＭＯ
Ｓトランジスタでは、入力が“Ｈ”レベルの時にＯＮす
る。したがって、入力信号ＩＮの切り換わり目に、前記
第１及び第２の遅延差発生器３，４により、Ｐチャネル
及びＮチャネルの両ＭＯＳトランジスタ５，６が同時に
ＯＮするタイミングをなくし、Ｐチャネル及びＮチャネ
ルの両ＭＯＳトランジスタ５，６が同時にＯＦＦとなる
時間（図２では、ｔ_PHL1−ｔ_PHL2とｔ_PLH2−ｔ_PLH1の期
間）を存在させるので、瞬間的な貫通電流Ｉ_DDは減少す
る。なお、図２において、ＯＵＴは出力端子７へ出力さ
れる出力信号である。The gate voltage of the MOS transistor is | V _GS -V _th | ≧ 0 (V _GS is the gate-source voltage,
Since V _th is turned on when the threshold voltage of a single transistor), a P-channel MOS transistor is normally turned on when the input is at the “L” level, and is turned on when the N-channel MO transistor is turned on.
The S transistor is turned on when the input is at "H" level. Therefore, at the transition of the input signal IN, the first and second delay difference generators 3 and 4 eliminate the timing of turning on both the P-channel and N-channel MOS transistors 5 and 6 at the same time, and the P-channel and Since the N channel MOS transistors 5 and 6 are both turned off at the same time (in FIG. 2, a period of t _PHL1 -t _PHL2 and t _PLH2 -t _PLH1 ), the instantaneous through current I _DD is reduced. In FIG. 2, OUT is an output signal output to the output terminal 7.

【００１２】[0012]

【実施例】次に実施例について説明する。図３は、本発
明に係る出力バッファ回路の第１の実施例を示す回路構
成図であり、図１に示した概念図と同一又は対応する部
材には同一符号を付して示している。この実施例は、図
１の本発明の概念図で示した第１の遅延差発生器３をＰ
チャネルＭＯＳトランジスタ11で構成し、また第２の遅
延差発生器４をＮチャネルＭＯＳトランジスタ12で構成
したものである。具体的には、入力端子１にインバータ
回路２を介して第１の遅延差発生器を構成する第２のＰ
チャネルＭＯＳトランジスタ11のソース電極と、第２の
遅延差発生器４を構成する第２のＮチャネルＭＯＳトラ
ンジスタ12のソース電極を接続し、第２のＰチャネルＭ
ＯＳトランジスタ11のドレイン電極は第１のＰチャネル
ＭＯＳトランジスタ５のゲート電極に、また前記第２の
ＮチャネルＭＯＳトランジスタ12のドレイン電極は第１
のＮチャネルＭＯＳトランジスタ６のゲート電極にそれ
ぞれ接続されている。そして前記第２のＰチャネルＭＯ
Ｓトランジスタ11のゲート電極と、第１のＮチャネルＭ
ＯＳトランジスタ６のソース電極はグランドに接続し、
また前記第１のＰチャネルＭＯＳトランジスタ５のソー
ス電極と、第２のＮチャネルＭＯＳトランジスタ12のゲ
ート電極は電源Ｖ_DDに接続し、第１のＰチャネルＭＯＳ
トランジスタ５のドレイン電極と第１のＮチャネルＭＯ
Ｓトランジスタ６のドレイン電極は共通に出力端子７と
接続した構成となっている。EXAMPLES Next, examples will be described. FIG. 3 is a circuit configuration diagram showing a first embodiment of the output buffer circuit according to the present invention, and the same or corresponding members as those in the conceptual diagram shown in FIG. 1 are designated by the same reference numerals. In this embodiment, the first delay difference generator 3 shown in the conceptual diagram of the present invention in FIG.
It is configured by a channel MOS transistor 11 and the second delay difference generator 4 is configured by an N channel MOS transistor 12. Specifically, a second P that forms a first delay difference generator is connected to the input terminal 1 via the inverter circuit 2.
The source electrode of the channel MOS transistor 11 and the source electrode of the second N-channel MOS transistor 12 forming the second delay difference generator 4 are connected to each other, and the second P-channel M
The drain electrode of the OS transistor 11 is the gate electrode of the first P-channel MOS transistor 5, and the drain electrode of the second N-channel MOS transistor 12 is the first.
Are connected to the gate electrodes of the N-channel MOS transistors 6, respectively. And the second P channel MO
The gate electrode of the S transistor 11 and the first N channel M
The source electrode of the OS transistor 6 is connected to the ground,
The source electrode of the first P-channel MOS transistor 5 and the gate electrode of the second N-channel MOS transistor 12 are connected to the power supply V _DD, and the first P-channel MOS transistor 5 is connected.
The drain electrode of the transistor 5 and the first N-channel MO
The drain electrodes of the S transistors 6 are commonly connected to the output terminal 7.

【００１３】次に、このように構成した出力バッファ回
路の動作を、図４に示したタイミングチャートに基づい
て説明する。第１のＰチャネルＭＯＳトランジスタ５の
ゲート電極の電位（ｄ）は、図４のタイミングチャート
に示すように、“Ｌ”レベルが完全にグランドレベルま
で下降せず、ＰチャネルＭＯＳトランジスタのスレッシ
ョルド電圧Ｖ_tPだけ上昇したところで安定する。このた
め第２のＰチャネルＭＯＳトランジスタ11の立ち下がり
遅延時間ｔ_PHL11 と立ち上がり遅延時間ｔ_PLH11 とは、
ｔ_PHL11 ＞ｔ_PLH11 となる。一方、第１のＮチャネルＭ
ＯＳトランジスタ６のゲート電極の電位（ｅ）は、
“Ｈ”レベルが完全に電源電圧Ｖ_DDまで上昇せず、Ｎチ
ャネルＭＯＳトランジスタのスレッショルド電圧Ｖ_tNだ
け下降したところで安定する。このため第２のＮチャネ
ルＭＯＳトランジスタ12の立ち下がり遅延時間ｔ_PHL12
と立ち上がり遅延時間ｔ_PLH12 とは、ｔ_PHL12 ＜ｔ
_PLH12 となる。Next, the operation of the output buffer circuit thus constructed will be described with reference to the timing chart shown in FIG. As shown in the timing chart of FIG. 4, the potential (d) of the gate electrode of the first P-channel MOS transistor 5 does not completely fall to the ground level, so that the threshold voltage V of the P-channel MOS transistor is reduced. It stabilizes when it rises by _tP . Therefore, the fall delay time t _PHL11 and the rise delay time t _{PLH11 of} the second P-channel MOS transistor 11 are
t _PHL11 > t _PLH11 . On the other hand, the first N channel M
The potential (e) of the gate electrode of the OS transistor 6 is
The "H" level does not completely rise to the power supply voltage V _DD , but becomes stable when it falls by the threshold voltage V _tN of the N-channel MOS transistor. Therefore, the fall delay time t _{PHL12 of} the second N-channel MOS transistor 12
And the rising delay time t _PLH12 are t _PHL12 <t
It will be _PLH12 .

【００１４】したがって最終段のＰチャネルＭＯＳトラ
ンジスタ５とＮチャネルＭＯＳトランジスタ６とからな
る出力バッファにおいては、 ｔ_PHL11 −ｔ_PHL12 ＝τ_A ｔ_PLH12 −ｔ_PLH11 ＝τ_B で表される時間τ_A ，τ_B だけ、信号の切り換わり時
に、両ＭＯＳトランジスタ５，６ともＯＦＦ状態とな
り、貫通電流Ｉ_DDを低減させることができる。Therefore, in the output buffer consisting of the P-channel MOS transistor 5 and the N-channel MOS transistor 6 at the final stage, the time τ _A represented by t _PHL11 -t _PHL12 = τ _A t _PLH12 -t _PLH11 = τ _B , When the signal is switched by τ _B , both MOS transistors 5 and 6 are turned off, and the through current I _DD can be reduced.

【００１５】次に、第２実施例を図５に示す回路構成図
に基づいて説明する。なお図５において、図３に示した
第１実施例と同一又は対応する部材には同一符号を付し
て示している。この実施例は、図３に示した第１実施例
における第２のＰチャネルＭＯＳトランジスタ11のゲー
ト電極と、第２のＮチャネルＭＯＳトランジスタ12のゲ
ート電極とを、それぞれ外部から制御電圧ＣＮＴＰ，Ｃ
ＮＴＮを印加するコントロール端子21，22に、それぞれ
接続した構成となっており、外部から印加する制御電圧
ＣＮＴＰ，ＣＮＴＮを自由に設定できるようにしたもの
である。Next, a second embodiment will be described with reference to the circuit configuration diagram shown in FIG. In FIG. 5, members that are the same as or correspond to those of the first embodiment shown in FIG. 3 are designated by the same reference numerals. In this embodiment, the gate electrode of the second P-channel MOS transistor 11 and the gate electrode of the second N-channel MOS transistor 12 in the first embodiment shown in FIG. 3 are externally controlled by control voltages CNTP and C, respectively.
The control terminals 21 and 22 to which NTN is applied are respectively connected to the control terminals 21 and 22 so that externally applied control voltages CNTP and CNTN can be freely set.

【００１６】次に、このように構成した第２実施例の動
作を、図６に示したタイミングチャートに基づいて説明
する。この動作説明においては、第２のＰチャネルＭＯ
Ｓトランジスタ11及び第２のＮチャネルＭＯＳトランジ
スタ12の各ゲート電極に印加する制御電圧ＣＮＴＰ，Ｃ
ＮＴＮを、次のように設定した３種類の場合について説
明する。 （１）ＣＮＴＰ＝０Ｖ，ＣＮＴＮ＝５Ｖ（実線） （２）ＣＮＴＰ＝0.５Ｖ，ＣＮＴＮ＝4.５Ｖ（波線） （３）ＣＮＴＰ＝１Ｖ，ＣＮＴＮ＝４Ｖ（１点鎖線）Next, the operation of the second embodiment thus constructed will be described based on the timing chart shown in FIG. In the explanation of this operation, the second P channel MO
Control voltage CNTP, C applied to each gate electrode of the S transistor 11 and the second N-channel MOS transistor 12
Three types of NTN will be described below. (1) CNTP = 0V, CNTN = 5V (solid line) (2) CNTP = 0.5V, CNTN = 4.5V (wavy line) (3) CNTP = 1V, CNTN = 4V (one-dot chain line)

【００１７】まず、図５における第１のＰチャネルＭＯ
Ｓトランジスタ５のゲート電位（ｆ）は、“Ｌ”レベル
が完全にグランドレベルまで下降せず、ＣＮＴＰ＋Ｖ_tP
だけ上昇した電位のところで安定する。このため、第２
のＰチャネルＭＯＳトランジスタ11の、上記３種類
（１），（２），（３）の場合の立ち下がり遅延時間ｔ
_PHL11(1)，ｔ_PHL11(2)，ｔ_PHL11(3)と、立ち上がり遅延
時間ｔ_PLH11(1)，ｔ_PLH11(2)，ｔ_PLH11(3)の大きさは、
次式で示される。 ｔ_PHL11(3)＞ｔ_PHL11(2)＞ｔ_PHL11(1)＞ｔ_PLH11(1)＞ｔ_PLH11(2) ＞ｔ_PLH11(3) ・・・・・ First, the first P channel MO in FIG.
As for the gate potential (f) of the S transistor 5, the “L” level does not completely drop to the ground level, and CNTP + V _tP
It stabilizes only at the increased potential. Therefore, the second
Fall time t of the P-channel MOS transistor 11 in the case of the above three types (1), (2), and (3)
_{The magnitudes of PHL11 (1)} , t _{PHL11 (2)} , t _{PHL11 (3)} and the rising delay times t _{PLH11 (1)} , t _{PLH11 (2)} , t _{PLH11 (3)} are
It is shown by the following formula. t _{PHL11 (3)} > t _{PHL11 (2)} > t _{PHL11 (1)} > t _{PLH11 (1)} > t _{PLH11 (2)} > t _{PLH11 (3)}

【００１８】一方、第１のＮチャネルＭＯＳトランジス
タ６のゲート電位（ｇ）は、“Ｈ”レベルが完全にＶ_DD
レベルまで上昇せず、ＣＮＴＮ−Ｖ_tNだけ下降した電位
のところで安定する。このため、第２のＰチャネルＭＯ
Ｓトランジスタ12の、上記３種類（１），（２），
（３）の場合の立ち下がり遅延時間ｔ_PHL12(1)，ｔ
_PHL12(2)，ｔ_PHL12(3)と、立ち上がり遅延時間ｔ
_PLH12(1)，ｔ_PLH12(2)，ｔ_PLH12(3)の大きさは、次式
で表される順になる。 ｔ_PHL12(3)＜ｔ_PHL12(2)＜ｔ_PHL12(1)＜ｔ_PLH12(1)＜ｔ_PLH12(2) ＜ｔ_PLH12(3) ・・・・・ On the other hand, as for the gate potential (g) of the first N-channel MOS transistor 6, the "H" level is completely V _DD.
It does not rise to the level but stabilizes at a potential dropped by CNTN-V _tN . Therefore, the second P channel MO
The above three types of S-transistor 12 (1), (2),
_Fall delay time t _{PHL12 (1)} , t in the case of (3)
_{PHL12 (2)} , t _{PHL12 (3)} and rising delay time t
_{The sizes of PLH12 (1)} , t _{PLH12 (2)} , and t _{PLH12 (3)} are in the order represented by the following equation. t _{PHL12 (3)} <t _{PHL12 (2)} <t _{PHL12 (1)} <t _{PLH12 (1)} <t _{PLH12 (2)} <t _{PLH12 (3)}

【００１９】今、 ｔ_PHL11(1)−ｔ_PHL12(1)＝τ_A(1) ｔ_PHL11(2)−ｔ_PHL12(2)＝τ_A(2) ｔ_PHL11(3)−ｔ_PHL12(3)＝τ_A(3) ｔ_PLH12(1)−ｔ_PLH11(1)＝τ_B(1) ｔ_PLH12(2)−ｔ_PLH11(2)＝τ_B(2) ｔ_PLH12(3)−ｔ_PLH11(3)＝τ_B(3) ・・・・・ とすると、，，式より、 τ_A(3)＞τ_A(2)＞τ_A(1) τ_B(3)＞τ_B(2)＞τ_B(1) ・・・・・ となり、最終段の第１のＰチャネルＭＯＳトランジスタ
５と第１のＮチャネルＭＯＳトランジスタ６とからなる
出力バッファにおいて、信号の切り換わり時に、両ＭＯ
Ｓトランジスタ５，６ともにＯＦＦ状態とする時間が長
くなるのは、３種類（１），（２），（３）において、
（３）＞（２）＞（１）の順となる。このため、貫通電
流の値も（３）＜（２）＜（１）の順となる。したがっ
て出力バッファとしての遅延時間が設計上許容できる場
合には、この実施例は非常に有効な手段となる。Now, t _{PHL11 (1)} -t _{PHL12 (1)} = τ _{A (1)} t _{PHL11 (2)} -t _{PHL12 (2)} = τ _{A (2)} t _{PHL11 (3)} -t _{PHL12 (3)} = Τ _{A (3)} t _{PLH12 (1)} −t _{PLH11 (1)} = τ _{B (1)} t _{PLH12 (2)} −t _{PLH11 (2)} = τ _{B (2)} t _{PLH12 (3)} −t _{PLH11 (3 )} = Τ _{B (3)}・ ・ ・ ・ ・, from the equation, τ _{A (3)} ＞ τ _{A (2)} ＞ τ _{A (1)} τ _{B (3)} ＞ τ _{B (2)} ＞ τ _{B (1)} ..., and in the output buffer composed of the first P-channel MOS transistor 5 and the first N-channel MOS transistor 6 at the final stage, when both signals are switched,
In the three types (1), (2), and (3), it takes a long time to turn off both the S transistors 5 and 6.
The order is (3)>(2)> (1). Therefore, the values of the through currents are in the order of (3) <(2) <(1). Therefore, this embodiment is a very effective means when the delay time as an output buffer is allowable in design.

【００２０】上記各実施例で示した出力バッファ回路で
は、ゲート数が僅か1.５Ｂ．Ｃ．（Ｂ．Ｃ．＝ベーシッ
クセル； Ｐ，ＮチャネルＭＯＳトランジスタ各２個で
１Ｂ．Ｃ．と換算）で構成できるので、図７に示した従
来例（＝３Ｂ．Ｃ．）の半分で実現できることになる。In the output buffer circuit shown in each of the above embodiments, the number of gates is only 1.5B. C. (BC = basic cell; two P and N channel MOS transistors each is converted to 1BC), so that half of the conventional example (= 3BC) shown in FIG. 7 can be realized. become.

【００２１】[0021]

【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、素子の遅延時間が小さくなっても、僅
かな回路構成で、確実に最終段のＰ，ＮチャネルＭＯＳ
トランジスタを共にＯＦＦとする期間を設定することが
でき、これにより貫通電流を低減させ、ノイズの低減、
更には誤動作を有効に防止できる出力バッファ回路を実
現することができる。As described above on the basis of the embodiments,
According to the present invention, even if the delay time of the element becomes small, the P, N channel MOS of the final stage can be surely made with a small circuit configuration.
It is possible to set the period during which both transistors are turned off, which reduces the shoot-through current and noise.
Furthermore, it is possible to realize an output buffer circuit that can effectively prevent malfunction.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明に係る出力バッファ回路を説明するため
の概念図である。FIG. 1 is a conceptual diagram for explaining an output buffer circuit according to the present invention.

【図２】図１に示した出力バッファ回路の動作を説明す
るためのタイミングチャートである。FIG. 2 is a timing chart for explaining the operation of the output buffer circuit shown in FIG.

【図３】本発明の第１実施例を示す回路構成図である。FIG. 3 is a circuit configuration diagram showing a first embodiment of the present invention.

【図４】図３に示した第１実施例の動作を説明するため
のタイミングチャートである。FIG. 4 is a timing chart for explaining the operation of the first embodiment shown in FIG.

【図５】第２実施例を示す回路構成図である。FIG. 5 is a circuit configuration diagram showing a second embodiment.

【図６】第２実施例の動作を説明するためのタイミング
チャートである。FIG. 6 is a timing chart for explaining the operation of the second embodiment.

【図７】従来のノイズ低減出力バッファ回路の構成例を
示す回路構成図である。FIG. 7 is a circuit configuration diagram showing a configuration example of a conventional noise reduction output buffer circuit.

【図８】図７に示した出力バッファ回路の動作を説明す
るためのタイミングチャートである。8 is a timing chart for explaining the operation of the output buffer circuit shown in FIG.

【図９】従来の一般的な出力バッファ回路の一例を示す
回路構成図である。FIG. 9 is a circuit configuration diagram showing an example of a conventional general output buffer circuit.

【符号の説明】[Explanation of symbols]

１ 入力端子 ２ インバータ回路 ３ 第１の遅延差発生器 ４ 第２の遅延差発生器 ５ 第１のＰチャネルＭＯＳトランジスタ ６ 第１のＮチャネルＭＯＳトランジスタ ７ 出力端子 11 第２のＰチャネルＭＯＳトランジスタ 12 第２のＮチャネルＭＯＳトランジスタ 1 Input Terminal 2 Inverter Circuit 3 First Delay Difference Generator 4 Second Delay Difference Generator 5 First P-Channel MOS Transistor 6 First N-Channel MOS Transistor 7 Output Terminal 11 Second P-Channel MOS Transistor 12 Second N-channel MOS transistor