JPH07120717B2 - Method of manufacturing semiconductor memory device - Google Patents
- ️Wed Dec 20 1995
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置の製造方法に関し、特に浮遊ゲ
ートを有するプログラム可能な読み出し専用メモリ（EP
ROM）の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor memory device, and more particularly to a programmable read-only memory (EP) having a floating gate.
ROM) manufacturing method.
従来、MOSトランジスタのゲート電極を浮遊ゲート（フ
ローティングゲート）と制御ゲート（コントロールゲー
ト）とで二層に構成して記憶素子を構成したEPROMが提
案されている。即ち、第５図のように、半導体基板31に
第１ゲート酸化膜32,フローティングゲート33,第２ゲー
ト酸化膜34及びコントロールゲート35を積層形成し、こ
れら各ゲート33,35を挟む位置にソース領域36,ドレイン
領域37を形成している。ソース領域36は各記憶素子のソ
ースと領域と相互に接続され、数個の素子毎に電源（グ
ラウンド）ラインに接続を行っている。また、前記各ゲ
ート33,35を覆う層間絶縁膜38を形成し、これに開口し
たコンタクトホールを通してディジット線としてのアル
ミニウム配線39をドレイン領域37に接続している。Conventionally, there has been proposed an EPROM in which a gate electrode of a MOS transistor is formed of a two-layer structure including a floating gate (floating gate) and a control gate (control gate) to form a memory element. That is, as shown in FIG. 5, the first gate oxide film 32, the floating gate 33, the second gate oxide film 34, and the control gate 35 are laminated on the semiconductor substrate 31, and the source is provided at a position sandwiching these gates 33, 35. A region 36 and a drain region 37 are formed. The source region 36 is connected to the source and region of each storage element, and is connected to a power (ground) line for every several elements. An interlayer insulating film 38 is formed to cover the gates 33 and 35, and an aluminum wiring 39 as a digit line is connected to the drain region 37 through a contact hole opened in the interlayer insulating film 38.
この種の記憶素子では、フローティングゲート33に対す
るチャネルホットエレクトロン注入或いはアバランシェ
注入により情報の書き込みを行ているが、この際の書き
込み速度はソース領域36の抵抗に大きく影響される。こ
のため、各記憶素子を相互に接続しているソース領域36
を記憶素子の数個（数ビット）毎に電源（グランド）ラ
インに接続して接地を行なう構成が採られている。In this type of memory element, information is written by channel hot electron injection or avalanche injection into the floating gate 33, and the writing speed at this time is greatly affected by the resistance of the source region 36. Therefore, the source region 36 that connects the respective storage elements to each other is
Is connected to a power source (ground) line for every several storage elements (several bits) to perform grounding.
このため、この接続を行うためのコンタクト部拡散層面
積が必要とされ、素子の微細化，高集積化に不利とな
る。また、このコンタクト部から離れた記憶素子程ソー
ス抵抗が大きくなり、この記憶素子における書き込み速
度が低下されるという問題もある。Therefore, a contact portion diffusion layer area is required to make this connection, which is disadvantageous for device miniaturization and high integration. There is also a problem that the source resistance increases as the memory element is farther from the contact portion, and the writing speed in this memory element is reduced.
更に、ゲートを二層に構成しているため、層間絶縁膜38
の表面に段差が生じ、上層のアルミニウム配線39の信頼
性が低下される。これに対しては層間絶縁膜38のリフロ
ーを行うが、このためのスチーム処理の高温化を招き、
また長時間の処理が必要とされる等の問題がある。Furthermore, since the gate is composed of two layers, the interlayer insulating film 38
A step is formed on the surface of the aluminum wiring, and the reliability of the upper aluminum wiring 39 is reduced. For this, reflow of the inter-layer insulating film 38 is performed, but this causes high temperature of the steam treatment,
In addition, there is a problem that long-time processing is required.
本発明は、記憶素子におけるソース抵抗の低減及び均一
化を図って特性を向上し、かつ層間絶縁膜の平坦化を図
って信頼性を向上した高密度な半導体記憶装置を容易に
製造することを可能にした製造方法を提供するものであ
る。According to the present invention, it is possible to easily manufacture a high-density semiconductor memory device in which the source resistance in a memory element is reduced and uniformized to improve the characteristics, and the interlayer insulating film is planarized to improve reliability. The present invention provides an enabling manufacturing method.
本発明の半導体記憶装置の製造方法は、特に半導体基板
に形成した溝の底部にソース領域を形成し、かつ溝内に
第１ゲート酸化膜を形成した後、溝内に多結晶シリコン
膜を形成した後、これを異方性エッチングして溝内の多
結晶シリコン膜を残してフローティングゲートを自己整
合的に形成し、さらに第２ゲート酸化膜を形成した後、
溝内に多結晶シリコンを充填した後、これを異方性エッ
チングすることで溝内にのみ多結晶シリコンを残してコ
ントロールゲートを自己整合的に製造し、その後に素子
分離領域、ワード線、ドレイン領域を形成することを特
徴とする。According to the method of manufacturing a semiconductor memory device of the present invention, in particular, a source region is formed at the bottom of a groove formed in a semiconductor substrate, a first gate oxide film is formed in the groove, and then a polycrystalline silicon film is formed in the groove. After that, this is anisotropically etched to form the floating gate in a self-aligned manner, leaving the polycrystalline silicon film in the groove, and after forming the second gate oxide film,
After filling the trench with polycrystalline silicon, anisotropic etching is performed to leave the polycrystalline silicon only in the trench to manufacture the control gate in a self-aligned manner, and then the isolation region, word line, and drain are formed. It is characterized by forming a region.
次に、本発明を図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図乃至第３図は本発明方法により製造される半導体
記憶装置の一実施例を示す図であり、第１図は平面図、
第２図及び第３図は夫々第１図のAA線,BB線に沿う断面
図である。1 to 3 are views showing an embodiment of a semiconductor memory device manufactured by the method of the present invention. FIG. 1 is a plan view,
2 and 3 are sectional views taken along the lines AA and BB of FIG. 1, respectively.
図のように、半導体記憶装置の記憶素子は、半導体基板
１上にＮ型埋込層２を設け、この上にＰ型のエピタキシ
ャル層３を形成し、このエピタキシャル層３内に形成し
た溝４内にフローティングゲート７とコントロールゲー
ト９とを横方向に配列した構成としている。即ち、溝４
の底部にはＮ型ソース領域５を形成し、溝４の周囲位置
におけるエピタキシャル層３表面部にはＮ型のドレイン
領域12を形成している。また、溝４の内側面には第１の
ゲート酸化膜６を形成し、これに隣合ってフローティン
グゲート７を形成している。更に、このフローティング
ゲート７の側面には第２ゲート酸化膜８を形成し、これ
に隣あってコントロールゲート９を形成している。As shown in the figure, in a memory element of a semiconductor memory device, an N-type buried layer 2 is provided on a semiconductor substrate 1, a P-type epitaxial layer 3 is formed thereon, and a groove 4 formed in the epitaxial layer 3 is formed. The floating gate 7 and the control gate 9 are laterally arranged inside. That is, groove 4
An N-type source region 5 is formed on the bottom of the substrate, and an N-type drain region 12 is formed on the surface of the epitaxial layer 3 at the peripheral position of the groove 4. A first gate oxide film 6 is formed on the inner surface of the groove 4, and a floating gate 7 is formed adjacent to the first gate oxide film 6. Further, a second gate oxide film 8 is formed on the side surface of the floating gate 7, and a control gate 9 is formed adjacent to the second gate oxide film 8.
そして、このコントロールゲート９にはワード線10を積
層形成し、かつこれを保護酸化膜11及び層間絶縁膜13で
覆っている。この層間絶縁膜13にはコンタクトホール15
を開設し、前記ドレイン領域12に接続するディジット線
14を前記ワード線10と直交する方向に延設している。A word line 10 is laminated on the control gate 9 and is covered with a protective oxide film 11 and an interlayer insulating film 13. A contact hole 15 is formed in the interlayer insulating film 13.
And a digit line connecting to the drain region 12
The reference numeral 14 extends in a direction orthogonal to the word line 10.
次に、以上の構成の記憶素子を製造するための本発明の
製造方法を第４図（ａ）〜（ｇ）の断面図を用いて製造
工程順に説明する。ここで、同図（ｅ），（ｆ）は第１
図のBB線に沿う断面構造を示し、他は第１図のAA線に沿
う断面構造を示している。Next, the manufacturing method of the present invention for manufacturing the memory element having the above-mentioned structure will be described in the order of manufacturing steps with reference to the sectional views of FIGS. 4 (a) to 4 (g). Here, (e) and (f) of FIG.
The cross-sectional structure taken along line BB in the figure is shown, and the other cross-sectional structures taken along line AA in FIG. 1 are shown.
先ず、同図（ａ）のようにＰ又はＮ導電型のシリコン基
板１の表面にＮ型不純物を導入してＮ型埋込層２を形成
し、この上に２〜３μｍの厚さにＰ型エピタキシャル層
３を成長させる。そして、所要形状、ここでは格子状に
パターン形成したフォトレジスト20をマスクとしてエピ
タキシャル層３をエッチングし、前記Ｎ型埋込層２に達
しない深さの溝４（〜1.5μｍ）を開設する。更に、前
記フォトレジスト20及び前記溝４形成時に生じたポリマ
ー21をマスクにして、溝内に砒素等のＮ型不純物をイオ
ン注入し、前記Ｎ型埋込層２に達するＮ型ソース領域５
を形成する。First, as shown in FIG. 3A, an N type impurity is introduced into the surface of a P or N conductive type silicon substrate 1 to form an N type buried layer 2, and a P layer having a thickness of 2 to 3 μm is formed thereon. The type epitaxial layer 3 is grown. Then, the epitaxial layer 3 is etched by using the photoresist 20 having a desired shape, in this case, a lattice-shaped pattern as a mask, to form a groove 4 (up to 1.5 μm) having a depth that does not reach the N-type buried layer 2. Further, N-type impurities such as arsenic are ion-implanted into the groove by using the photoresist 20 and the polymer 21 generated at the time of forming the groove 4 as a mask, and the N-type source region 5 reaching the N-type buried layer 2 is obtained.
To form.
次いで、フォトレジスト20及びポリマー21を除去した後
に、同図（ｂ）のように熱酸化法によって前記溝４内面
に第１ゲート酸化膜６を形成する。また、化学的気相成
長法によって第１の多結晶シリコン膜22を全面に成長さ
せる。このとき、溝４内においては、多結晶シリコン膜
22が溝４に完全に埋まることがないように厚さを調整す
る。Then, after removing the photoresist 20 and the polymer 21, a first gate oxide film 6 is formed on the inner surface of the groove 4 by a thermal oxidation method as shown in FIG. Further, the first polycrystalline silicon film 22 is grown on the entire surface by the chemical vapor deposition method. At this time, in the groove 4, a polycrystalline silicon film is formed.
The thickness is adjusted so that the groove 22 is not completely buried in the groove 4.
その後、リン等のＮ型不純物を第１多結晶シリコン膜22
に導入し、低抵抗化する。Then, N-type impurities such as phosphorus are added to the first polycrystalline silicon film 22.
To reduce the resistance.
次に、前記第１多結晶シリコン膜22に対して異方性エッ
チングを行い、同図（ｃ）のように溝４の側面にのみ第
１多結晶シリコン膜22を残し、これをフローティングゲ
ート７として構成する。この後、このフローティングゲ
ート７を熱酸化し、表面に第２ゲート酸化膜８を形成す
る。Next, the first polycrystalline silicon film 22 is anisotropically etched to leave the first polycrystalline silicon film 22 only on the side surface of the groove 4 as shown in FIG. Configure as. Then, the floating gate 7 is thermally oxidized to form a second gate oxide film 8 on the surface.
次いで、再び化学的気相成長法によって第２多結晶シリ
コン膜23を形成して少なくとも前記溝４内を埋設し、こ
れにＮ型不純物を導入して低抵抗化した後に異方性エッ
チングを施すことにより、同図（ｄ）のように溝４内に
のみ第２多結晶シリコン膜23を残し、コントロールゲー
ト９を形成する。Next, the second polycrystalline silicon film 23 is again formed by the chemical vapor deposition method to fill at least the inside of the groove 4, and N-type impurities are introduced into this to reduce the resistance, and then anisotropic etching is performed. As a result, the control gate 9 is formed while leaving the second polycrystalline silicon film 23 only in the groove 4 as shown in FIG.
次に、同図（ｅ）のように前記溝４に直交する方向に前
記Ｎ型埋込層２に達する深さの溝24を形成する。この溝
24の形成に際しては図外のフォトレジストを利用するこ
とは勿論言うまでもない。そして、全面に酸化シリコン
等の絶縁膜を化学的気相成長法等により堆積し、かつこ
れを異方性エッチングによりエッチングバックすること
により、同図（ｆ）のように溝24内にのみ絶縁膜25を埋
設させる。この絶縁膜25によって記憶素子を相互に絶縁
分離させる。Next, as shown in FIG. 3E, a groove 24 having a depth reaching the N-type buried layer 2 is formed in a direction orthogonal to the groove 4. This groove
Needless to say, a photoresist (not shown) is used for forming 24. Then, an insulating film of silicon oxide or the like is deposited on the entire surface by a chemical vapor deposition method or the like and is etched back by anisotropic etching, so that only the groove 24 is insulated as shown in FIG. The membrane 25 is buried. The insulating film 25 isolates the memory elements from each other.
しかる後に、前記コントロールゲート９上の自然酸化膜
を除去した後に、同図（ｇ）のように金属膜或いは第３
多結晶シリコン膜等を蒸着させシリサイド化してパター
ニングすることによりワード線10を形成する。そして、
熱酸化によって保護酸化膜11を形成し、その後にＮ型不
純物をイオン注入してドレイン領域12を形成する。Then, after removing the natural oxide film on the control gate 9, a metal film or a third film is formed as shown in FIG.
A word line 10 is formed by vapor deposition of a polycrystalline silicon film or the like, silicidation, and patterning. And
A protective oxide film 11 is formed by thermal oxidation, and then N-type impurities are ion-implanted to form a drain region 12.
以後、全面に層間絶縁膜13を形成し、コンタクトホール
15を開設した上に所要パターンのアルミニウム配線を形
成することによりディジット線14が形成され、マトリク
ス状に配列された複数個の記憶素子が完成される。After that, the interlayer insulating film 13 is formed on the entire surface and the contact hole is formed.
Digit lines 14 are formed by forming aluminum wiring of a required pattern on the opening of 15 to complete a plurality of storage elements arranged in a matrix.
したがって、この記憶素子によれば、ソース領域５は溝
４の底部に形成しているため、ドレイン領域12と上下に
重なることになり、ソース占有面積を低減して記憶素子
の微細化及び高集積化を図ることができる。また、各素
子におけるソース領域５は直下位置において低抵抗のＮ
型埋込層２に接続されているために、ソース抵抗を低減
しかつ各素子間における書き込み速度にばらつきが生じ
ることもない。Therefore, according to this memory element, since the source region 5 is formed at the bottom of the groove 4, the source region 5 overlaps with the drain region 12 in the vertical direction, and the source occupying area is reduced to miniaturize and highly integrate the memory element. Can be realized. In addition, the source region 5 of each element has a low resistance N at the position directly below.
Since it is connected to the mold burying layer 2, the source resistance is reduced and the writing speed between elements does not vary.
更に、この構成ではエピタキシャル層３の形成時に深さ
方向のプロファイルを自由に制御できるので、ドレイン
領域12近傍の濃度を高くする等して書き込み効率を向上
させることもできる。Further, with this structure, the profile in the depth direction can be freely controlled when the epitaxial layer 3 is formed, so that the writing efficiency can be improved by increasing the concentration in the vicinity of the drain region 12.
一方、素子を形成した基板表面には、ワード線10が突出
されるのみであるため、その段差を緩和でき、層間絶縁
膜13における平坦化のためのリフローの低温化、短時間
化が可能であり、ソース・ドレイン領域等への悪影響を
防止するとともに、上層のディジット線14における信頼
性を向上できる。On the other hand, since only the word line 10 is projected on the surface of the substrate on which the element is formed, the step difference can be alleviated, and the reflow temperature for flattening the interlayer insulating film 13 can be lowered and the time can be shortened. Therefore, it is possible to prevent adverse effects on the source / drain regions and the like, and improve the reliability of the upper digit line 14.
以上説明したように本発明は、半導体基板に形成した溝
の内側面に第１ゲート酸化膜を形成した後、溝内に多結
晶シリコン膜を形成し、かつこれを異方性エッチングし
てフローティングゲートを形成し、また第２ゲート酸化
膜を形成した後、溝内に多結晶シリコンを充填し、かつ
これを異方性エッチングしてコントロールゲートを形成
しているので、フローティングゲートとコントロールゲ
ートをそれぞれ自己整合的に製造することができ、マス
クを用いたエッチング工程が不要であり、マスクの位置
合わせ等の煩雑な工程が不要となり、高密度化された半
導体記憶装置を容易に製造することが可能となる。As described above, according to the present invention, after the first gate oxide film is formed on the inner surface of the groove formed in the semiconductor substrate, the polycrystalline silicon film is formed in the groove, and this is anisotropically etched to float. After forming the gate and the second gate oxide film, the trench is filled with polycrystalline silicon and anisotropically etched to form the control gate. Each of them can be manufactured in a self-aligned manner, an etching process using a mask is unnecessary, a complicated process such as mask alignment is not necessary, and a highly densified semiconductor memory device can be easily manufactured. It will be possible.
第１図は本発明方法により製造される半導体記憶装置の
一実施例の平面図、第２図は第１図のAA線に沿う断面
図、第３図は第１図のBB線に沿う断面図、第４図（ａ）
〜（ｇ）は本発明の製造方法を工程順に示す断面図、第
５図は従来構造の断面図である。 １……シリコン基板、２……Ｎ型埋込層、３……Ｐ型エ
ピタキシャル層、４……溝、５……ソース領域、６……
第１ゲート酸化膜、７……フローティングゲート、８…
…第２ゲート酸化膜、９……コントロールゲート、10,1
0A……ワード線、11……保護酸化膜、12……ドレイン領
域、13……層間絶縁膜、14……ディジット線、15……コ
ンタクトホール、20……フォトレジスト、21……ポリマ
ー、22……第１の多結晶シリコン膜、23……第２の多結
晶シリコン膜、24……溝、25……絶縁膜、31……半導体
基板、32……第１ゲート酸化膜、33……フローティング
ゲート、34……第２ゲート酸化膜、35……コントロール
ゲート、36……ソース領域、37……ドレイン領域、38…
…層間絶縁膜、39……ディジット線。1 is a plan view of an embodiment of a semiconductor memory device manufactured by the method of the present invention, FIG. 2 is a sectional view taken along the line AA of FIG. 1, and FIG. 3 is a sectional view taken along the line BB of FIG. Figure, Figure 4 (a)
(G) is a sectional view showing the manufacturing method of the present invention in the order of steps, and FIG. 5 is a sectional view of a conventional structure. 1 ... Silicon substrate, 2 ... N-type buried layer, 3 ... P-type epitaxial layer, 4 ... Groove, 5 ... Source region, 6 ...
First gate oxide film, 7 ... Floating gate, 8 ...
… Second gate oxide film, 9 …… Control gate, 10,1
0A: word line, 11: protective oxide film, 12: drain region, 13: interlayer insulation film, 14: digit line, 15: contact hole, 20: photoresist, 21: polymer, 22 ...... First polycrystalline silicon film, 23 …… Second polycrystalline silicon film, 24 …… Groove, 25 …… Insulating film, 31 …… Semiconductor substrate, 32 …… First gate oxide film, 33 …… Floating gate, 34 ... Second gate oxide film, 35 ... Control gate, 36 ... Source region, 37 ... Drain region, 38 ...
… Interlayer insulation film, 39 …… Digit line.