JPH0817938A - Semiconductor storage device - Google Patents
- ️Fri Jan 19 1996
【０００１】[0001]
【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特にダイナミック型ＲＡＭ（ＤＲＡＭ）を用いた半
導体記憶装置の構造に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to the structure of a semiconductor memory device using a dynamic RAM (DRAM).
【０００２】[0002]
【従来の技術】近年、メモリセルを直列に接続するタイ
プのＤＲＡＭにおいて、トレンチキャパシタを素子領域
に対しずらすことにより、接続領域を確保して４Ｆ2
（ここでＦは最小加工寸法を示す）という微細なセルサ
イズを実現する方法が発表されている（NAND-Structure
d Cell Technologies for Low Cost 256Mb DRAMs, T.Ha
mamoto et.al,IEDM93,P643）。しかし、この種のタイプ
のメモリセルを用いたＤＲＡＭは、チップサイズは小さ
いが、ランダムアクセスができない、アクセススピード
が遅いなどの欠点を持つ。また、トレンチの両隣にメモ
リセルトランジスタのトランスファーゲートが形成され
ており、トレンチがどちら側に合わせずれても前記トラ
ンジスタのチャネル幅を狭めてしまう問題がある。2. Description of the Related Art Recently, in a DRAM of a type in which memory cells are connected in series, a trench capacitor is displaced from an element region to secure a connection region and 4F 2
A method for realizing a fine cell size (where F is the minimum processing size) has been announced (NAND-Structure
d Cell Technologies for Low Cost 256Mb DRAMs, T.Ha
mamoto et.al, IEDM93, P643). However, a DRAM using this type of memory cell has a small chip size, but has drawbacks such as random access not possible and slow access speed. Further, the transfer gates of the memory cell transistor are formed on both sides of the trench, and there is a problem that the channel width of the transistor is narrowed regardless of which side the trench is misaligned.
【０００３】一方、ランダムアクセスが可能で、平面ト
ランジスタをセルのゲートとして用いたメモリセルで
は、６Ｆ2 のセル面積が最小である。このタイプのメモ
リセルで特にノイズの小さなものとして、ビット線を２
層にして、ノイズの小さなフォールデッドビット線型の
アクセス方式とした新しいシステムが発表された（A Sp
Lit-Level Diagonal Bit-Line(SLDB)Stacked Capacitor
Cell for 256Mb DRAMs,T.Hamamoto et.al,IEDM92,P79
9）。これは、ビット線を斜めに配線することで、スト
レージノードコンタクト部分の素子領域上にビット線が
配置されないようにし、ストレージノードコンタクトが
ビット線と干渉しないようにして、ビット線の上層にキ
ャパシタを形成するスタック型のメモリセルである。し
かし、このようなメモリセルでは、ビット線を２層にす
ることで工程が増加し、ひいてはコストの増加につなが
る。On the other hand, in a memory cell capable of random access and using a planar transistor as the cell gate, the cell area of 6F 2 is the smallest. In this type of memory cell, the bit line is 2
As a layer, a new system with a noise-free folded bit line type access method was announced (A Sp
Lit-Level Diagonal Bit-Line (SLDB) Stacked Capacitor
Cell for 256Mb DRAMs, T.Hamamoto et.al, IEDM92, P79
9). This is done by wiring the bit lines diagonally so that the bit lines are not arranged on the element region of the storage node contact portion, the storage node contact does not interfere with the bit line, and the capacitor is placed on the upper layer of the bit line. It is a stack type memory cell to be formed. However, in such a memory cell, the number of steps is increased and the cost is increased by forming the bit line in two layers.
【０００４】また、ビット線が１層で上記と同様にノイ
ズの小さなアクセス方式として、２セルに１本の通過ワ
ード線を持つ新しいシステムが発表された（OPEN/FOLDE
D Bit Line Arraugement for Ultra High-Density DRAM
s, D.Takashima et.al,VLSICIRCUIT,93,P89）。しか
し、この方式では、上記第１の実施例と同様にトレンチ
とトランスファゲートを近付ける必要があり、合わせず
れによりトランジスタのチャネル幅を狭めてしまう問題
がある。さらに、ストレージノードコンタクトが接続さ
れるべき素子領域がビット線に隠れてしまい、ビット線
の上層にキャパシタを作る、いわゆるビット線先作りス
タック型のメモリセルを形成することは困難であった。Also, as a low-noise access method in which one bit line is a single layer, a new system having one passing word line in two cells has been announced (OPEN / FOLDE).
D Bit Line Arraugement for Ultra High-Density DRAM
s, D. Takashima et.al, VLSICIRCUIT, 93, P89). However, in this method, it is necessary to bring the trench and the transfer gate close to each other as in the first embodiment, and there is a problem that the channel width of the transistor is narrowed due to misalignment. Further, the element region to which the storage node contact should be connected is hidden by the bit line, and it is difficult to form a so-called bit line prefabricated stack type memory cell in which a capacitor is formed in the upper layer of the bit line.
【０００５】[0005]
【発明が解決しようとする課題】このように従来、平面
トランジスタをセルのゲートとして用いたメモリセルで
６Ｆ2 のセルサイズを実現するために、ビット線を２層
にしてセルサイズを縮小する方式では、製造プロセスの
複雑化及び製造コストの増加を招く問題がある。また、
２セルに１本の通過ワード線を持つ方式は、１層ビット
線では、ビット線先作りのスタックセルには適用できな
いという問題があった。さらに、トレンチ型のセルで
は、ランダムアクセス可能な６Ｆ2 メモリセルの提案が
なされていない。As described above, in order to realize a cell size of 6F 2 in a memory cell in which a planar transistor is used as a cell gate, a method of reducing the cell size by forming the bit line in two layers is conventionally used. Then, there is a problem that the manufacturing process is complicated and the manufacturing cost is increased. Also,
The method of having one passing word line in two cells has a problem that the one-layer bit line cannot be applied to the stack cell in which the bit line is prefabricated. Further, regarding the trench type cell, no proposal has been made for a 6F 2 memory cell capable of random access.
【０００６】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、２セルに１本の通過ワ
ード線を持つ方式で、トレンチがトランスファゲートに
及ぼす影響を抑制でき、トランジスタ幅を十分に確保し
てランダムアクセスが可能な６Ｆ2 のメモリセルを有す
る半導体記憶装置を提供することにある。The present invention has been made in consideration of the above circumstances, and an object thereof is a system having one passing word line in two cells to suppress the influence of the trench on the transfer gate. It is an object of the present invention to provide a semiconductor memory device having a memory cell of 6F 2 capable of ensuring random access with a sufficient transistor width.
【０００７】また、本発明の他の目的は、ビット線が１
層でも、ノイズの小さな６Ｆ2 のビット線先作り型のス
タック型メモリセルを有する半導体記憶装置を提供する
ことにある。Another object of the present invention is to set the bit line to 1
It is another object of the present invention to provide a semiconductor memory device having a stack type memory cell of bit line prefabrication type of 6F 2 with low noise even in layers.
【０００８】[0008]
【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。即ち、本
発明（請求項１）は、２セルに１本の通過ワード線を持
つメモリセルを有する半導体記憶装置において、半導体
基板上に互いに交差する関係で配置された複数本のワー
ド線及び複数本のビット線と、半導体基板上にワード線
方向に隣り合うもの同士がビット線方向にずれるように
配置された複数の素子領域と、各々の素子領域にそれぞ
れ形成され、ワード線をゲートとしソース・ドレインの
一方がビット線に接続されたＭＯＳトランジスタと、各
々の素子領域においてワード線方向及びワード線間の中
心に対してワード線方向にずらして配置され、かつ通過
ワード線を挟んで隣り合うもの同士が近付くようにビッ
ト線方向にずらして配置されたトレンチと、各々のトレ
ンチ内にキャパシタ絶縁膜を介してそれぞれ埋め込まれ
た蓄積電極と、ワード線間に配置され、ＭＯＳトランジ
スタのソース・ドレインの他方とトレンチ内の蓄積電極
とを接続する接続電極とを具備してなることを特徴とす
る。In order to solve the above problems, the present invention employs the following configurations. That is, the present invention (claim 1) is a semiconductor memory device having a memory cell having one passing word line in two cells, and a plurality of word lines and a plurality of word lines arranged in a crossing relationship on a semiconductor substrate. A plurality of bit lines, a plurality of element regions adjacent to each other in the word line direction on the semiconductor substrate arranged in the bit line direction, and a plurality of element regions formed in each of the element regions, the word line serving as a gate and the source · A MOS transistor whose drain is connected to a bit line and a MOS transistor whose one side is connected to the word line direction and the center of the word line in each element region are shifted from each other in the word line direction and are adjacent to each other with a passing word line in between. The trenches are staggered so that they come closer to each other in the bit line direction, and the storage capacitors embedded in each trench via a capacitor insulating film. If, disposed between the word lines, characterized by comprising; and a connection electrode for connecting the storage electrode of the source and drain of the other and in the trenches of MOS transistors.
【０００９】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 素子領域は、キャパシタ用トレンチよりも浅い素子
分離用トレンチにより分離されていること。 (2) 通過ワード線を介してビット線方向に隣り合うトレ
ンチは、ワード線方向に対しそれぞれ反対方向にずらさ
れていること。 (3) 通過ワード線を介してビット線方向に隣り合うトレ
ンチは、ワード線方向に対しそれぞれ同じ方向にずらさ
れていること。 (4) 複数本のビット線のうち一部は第１のセンスアンプ
に接続され、この第１のセンスアンプに接続された別の
セルアレイからのビット線と共にオープンビットライン
型のセンス方式をなし、残りは第１のセンスアンプと反
対側の第２のセンスアンプに対となり接続され、フォー
ルデッドビットライン型のセンス方式をなすこと。 (5) トレンチ内に埋め込まれた蓄積電極が部分的に基板
表面より深い位置に掘り下げられ、掘り下げ部に絶縁膜
が埋め込まれ、掘り下げなかった部分の絶縁膜を除去し
て、蓄積電極がソース・ドレインの他方と接続されてい
ること。The following are preferred embodiments of the present invention. (1) The element region must be separated by an element isolation trench that is shallower than the capacitor trench. (2) The trenches adjacent to each other in the bit line direction via the passing word line are shifted in the opposite directions with respect to the word line direction. (3) The trenches adjacent to each other in the bit line direction via the passing word line are shifted in the same direction with respect to the word line direction. (4) A part of the plurality of bit lines is connected to the first sense amplifier, and a bit line from another cell array connected to the first sense amplifier forms an open bit line type sensing system. The rest should be paired and connected to the second sense amplifier on the opposite side of the first sense amplifier to form a folded bit line type sensing system. (5) The storage electrode embedded in the trench is partially dug deeper than the surface of the substrate, the insulating film is buried in the dug portion, and the insulating film in the portion not dug is removed to form the storage electrode as the source. Must be connected to the other of the drains.
【００１０】また、本発明（請求項５）は、２セルに１
本の通過ワード線を持つメモリセルを有する半導体記憶
装置において、半導体基板上に、ワード線方向に隣り合
うもの同士がビット線方向にずれるように配置された複
数の素子領域と、各々の素子領域に形成されたＭＯＳト
ランジスタのソース・ドレインの一方にそれぞれコンタ
クトされ、該素子領域に対してワード線方向の一方向に
ずらして配置された引き出し電極と、引き出し電極の上
層に該電極と反対方向にずらして配置されたビット線
と、ビット線間に配置されて引き出し電極上にそれぞれ
コンタクトされたストレージノードコンタクトと、スト
レージノードコンタクト上にそれぞれ配置された蓄積電
極と、蓄積電極上にキャパシタ絶縁膜を介して形成され
たプレート電極とを具備してなることを特徴とする。Further, the present invention (Claim 5) is such that one in every two cells.
In a semiconductor memory device having memory cells having a plurality of passing word lines, a plurality of element regions arranged on a semiconductor substrate so that adjacent ones in the word line direction are displaced from each other in the bit line direction, and each element region. Of the source and drain of the MOS transistor formed on the substrate, respectively, and an extraction electrode arranged to be displaced in one direction of the word line direction with respect to the element region, and an upper electrode in the direction opposite to the electrode on the extraction electrode. Bit lines that are arranged in a staggered manner, storage node contacts that are arranged between the bit lines and contact each other on the extraction electrodes, storage electrodes that are arranged respectively on the storage node contacts, and a capacitor insulating film are formed on the storage electrodes. It is characterized by comprising a plate electrode formed through.
【００１１】また、本発明（請求項６）は、２セルに１
本の通過ワード線を持つメモリセルを有する半導体記憶
装置において、半導体基板上にワード線方向に隣り合う
もの同士がビット線方向にずれるように配置された複数
の素子領域と、各々の素子領域に形成されたＭＯＳトラ
ンジスタのソース・ドレインの一方にそれぞれコンタク
トされ、ワード線方向に隣接するメモリセルの最も近い
ビット線コンタクト方向に引き出された引き出し電極
と、ＭＯＳトランジスタのソース・ドレインの他方にコ
ンタクトされ、引き出し電極の上層に形成されたビット
線と、ビット線間に配置されて引き出し電極上にそれぞ
れコンタクトされたストレージノードコンタクトと、ス
トレージノードコンタクト上にそれぞれ配置された蓄積
電極と、蓄積電極上にキャパシタ絶縁膜を介して形成さ
れたプレート電極とを具備してなることを特徴とする。The present invention (Claim 6) is such that one in two cells
In a semiconductor memory device having a memory cell having two passing word lines, a plurality of element regions arranged in a word line direction on a semiconductor substrate so as to be displaced from each other in the bit line direction, and a plurality of element regions in each element region. One of the source / drain of the formed MOS transistor is contacted with each of the source / drain, and the other one of the source / drain of the MOS transistor is contacted with the extraction electrode extracted in the direction of the nearest bit line contact of the memory cells adjacent in the word line direction. , A bit line formed on the upper layer of the extraction electrode, a storage node contact disposed between the bit lines and contacting the extraction electrode, a storage electrode disposed on the storage node contact, and a storage electrode disposed on the storage electrode. A plate electrode formed via a capacitor insulating film And characterized by being provided.
【００１２】また、本発明（請求項７）は、２セルに１
本の通過ワード線を持つメモリセルを有する半導体記憶
装置において、半導体基板上にワード線方向に隣り合う
もの同士がビット線方向にずれるように配置された複数
の素子領域と、各々の素子領域に形成されＭＯＳトラン
ジスタのソース・ドレインにそれぞれコンタクトされ、
該ＭＯＳトランジスタのゲート電極より高く引き出され
た引き出し電極と、ソース・ドレインの一方にコンタク
トされた引き出し電極にコンタクトされ、ソース・ドレ
インの他方にコンタクトされた引き出し電極には絶縁膜
を介してサイドウォールとなるように形成されたビット
線と、ビット線に取り囲まれ該ビット線より高く突き出
した引き出し電極にコンタクトされた蓄積電極と、蓄積
電極上にキャパシタ絶縁膜を介して形成されたプレート
電極とを具備してなることを特徴とする。The present invention (Claim 7) provides 1 in 2 cells.
In a semiconductor memory device having a memory cell having two passing word lines, a plurality of element regions arranged in a word line direction on a semiconductor substrate so as to be displaced from each other in the bit line direction, and a plurality of element regions in each element region. Formed and contacted with the source and drain of the MOS transistor,
The extraction electrode that is drawn out higher than the gate electrode of the MOS transistor and the extraction electrode that is in contact with one of the source / drain, and the extraction electrode that is in contact with the other of the source / drain are provided with a sidewall through an insulating film. And a plate electrode formed on the storage electrode via a capacitor insulating film, the storage electrode being in contact with the extraction electrode surrounded by the bit line and protruding higher than the bit line. It is characterized by being provided.
【００１３】ここで、本発明（請求項５〜７）の望まし
い実施態様としては、次のものがあげられる。 (1) 素子領域は、キャパシタ用トレンチよりも浅い素子
分離用トレンチにより分離されていること。 (2) 複数本のビット線のうち一部は第１のセンスアンプ
に接続され、この第１のセンスアンプに接続された別の
セルアレイからのビット線と共にオープンビットライン
型のセンス方式をなし、残りは第１のセンスアンプと反
対側の第２のセンスアンプに対となり接続され、フォー
ルデッドビットライン型のセンス方式をなすこと。Here, the following are preferred embodiments of the present invention (claims 5 to 7). (1) The element region must be separated by an element isolation trench that is shallower than the capacitor trench. (2) A part of the plurality of bit lines is connected to the first sense amplifier, and the bit line from another cell array connected to the first sense amplifier forms an open bit line type sensing system. The rest should be paired and connected to the second sense amplifier on the opposite side of the first sense amplifier to form a folded bit line type sensing system.
【００１４】[0014]
【作用】本発明（請求項１〜４）によれば、基板側にプ
レートを形成する基板プレート型トレンチセルで、素子
領域に対してトレンチをワード線方向にずらし、蓄積電
極とソース・ドレインを接続する領域を確保し、さらに
通過ワード線を挟んで互いに隣り合うセルのトレンチを
近付けることにより、６Ｆ2 のセルサイズで、ランダム
アクセス可能でノイズも小さなメモリセルを持つＤＲＡ
Ｍが実現できる。しかも、上記のようにトレンチをずら
すことにより、セルサイズを大きくしないで、トレンチ
がトランスファーゲートに悪影響を及ぼすのを防止でき
る。According to the present invention (claims 1 to 4), in a substrate plate type trench cell in which a plate is formed on the substrate side, the trench is shifted in the word line direction with respect to the element region, and the storage electrode and the source / drain are formed. A DRA having memory cells with a cell size of 6F 2 , which can be randomly accessed, and has low noise, by securing a region to be connected and further bringing trenches of cells adjacent to each other across a passing word line.
M can be realized. Moreover, by shifting the trench as described above, it is possible to prevent the trench from adversely affecting the transfer gate without increasing the cell size.
【００１５】また、本発明（請求項４）によれば、トレ
ンチ内に埋め込まれた蓄積電極に対し、隣接セルのビッ
ト線コンタクトに隣接する部分を掘り下げることによ
り、ビット線と蓄積電極が短絡することを防止できるの
で、セルサイズを大きくしないでトレンチを大きくする
ことが可能となる。Further, according to the present invention (claim 4), the bit line and the storage electrode are short-circuited by digging the portion adjacent to the bit line contact of the adjacent cell with respect to the storage electrode buried in the trench. Since this can be prevented, the trench can be enlarged without increasing the cell size.
【００１６】また、本発明（請求項５）によれば、ゲー
ト（ワード線）の上層でビット線の下層に引き出し電極
を設け、引き出し電極を素子領域に対してワード線方向
の一方向にずらし、ビット線を引き出し電極とは逆方向
にずらして、ストレージノードコンタクトをビット線間
から引き出し電極に接続することによって、６Ｆ2 のセ
ルサイズで、ランダムアクセス可能でノイズも小さな、
ビット線が１層のビット線先作り型のスタック型のＤＲ
ＡＭメモリセルが実現できる。Further, according to the present invention (claim 5), the extraction electrode is provided in the upper layer of the gate (word line) and in the lower layer of the bit line, and the extraction electrode is shifted in one direction in the word line direction with respect to the element region. By shifting the bit line in the direction opposite to the extraction electrode and connecting the storage node contact to the extraction electrode from between the bit lines, the cell size is 6F 2 , random access is possible, and noise is small.
Stacked DR, which is a pre-made bit line with one bit line
An AM memory cell can be realized.
【００１７】また、本発明（請求項６）によれば、ゲー
トの上層でビット線の下層の引き出し電極をワード線方
向に隣り合うセルのビット線方向に引き出し、ビット線
間から引き出し電極にストレージノードコンタクトを接
続することによって、前述のスタック型のメモリセルが
実現できる。According to the present invention (claim 6), the lead-out electrode in the lower layer of the bit line in the upper layer of the gate is led out in the bit line direction of the cell adjacent in the word line direction, and the lead electrode is stored between the bit lines. By connecting the node contacts, the above-mentioned stack type memory cell can be realized.
【００１８】また、本発明（請求項７）によれば、ゲー
トの上層に、トランジスタのソース・ドレイン部全てに
引き出し電極を設け、ビット線が接続される部分の引き
出し電極の上部にビット線を接続し、ストレージノード
コンタクトとなる部分には、引き出し電極の回りに絶縁
膜を介してビット線がサイドウォールとなり、ビット線
の上に引き出し電極の上部が出ているようにして、その
部分にストレージノードコンタクトを接続することによ
って、前述のスタック型のメモリセルが実現できる。Further, according to the present invention (claim 7), the extraction electrode is provided in the upper layer of the gate in all the source / drain portions of the transistor, and the bit line is formed above the extraction electrode in the portion to which the bit line is connected. The bit line serves as a sidewall around the extraction electrode through the insulating film in the part that becomes the storage node contact, and the upper part of the extraction electrode is exposed above the bit line. By connecting the node contacts, the above-mentioned stack type memory cell can be realized.
【００１９】[0019]
【実施例】以下、本発明の実施例を図面を参照して説明
する。 （実施例１）図１は、本発明の第１の実施例に係わるＤ
ＲＡＭのパターン配置を示す平面図である。Embodiments of the present invention will be described below with reference to the drawings. (Embodiment 1) FIG. 1 shows a D according to the first embodiment of the present invention.
It is a top view which shows the pattern arrangement of RAM.
【００２０】複数本のワード線１１及びビット線１２が
互いに直交する関係で配置され、複数の素子領域１４は
ワード線方向に隣り合うもの同士がビット線方向にずれ
て配置される。また、素子分離用トレンチ１３により前
記複数の素子領域１４が分離されている。各々の素子領
域１４には、ワード線１１をゲートとしソース・ドレイ
ンの一方がビット線１２に接続されるＭＯＳトランジス
タと、トレンチキャパシタが形成されている。A plurality of word lines 11 and a plurality of bit lines 12 are arranged so as to be orthogonal to each other, and a plurality of element regions 14 adjacent to each other in the word line direction are arranged so as to be displaced in the bit line direction. The element isolation trenches 13 separate the plurality of element regions 14. In each element region 14, a MOS transistor having the word line 11 as a gate and one of a source and a drain connected to the bit line 12 and a trench capacitor are formed.
【００２１】ワード線１１の配置としては、２セルに１
本の通過ワード線が入っている。即ち、ビット線方向に
隣接する２つのセルに接続されるワード線間に通過ワー
ド線が配置される。この通過ワード線は素子分離領域上
に通っている。キャパシタ用のトレンチ１５は、素子領
域１４に対して、ワード線方向の同一方向にずれてお
り、ワード線１１に対して隣接する通過ワード線方向に
ずれている。トレンチ１５上にはストラップ１６があ
り、ソース・ドレインの一方とトレンチ１５内の蓄積電
極が接続しており、ソース・ドレインの他方はビット線
コンタクト１７によってビット線１２と接続されてい
る。The arrangement of the word lines 11 is 1 in 2 cells.
Contains the passage word line of the book. That is, a passing word line is arranged between word lines connected to two cells adjacent to each other in the bit line direction. This passing word line passes over the element isolation region. The capacitor trench 15 is displaced from the element region 14 in the same direction as the word line direction, and is displaced from the word line 11 in the passing word line direction adjacent thereto. A strap 16 is provided on the trench 15, one of the source / drain is connected to the storage electrode in the trench 15, and the other of the source / drain is connected to the bit line 12 by a bit line contact 17.
【００２２】図２（ａ）（ｂ）は、それぞれ図１内に表
記したＡ−Ａ′，Ｂ−Ｂ′断面を示している。ｎ型ウェ
ル（又は基板）２１上にｐ型ウェル２２が形成され、ｎ
型ウェル２１を基板プレート電極とし、トレンチ１５内
にキャパシタ絶縁膜２３を介して蓄積電極２４を埋め込
んで、トレンチキャパシタが形成されている。また、素
子分離用トレンチ１３内には絶縁膜が埋め込まれ、ｐ型
ウェル２２の表面にＭＯＳトランジスタのソース・ドレ
イン拡散層２５が形成されている。FIGS. 2A and 2B show cross sections AA 'and BB' shown in FIG. 1, respectively. A p-type well 22 is formed on the n-type well (or substrate) 21,
The mold well 21 is used as a substrate plate electrode, and the storage electrode 24 is embedded in the trench 15 via the capacitor insulating film 23 to form a trench capacitor. An insulating film is buried in the element isolation trench 13, and a source / drain diffusion layer 25 of the MOS transistor is formed on the surface of the p-type well 22.
【００２３】図３は、本実施例におけるセルアレイとセ
ンスアンプＳＡとの接続関係を示すものである。メモリ
セルは○印で示される。複数本のビット線ＢＬのうち一
部は第１のセンスアンプ（OpenＳＡ）に接続され、この
第１のセンスアンプに接続されこのセンスアンプを介し
て反対側に設けられた別のセルアレイからのビット線と
共にオープンビットライン型のセンス方式をなし、残り
は第１のセンスアンプと反対側の第２のセンスアンプ
（FoldedＳＡ）にビット線対となり接続され、フォール
デッドビットライン型のセンス方式をなすようになって
いる。FIG. 3 shows the connection relationship between the cell array and the sense amplifier SA in this embodiment. The memory cell is indicated by a circle. A part of the plurality of bit lines BL is connected to a first sense amplifier (OpenSA), and is connected to the first sense amplifier and a bit from another cell array provided on the opposite side via this sense amplifier. The open bit line type sense method is used together with the lines, and the rest are connected to the second sense amplifier (Folded SA) on the opposite side of the first sense amplifier as a bit line pair to form a folded bit line type sense method. It has become.
【００２４】このような構成であれば、２Ｆ×３Ｆ＝６
Ｆ2 のセルサイズで、ランダムアクセス可能で、ノイズ
も小さな、トレンチキャパシタのメモリセルを持つＤＲ
ＡＭが実現できる。また、通過ワード線方向にキャパシ
タ用トレンチ１５をずらすことにより、即ちビット線方
向に隣接するトレンチ１５を近付けることにより、セル
サイズを大きくしないで、トレンチ１５がトランスファ
ーゲートに悪影響を及ぼすのを防止できる。 （実施例２）図４は第２の実施例に係わるＤＲＡＭのパ
ターン配置を示す平面図であり、図５（ａ）（ｂ）は図
４のＡ−Ａ′，Ｂ−Ｂ′断面図である。なお、図１及び
図２と同一部分には同一符号を付して、その詳しい説明
は省略する。With such a configuration, 2F × 3F = 6
DR with F 2 cell size, random access, low noise, and trench capacitor memory cells
AM can be realized. Further, by displacing the capacitor trenches 15 in the passing word line direction, that is, by bringing the trenches 15 adjacent in the bit line direction closer to each other, it is possible to prevent the trenches 15 from adversely affecting the transfer gate without increasing the cell size. . (Embodiment 2) FIG. 4 is a plan view showing a pattern arrangement of a DRAM according to the second embodiment, and FIGS. 5A and 5B are sectional views taken along the lines AA 'and BB' in FIG. is there. The same parts as those in FIGS. 1 and 2 are designated by the same reference numerals, and detailed description thereof will be omitted.
【００２５】基本的な構成は第１の実施例と同様である
が、本実施例では、キャパシタ用トレンチ１５が同一方
向にではなく、ビット線方向に隣り合うセルでは、素子
領域に対して反対側、即ちワード線方向に対してそれぞ
れ反対側にずれている。The basic structure is the same as that of the first embodiment, but in this embodiment, in the cells adjacent to each other in the bit line direction rather than in the same direction, the capacitor trenches 15 are opposite to the element region. Side, that is, to the opposite side with respect to the word line direction.
【００２６】図６及び図７は、本実施例の製造方法を説
明するための工程断面図である。これらの図において、
（ａ）はＡ−Ａ′断面、（ｂ）はＢ−Ｂ′断面に相当し
ている。6 and 7 are process cross-sectional views for explaining the manufacturing method of this embodiment. In these figures,
(A) corresponds to the AA 'cross section, and (b) corresponds to the BB' cross section.
【００２７】図６（a1）（b1）は、プレートとなるｎ型
ウェル２１の形成、ＲＩＥによるキャパシタ用トレンチ
１５の開口、キャパシタ絶縁膜２３（例えば、シリコン
窒化膜と酸化膜の複合膜）の被着、蓄積電極２４（例え
ば、多結晶シリコン）のＣＤＥや研磨による埋め込みで
ある。6 (a1) and 6 (b1) show formation of an n-type well 21 to be a plate, opening of a capacitor trench 15 by RIE, and capacitor insulating film 23 (for example, a composite film of a silicon nitride film and an oxide film). The deposition and the filling of the storage electrode 24 (for example, polycrystalline silicon) by CDE or polishing.
【００２８】図６（a2）（b2）は、ＲＩＥによる浅い素
子分離用トレンチ１３の形成、ＲＩＥ，ＣＤＥや研磨に
よる絶縁膜の埋め込み、ゲート酸化膜の形成、ゲート電
極（ワード線１１）の形成、イオン注入によるソース・
ドレイン拡散層２５の形成である。FIGS. 6 (a2) and 6 (b2) show formation of a shallow isolation trench 13 by RIE, filling of an insulating film by RIE, CDE or polishing, formation of a gate oxide film, and formation of a gate electrode (word line 11). , Source by ion implantation
This is the formation of the drain diffusion layer 25.
【００２９】図７（a3）（b3）は、層間絶縁膜（ＰＳＧ
やＢＰＳＧ）の堆積、メルトや研磨による平坦化、ＲＩ
Ｅによるストラップ電極のためのコンタクト開口であ
る。図７（a4）（b4）は、ＣＤＥや研磨によるストラッ
プ電極１６（例えば、多結晶シリコン）の埋め込み、Ｒ
ＩＥによるビット線コンタクト１７の開口、ビット線１
２の形成である。FIGS. 7 (a3) and 7 (b3) show the interlayer insulating film (PSG).
And BPSG) deposition, flattening by melting and polishing, RI
It is a contact opening for the strap electrode by E. FIGS. 7 (a4) and (b4) show that the strap electrode 16 (for example, polycrystalline silicon) is embedded by CDE or polishing, R
Bit line contact 17 opening by IE, bit line 1
2 formation.
【００３０】このような構成であれば、第１の実施例と
同様の効果が得られるのは勿論のこと、隣接するトレン
チ１５間の距離を第１の実施例よりも遠ざけることがで
き、トレンチ間を確実に分離することができる。 （実施例３）図８は、第３の実施例に係わるＤＲＡＭの
素子構造を示すビット線方向断面図である。なお、図２
と同一部分には同一符号を付して、その詳しい説明は省
略する。With such a structure, the same effect as that of the first embodiment can be obtained, and the distance between the adjacent trenches 15 can be made larger than that of the first embodiment, so that the trenches can be formed. The spaces can be reliably separated. (Embodiment 3) FIG. 8 is a sectional view in the bit line direction showing the device structure of a DRAM according to the third embodiment. Note that FIG.
The same parts as those of the above are denoted by the same reference numerals, and detailed description thereof will be omitted.
【００３１】基本的な構成は第１の実施例と同様である
が、本実施例では素子分離をトレンチではなく、ＬＯＣ
ＯＳ法によるフィールド酸化膜３３で行っている。この
ような構成であっても、第１の実施例と同様の効果が得
られる。 （実施例４）図９は、第４の実施例の素子構造を示すビ
ット線方向断面図である。本実施例は、ストラップ１６
のコンタクトをビット線コンタクト１７下にも形成し、
ビット線コンタクト１７下のみに、パッド電極３４を形
成した例である。The basic structure is the same as that of the first embodiment, but in this embodiment, the element isolation is not a trench but a LOC.
The field oxide film 33 is formed by the OS method. Even with such a configuration, the same effect as that of the first embodiment can be obtained. (Embodiment 4) FIG. 9 is a sectional view in the bit line direction showing the element structure of the fourth embodiment. In this embodiment, the strap 16
Contact is also formed under the bit line contact 17,
In this example, the pad electrode 34 is formed only under the bit line contact 17.
【００３２】本実施例ではＲＩＥにより、パッド電極３
４を加工する際にトレンチ１５上のストラップ電極１６
を同時に埋め込み形成することもできる。この方式で
は、ジャンクションリークを増大させにくい材料をビッ
ト線コンタクト１７下とストラップ部分に用いることが
できる。 （実施例５）図１０は、第５の実施例の素子構造を示す
ビット線方向断面図である。本実施例は、トレンチ１５
の上部にもパッド電極３４を形成する例である。この方
式だと、セルや回路部にゲート電極の段差が残っていて
も、安定にストラップ電極３４をＲＩＥによって形成で
きる。 （実施例６）図１１は、第６の実施例の素子構造を示す
ビット線方向断面図である。本実施例は、ストラップ電
極３６を選択成長（シリコン膜やシリサイド膜）によっ
て形成する例である。この方式では、図１，４における
ストラップ電極のパターンが不要となり、工程が簡略に
なる。 （実施例７）図１２は、第７の実施例の素子構造を示す
ビット線方向断面図である。本実施例は、ＳＯＩ基板上
に形成した例であり、４０はシリコン基板、４１は絶縁
膜、４２はシリコン結晶層を示している。In this embodiment, the pad electrode 3 is formed by RIE.
Strap electrode 16 on trench 15 when processing 4
Can also be embedded at the same time. In this method, a material that does not easily increase the junction leak can be used under the bit line contact 17 and the strap portion. (Embodiment 5) FIG. 10 is a sectional view in the bit line direction showing the element structure of the fifth embodiment. In this embodiment, the trench 15
This is an example in which the pad electrode 34 is also formed on the upper part of. According to this method, the strap electrode 34 can be stably formed by RIE even if the step of the gate electrode remains in the cell or the circuit portion. (Embodiment 6) FIG. 11 is a cross-sectional view in the bit line direction showing the element structure of the sixth embodiment. The present embodiment is an example in which the strap electrode 36 is formed by selective growth (silicon film or silicide film). In this method, the strap electrode pattern shown in FIGS. 1 and 4 is unnecessary, and the process is simplified. (Embodiment 7) FIG. 12 is a sectional view in the bit line direction showing the element structure of the seventh embodiment. The present embodiment is an example formed on an SOI substrate, where 40 is a silicon substrate, 41 is an insulating film, and 42 is a silicon crystal layer.
【００３３】この実施例では、トランスファーゲートの
カットオフ特性の向上、ソフトエラーの改善、ポーズ特
性の向上という利点がある。 （実施例８）図１３は、第８の実施例の素子構造を示す
ビット線方向断面図である。本実施例は、ＳＯＩ基板上
にトレンチキャパシタを形成し、全面エピタキシャルに
より蓄積電極２４とシリコン層４３を接続し、ＬＯＣＯ
Ｓ法やＲＩＥによる加工によって、素子領域を形成する
方法である。This embodiment has the advantages of improving the cutoff characteristic of the transfer gate, improving the soft error, and improving the pause characteristic. (Embodiment 8) FIG. 13 is a sectional view in the bit line direction showing the element structure of the eighth embodiment. In this embodiment, a trench capacitor is formed on an SOI substrate, and the storage electrode 24 and the silicon layer 43 are connected to each other by full-face epitaxial growth.
This is a method of forming an element region by processing by the S method or RIE.
【００３４】この実施例では、ストラップ電極のパター
ンが不要となり、製造工程が簡単になる。また、図１，
４のパターンのようにトレンチを通過ワード線の方向に
ずらすことによって、蓄積電極空エピ中に不純物が拡散
してもトランスファーゲートに影響がでるのを防ぐこと
ができる。 （実施例９）図１４は、第９の実施例の素子構造を示す
ビット線方向断面図である。シリコン基板４０上にエピ
タキシャル層４３を形成し、蓄積電極２４と基板４０を
接続する方法で、ＳＯＩより安い基板を使えるという利
点がある。 （実施例１０）図１５は第１０の実施例に係わるＤＲＡ
Ｍのパターン配置を示す平面図、図１６（ａ）（ｂ）は
それぞれ図１５のＡ−Ａ′，Ｂ−Ｂ′断面図である。な
お、図１，２と同一部分には同一符号を付して、その詳
しい説明は省略する。In this embodiment, the pattern of the strap electrode is unnecessary and the manufacturing process is simplified. Also, in FIG.
By shifting the trench in the direction of the passing word line as in the pattern of 4, it is possible to prevent the transfer gate from being affected even if impurities are diffused in the storage electrode empty epitaxial layer. (Embodiment 9) FIG. 14 is a sectional view in the bit line direction showing the element structure of the ninth embodiment. The method of forming the epitaxial layer 43 on the silicon substrate 40 and connecting the storage electrode 24 and the substrate 40 has an advantage that a substrate cheaper than SOI can be used. (Embodiment 10) FIG. 15 shows a DRA according to the tenth embodiment.
16A and 16B are cross-sectional views taken along the lines AA ′ and BB ′ of FIG. 15, respectively, showing a pattern arrangement of M. The same parts as those in FIGS. 1 and 2 are designated by the same reference numerals, and detailed description thereof will be omitted.
【００３５】ワード線配置としては、２セルに１本の通
過ワード線が入っており、この通過ワード線は素子分離
領域上に通っている。キャパシタ用トレンチ１５は、素
子領域１４に対して、ワード線方向にずれており、隣接
セルのビット線コンタクト１７に接するように配置され
ている。さらに、通過ワード線挟んで隣り合うトレンチ
１５は近付くように配置されている。Regarding the word line arrangement, one passing word line is contained in two cells, and this passing word line passes over the element isolation region. The capacitor trench 15 is displaced in the word line direction with respect to the element region 14, and is arranged so as to be in contact with the bit line contact 17 of the adjacent cell. Further, the trenches 15 adjacent to each other with the passing word line in between are arranged so as to approach each other.
【００３６】トレンチ１５上にはストラップ（接続電
極）１６が形成され、この接続電極１６はソース・ドレ
インの一方とトレンチ１５内の蓄積電極２４を接続して
おり、ソース・ドレインの他方はビット線コンタクト１
７によってビット線１２と接続されている。A strap (connection electrode) 16 is formed on the trench 15, and the connection electrode 16 connects one of the source / drain and the storage electrode 24 in the trench 15, and the other of the source / drain is a bit line. Contact 1
It is connected to the bit line 12 by 7.
【００３７】本実施例の製造方法を、図１７〜図２３を
参照して説明する。図１７において（ａ）は平面図、
（ｂ）は（ａ）のＡ−Ａ′（ビット線方向）断面図、
（ｃ）は（ａ）のＢ−Ｂ′（ワード線方向）断面図であ
り、プレートとなるｎ型ウェル２１の形成、ＲＩＥによ
るトレンチ１５の開口、キャパシタ絶縁膜（図示せず）
の被着、蓄積電極２４（例えば、多結晶シリコン）のＣ
ＤＥや研磨による埋め込みである。なお、図中の５１は
トレンチ開口のためのマスク、５２は反転防止用の酸化
膜を示している。The manufacturing method of this embodiment will be described with reference to FIGS. In FIG. 17, (a) is a plan view,
(B) is a sectional view taken along the line AA '(bit line direction) of (a),
(C) is a sectional view taken along the line BB '(in the word line direction) of (a), in which an n-type well 21 serving as a plate is formed, an opening of the trench 15 is formed by RIE, a capacitor insulating film (not shown)
Deposition, C of the storage electrode 24 (eg, polycrystalline silicon)
Embedding by DE or polishing. In the figure, 51 is a mask for opening the trench, and 52 is an oxide film for preventing inversion.
【００３８】図１８は平面図、図１９の（a1）（a2）は
ビット線方向断面図、（b1）（b2）はワード線方向断面
図である。１９の（a1）（b1）は、図１８に示したＳＮ
ポリエッチングマスク（レジスト）のパターンで、トレ
ンチ１５内の蓄積電極２４を掘り下げる工程、図１９の
（a2）（b2）は、掘り下げた部分への絶縁膜の埋め込み
（ＲＩＥやＣＤＥ、研磨法）工程である。FIG. 18 is a plan view, (a1) and (a2) of FIG. 19 are sectional views in the bit line direction, and (b1) and (b2) are sectional views in the word line direction. (A1) and (b1) of 19 are the SNs shown in FIG.
A process of digging the storage electrode 24 in the trench 15 with a pattern of a poly etching mask (resist), and (a2) and (b2) of FIG. 19 are a process of embedding an insulating film in the digged portion (RIE, CDE, polishing method). Is.
【００３９】図２０は平面図、図２１の（a1）（a2）は
ビット線方向断面図、（b1）（b2）はワード線方向断面
図である。図２１の（a1）（b1）は、ＲＩＥによる浅い
素子分離用トレンチ１３の形成、ＲＩＥ，ＣＤＥや研磨
による絶縁膜の埋め込み、図２１の（a2）（b2）はトレ
ンチ加工に用いたマスク材５１（シリコン窒化膜）の除
去である。FIG. 20 is a plan view, (a1) and (a2) of FIG. 21 are sectional views in the bit line direction, and (b1) and (b2) are sectional views in the word line direction. 21A1 and 21B1 show shallow element isolation trenches 13 formed by RIE, an insulating film is buried by RIE, CDE, and polishing, and FIGS. 21A2 and 21B2 show mask materials used for trench processing. 51 (silicon nitride film) is removed.
【００４０】図２２において、（ａ）は平面図、（ｂ）
はビット線方向断面図、（ｃ）はワード線方向断面図で
あり、ゲート酸化膜の形成、ゲート電極（ワード線１
１）の形成、イオン注入によるソース・ドレインの形成
である。図中の５３はゲート酸化膜、５４はゲートの側
壁及び状面を覆う絶縁膜を示している。In FIG. 22, (a) is a plan view and (b) is
Is a cross-sectional view in the bit line direction, and (c) is a cross-sectional view in the word line direction.
The formation of 1) and the formation of source / drain by ion implantation. In the figure, 53 is a gate oxide film, and 54 is an insulating film that covers the side wall and the surface of the gate.
【００４１】図２３において、（ａ）は平面図、（ｂ）
はビット線方向断面図、（ｃ）はワード線方向断面図で
ある。この図は、層間絶縁膜（ＰＳＧやＢＰＳＧ）の堆
積とメルトや研磨による平坦化、ＲＩＥによるストラッ
プのためのコンタクト開口、ＣＤＥや研磨によるストラ
ップ電極１６（例えば、多結晶シリコン）の埋め込みで
ある。In FIG. 23, (a) is a plan view and (b) is
Is a cross-sectional view in the bit line direction, and (c) is a cross-sectional view in the word line direction. This figure shows deposition of an interlayer insulating film (PSG or BPSG) and flattening by melting or polishing, contact opening for a strap by RIE, and embedding of a strap electrode 16 (for example, polycrystalline silicon) by CDE or polishing.
【００４２】この後に、ＲＩＥによるビット線コンタク
ト１７の開口とビット線１２の形成を行うことにより、
前記図１５，１６に示したメモリセルが完成する。この
ような構成であれば、第１の実施例と同様の効果が得ら
れるのは勿論のこと、次のような効果が得られる。即
ち、トレンチ１５内に埋め込まれた蓄積電極２４に対
し、隣接セルのビット線コンタクトに隣接する部分を掘
り下げることにより、ビット線１２と蓄積電極２４が短
絡することを防止できる。このため、セルサイズを大き
くすることなく、トレンチ１５を大きくすることができ
る。 （実施例１１）図２４は、第１１の実施例に係わるＤＲ
ＡＭのパターン配置を示す平面図であり、（ａ）はＳＮ
ポリを形成する前の状態、（ｂ）はＳＮポリを形成した
後の状態を示している。また、これ以降に説明する実施
例は、トレンチキャパシタではなくスタックキャパシタ
を有するものである。After that, by opening the bit line contact 17 and forming the bit line 12 by RIE,
The memory cell shown in FIGS. 15 and 16 is completed. With such a configuration, not only the same effects as those of the first embodiment can be obtained, but also the following effects can be obtained. That is, by shorting the portion of the storage electrode 24 buried in the trench 15 adjacent to the bit line contact of the adjacent cell, it is possible to prevent the bit line 12 and the storage electrode 24 from being short-circuited. Therefore, the trench 15 can be enlarged without increasing the cell size. (Embodiment 11) FIG. 24 shows a DR according to the eleventh embodiment.
It is a top view which shows the pattern arrangement of AM, (a) is SN
The state before the poly is formed, and (b) shows the state after the SN poly is formed. Further, the embodiments described below have stack capacitors instead of trench capacitors.
【００４３】複数本のワード線６１及びビット線６２が
互いに直交する関係で配置され、素子分離用トレンチ６
３により複数の素子領域６４が配置されている。各々の
素子領域６４には、ソース・ドレインの一方がビット線
コンタクト６７によりビット線６２に接続されるＭＯＳ
トランジスタとキャパシタとが形成されている。A plurality of word lines 61 and bit lines 62 are arranged in a relationship orthogonal to each other, and the element isolation trench 6 is formed.
3, a plurality of element regions 64 are arranged. In each element region 64, one of source and drain is connected to the bit line 62 by a bit line contact 67.
A transistor and a capacitor are formed.
【００４４】ワード線配置として２セルに１本の通過ワ
ード線が入っており、この通過ワード線は素子分離領域
上に通っている。素子領域６４上のストレージノードコ
ンタクト側には引き出し電極６６があり、この引き出し
電極６６はメモリセルに対してワード線方向の一方向に
ずれている。ビット線６２はメモリセルに対して引き出
し電極６６と逆方向にずれており、引き出し電極６６が
ビット線間にくるように配置される。この引き出し電極
６６上にストレージノードコンタクト６５が配置され、
ストレージノードコンタクト６５上に蓄積電極（ＳＮポ
リ）６８が配置されている。As a word line layout, one passing word line is contained in two cells, and this passing word line passes over the element isolation region. An extraction electrode 66 is provided on the storage region contact side on the element region 64, and the extraction electrode 66 is deviated in one direction of the word line direction with respect to the memory cell. The bit line 62 is displaced in the direction opposite to the extraction electrode 66 with respect to the memory cell, and the extraction electrode 66 is arranged between the bit lines. The storage node contact 65 is arranged on the extraction electrode 66,
A storage electrode (SN poly) 68 is arranged on the storage node contact 65.
【００４５】図２５（ａ）（ｂ）はそれぞれ図２４のＡ
−Ａ′，Ｂ−Ｂ′断面に相当する図である。これは、ビ
ット線コンタクト６７下に引き出し電極６６とソース・
ドレインの一方とのコンタクトと同層のレイヤーでコン
タクトを開口し、引き出し電極６６の加工と同時に電極
材６６ａ（例えば多結晶シリコン）を埋め込む例であ
る。FIGS. 25 (a) and 25 (b) respectively show A in FIG.
FIG. 9 is a view corresponding to a cross section taken along line A-A 'and line B-B'. This is because the extraction electrode 66 and the source
This is an example in which a contact is opened in the same layer as the contact with one of the drains, and an electrode material 66a (for example, polycrystalline silicon) is embedded at the same time when the lead electrode 66 is processed.
【００４６】図２６，２７は、本実施例の製造方法を説
明するための工程断面図であり、（ａ）〜（ｈ）の左側
はＡ−Ａ′断面、右側はＢ−Ｂ′断面に相当している。
まず、図２６（ａ）に示すように、基板７０上にトレン
チ分離（又はＬＯＣＯＳ法による素子分離）６３を形成
し、素子領域６４を島状に形成する。そして、各々の素
子領域６４にソース・ドレイン拡散層７５及びゲート電
極（ワード線）６１を形成してＭＯＳトランジスタを形
成する。26 and 27 are process cross-sectional views for explaining the manufacturing method of this embodiment. The left side of FIGS. 26A to 26H is taken along the line AA 'and the right side is taken along the line BB'. It is equivalent.
First, as shown in FIG. 26A, a trench isolation (or element isolation by LOCOS method) 63 is formed on a substrate 70, and an element region 64 is formed in an island shape. Then, a source / drain diffusion layer 75 and a gate electrode (word line) 61 are formed in each element region 64 to form a MOS transistor.
【００４７】次いで、図２６（ｂ）に示すように、ソー
ス・ドレイン領域上に第１のＳＮコンタクト６５を開口
し、続いて（ｃ）に示すように、引き出し電極６６（例
えば、多結晶シリコン）の堆積とＲＩＥによる加工を行
い、また同時にビット線コンタクト下の部分に電極材６
６ａを埋め込む。そして、（ｄ）に示すように、ビット
線コンタクト６７を開口し、（ｅ）に示すように、ビッ
ト線６２（例えばタングステンやタングステンポリサイ
ド）の堆積とＲＩＥによる加工を行う。Next, as shown in FIG. 26B, a first SN contact 65 is opened on the source / drain regions, and subsequently, as shown in FIG. 26C, an extraction electrode 66 (for example, polycrystalline silicon) is formed. ) Is deposited and processed by RIE, and at the same time, the electrode material 6 is formed on the portion under the bit line contact.
6a is embedded. Then, as shown in (d), the bit line contact 67 is opened, and as shown in (e), the bit line 62 (for example, tungsten or tungsten polycide) is deposited and processed by RIE.
【００４８】次いで、図２７（ｆ）に示すように、第２
のストレージノードコンタクト６９を開口し、さらに
（ｇ）に示すように、蓄積電極６８（例えば、多結晶シ
リコンや白金）の堆積とＲＩＥによる加工を行う。そし
て、（ｈ）に示すように、キャパシタ絶縁膜７６の堆
積、プレート電極７７（例えば、多結晶シリコンやチタ
ン窒化膜）の堆積、ＲＩＥやＣＤＥによる加工を行う。Then, as shown in FIG. 27 (f), the second
The storage node contact 69 is opened, and the storage electrode 68 (for example, polycrystalline silicon or platinum) is deposited and processed by RIE as shown in (g). Then, as shown in (h), a capacitor insulating film 76 is deposited, a plate electrode 77 (for example, polycrystalline silicon or titanium nitride film) is deposited, and processing by RIE or CDE is performed.
【００４９】このように本実施例によれば、引き出し電
極６６を素子領域６４に対してワード線方向の一方向に
ずらし、ビット線６２を引き出し電極６６とは逆方向に
ずらして、ストレージノードコンタクト６９をビット線
間から引き出し電極６６に接続することによって、ビッ
ト線が１層のビット線先作り型のスタック型のメモリセ
ルを実現することができる。 （実施例１２）図２８は第１２の実施例の素子構造を示
す断面図であり、（ａ）はビット線方向断面、（ｂ）は
ワード線方向断面を示している。なお、図２５と同一部
分には同一符号を付して、その詳しい説明は省略する。As described above, according to the present embodiment, the extraction electrode 66 is displaced with respect to the element region 64 in one direction of the word line direction, and the bit line 62 is displaced in the direction opposite to the extraction electrode 66, so that the storage node contact is formed. By connecting 69 to the extraction electrode 66 from between the bit lines, a bit line prefabricated stack type memory cell in which the bit line is one layer can be realized. (Embodiment 12) FIGS. 28A and 28B are sectional views showing the element structure of the twelfth embodiment. FIG. 28A is a sectional view in the bit line direction, and FIG. 28B is a sectional view in the word line direction. The same parts as those in FIG. 25 are designated by the same reference numerals, and detailed description thereof will be omitted.
【００５０】本実施例は、第１１の実施例でビット線コ
ンタクト６７下に埋め込み電極６６ａを持たない例であ
る。このような構成であっても、先の第１１の実施例と
同様の効果が得られるのは勿論である。 （実施例１３）図２９は第１３の実施例の素子構造を示
す断面図であり、（ａ）はビット線方向断面、（ｂ）は
ワード線方向断面を示している。なお、図２５と同一部
分には同一符号を付して、その詳しい説明は省略する。This embodiment is an example in which the buried electrode 66a is not provided below the bit line contact 67 in the eleventh embodiment. Of course, even with such a configuration, the same effect as that of the eleventh embodiment can be obtained. (Embodiment 13) FIGS. 29A and 29B are sectional views showing an element structure of a thirteenth embodiment. FIG. 29A is a sectional view in the bit line direction, and FIG. 29B is a sectional view in the word line direction. The same parts as those in FIG. 25 are designated by the same reference numerals, and detailed description thereof will be omitted.
【００５１】本実施例は、ビット線コンタクト６７の側
壁に絶縁膜（例えば、シリコン窒素化膜）のサイドウォ
ール７８を形成した例である。このような構成であれ
ば、第１１の実施例と同様の効果が得られるのは勿論の
こと、引き出し電極６６とビット線６２のショートを確
実に防止できる効果が得られる。 （実施例１４）図３０は第１４の実施例の素子構造を示
す断面図であり、（ａ）はビット線方向断面、（ｂ）は
ワード線方向断面を示している。なお、図２５と同一部
分には同一符号を付して、その詳しい説明は省略する。This embodiment is an example in which a sidewall 78 of an insulating film (for example, a silicon nitride film) is formed on the sidewall of the bit line contact 67. With such a configuration, not only the same effects as those of the eleventh embodiment can be obtained, but also the effect of reliably preventing a short circuit between the extraction electrode 66 and the bit line 62 can be obtained. (Embodiment 14) FIGS. 30A and 30B are sectional views showing the element structure of the fourteenth embodiment. FIG. 30A is a sectional view in the bit line direction, and FIG. 30B is a sectional view in the word line direction. The same parts as those in FIG. 25 are designated by the same reference numerals, and detailed description thereof will be omitted.
【００５２】本実施例は、ストレージノードコンタクト
に電極材７９（例えば、多結晶シリコン膜）を埋め込む
例である。この場合、高誘電体膜（例えば、チタン酸ス
トロンチューム）をキャパシタ絶縁膜として用いる場合
に蓄積電極６８の材料がスパッタでしか堆積できなくて
も、コンタクトホール内での電極材で段切れを防止でき
る。 （実施例１５）図３１は、第１５の実施例の素子構造を
示す断面図であり、（ａ）はビット線方向断面、（ｂ）
はワード線方向断面を示している。なお、図２５と同一
部分には同一符号を付して、その詳しい説明は省略す
る。This embodiment is an example in which an electrode material 79 (for example, a polycrystalline silicon film) is embedded in a storage node contact. In this case, when a high dielectric film (for example, strontium titanate) is used as the capacitor insulating film, even if the material of the storage electrode 68 can be deposited only by sputtering, the electrode material in the contact hole prevents the step breakage. it can. (Embodiment 15) FIG. 31 is a sectional view showing the element structure of the fifteenth embodiment.
Shows a cross section in the word line direction. The same parts as those in FIG. 25 are designated by the same reference numerals, and detailed description thereof will be omitted.
【００５３】本実施例は、薄膜ＳＯＩ上に形成する例
で、７０はシリコン基板、７１は絶縁層、７２はシリコ
ン結晶層を示している。この例では、トランジスタのカ
ットオフ特性の改善、ソフトエラーの低減、ポーズ特性
の改善が可能となる。 （実施例１６）図３２は、第１６の実施例のパターン配
置を示す平面図であり、（ａ）はＳＮポリを形成する前
の状態、（ｂ）はＳＮポリを形成した後の状態を示して
いる。なお、図２４と同一部分には同一符号を付して、
その詳しい説明は省略する。In this example, 70 is a silicon substrate, 71 is an insulating layer, and 72 is a silicon crystal layer. In this example, it is possible to improve the cutoff characteristic of the transistor, reduce the soft error, and improve the pause characteristic. (Embodiment 16) FIG. 32 is a plan view showing the pattern arrangement of the sixteenth embodiment. (A) shows a state before the SN poly is formed, and (b) shows a state after the SN poly is formed. Shows. The same parts as those in FIG. 24 are designated by the same reference numerals,
Detailed description is omitted.
【００５４】本実施例は、ビット線６２はずらさずに引
き出し電極６６のみを、隣り合うセルのビット線コンタ
クト６７側にずらした例である。図３３に、図３２のＡ
−Ａ′，Ｂ−Ｂ′断面図を示した。引き出し電極６６を
隣り合うセルのビット線コンタクト方向に引き出し、ビ
ット線間に来るようにする。ストレージノードコンタク
ト６９は、ビット線間から引き出し電極６６に接続され
ている。このような構成であっても、第１１の実施例と
同様の効果が得られる。 （実施例１７）図３４は、第１７の実施例の素子構造を
示す断面図であり、（ａ）はビット線方向断面、（ｂ）
はワード線方向断面を示している。なお、図３３と同一
部分には同一符号を付して、その詳しい説明は省略す
る。This embodiment is an example in which only the extraction electrode 66 is shifted to the bit line contact 67 side of the adjacent cell without shifting the bit line 62. FIG. 33 shows A of FIG.
-A ', BB' sectional drawing was shown. The lead-out electrode 66 is led out in the bit line contact direction of the adjacent cell so as to come between the bit lines. The storage node contact 69 is connected to the lead electrode 66 from between the bit lines. Even with such a configuration, the same effect as that of the eleventh embodiment can be obtained. (Embodiment 17) FIG. 34 is a sectional view showing an element structure of a seventeenth embodiment.
Shows a cross section in the word line direction. The same parts as those in FIG. 33 are designated by the same reference numerals, and detailed description thereof will be omitted.
【００５５】本実施例は、ビット線コンタクト部に絶縁
膜（例えば、窒化シリコン膜）のサイドウォール７４を
形成した例である。この場合、引き出し電極６６とビッ
ト線６２のショートを確実に防止できる。 （実施例１８）図３５は、第１８の実施例の素子構造を
示す断面図であり、（ａ）はビット線方向断面、（ｂ）
はワード線方向断面を示している。なお、図３３と同一
部分には同一符号を付して、その詳しい説明は省略す
る。The present embodiment is an example in which a sidewall 74 of an insulating film (for example, a silicon nitride film) is formed in the bit line contact portion. In this case, it is possible to reliably prevent a short circuit between the extraction electrode 66 and the bit line 62. (Embodiment 18) FIG. 35 is a sectional view showing the element structure of the 18th embodiment, wherein (a) is a sectional view in the bit line direction, and (b) is a sectional view.
Shows a cross section in the word line direction. The same parts as those in FIG. 33 are designated by the same reference numerals, and detailed description thereof will be omitted.
【００５６】この実施例は、引き出し電極６６をコンタ
クト内の埋め込みで形成する例であり、引き出し電極６
６の加工分だけ工程が少なくなる。 （実施例１９）図３６は、第１９の実施例に係わるＤＲ
ＡＭのパターン配置を示す平面図であり、（ａ）はＳＮ
ポリを形成する前の状態、（ｂ）はＳＮポリを形成した
後の状態を示している。なお、図２４と同一部分には同
一符号を付して、その詳しい説明は省略する。In this embodiment, the extraction electrode 66 is formed by embedding it in the contact.
The number of steps is reduced by the processing amount of 6. (Embodiment 19) FIG. 36 shows a DR according to the 19th embodiment.
It is a top view which shows the pattern arrangement of AM, (a) is SN
The state before the poly is formed, and (b) shows the state after the SN poly is formed. The same parts as those in FIG. 24 are designated by the same reference numerals, and detailed description thereof will be omitted.
【００５７】トランジスタのソース・ドレイン部に引き
出し電極６６を埋め込み形成するためのコンタクトがあ
り、ビット線コンタクト部には、引き出し電極上部の絶
縁膜を除去するコンタクトパターンがあり、他方の引き
出し電極上にはストレージノードコンタクトのパターン
がある。There is a contact for embedding the extraction electrode 66 in the source / drain portion of the transistor, and a contact pattern for removing the insulating film above the extraction electrode is provided in the bit line contact portion, and on the other extraction electrode. Has a storage node contact pattern.
【００５８】図３７に、図３６のＡ−Ａ′，Ｂ−Ｂ′断
面図を示した。引き出し電極６６がゲート電極６１より
高い位置に引き出され、ビット線コンタクト６７は引き
出し電極６６の上部にコンタクトされている。ストレー
ジノードコンタクト６９では、引き出し電極６６の回り
に、絶縁膜を介してビット線６２が側壁残しになってお
り、引き出し電極６６がビット線６２より上部に突き出
している。その引き出し電極６６の上部には、蓄積電極
６８が接続されている。FIG. 37 is a sectional view taken along line AA 'and BB' in FIG. The extraction electrode 66 is extracted to a position higher than the gate electrode 61, and the bit line contact 67 is in contact with the upper portion of the extraction electrode 66. In the storage node contact 69, the bit line 62 is left around the lead electrode 66 via the insulating film, and the lead electrode 66 projects above the bit line 62. A storage electrode 68 is connected to the upper portion of the extraction electrode 66.
【００５９】図３８，３９は、本実施例の製造方法を説
明するための工程断面図であり、（ａ）〜（ｈ）の左側
はＡ−Ａ′断面、右側はＢ−Ｂ′断面を示している。ま
ず、図３８（ａ）に示すように、トランジスタ形成後に
引き出し電極６６のコンタクトを開口し、電極材（例え
ば多結晶シリコン）を堆積し、ＣＤＥやＲＩＥや研磨法
により電極材を埋め込んで引き出し電極６６を形成す
る。続いて、（ｂ）に示すように、層間絶縁膜をＲＩＥ
やＮＨ4 Ｆエッチングによりエッチバックし、さらに
（ｃ）に示すように、熱酸化や減圧ＣＶＤ法などのステ
ップカバレッジの良い堆積法で絶縁膜８１を形成し、ビ
ット線６２が接続される部分のみ除去する。38 and 39 are process cross-sectional views for explaining the manufacturing method of this embodiment. The left side of FIGS. 38 (a)-(h) is the A-A 'cross section and the right side is the BB' cross section. Shows. First, as shown in FIG. 38A, after the transistor is formed, the contact of the extraction electrode 66 is opened, an electrode material (for example, polycrystalline silicon) is deposited, and the electrode material is embedded by CDE, RIE, or a polishing method, and the extraction electrode is formed. 66 is formed. Subsequently, as shown in (b), the interlayer insulating film is RIEed.
Etching back by NH 4 F etching or NH 4 F etching, and as shown in (c), an insulating film 81 is formed by a deposition method with good step coverage such as thermal oxidation or low pressure CVD method, and only the portion to which the bit line 62 is connected is formed. Remove.
【００６０】次いで、図３８（ｄ）に示すように、ビッ
ト線材（例えば、タングステンやタングステンポリサイ
ド膜など）を堆積し、絶縁膜を堆積して引き出し電極部
にビット線材が露出するまでエッチバックする。その後
に、ビット線のパターンで、埋め込まれた絶縁膜をＲＩ
Ｅにより加工し、ビット線コンタクト部のビット線材を
レジスト８２などで覆って、ビット線６２をＲＩＥによ
り加工する。すると、ビット線コンタクト部以外の引き
出し電極６６の回りにビット線材が側壁残りとなり、配
線されるべき方向に繋がったビット線６２が形成でき
る。Next, as shown in FIG. 38D, a bit line material (for example, tungsten or a tungsten polycide film) is deposited, an insulating film is deposited, and etch back is performed until the bit line material is exposed at the extraction electrode portion. To do. After that, the buried insulating film is patterned with RI by the bit line pattern.
Then, the bit line material in the bit line contact portion is covered with a resist 82 or the like, and the bit line 62 is processed by RIE. Then, the bit line material remains on the side wall around the lead electrode 66 other than the bit line contact portion, and the bit line 62 connected in the wiring direction can be formed.
【００６１】次いで、図３９（ｅ）に示すように、層間
絶縁膜を形成した後に、ストレージノードコンタクト６
９を形成し、続いて（ｆ）に示すように、蓄積電極６８
を形成する。そして、（ｇ）に示すように、キャパシタ
絶縁膜６９を堆積して、さらにプレート電極７７を形成
することにより、前記図３６，３７に示す構成が得られ
る。Next, as shown in FIG. 39E, after forming an interlayer insulating film, the storage node contact 6 is formed.
9 and subsequently, as shown in FIG.
To form. Then, as shown in (g), the capacitor insulating film 69 is deposited and the plate electrode 77 is further formed, whereby the configuration shown in FIGS. 36 and 37 is obtained.
【００６２】このような構成であれば、引き出し電極６
６の回りに絶縁膜を介してビット線６２がサイドウォー
ルとなり、ビット線６２の上に引き出し電極６６の上部
が出ているようにして、その部分にストレージノードコ
ンタクト６９を接続することによって、第１１の実施例
と同様にビット線が１層のビット線先作り型のスタック
型のメモリセルを実現することができる。With such a structure, the extraction electrode 6
The bit line 62 serves as a sidewall around 6 through the insulating film so that the upper portion of the extraction electrode 66 is exposed above the bit line 62, and the storage node contact 69 is connected to that portion, whereby Similar to the eleventh embodiment, a bit line prefabricated stack type memory cell having one bit line can be realized.
【００６３】[0063]
【発明の効果】以上詳述したように本発明（請求項１〜
４）によれば、基板側にプレートを形成する基板プレー
ト型トレンチセルで、トレンチをワード線方向及びビッ
ト線方向にずらすことにより、６Ｆ2 のセルサイズで、
ランダムアクセス可能でノイズも小さなメモリセルを持
つＤＲＡＭが実現できる。しかも、通過ワード線方向に
トレンチをずらすことにより、セルサイズを大きくしな
いで、トレンチがトランスファーゲートに悪影響を及ぼ
すのを防止できる。As described in detail above, the present invention (claims 1 to 3)
According to 4), in a substrate plate type trench cell in which a plate is formed on the substrate side, by displacing the trench in the word line direction and the bit line direction, a cell size of 6F 2
A DRAM having memory cells that can be randomly accessed and has low noise can be realized. Moreover, by displacing the trench in the passing word line direction, it is possible to prevent the trench from adversely affecting the transfer gate without increasing the cell size.
【００６４】また、本発明（請求項５〜７）によれば、
引き出し電極を素子領域に対してワード線方向の一方向
にずらし、ビット線を引き出し電極とは逆方向にずら
す、又は引き出し電極をワード線方向に隣り合うセルの
ビット線方向に引き出す、又はビット線が接続される部
分の引き出し電極の上部にビット線を接続し、ストレー
ジノードコンタクトとなる部分には、引き出し電極の回
りに絶縁膜を介してビット線がサイドウォールとなり、
ビット線の上に引き出し電極の上部が出ているようにす
ることによって、６Ｆ2 のセルサイズで、ランダムアク
セス可能でノイズも小さな、ビット線が１層のビット線
先作り型のスタック型のＤＲＡＭメモリセルが実現でき
る。According to the present invention (claims 5 to 7),
The extraction electrode is displaced in one direction of the word line direction with respect to the element region, the bit line is displaced in the opposite direction to the extraction electrode, or the extraction electrode is extracted in the bit line direction of the cell adjacent in the word line direction, or the bit line The bit line is connected to the upper part of the extraction electrode of the portion connected to, and the bit line serves as a side wall around the extraction electrode via the insulating film in the portion to be the storage node contact.
By forming the upper part of the extraction electrode above the bit line, a cell size of 6F 2 , random access is possible, and noise is small. A memory cell can be realized.
【図１】第１の実施例に係わるＤＲＡＭのパターン配置
を示す平面図。FIG. 1 is a plan view showing a pattern layout of a DRAM according to a first embodiment.
【図２】図１の矢視Ａ−Ａ′及びＢ−Ｂ′断面図。FIG. 2 is a sectional view taken along the line AA ′ and BB ′ of FIG.
【図３】第１の実施例におけるセルアレイとセンスアン
プとの接続関係を示す図。FIG. 3 is a diagram showing a connection relationship between a cell array and sense amplifiers in the first embodiment.
【図４】第２の実施例に係わるＤＲＡＭのパターン配置
を示す平面図。FIG. 4 is a plan view showing a pattern layout of a DRAM according to a second embodiment.
【図５】図４のＡ−Ａ′及びＢ−Ｂ′断面図。5 is a sectional view taken along line AA ′ and BB ′ of FIG.
【図６】第２の実施例の製造工程の前半を示す断面図。FIG. 6 is a cross-sectional view showing the first half of the manufacturing process of the second embodiment.
【図７】第２の実施例の製造工程の後半を示す断面図。FIG. 7 is a cross-sectional view showing the latter half of the manufacturing process of the second embodiment.
【図８】第３の実施例に係わるＤＲＡＭの素子構造を示
す断面図。FIG. 8 is a sectional view showing an element structure of a DRAM according to a third embodiment.
【図９】第４の実施例に係わるＤＲＡＭの素子構造を示
す断面図。FIG. 9 is a sectional view showing an element structure of a DRAM according to a fourth embodiment.
【図１０】第５の実施例に係わるＤＲＡＭの素子構造を
示す断面図。FIG. 10 is a sectional view showing an element structure of a DRAM according to a fifth embodiment.
【図１１】第６の実施例に係わるＤＲＡＭの素子構造を
示す断面図。FIG. 11 is a sectional view showing an element structure of a DRAM according to a sixth embodiment.
【図１２】第７の実施例に係わるＤＲＡＭの素子構造を
示す断面図。FIG. 12 is a sectional view showing an element structure of a DRAM according to a seventh embodiment.
【図１３】第８の実施例に係わるＤＲＡＭの素子構造を
示す断面図。FIG. 13 is a sectional view showing an element structure of a DRAM according to an eighth embodiment.
【図１４】第９の実施例に係わるＤＲＡＭの素子構造を
示す断面図。FIG. 14 is a sectional view showing an element structure of a DRAM according to a ninth embodiment.
【図１５】第１０の実施例に係わるＤＲＡＭのパターン
配置を示す平面図。FIG. 15 is a plan view showing a pattern layout of a DRAM according to a tenth embodiment.
【図１６】図１５の矢視Ａ−Ａ′及びＢ−Ｂ′断面図。16 is a sectional view taken along line AA ′ and BB ′ of FIG.
【図１７】第１０の実施例の製造工程を示す平面図と断
面図。FIG. 17 is a plan view and a cross-sectional view showing the manufacturing process of the tenth embodiment.
【図１８】第１０の実施例の製造工程を示す平面図。FIG. 18 is a plan view showing the manufacturing process of the tenth embodiment.
【図１９】図１７の矢視Ａ−Ａ′及びＢ−Ｂ′断面図。FIG. 19 is a sectional view taken along line AA ′ and BB ′ of FIG.
【図２０】第１０の実施例の製造工程を示す平面図。FIG. 20 is a plan view showing the manufacturing process of the tenth embodiment.
【図２１】図２０のビット線方向及びワード線方向断面
図。21 is a cross-sectional view in the bit line direction and the word line direction of FIG.
【図２２】第１０の実施例の製造工程を示す平面図と断
面図。FIG. 22 is a plan view and a cross-sectional view showing the manufacturing process of the tenth embodiment.
【図２３】第１０の実施例の製造工程を示す平面図と断
面図。FIG. 23 is a plan view and a cross-sectional view showing the manufacturing process of the tenth embodiment.
【図２４】第１１の実施例に係わるＤＲＡＭのパターン
配置を示す平面図。FIG. 24 is a plan view showing a pattern layout of a DRAM according to an eleventh embodiment.
【図２５】図２４の矢視Ａ−Ａ′及びＢ−Ｂ′断面図。25 is a sectional view taken along the line AA ′ and BB ′ in FIG.
【図２６】第１１の実施例の製造工程の前半を示す断面
図。FIG. 26 is a cross-sectional view showing the first half of the manufacturing process of the eleventh embodiment.
【図２７】第１１の実施例の製造工程の後半を示す断面
図。FIG. 27 is a cross-sectional view showing the latter half of the manufacturing process of the eleventh embodiment.
【図２８】第１２の実施例に係わるＤＲＡＭの素子構造
を示す断面図。FIG. 28 is a sectional view showing the element structure of the DRAM according to the twelfth embodiment.
【図２９】第１３の実施例に係わるＤＲＡＭの素子構造
を示す断面図。FIG. 29 is a sectional view showing the element structure of the DRAM according to the thirteenth embodiment.
【図３０】第１４の実施例に係わるＤＲＡＭの素子構造
を示す断面図。FIG. 30 is a sectional view showing the element structure of the DRAM according to the fourteenth embodiment.
【図３１】第１５の実施例に係わるＤＲＡＭの素子構造
を示す断面図。FIG. 31 is a sectional view showing an element structure of a DRAM according to a fifteenth embodiment.
【図３２】第１６の実施例に係わるＤＲＡＭのパターン
配置を示す平面図。FIG. 32 is a plan view showing the pattern arrangement of a DRAM according to the 16th embodiment.
【図３３】図３２のＡ−Ａ′及びＢ−Ｂ′断面図。33 is a sectional view taken along the line AA ′ and BB ′ in FIG. 32.
【図３４】第１７の実施例に係わるＤＲＡＭの素子構造
を示す断面図。FIG. 34 is a sectional view showing the element structure of the DRAM according to the seventeenth embodiment.
【図３５】第１８の実施例に係わるＤＲＡＭの素子構造
を示す断面図。FIG. 35 is a sectional view showing the element structure of the DRAM according to the eighteenth embodiment.
【図３６】第１９の実施例に係わるＤＲＡＭのパターン
配置を示す平面図。FIG. 36 is a plan view showing the pattern arrangement of a DRAM according to the 19th embodiment.
【図３７】図３６のＡ−Ａ′及びＢ−Ｂ′断面図。37 is a sectional view taken along the line AA ′ and BB ′ of FIG. 36.
【図３８】第１９の実施例の製造工程の前半を示す断面
図。FIG. 38 is a cross-sectional view showing the first half of the manufacturing process of the nineteenth embodiment.
【図３９】第１９の実施例の製造工程の後半を示す断面
図。FIG. 39 is a cross-sectional view showing the latter half of the manufacturing process of the nineteenth embodiment.
１１…ワード線 １２…ビット線 １３…素子分離用トレンチ １４…素子領域 １５…キャパシタ用トレンチ １６，３６…ストラップ １７…ビット線コンタクト ２１…ｎ型ウェル ２２…ｐ型ウェル ２３…キャパシタ絶縁膜 ２４…蓄積電極 ２５…ソース・ドレイン拡散層 ３３…フィールド酸化膜 ３４…パッド電極 ４０…シリコン基板 ４１…絶縁膜 ４２…シリコン結晶層 11 ... Word line 12 ... Bit line 13 ... Element isolation trench 14 ... Element region 15 ... Capacitor trench 16, 36 ... Strap 17 ... Bit line contact 21 ... N-type well 22 ... P-type well 23 ... Capacitor insulating film 24 ... Storage electrode 25 ... Source / drain diffusion layer 33 ... Field oxide film 34 ... Pad electrode 40 ... Silicon substrate 41 ... Insulating film 42 ... Silicon crystal layer
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 ３２５ Ｎ (72)発明者 大脇 幸人 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical display point 325 N (72) Inventor Yukito Ohwaki 1 Komukai Toshiba-cho, Kawasaki-shi, Kanagawa Prefecture 1 Toshiba Corporation R & D Center