JPH1011391A - Data transfer controller and data transfer system - Google Patents
- ️Fri Jan 16 1998
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路を
用いて構成する情報処理装置におけるデータ転送制御装
置およびデータ転送システムに係り、特に、処理装置と
主記憶装置間のデータ転送の効率を改善するためのデー
タ転送制御装置およびデータ転送システムに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data transfer control device and a data transfer system in an information processing device formed by using a semiconductor integrated circuit, and more particularly, to improving the efficiency of data transfer between a processing device and a main storage device. And a data transfer system.
【０００２】[0002]
【従来の技術】科学技術計算に用いられる高速のベクト
ル計算機においては、高速のベクトル演算に対応した大
量のデータを高速に供給する能力が求められている。そ
のためベクトルプロセッサと主記憶装置との間に複数の
データ転送パイプを設けることや、メモリインターリー
ブ機構を実現するためのスイッチング回路を設けること
により、ベクトルデータの高速転送の要求に応じてい
る。一方、現在主流となっているＣＭＯＳ−ＬＳＩは、
従来のbipoler−ＬＳＩに比べ、より多くの論理回路を
１つのＬＳＩの中に持つことができるが、ＬＳＩの持つ
論理回路が多くなればなる程、ＬＳＩから外部に信号を
伝達するための信号ピンの数も増加し、信号ピンの実装
は困難になる。同時に、ＬＳＩからの信号ピンの増加
や、ＬＳＩ数の増加に伴って、プリント基板の配線も困
難になる。こうして、ベクトルプロセッサからのデータ
転送パスの数や、スイッチング回路の規模が、ＬＳＩへ
の信号ピンの実装やプリント基板への信号線の実装の技
術的な限界等によって制限されるため、ベクトルデータ
転送能力の向上の足枷となりつつある。2. Description of the Related Art A high-speed vector computer used for scientific and technical calculations is required to have a capability of supplying a large amount of data at a high speed corresponding to a high-speed vector operation. Therefore, by providing a plurality of data transfer pipes between the vector processor and the main storage device, and by providing a switching circuit for realizing a memory interleaving mechanism, the demand for high-speed transfer of vector data is satisfied. On the other hand, CMOS-LSI, which is currently mainstream,
More logic circuits can be included in one LSI than the conventional bipoler-LSI. However, the more logic circuits the LSI has, the more signal pins for transmitting signals from the LSI to the outside. And the mounting of signal pins becomes difficult. At the same time, as the number of signal pins from the LSI increases and the number of LSIs increases, wiring on the printed circuit board becomes more difficult. In this way, the number of data transfer paths from the vector processor and the scale of the switching circuit are limited by the technical limitations of mounting signal pins on an LSI and mounting signal lines on a printed circuit board. It is becoming a shackle for improving abilities.
【０００３】[0003]
【発明が解決しようとする課題】ベクトルプロセッサと
主記憶装置との間のデータ転送能力を高めるためにはデ
ータ転送パスを増やすことが考えられるが、そうするこ
とで信号線の数は増大し、計算機システの実装方式やコ
ストに少なからず影響を及ぼす。また、上記の通り、Ｌ
ＳＩが持つことのできる信号ピンの数には限界があるた
め、一方的にベクトルプロセッサ−主記憶装置間のデー
タ転送パイプ数を増やすことはできない。しかしなが
ら、データ転送命令の中には、ベクトルプロセッサと主
記憶装置との間に設けられた８バイトデータ転送パスの
一部のみを必要とする命令や、設けられた８バイトデー
タ転送パスの持つスループットを必ずしも必要としない
ような転送を行う命令が少なからず存在する。このよう
な場合、せっかく用意されている従来の８バイトデータ
転送パスはその転送能力を十分に活用されない。本発明
の目的は、上記のように、一般の８バイトデータ転送パ
スを有効に使用しないデータのための幅の狭いデータ転
送パスと、それに応じて追加される少数の管理用の信号
線とを設け、それらを用いてデータを転送することで、
ベクトルプロセッサ−主記憶装置間のデータ転送パスを
効率よく利用することにある。In order to increase the data transfer capability between the vector processor and the main storage device, it is conceivable to increase the number of data transfer paths. However, doing so increases the number of signal lines, It has a considerable effect on the implementation method and cost of the computer system. As described above, L
Since the number of signal pins that the SI can have is limited, the number of data transfer pipes between the vector processor and the main storage device cannot be unilaterally increased. However, among the data transfer instructions, there are instructions that require only a part of the 8-byte data transfer path provided between the vector processor and the main storage device, and the throughput of the provided 8-byte data transfer path. There are not a few instructions for performing the transfer that does not necessarily require the transfer. In such a case, the conventional 8-byte data transfer path that has been prepared is not fully utilized. As described above, an object of the present invention is to provide a narrow data transfer path for data that does not effectively use a general 8-byte data transfer path, and a small number of management signal lines added accordingly. And transfer data using them.
An object is to efficiently use a data transfer path between a vector processor and a main storage device.
【０００４】[0004]
【課題を解決するための手段】上記目的を達成するた
め、本発明は、第１の装置から第２の装置へのデータの
転送を制御するデータ転送制御装置であり、該データ転
送制御装置は該第１の装置側に配置されたエンコーダと
該第２の装置側に配置されたデコーダを備え、該エンコ
ーダは、該第１の装置から転送済みのｎ番目の出力デー
タの上位部分と下位部分とを記憶する第１の記憶手段
と、該記憶手段に記憶されているｎ番目のデータの上位
部分／下位部分を、前記第１の装置から転送するｎ＋１
番目の出力データの上位部分／下位部分とそれぞれ比較
する比較手段と、該比較手段による比較結果に基づき比
較情報を生成し、前記デコーダへ転送する比較情報生成
手段と、該比較情報に基づき前記ｎ＋１番目の出力デー
タの上位部分のみを、または下位部分のみを、または上
位部分と下位部分を順番に、選択し、前記デコーダへ転
送する手段を備え、前記デコーダは、前記エンコーダか
ら既に転送された前記ｎ番目のデータの上位部分と下位
部分を記憶するための第２の記憶手段と、転送された前
記比較情報に基づき前記エンコーダから転送されてきた
前記ｎ＋１番目のデータの上位部分、下位部分またはそ
れら両方の部分により、該第２の記憶手段に記憶された
データを更新または保留する手段と、しかる後に該第２
の記憶手段に記憶されたデータを、復元されたデータと
して前記比較情報に基づき出力するための手段とを備え
るようにしている。In order to achieve the above object, the present invention is a data transfer control device for controlling data transfer from a first device to a second device. An encoder disposed on the first device side and a decoder disposed on the second device side, the encoder comprising an upper portion and a lower portion of the n-th output data transferred from the first device. Storage means for storing the upper part / lower part of the n-th data stored in the storage means, and n + 1 for transferring the upper part / lower part from the first device.
Comparison means for comparing the upper and lower parts of the output data with each other, comparison information generation means for generating comparison information based on the comparison result by the comparison means, and transferring the comparison information to the decoder; Means for selecting only the upper part, or only the lower part, or the upper part and the lower part of the third output data in order, and transferring the selected data to the decoder, wherein the decoder has already been transferred from the encoder. second storage means for storing an upper part and a lower part of the n-th data; and an upper part, a lower part, or both of the upper part and the lower part of the (n + 1) th data transferred from the encoder based on the transferred comparison information. Means for updating or suspending the data stored in the second storage means, and
Means for outputting the data stored in the storage means as restored data based on the comparison information.
【０００５】さらに、前記第１の記憶手段に記憶された
データが有効か無効かを設定する手段を設け、前記比較
手段は、前記第１の記憶手段に記憶されたデータが有効
のとき、前記それぞれの比較を行い、比較結果を出力
し、無効のとき特定の値を出力し、前記比較情報生成手
段は、前記比較手段から特定の値を受けたとき、前記上
位部分と下位部分を順番に選択指示する比較情報を生成
するようにしている。Further, there is provided means for setting whether the data stored in the first storage means is valid or invalid, and the comparing means sets the data when the data stored in the first storage means is valid. Perform each comparison, output the comparison result, output a specific value when invalid, the comparison information generating means, when receiving a specific value from the comparing means, the upper part and the lower part in order Comparison information for selecting and instructing is generated.
【０００６】さらに、前記比較情報生成手段は、生成し
た比較情報が前記ｎ＋１番目の出力データの転送の終了
を意味するとき、前記第１の装置に対して次のデータの
転送を許可する信号を出力するようにしている。Further, when the generated comparison information indicates the end of the transfer of the (n + 1) th output data, the comparison information generating means outputs a signal for permitting the first device to transfer the next data. Output.
【０００７】また、第１の装置と第２の装置の間にデー
タ転送パスとしての前記請求項１記載のデータ転送制御
装置と他の少なくとも１つのデータ転送パスを備え、該
第１の装置は、該第１の装置から第２の装置へのデータ
転送が特別なデータ転送命令によるものか否かを検出す
るための検出手段と、複数のデータ転送パスの内、どれ
が使用可能かを検出するための検出手段と、これらの検
出手段検出情報に応じて、用いるデータ転送パスを指定
する手段とを備えるようにしている。The data transfer control device according to claim 1 as a data transfer path and at least one other data transfer path between the first device and the second device, wherein the first device is Detecting means for detecting whether data transfer from the first device to the second device is based on a special data transfer command, and detecting which of a plurality of data transfer paths is available And a means for designating a data transfer path to be used according to the detection means detection information.
【０００８】[0008]
【発明の実施の形態】以下、本発明の実施例を、図を用
いて説明する。 《実施例１》図１は、本発明のデータ転送制御装置の実
施例の構成を示し、ベクトルプロセッサから主記憶制御
装置にデータを転送する場合のデータ転送制御装置の構
成を示す。ベクトルプロセッサが出力すべき８バイトデ
ータは、エンコーダＡでエンコードされ、４バイトのデ
ータ転送パスＤと信号線Ｃ−１、Ｃ−２とを用いて主記
憶制御装置へ転送される。主記憶制御装置内にはデコー
ダＢが設けられており、４バイトのデータ転送パスＤか
ら受け取ったデータと、信号線Ｃ−１、Ｃ−２から受け
取った２ビットの信号と、既に受け取った前回の８バイ
トデータとから、８バイトデータを復元し、出力する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below with reference to the drawings. Embodiment 1 FIG. 1 shows a configuration of an embodiment of a data transfer control device of the present invention, and shows a configuration of a data transfer control device when data is transferred from a vector processor to a main storage control device. The 8-byte data to be output by the vector processor is encoded by the encoder A and transferred to the main storage control device using the 4-byte data transfer path D and the signal lines C-1 and C-2. A decoder B is provided in the main memory control device. The data received from the 4-byte data transfer path D, the 2-bit signals received from the signal lines C-1 and C-2, and the previously received data And restores the 8-byte data from the 8-byte data.
【０００９】図２にエンコーダＡの、図６にデコーダＢ
の詳細を示す。まず、エンコーダＡについて説明する。
ベクトルプロセッサは、８バイトデータの転送を、信号
線Ｌ１−１に上位４バイトデータを、信号線Ｌ１−２に
下位４バイトデータを送出することにより行う。ｂ１−
ｕ、ｂ１−ｌは記憶バッファであり、ｂ１−ｕは上位４
バイト用の記憶バッファであり、ｂ１−ｌは下位４バイ
ト用の記憶バッファであり、有効ビットｖを有する。有
効ビットｖは、システムが起動した後、０にセットされ
ているが、一度ｂ１−ｕ、ｂ１−ｌにデータが記憶され
ると、１に変化し、それ以降は変化しない。FIG. 2 shows an encoder A, and FIG. 6 shows a decoder B.
The details are shown below. First, the encoder A will be described.
The vector processor transfers the 8-byte data by transmitting the upper 4-byte data to the signal line L1-1 and the lower 4-byte data to the signal line L1-2. b1-
u and b1-l are storage buffers, and b1-u is the upper four
A storage buffer for bytes, b1-l is a storage buffer for lower 4 bytes and has a valid bit v. The valid bit v is set to 0 after the system starts, but changes to 1 once data is stored in b1-u and b1-1, and does not change thereafter.
【００１０】まず、システムが起動した後、１番目の８
バイトデータが信号線Ｌ１−１とＬ１−２へ送出された
場合について説明する。１番目の８バイトデータが信号
線Ｌ１−１とＬ１−２へ送出されると、このとき有効ビ
ットｖの値が０であるので、比較回路ｒ１は、Ｌ１−１
（１番目の８バイトデータの上位４バイト部分）と信号
線Ｌ１−３（ｂ１−ｕの内容）の値の比較、およびＬ１
−２（１番目の８バイトデータの下位４バイト）と信号
線Ｌ１−４（ｂ１−ｌの内容）の値の比較を行わず、信
号線Ｌ１−５と信号線Ｌ１−６へは両方とも比較結果の
値０が出力され、比較情報生成回路ｒ２に入力される。
比較情報生成回路ｒ２（詳細は、後述）は、信号線Ｌ１
−５と信号線Ｌ１−６の値が共に０のとき、比較情報信
号線Ｃ−１、Ｃ−２に比較情報信号として共に０を出力
する。セレクタｒ３は、（Ｃ−１，Ｃ−２）が（０，
０）とき、信号線Ｌ１−１の上位４バイトデータを４バ
イトデータ転送線Ｄに送出する。また、（Ｃ−１，Ｃ−
２）が（０，０）とき、比較情報生成回路ｒ２は信号線
Ｌ１−７にリリース信号を出力しない。リリース信号
は、信号線Ｌ１−１、Ｌ１−２の８バイトデータをｂ１
−ｕ、ｂ１−ｌにセットし、さらに、ベクトルプロセッ
サに次のデータの送出を許可する信号である。この場
合、リリース信号は出力されないため、信号線Ｌ１−
１、Ｌ１−２上の８バイトデータはｂ１−ｕ、ｂ１−ｌ
にセットされず、また、ベクトルプロセッサから次のデ
ータは送出されない。First, after the system is started, the first 8
The case where byte data is transmitted to the signal lines L1-1 and L1-2 will be described. When the first 8-byte data is transmitted to the signal lines L1-1 and L1-2, since the value of the valid bit v is 0 at this time, the comparison circuit r1 outputs
(The upper 4 bytes of the first 8-byte data) and the value of the signal line L1-3 (contents of b1-u), and
-2 (the lower 4 bytes of the first 8-byte data) and the value of the signal line L1-4 (the contents of b1-1) are not compared, and both the signal lines L1-5 and L1-6 are The value 0 of the comparison result is output and input to the comparison information generation circuit r2.
The comparison information generation circuit r2 (details will be described later) is connected to the signal line L1.
When both -5 and the value of the signal line L1-6 are 0, 0 is output as the comparison information signal to the comparison information signal lines C-1 and C-2. The selector r3 determines that (C-1, C-2) is (0,
At time 0), the upper 4 bytes of data on the signal line L1-1 are transmitted to the 4-byte data transfer line D. Also, (C-1, C-
When 2) is (0, 0), the comparison information generation circuit r2 does not output a release signal to the signal line L1-7. The release signal is obtained by transmitting 8-byte data of the signal lines L1-1 and L1-2 to b1
-U, b1-l, and a signal that permits the vector processor to transmit the next data. In this case, since the release signal is not output, the signal line L1-
1, 8-byte data on L1-2 is b1-u, b1-1
, And the next data is not transmitted from the vector processor.
【００１１】このため、次のサイクルでも信号線Ｌ１−
１、Ｌ１−２上の８バイトデータは１番目の８バイトデ
ータであり、有効ビットｖの値は０であつて、比較回路
ｒ１から信号線Ｌ１−５と信号線Ｌ１−６に出力される
比較結果の値は依然として共に０である。信号線Ｌ１−
５と信号線Ｌ１−６の値が２度続いて（０，０）の場
合、比較情報生成回路ｒ２は、比較情報信号線Ｃ−１、
Ｃ−２に比較情報信号として（０，１）を出力する。セ
レクタｒ３は、（Ｃ−１，Ｃ−２）が（０，１）とき、
信号線Ｌ１−２の下位４バイトデータを４バイトデータ
転送線Ｄに送出する。Therefore, even in the next cycle, the signal line L1-
The 8-byte data on 1, L1-2 is the first 8-byte data, the value of the valid bit v is 0, and is output from the comparison circuit r1 to the signal lines L1-5 and L1-6. Both values of the comparison result are still 0. Signal line L1-
When the value of the signal line L1-6 and the value of the signal line L1-6 are (0, 0) twice, the comparison information generation circuit r2 outputs the comparison information signal line C-1,
(0, 1) is output to C-2 as a comparison information signal. The selector r3 determines that when (C-1, C-2) is (0, 1),
The lower 4-byte data of the signal line L1-2 is transmitted to the 4-byte data transfer line D.
【００１２】（Ｃ−１，Ｃ−２）が（０，１）とき、比
較情報生成回路ｒ２は信号線Ｌ１−７にリリース信号を
出力する。リリース信号が出力されると、信号線Ｌ１−
１、Ｌ１−２上の８バイトデータがｂ１−ｕ、ｂ１−ｌ
に記憶され、有効ビットｖの値が１にセットされる。ま
た、ベクトルプロセッサから次の２番目の８バイトデー
タが送出される。上記のように、１番目の８バイトデー
タは２サイクルかけてデコーダＢに転送される。When (C-1, C-2) is (0, 1), the comparison information generation circuit r2 outputs a release signal to the signal line L1-7. When the release signal is output, the signal line L1-
1, 8-byte data on L1-2 is b1-u, b1-1
And the value of the valid bit v is set to 1. Further, the next second 8-byte data is transmitted from the vector processor. As described above, the first 8-byte data is transferred to the decoder B over two cycles.
【００１３】次に、ｎ番目（ｎ≧１）の８バイトデータ
がｂ１−ｕ、ｂ１−ｌに記憶されていて、ベクトルプロ
セッサからｎ＋１番目の８バイトデータが送出された場
合について説明する。既に、有効ビットｖの値が１にセ
ットされているので、比較回路ｒ１では、Ｌ１−１（ｎ
＋１番目の８バイトデータの上位４バイト部分）と信号
線Ｌ１−３（ｂ１−ｕの内容であるｎ番目の８バイトデ
ータの上位４バイト部分）の値の比較、およびＬ１−２
（ｎ＋１番目の８バイトデータの下位４バイト）と信号
線Ｌ１−４（ｂ１−ｌの内容であるｎ番目の８バイトデ
ータの下位４バイト部分）の値の比較を行い、信号線Ｌ
１−５と信号線Ｌ１−６に比較結果の値が出力される。
信号線Ｌ１−１の上位４バイトデータとｂ１−ｕの内容
が同一なら信号線Ｌ１−５の値は１、異なるなら０、ま
た、信号線Ｌ１−２の下位４バイトデータとｂ１−ｌの
内容が同一なら信号線Ｌ１−６の値は１、異なるなら０
である。Next, the case where the n-th (n ≧ 1) 8-byte data is stored in b1-u and b1-l and the (n + 1) -th 8-byte data is transmitted from the vector processor will be described. Since the value of the valid bit v has already been set to 1, the comparison circuit r1 uses L1-1 (n
A comparison between the value of the (+1) upper byte portion of the 8-byte data and the value of the signal line L1-3 (the upper four byte portion of the n-th 8-byte data which is the content of b1-u), and L1-2.
The value of (lower 4 bytes of the (n + 1) th 8-byte data) and the value of the signal line L1-4 (lower 4 bytes of the nth 8-byte data which is the content of b1-1) are compared.
1-5 and the value of the comparison result are output to the signal line L1-6.
The value of the signal line L1-5 is 1 if the contents of the upper 4-byte data of the signal line L1-1 and the contents of b1-u are the same, 0 if they are different, and the value of the lower 4-byte data of the signal line L1-2 and b1-l are the same. If the contents are the same, the value of the signal line L1-6 is 1;
It is.
【００１４】信号線Ｌ１−５の値が０、信号線Ｌ１−６
の値が１、すなわち、上位４バイトが異なり、下位４バ
イトが同一なら、比較情報生成回路ｒ２の出力である比
較情報信号線Ｃ−１、Ｃ−２への比較情報信号は１、０
となり、セレクタｒ３では信号線Ｌ１−１の上位４バイ
トデータのみを選択し、４バイトデータ転送線Ｄに送出
する。信号線Ｌ１−５の値が１、信号線Ｌ１−６の値が
０、すなわち、上位４バイトが同一、下位４バイトが異
なるなら、比較情報生成回路ｒ２の出力である比較情報
信号線Ｃ−１、Ｃ−２への比較情報信号は１、１とな
り、セレクタｒ３では信号線Ｌ１−２の下位４バイトデ
ータのみを選択し、４バイトデータ転送線Ｄに送出す
る。信号線Ｌ１−５の値が１、信号線Ｌ１−６の値が
１、すなわち、上位４バイトと下位４バイトが同一な
ら、比較情報生成回路ｒ２の出力である比較情報信号線
Ｃ−１、Ｃ−２への比較情報信号は１、０となり、セレ
クタｒ３では信号線Ｌ１−１のうえ上位４バイトデータ
のみを選択し、４バイトデータ転送線Ｄに送出する。上
記の場合のように、（Ｃ−１，Ｃ−２）が（０，１）、
（１，０）、（１，１）のときには、ｎ＋１番目の８バ
イトデータに係るデコーダＢへのデータ転送は１サイク
ルで終了し、信号線Ｌ１−７にリリース信号が出力さ
れ、ｎ＋１番目の８バイトデータがｂ１−ｕ、ｂ１−ｌ
の記憶バッファに記憶され、ベクトルプロセッサに次の
ｎ＋２番目の８バイトデータの送出を許可する。When the value of the signal line L1-5 is 0, the signal line L1-6
Is 1, that is, the upper 4 bytes are different and the lower 4 bytes are the same, the comparison information signals to the comparison information signal lines C-1 and C-2 output from the comparison information generation circuit r2 are 1, 0
In the selector r3, only the upper 4 bytes of data on the signal line L1-1 are selected and transmitted to the 4 bytes data transfer line D. If the value of the signal line L1-5 is 1 and the value of the signal line L1-6 is 0, that is, if the upper 4 bytes are the same and the lower 4 bytes are different, the comparison information signal line C- 1, the comparison information signal to C-2 becomes 1, 1, and the selector r3 selects only the lower 4-byte data of the signal line L1-2 and sends it to the 4-byte data transfer line D. If the value of the signal line L1-5 is 1, and the value of the signal line L1-6 is 1, that is, if the upper 4 bytes and the lower 4 bytes are the same, the comparison information signal line C-1, which is the output of the comparison information generation circuit r2, The comparison information signal to C-2 becomes 1 or 0, and the selector r3 selects only the upper 4-byte data on the signal line L1-1 and sends it to the 4-byte data transfer line D. As in the above case, (C-1, C-2) is (0, 1),
In the case of (1, 0) and (1, 1), data transfer to the decoder B relating to the (n + 1) th 8-byte data is completed in one cycle, a release signal is output to the signal line L1-7, and the (n + 1) th 8-byte data is b1-u, b1-l
And permits the vector processor to transmit the next (n + 2) th 8-byte data.
【００１５】次に、信号線Ｌ１−５の値が０、信号線Ｌ
１−６の値が０、すなわち、上位４バイトと下位４バイ
トが共に異なるなら、比較情報生成回路ｒ２の出力であ
る比較情報信号線Ｃ−１、Ｃ−２への比較情報信号は
０、０となり、セレクタｒ３では信号線Ｌ１−１の上位
４バイトデータのみを選択し、４バイトデータ転送線Ｄ
に送出する。また、（Ｃ−１，Ｃ−２）が（０，０）と
き、比較情報生成回路ｒ２は信号線Ｌ１−７にリリース
信号を出力しない。この場合、リリース信号は出力され
ないため、信号線Ｌ１−１、Ｌ１−２上の８バイトデー
タはｂ１−ｕ、ｂ１−ｌにセットされず、また、ベクト
ルプロセッサから次のデータは送出されない。このた
め、次のサイクルでも信号線Ｌ１−１、Ｌ１−２上の８
バイトデータは１番目の８バイトデータであり、比較回
路ｒ１から信号線Ｌ１−５と信号線Ｌ１−６に出力され
る比較結果の値は依然として共に０である。信号線Ｌ１
−５と信号線Ｌ１−６の値が２度続いて（０，０）の場
合、比較情報生成回路ｒ２は、比較情報信号線Ｃ−１、
Ｃ−２に比較情報信号として（０，１）を出力する。セ
レクタｒ３は、（Ｃ−１，Ｃ−２）が（０，１）とき、
信号線Ｌ１−２の下位４バイトデータを４バイトデータ
転送線Ｄに送出する。（Ｃ−１，Ｃ−２）が（０，１）
とき、比較情報生成回路ｒ２は信号線Ｌ１−７にリリー
ス信号を出力する。リリース信号が出力されると、信号
線Ｌ１−１、Ｌ１−２上の８バイトデータがｂ１−ｕ、
ｂ１−ｌに記憶される。また、ベクトルプロセッサから
次のｎ＋２番目の８バイトデータが送出される。上記の
ように、ｎ＋１番目の８バイトデータは２サイクルかけ
てデコーダＢに転送される。Next, when the value of the signal line L1-5 is 0,
If the value of 1-6 is 0, that is, if the upper 4 bytes and the lower 4 bytes are different, the comparison information signal to the comparison information signal lines C-1 and C-2 output from the comparison information generating circuit r2 is 0, 0, the selector r3 selects only the upper 4-byte data of the signal line L1-1, and the 4-byte data transfer line D
To send to. When (C-1, C-2) is (0, 0), the comparison information generation circuit r2 does not output a release signal to the signal line L1-7. In this case, since the release signal is not output, the 8-byte data on the signal lines L1-1 and L1-2 is not set to b1-u and b1-1, and the next data is not transmitted from the vector processor. Therefore, even in the next cycle, the signals on the signal lines L1-1, L1-2
The byte data is the first 8-byte data, and the value of the comparison result output from the comparison circuit r1 to the signal lines L1-5 and L1-6 is still 0. Signal line L1
When −5 and the value of the signal line L1-6 continue twice (0, 0), the comparison information generation circuit r2 outputs the comparison information signal line C-1,
(0, 1) is output to C-2 as a comparison information signal. The selector r3 determines that when (C-1, C-2) is (0, 1),
The lower 4-byte data of the signal line L1-2 is transmitted to the 4-byte data transfer line D. (C-1, C-2) is (0, 1)
At this time, the comparison information generation circuit r2 outputs a release signal to the signal line L1-7. When the release signal is output, the 8-byte data on the signal lines L1-1 and L1-2 becomes b1-u,
It is stored in b1-l. Further, the next (n + 2) th 8-byte data is transmitted from the vector processor. As described above, the (n + 1) th 8-byte data is transferred to the decoder B in two cycles.
【００１６】図３に比較情報生成回路ｒ２の詳細を示
す。該回路は論理回路および１ビットカウンタから構成
されている。比較情報生成回路ｒ２では、Ｌ１−５の値
とＬ１−６の値から比較情報信号を生成する。Ｌ１−５
とＬ１−６の値に対応する比較情報信号線Ｃ−１、Ｃ−
２の値を図５の（ａ）に示す。１ビットカウンタｒ４は
システムの起動時に０に初期化され、以降Ｌ１−５とＬ
１−６の値とが同時に０になるたび１が加えられていく
（０、１が反転していく）。それ以外の値のときは、ｒ
４は＋１されない。信号線Ｌ１−７のリリース信号はＣ
−１かＣ−２のどちらかが１であるとき１となり、記憶
バッファｂ１−ｕ、ｂ１−ｌに信号線Ｌ１−１、Ｌ１−
２の４バイトデータをそれぞれ記憶し、ベクトルプロセ
ッサにデータの送出の許可を与えるリリース信号を伝え
る。FIG. 3 shows details of the comparison information generation circuit r2. The circuit comprises a logic circuit and a 1-bit counter. The comparison information generation circuit r2 generates a comparison information signal from the value of L1-5 and the value of L1-6. L1-5
And the comparison information signal lines C-1 and C-
The value of 2 is shown in FIG. The 1-bit counter r4 is initialized to 0 when the system starts up, and thereafter L1-5 and L1-5
Whenever the value of 1-6 simultaneously becomes 0, 1 is added (0 and 1 are inverted). For other values, r
4 is not incremented. The release signal of the signal line L1-7 is C
When either -1 or C-2 is 1, it becomes 1 and the signal lines L1-1 and L1- are connected to the storage buffers b1-u and b1-1.
2 is stored, and a release signal is transmitted to the vector processor to give permission to transmit the data.
【００１７】Ｌ１−５とＬ１−６の値とが初めて同時に
０となったときはＬ１−７のリリース信号値は０なの
で、記憶バッファｂ１−ｕ、ｂ１−ｌに信号線Ｌ１−
１、Ｌ１−２の４バイトデータは記憶されず、また、次
のサイクルでベクトルプロセッサからのデータの送出は
ない。したがって次のサイクルにおいても、Ｌ１−５と
Ｌ１−６の値とは共に０のままである。しかし、そのと
きにはカウンタｒ４は既に＋１されていて１になってい
るのでＣ−２が１となり、Ｌ１−７のリリース信号も１
なる。そしてカウンタｒ４はさらに＋１されて０に戻
る。したがって、（Ｌ１−５、Ｌ１−６）＝（０、０）
の組み合わせは、必ず偶数回連続で現れるということに
なる。Ｌ１−５とＬ１−６とが同時に０でないときはＣ
−１、Ｃ−２の値はいずれかが１となり（図５の
（ａ））、その場でＬ１−７にリリース信号が出力され
るので、記憶バッファｂ１−ｕ、ｂ１−ｌに信号線Ｌ１
−１、Ｌ１−２の４バイトデータがそれぞれ記憶され、
また、ベクトルプロセッサは次のデータを送出すること
を許可される。When the values of L1-5 and L1-6 simultaneously become 0 for the first time, since the release signal value of L1-7 is 0, the signal lines L1-L are connected to the storage buffers b1-u and b1-1.
1, L1-2 4-byte data is not stored, and no data is sent from the vector processor in the next cycle. Therefore, also in the next cycle, both the values of L1-5 and L1-6 remain 0. However, at that time, since the counter r4 has already been incremented by one and has become 1, C-2 becomes 1 and the release signal of L1-7 also becomes 1.
Become. Then, the counter r4 is further incremented by 1 and returns to 0. Therefore, (L1-5, L1-6) = (0, 0)
Will always appear an even number of times in a row. When L1-5 and L1-6 are not simultaneously 0, C
Either of the values of -1 and C-2 becomes 1 ((a) in FIG. 5), and the release signal is output to L1-7 on the spot, so that the signal lines are connected to the storage buffers b1-u and b1-1. L1
-1, L1-2 4-byte data are respectively stored,
Also, the vector processor is allowed to send the next data.
【００１８】図５の（ｂ）は比較情報信号に与えられる
意味を示し、その意味は次の通りである。すなわち、
（Ｃ−１、Ｃ−２）が（０、０）の場合には８バイトデ
ータの上位と下位との両方を送る場合の上位の４バイト
が、（０、１）の場合には下位の４バイトのみが、また
は（０、０）の場合に続く下位の４バイトが、（１、
０）の場合には上位４バイトのみが、（１、１）の場合
には下位４バイトのみが、このクロックサイクルで出力
すべきデータであることを示す。FIG. 5B shows the meaning given to the comparison information signal, and the meaning is as follows. That is,
When (C-1, C-2) is (0, 0), the upper 4 bytes when both upper and lower 8 bytes of data are sent, and when (0, 1), the lower 4 bytes are lower. Only 4 bytes or the lower 4 bytes following (0, 0) are (1,
In the case of (0), only the upper four bytes are indicated, and in the case of (1, 1), only the lower four bytes are data to be output in this clock cycle.
【００１９】セレクタｒ３では、ベクトルレジスタから
送られてきた８バイトデータの上位４バイトと下位４バ
イトのどちらを主記憶制御装置に転送するかを、比較情
報生成回路ｒ２から出力される比較情報信号を用いて決
定する。図４にセレクタｒ３の詳細を示す。セレクタｒ
３は、セット信号ａと比較情報信号の一方のＣ−２の値
との論理積と、２つの４バイトデータそれぞれとの論理
積をとることにより、上位４バイトあるいは下位４バイ
トのデータにマスクをかけ、さらにそれらの論理和を取
ることで、適当な４バイトを信号線Ｄへ出力する。つま
り、ｎ＋１番目の８バイトデータの上位／下位４バイト
のうち、ｎ番目の８バイトデータのそれぞれ上位／下位
４バイトと一致しないものを４バイトデータ転送線Ｄへ
出力し、一致するものは出力しないのである。The selector r3 determines which of the upper 4 bytes and the lower 4 bytes of the 8-byte data sent from the vector register is to be transferred to the main memory control device by a comparison information signal output from the comparison information generation circuit r2. Is determined using FIG. 4 shows details of the selector r3. Selector r
3 is a logical product of the logical product of the set signal a and the value of one of the comparison information signals C-2 and the logical product of each of the two 4-byte data, thereby masking the upper 4-byte or lower 4-byte data. , And by taking the logical sum of them, an appropriate 4 bytes are output to the signal line D. That is, of the upper / lower 4 bytes of the (n + 1) th 8-byte data, those that do not match the upper / lower 4 bytes of the n-th 8-byte data are output to the 4-byte data transfer line D, and those that match are output. It does not.
【００２０】次にデコーダＢについて説明する。デコー
ダＢでは、エンコーダＡが信号線Ｄへ出力する４バイト
データと、同じくエンコーダＡがＣ−１、Ｃ−２へ出力
する比較情報信号と、ｂ２−ｕ、ｂ２−ｌの記憶バッフ
ァに記憶されたデータ（前回のデコードによりバッファ
ｂ３に送出されたデータ）とから、８バイトデータを復
元する。デコーダＢの詳細を図６に示す。ｂ２−ｕ、ｂ
２−ｌはそれぞれ４バイトの記憶バッファである。信号
線Ｌ１−８、Ｌ１−９の信号は、それぞれバッファｂ２
−ｕ、ｂ２−ｌへのセット信号として振る舞う。これら
が同時に１になることはない。セット信号ｂが与えられ
た（１になった）時、Ｃ−２の値が０であった場合、ｂ
２−ｕは到着した４バイトデータに更新され、ｂ２−ｌ
は変更されない。Ｃ−２の値が１であった場合、ｂ２−
ｌが到着した４バイトデータに更新され、ｂ２−ｕは変
更されない。Next, the decoder B will be described. In the decoder B, the 4-byte data output from the encoder A to the signal line D, the comparison information signal output from the encoder A to C-1 and C-2, and the data stored in the storage buffers b2-u and b2-1. 8-byte data is restored from the data (data sent to the buffer b3 by the previous decoding). FIG. 6 shows details of the decoder B. b2-u, b
2-l is a 4-byte storage buffer. The signals on the signal lines L1-8 and L1-9 are respectively supplied to the buffer b2.
-U, behave as set signal to b2-1. They do not become 1 at the same time. When the value of C-2 is 0 when the set signal b is given (becomes 1), b
2-u is updated to the arrived 4-byte data, and b2-1
Is not changed. When the value of C-2 was 1, b2-
1 is updated to the arrived 4-byte data, and b2-u is not changed.
【００２１】（Ｃ−１、Ｃ−２）の値がそれぞれ（０、
０）の場合、信号線Ｌ１−１０にセット信号は出力され
ず、ｂ２−ｕ、ｂ２−ｌに記憶されたデータは、バッフ
ァｂ３にラッチされず（つまり、デコーダＢから出力さ
れず）次のサイクルを待つ。（Ｃ−１、Ｃ−２）が
（０、１）、（１、０）、（１、１）の場合は、信号線
Ｌ１−１０にセット信号が出力され、ｂ２−ｕ、ｂ２−
ｌに記憶されたデータは、そのサイクルにおいてバッフ
ァｂ３にラッチされる（デコーダＢから出力される）。When the values of (C-1, C-2) are (0,
In the case of (0), no set signal is output to the signal line L1-10, and the data stored in b2-u and b2-1 are not latched by the buffer b3 (that is, not output from the decoder B). Wait for the cycle. When (C-1, C-2) is (0, 1), (1, 0), (1, 1), a set signal is output to the signal line L1-10, and b2-u, b2-
The data stored in 1 is latched in the buffer b3 in that cycle (output from the decoder B).
【００２２】デコーダＢの内部の信号の伝達状況を示す
タイミングチャートを図７に示す。（Ｃ−１、Ｃ−２）
＝（０、０）のときセット信号ｂが１になるとＬ１−８
の値が１となり、４バイトデータ転送線Ｄの４バイトデ
ータがｂ２−ｕに記憶される。Ｌ１−９の値は０なので
ｂ２−ｌの値は更新されない。このサイクルではＬ１−
１０のセット信号の値は０なのでバッファｂ３へはデー
タの出力はない。次のサイクルでは（Ｃ−１、Ｃ−２）
＝（０、１）となる。そのときセット信号ｂが１となる
とＬ１−８の値は０でありｂ２−ｕは更新されないが、
Ｌ１−９の値が１となるのでｂ２−ｌに４バイトデータ
転送線Ｄの４バイトデータが記憶される。Ｌ１−１０の
セット信号は１になるので、ｂ２−ｕ、ｂ２−ｌの４バ
イトずつを連結した８バイトデータがバッファｂ３にラ
ッチ（出力）される。FIG. 7 is a timing chart showing the signal transmission status inside the decoder B. (C-1, C-2)
= (0,0), when the set signal b becomes 1, L1-8
Becomes 1 and the 4-byte data of the 4-byte data transfer line D is stored in b2-u. Since the value of L1-9 is 0, the value of b2-1 is not updated. In this cycle, L1-
Since the value of the set signal of 10 is 0, no data is output to the buffer b3. In the next cycle (C-1, C-2)
= (0,1). At that time, when the set signal b becomes 1, the value of L1-8 is 0 and b2-u is not updated,
Since the value of L1-9 becomes 1, 4-byte data of the 4-byte data transfer line D is stored in b2-1. Since the set signal of L1-10 becomes 1, 8-byte data obtained by concatenating 4 bytes each of b2-u and b2-1 is latched (output) to the buffer b3.
【００２３】（Ｃ−１、Ｃ−２）＝（０、１）のときセ
ット信号ｂが１になるとＬ１−９の値が１となり、４バ
イトデータ転送線Ｄの４バイトデータがｂ２−ｌに記憶
される。Ｌ１−８の値は０なのでｂ２−ｕの値は更新さ
れない。Ｌ１−１０のセット信号は１となるので、ｂ２
−ｕ、ｂ２−ｌの４バイトずつを連結した８バイトデー
タがバッファｂ３にラッチ（出力）される。When (C-1, C-2) = (0, 1), if the set signal b becomes 1, the value of L1-9 becomes 1, and the 4-byte data of the 4-byte data transfer line D becomes b2-1. Is stored. Since the value of L1-8 is 0, the value of b2-u is not updated. Since the set signal of L1-10 is 1, b2
8-byte data obtained by concatenating 4 bytes each of -u and b2-1 is latched (output) in the buffer b3.
【００２４】（Ｃ−１、Ｃ−２）＝（１、０）のときセ
ット信号ｂが１になるとＬ１−８の値が１となり、４バ
イトデータ転送線Ｄの４バイトデータがｂ２−ｕに記憶
される。Ｌ１−９の値は０なのでｂ２−ｌの値は更新さ
れない。Ｌ１−１０のセット信号の値は１となるので、
ｂ２−ｕ、ｂ２−ｌの４バイトずつを連結した８バイト
データがバッファｂ３にラッチ（出力）される。When (C-1, C-2) = (1, 0), if the set signal b becomes 1, the value of L1-8 becomes 1, and the 4-byte data of the 4-byte data transfer line D is b2-u. Is stored. Since the value of L1-9 is 0, the value of b2-1 is not updated. Since the value of the set signal of L1-10 is 1,
8-byte data obtained by concatenating 4 bytes of b2-u and b2-1 is latched (output) in the buffer b3.
【００２５】（Ｃ−１、Ｃ−２）＝（１、１）のときセ
ット信号ｂが１になるとＬ１−９の値が１となり、４バ
イトデータ転送線Ｄの４バイトデータがｂ２−ｌに記憶
される。Ｌ１−８の値は０なのでｂ２−ｕの値は更新さ
れない。Ｌ１−１０のセット信号の値は１となるので、
ｂ２−ｕ、ｂ２−ｌの４バイトずつを連結した８バイト
データがｂ３にラッチ（出力）される。このようにし
て、８バイトデータ幅の半分の幅のデータ線によってデ
ータ転送を行うことが可能となる。When (C-1, C-2) = (1, 1), when the set signal b becomes 1, the value of L1-9 becomes 1, and the 4-byte data of the 4-byte data transfer line D becomes b2-1. Is stored. Since the value of L1-8 is 0, the value of b2-u is not updated. Since the value of the set signal of L1-10 is 1,
8-byte data obtained by concatenating 4 bytes each of b2-u and b2-1 is latched (output) to b3. In this manner, data transfer can be performed by a data line having a half width of the 8-byte data width.
【００２６】本発明の実施例１では、ベクトルプロセッ
サから主記憶制御装置へデータを転送する場合の構成に
ついて説明しているが、本発明は主記憶制御装置からベ
クトルプロセッサへデータを転送する場合にも適用でき
ることは云うまでもない。この場合には、主記憶制御装
置にエンコーダＡを配置し、ベクトルプロセッサにデコ
ーダＢを配置するようにすればよい。In the first embodiment of the present invention, a configuration in which data is transferred from the vector processor to the main memory control device is described. However, the present invention is applied to a case where data is transferred from the main memory control device to the vector processor. Needless to say, this can also be applied. In this case, the encoder A may be arranged in the main storage control device, and the decoder B may be arranged in the vector processor.
【００２７】図９は、エンコーダＡと、デコーダＢと、
両者の間の接続とを一図面上にまとめて示したものであ
る。FIG. 9 shows an encoder A, a decoder B,
The connection between the two is shown together on one drawing.
【００２８】《実施例２》次に本発明の第２の実施例を
図８により説明する。ベクトルプロセッサと主記憶制御
装置間に８バイトのデータパスＥ２と実施例１で説明さ
れたデータ転送制御装置（図１参照）を設ける。そし
て、一般の８バイトデータ転送命令の場合のデータ転送
には、８バイトのデータパスＥ２を使用し、ワードスト
ア命令やリストベクトルストア命令の場合のデータ転送
には、実施例１で説明されたデータ転送制御装置を使用
する。Embodiment 2 Next, a second embodiment of the present invention will be described with reference to FIG. An 8-byte data path E2 and the data transfer control device described in the first embodiment (see FIG. 1) are provided between the vector processor and the main storage control device. The data transfer in the case of the general 8-byte data transfer instruction uses the 8-byte data path E2, and the data transfer in the case of the word store instruction and the list vector store instruction is described in the first embodiment. Use a data transfer controller.
【００２９】ワードストア命令とは、メモリに書き込む
べきデータの大きさが４バイトであるようなストア命令
のことである。またリストベクトルストア命令とは、あ
るベクトルデータの各要素をメモリアドレスへのポイン
タであるとみなし、そのベクトルデータの指し示す任意
の位置に他のベクトルデータの各要素をストアすること
のできる命令である。ワードストア命令によるデータ転
送について、上記のデータ転送制御装置が有効なことは
明らかである。すなわち、このような命令のために４バ
イトのデータ転送パスを用いることで、一般の８バイト
アクセス命令のために８バイトのデータ転送パスを空け
ておくことができる。The word store instruction is a store instruction in which the size of data to be written to the memory is 4 bytes. The list vector store instruction is an instruction capable of regarding each element of certain vector data as a pointer to a memory address and storing each element of another vector data at an arbitrary position indicated by the vector data. . It is clear that the data transfer control device described above is effective for data transfer by a word store instruction. That is, by using a 4-byte data transfer path for such an instruction, an 8-byte data transfer path can be left open for a general 8-byte access instruction.
【００３０】リストベクトルストア命令については、主
記憶制御装置内で、要素並列処理されるベクトルプロセ
ッサ（一般にベクトル演算とは、複数のプロセッサをベ
クトル要素に対応させ、それらを並列に稼働させること
を指す。また、そこで用いるプロセッサをベクトルプロ
セッサと呼ぶ）からのストアリクエスト群の同期を取る
必要があるため、主記憶装置へのアクセスは必ず毎サイ
クル生ずるわけではないという事実がある。つまり、リ
ストベクトルストア命令によるデータ転送のためには８
バイト／サイクルのスループットは必要でなく、４バイ
トのデータ転送パスで十分なのである。したがって、こ
の場合もワードストア命令の場合と同様の理由から、上
記のデータ転送制御装置は有効である。For a list vector store instruction, a vector processor which is subjected to element parallel processing in the main memory control device (generally, a vector operation refers to associating a plurality of processors with vector elements and operating them in parallel. In addition, since it is necessary to synchronize the store request group from the processor used in the vector processor), there is a fact that access to the main storage device does not necessarily occur every cycle. That is, 8 is used for data transfer by the list vector store instruction.
No byte / cycle throughput is required, and a 4-byte data transfer path is sufficient. Therefore, also in this case, the data transfer control device described above is effective for the same reason as in the case of the word store instruction.
【００３１】こうして転送性能の低下を伴うことなく、
限られた信号線数を有効に使うことができるようにな
る。ワードストア命令と同様に、ワードロード命令につ
いても上記のデータ転送制御装置が有効であることは明
らかである。すなわち、ワードロード命令の場合には、
前述したように、エンコーダＡが主記憶制御装置側に配
置され、デコーダＢがベクトルプロセッサ側に配置され
るようにすればよい。Thus, the transfer performance is not reduced,
The limited number of signal lines can be used effectively. It is clear that the above data transfer control device is effective for the word load instruction as well as the word store instruction. That is, in the case of a word load instruction,
As described above, the encoder A may be arranged on the main memory control device side, and the decoder B may be arranged on the vector processor side.
【００３２】図８において、ベクトルプロセッサ内の命
令デコーダｒ４は、データ転送を必要とする命令がワー
ドストア命令かリストベクトル命令である場合、信号線
Ｌ２−１に１を出力する。一方パスコントローラｒ５は
パスＥ２が使用中である場合、信号線Ｌ２−２に１を出
力する。スイッチング回路ｒ６はＬ２−１とＬ２−２の
値の論理和を入力し、それが１の場合、ベクトルレジス
タからの８バイトデータをパスＥ３に送り、０の場合、
パスＥ２へ送る。このようにして、ベクトルプロセッサ
−主記憶制御装置間に設置する信号線の数の増加を小さ
く保ちつつ、データ転送能力を増加させることが可能と
なる。In FIG. 8, when an instruction requiring data transfer is a word store instruction or a list vector instruction, the instruction decoder r4 in the vector processor outputs 1 to the signal line L2-1. On the other hand, when the path E2 is in use, the path controller r5 outputs 1 to the signal line L2-2. The switching circuit r6 inputs the logical sum of the values of L2-1 and L2-2. If the logical sum is 1, the 8-byte data from the vector register is sent to the path E3.
Send to path E2. In this way, it is possible to increase the data transfer capability while keeping the increase in the number of signal lines installed between the vector processor and the main memory control device small.
【００３３】[0033]
【発明の効果】以上説明したように、本発明によれば、
ベクトルプロセッサ（第１の装置）と主記憶制御装置
（第２の装置）との間に４バイトのデータ線と少数の信
号線を持たせることで、必要なデータ転送能力を確保し
ながら、従来よりも信号線の数を減らすことを可能とす
る。また、８バイトのデータパスと併用することによ
り、８バイトのデータパスをより有効に使用することが
可能になる。As described above, according to the present invention,
By providing a 4-byte data line and a small number of signal lines between the vector processor (first device) and the main memory control device (second device), it is possible to secure necessary data transfer capability and Thus, the number of signal lines can be reduced. Also, when used in combination with the 8-byte data path, the 8-byte data path can be used more effectively.
【図１】本発明のデータ転送制御装置の実施例１の構成
を示す図である。FIG. 1 is a diagram illustrating a configuration of a data transfer control device according to a first embodiment of the present invention.
【図２】実施例１におけるエンコーダの構成を示す図で
ある。FIG. 2 is a diagram illustrating a configuration of an encoder according to the first embodiment.
【図３】図２のエンコーダにおける比較情報生成回路の
構成を示す図である。FIG. 3 is a diagram illustrating a configuration of a comparison information generation circuit in the encoder of FIG. 2;
【図４】図２のエンコーダにおけるセレクタの構成を示
す図である。FIG. 4 is a diagram illustrating a configuration of a selector in the encoder of FIG. 2;
【図５】図２のエンコーダにおける各比較結果と各比較
情報信号線の値との関係、および各比較情報信号線の値
の組み合わせの意味を示す図である。5 is a diagram illustrating a relationship between each comparison result and a value of each comparison information signal line in the encoder of FIG. 2 and a meaning of a combination of values of each comparison information signal line.
【図６】実施例１におけるデコーダの構成を示す図であ
る。FIG. 6 is a diagram illustrating a configuration of a decoder according to the first embodiment.
【図７】図６のデコーダにおける各信号のタイミングチ
ャートを示す図である。7 is a diagram showing a timing chart of each signal in the decoder of FIG. 6;
【図８】ベクトルプロセッサと主記憶制御装置間に８バ
イトのデータパスＥ２と実施例１のデータ転送制御装置
を設けた実施例２の構成を示す図である。FIG. 8 is a diagram illustrating a configuration of a second embodiment in which an 8-byte data path E2 and the data transfer control device of the first embodiment are provided between the vector processor and the main storage control device.
【図９】図２のエンコーダと図６のデコーダをまとめて
示した図である。FIG. 9 is a diagram collectively showing the encoder of FIG. 2 and the decoder of FIG. 6;
Ａ エンコーダ Ｂ デコーダ Ｃ−１、Ｃ−２ 比較情報信号線 Ｄ ４バイトデータ転送線 Ｌ１−１〜Ｌ１−１０ 信号線 ｖ 有効ビット ｂ１−ｕ 上位データ記憶バッファ ｂ１−ｌ 下位データ記憶バッファ ｒ１ 比較回路 ｒ２ 比較情報生成回路 ｒ３ セレクタ ｒ４ １ビットカウンタ ｂ２−ｕ 上位データ記憶バッファ ｂ２−ｌ 下位データ記憶バッファ ｂ３ ラッチ Ｌ２−１ 信号線 Ｅ１〜Ｅ４ ８バイトデータ転送線 ｒ４ 命令デコーダ ｒ５ パスコントローラ A encoder B decoder C-1, C-2 comparison information signal line D 4-byte data transfer line L1-1 to L1-10 signal line v valid bit b1-u upper data storage buffer b1-1 lower data storage buffer r1 comparison circuit r2 comparison information generating circuit r3 selector r4 1-bit counter b2-u upper data storage buffer b2-1 lower data storage buffer b3 latch L2-1 signal line E1-E4 8-byte data transfer line r4 instruction decoder r5 path controller