JPH10222980A - Semiconductor integrated circuit device - Google Patents
- ️Fri Aug 21 1998
【０００１】[0001]
【発明の属する技術分野】本発明は、例えばダイナミッ
クＲＡＭ（以下「ＤＲＡＭ」と称する）と大規模ロジッ
ク部を１チップ内に集積化した半導体集積回路装置に関
するものである。The present invention relates to a semiconductor integrated circuit device in which, for example, a dynamic RAM (hereinafter referred to as "DRAM") and a large-scale logic section are integrated in one chip.
【０００２】[0002]
【従来の技術】従来、ＤＲＡＭにおいては、セルキャパ
シタに接続されているトランジスタのリーク電流を少な
くして、メモリセルの情報保持時間を長くすることや、
チップ内のＰＮ接合が局所的に順バイアスされるのを防
ぎ、メモリセルの情報破壊やラッチアップを起こりにく
くすることなどの目的で、内蔵した基板電圧発生回路で
負の基板電圧を与えている。この基板電圧発生回路は、
自励発振器とチャージポンプ回路からなり、チャージポ
ンプ動作を繰り返すことで、基板に電子を注入すること
により、負電圧を発生させている。電源投入後は、基板
容量が大きいことに加え、電源電圧が低く、自励発振器
の発振周波数も低く、基板電圧発生回路の供給電流が小
さいため、基板電圧が所定の値に下がるのに時間がかか
る。2. Description of the Related Art Conventionally, in a DRAM, a leakage current of a transistor connected to a cell capacitor is reduced to extend a data retention time of a memory cell,
A negative substrate voltage is applied by a built-in substrate voltage generation circuit for the purpose of preventing the PN junction in the chip from being locally forward-biased and making it difficult for information destruction and latch-up of the memory cell to occur. . This substrate voltage generation circuit
It is composed of a self-excited oscillator and a charge pump circuit, and generates a negative voltage by injecting electrons into the substrate by repeating the charge pump operation. After turning on the power, in addition to the large substrate capacitance, the power supply voltage is low, the oscillation frequency of the self-excited oscillator is low, and the supply current of the substrate voltage generation circuit is small, so it takes time for the substrate voltage to drop to a predetermined value. Take it.
【０００３】また、一般に、ＤＲＡＭでは、電源投入
後、所望の時間（例えば２００μｓｅｃ程度）後に、ダ
ミーサイクルを入れることで初期化を行う仕様になって
いる。電源投入後ダミーサイクル投入までに所望の時間
を設けているのは、基板電位の安定時間を考慮している
ためである。さらに、ＤＲＡＭでは、基板電圧検出信号
が外部に出力されてないため、基板電圧レベルに関係な
くＤＲＡＭのアクセスが行なわれている。In general, a DRAM is designed to be initialized by inserting a dummy cycle after a desired time (for example, about 200 μsec) after the power is turned on. The reason why a desired time is provided after the power is turned on and before the dummy cycle is turned on is that the stabilization time of the substrate potential is taken into consideration. Further, in the DRAM, since the substrate voltage detection signal is not output to the outside, the DRAM is accessed regardless of the substrate voltage level.
【０００４】また、クロック同期型ＤＲＡＭに対する内
部クロック供給回路を、基板電圧をモニターすることに
よって制御する半導体集積回路装置が提案されている
（特開平６−８４３５０号公報）。図９は、このような
クロック同期型ＤＲＡＭの内部クロック供給回路を示し
た図である。図９において、２０は基板電圧を検出する
基板電圧検出回路、２１は入力クロックを分周する分周
カウンタ、２２は１：１，２：１，４：１，８：１のク
ロックの減速比の中から設定された減速比に対応したク
ロックを選択して内部クロックを出力する選択回路であ
る。A semiconductor integrated circuit device that controls an internal clock supply circuit for a clock synchronous DRAM by monitoring a substrate voltage has been proposed (JP-A-6-84350). FIG. 9 is a diagram showing an internal clock supply circuit of such a clock synchronous DRAM. In FIG. 9, reference numeral 20 denotes a substrate voltage detection circuit for detecting a substrate voltage; 21, a frequency dividing counter for dividing an input clock; 22, a 1: 1, 2: 1, 4: 1, 8: 1 clock reduction ratio. Is a selection circuit that selects a clock corresponding to the set reduction ratio from among the above and outputs an internal clock.
【０００５】基板電圧検出回路２０の出力信号ＷＫＢが
“Ｌ”（ロー）レベルの時は、外部クロックが設定され
た減速比のクロックに減速され、内部クロックとして供
給される。基板電圧検出回路２０の出力信号ＷＫＢが
“Ｈ”（ハイ）レベルの時は、外部クロックが分周カウ
ンタ２１および選択回路２２に供給されないため、内部
クロックの供給が停止される。When the output signal WKB of the substrate voltage detection circuit 20 is at "L" (low) level, the external clock is reduced to a clock having a set reduction ratio and supplied as an internal clock. When the output signal WKB of the substrate voltage detection circuit 20 is at “H” (high) level, the supply of the internal clock is stopped because the external clock is not supplied to the frequency division counter 21 and the selection circuit 22.
【０００６】図１０に図９に使用されている基板電圧検
出回路２０の回路図を示す。この基板電圧検出回路２０
は、入力を基板電圧ＶＢＢとするものであり、インバー
タ回路とＰＭＯＳトランジスタから構成される。そし
て、そのうちの１つのインバータ回路への入力を基板電
圧ＶＢＢとするもので、基板電圧ＶＢＢの電圧レベルを
検出することで、基板電圧検出回路２０の出力信号ＷＫ
Ｂを形成している。FIG. 10 is a circuit diagram of the substrate voltage detecting circuit 20 used in FIG. This substrate voltage detection circuit 20
Has an input as the substrate voltage VBB, and is composed of an inverter circuit and a PMOS transistor. The input to one of the inverter circuits is set to the substrate voltage VBB. By detecting the voltage level of the substrate voltage VBB, the output signal WK of the substrate voltage detection circuit 20 is detected.
B is formed.
【０００７】図１１に基板電圧検出回路２０における電
源投入時のタイミングチャートを示す。図１１に示すよ
うに、電源電圧ＶＣＣが０Ｖから５Ｖに立ち上がること
によって、出力信号ＷＫＢも“Ｌ”レベルから“Ｈ”レ
ベルに立ち上がる。さらに、上記のように電源電圧ＶＣ
Ｃが立ち上がることによって、基板電圧ＶＢＢのレベル
が低下する。また、予め設定された基板電圧ＶＢＢのレ
ベルを参照電圧としてモニタすることによって、出力信
号ＷＫＢが立ち下がるように動作する。図９で、内部ク
ロックの供給制御を基板電圧検出回路２０の出力信号Ｗ
ＫＢのレベルをモニタすることで行うのは、電源投入し
たか否かを検出するためである。FIG. 11 is a timing chart at the time of power-on in the substrate voltage detection circuit 20. As shown in FIG. 11, when power supply voltage VCC rises from 0V to 5V, output signal WKB also rises from "L" level to "H" level. Further, as described above, the power supply voltage VC
As C rises, the level of substrate voltage VBB decreases. By monitoring a preset level of the substrate voltage VBB as a reference voltage, the operation is performed so that the output signal WKB falls. In FIG. 9, the supply control of the internal clock is controlled by the output signal W of the substrate voltage detection circuit 20.
The purpose of monitoring the KB level is to detect whether the power is turned on.
【０００８】[0008]
【発明が解決しようとする課題】負の基板電圧が印加さ
れている同一基板上に大規模ロジック部とＤＲＡＭ部を
１チップに集積化した半導体集積回路装置の場合、電源
投入直後に、基板電圧が０Ｖから十分に引き下げられて
ない状態で大規模ロジック部が動作すると、ノイズが生
じたり基板電流が流れることにより、基板電圧が局所的
に上昇し正電位になり、ラッチアップを引き起こす危険
性がある。この問題を解決するためには、電源投入直
後、ロジック部のクロックを停止しロジック部の動作を
停止状態にして、基板電圧が十分引かれたところでクロ
ックを動作させロジック部を動作させればよい。したが
って、この場合の基板電圧の検出レベルは、０Ｖより十
分引かれた電位（以下「レベルＡ」と称す）に設定しな
いといけない。しかし、クロックを動作状態から停止状
態にする場合に、基板電圧の検出レベルをレベルＡにす
ると、ノイズなどの要因で基板電圧が少し上がるだけで
もクロックが停止してしまい、ロジック部の動作が異常
になるという問題がある。このため、クロックを動作状
態から停止状態にする場合の基板電圧の検出レベルは、
できるだけ０Ｖに近い、レベルＡよりも高く設定した電
位（以下「レベルＢ」と称す）にしないといけない。In the case of a semiconductor integrated circuit device in which a large-scale logic unit and a DRAM unit are integrated on one chip on the same substrate to which a negative substrate voltage is applied, the substrate voltage is immediately turned on. If the large-scale logic section operates in a state where the voltage is not sufficiently lowered from 0 V, the substrate voltage locally rises due to noise or the substrate current flows, which may cause a latch-up. is there. In order to solve this problem, the clock of the logic unit is stopped immediately after the power is turned on, the operation of the logic unit is stopped, and the clock is operated and the logic unit is operated when the substrate voltage is sufficiently reduced. . Therefore, the detection level of the substrate voltage in this case must be set to a potential sufficiently lower than 0 V (hereinafter, referred to as “level A”). However, when the clock is changed from the operation state to the stop state, if the detection level of the substrate voltage is set to level A, the clock stops even if the substrate voltage slightly increases due to noise or the like, and the operation of the logic unit becomes abnormal. Problem. Therefore, the detection level of the substrate voltage when the clock is changed from the operating state to the stopped state is
The potential must be set as close to 0 V as possible and higher than level A (hereinafter referred to as “level B”).
【０００９】図１０に示した従来の基板電圧検出回路２
０を、上記目的に使用した場合、電源投入直後、基板電
圧ＶＢＢのレベルが不定のため、出力信号ＷＫＢのレベ
ルが不定になり、“Ｌ”となってしまう可能性がある。
電源投入直後、出力信号ＷＫＢが“Ｌ”の場合、以後上
記レベルＢを基準に検出を行うことになるため、基板電
圧ＶＢＢが十分引けてなくても、出力信号ＷＫＢは
“Ｌ”のままで変化せず、ロジック部のクロックが動作
するため、ラッチアップを生じる危険性がある。A conventional substrate voltage detecting circuit 2 shown in FIG.
When 0 is used for the above purpose, the level of the substrate voltage VBB is undefined immediately after the power is turned on, so that the level of the output signal WKB becomes undefined and may be "L".
Immediately after the power is turned on, if the output signal WKB is "L", the detection will be performed with reference to the level B thereafter. Therefore, even if the substrate voltage VBB is not sufficiently reduced, the output signal WKB remains at "L". Since there is no change and the clock of the logic unit operates, there is a danger that latch-up will occur.
【００１０】また、従来のＤＲＡＭでは、電源立ち上げ
後、ダミーサイクルを入力するまでの時間が、基板電圧
が十分引かれるまでの時間をバラツキをも含めて考慮し
て、約２００μｓｅｃ以上確保する必要があり、電源立
ち上げ後、ＤＲＡＭの実アクセスを開始するまでに時間
がかかるため、ＤＲＡＭを使用するシステムの立ち上げ
時間が遅くなるという課題もあった。Further, in the conventional DRAM, it is necessary to secure about 200 .mu.sec or more after the power is turned on until a dummy cycle is inputted, taking into consideration the time required for the substrate voltage to be sufficiently reduced including the variation. There is also a problem that it takes a long time to start real access to the DRAM after the power is turned on, so that the start-up time of a system using the DRAM is delayed.
【００１１】さらに、従来のＤＲＡＭでは、電源投入直
後や何らかの異常で基板電圧が０Ｖ付近まで引き上げら
れている時に、基板電圧の検出手段がないため、ＤＲＡ
Ｍのアクセスを行ってしまうことがあり、その結果、Ｄ
ＲＡＭの動作による影響で、基板電圧が０Ｖを越えてＤ
ＲＡＭがラッチアップを起こしてしまうことがあるとい
う課題もあった。Further, in the conventional DRAM, there is no means for detecting the substrate voltage immediately after power-on or when the substrate voltage is raised to around 0 V due to some abnormality.
M may be accessed, and as a result, D
Due to the influence of the operation of the RAM, the substrate voltage exceeds
There is also a problem that the RAM may cause latch-up.
【００１２】本発明の第１の目的は、電源投入直後など
で、ロジック部などの内部回路へ供給するクロック動作
を開始する場合、基板電圧が負方向に十分引かれた状態
で行うことで、ロジック部などの内部回路のクロック動
作開始時のラッチアップの危険性を防止できる半導体集
積回路装置を提供することである。さらに、本発明の第
２の目的は、第１の目的に加え、クロック動作開始後、
ノイズなどの要因で基板電圧が多少変動してもロジック
部などの内部回路のクロックを誤って停止させることが
なく、動作を安定させ信頼性を向上することができる半
導体集積回路装置を提供することである。A first object of the present invention is to start a clock operation for supplying an internal circuit such as a logic unit immediately after power-on, for example, in a state where the substrate voltage is sufficiently pulled in the negative direction. An object of the present invention is to provide a semiconductor integrated circuit device that can prevent a risk of latch-up at the time of starting a clock operation of an internal circuit such as a logic unit. Further, a second object of the present invention is that, in addition to the first object, after the clock operation starts,
Provided is a semiconductor integrated circuit device capable of stabilizing operation and improving reliability without erroneously stopping a clock of an internal circuit such as a logic unit even if a substrate voltage slightly fluctuates due to noise or the like. It is.
【００１３】また、本発明の第３の目的は、ＤＲＡＭの
回路が初期化される時間（数μｓｅｃ）経過後、基板電
圧をモニターしてリアルタイムで基板電圧が十分に引か
れたのを確認後すぐにダミーサイクルを入れるようにす
ることで、電源立ち上げ後、ダミーサイクルを入れる迄
の時間を短くすることができる半導体集積回路装置を提
供することである。A third object of the present invention is to monitor the substrate voltage after a lapse of time (a few μsec) for initializing the circuit of the DRAM and to confirm in real time that the substrate voltage has been sufficiently reduced. It is an object of the present invention to provide a semiconductor integrated circuit device in which a dummy cycle can be immediately inserted to shorten the time from power-on until a dummy cycle is input.
【００１４】また、本発明の第４の目的は、電源投入直
後で基板電圧が十分に引かれてない時や何らかの異常で
基板電圧が０Ｖ付近まで引き上げられている時には、Ｄ
ＲＡＭのアクセスを停止し、基板電圧の上昇を抑えるこ
とで、ＤＲＡＭのラッチアップを防止することができる
半導体集積回路装置を提供することである。Further, a fourth object of the present invention is to provide a method in which when the substrate voltage is not sufficiently reduced immediately after the power is turned on or when the substrate voltage is increased to around 0 V due to some abnormality, D
An object of the present invention is to provide a semiconductor integrated circuit device capable of preventing a latch-up of a DRAM by stopping access to a RAM and suppressing a rise in a substrate voltage.
【００１５】[0015]
【課題を解決するための手段】請求項１記載の半導体集
積回路装置は、半導体基板上に集積化された内部回路
と、半導体基板に与える負電圧を発生する基板電圧発生
回路と、電源電圧の立ち上がりを検出する電源検知回路
と、電源電圧の立ち上がり時に第１のロジックレベルに
初期化され、電源検知回路による電源電圧の立ち上がり
検出後で、かつ基板電圧が所定の電圧以下になったとき
に第２のロジックレベルとなる制御信号を出力する基板
電圧検出回路と、外部クロックおよび制御信号を入力
し、制御信号が第２のロジックレベルのときは外部クロ
ックを内部回路へ供給し、制御信号が第１のロジックレ
ベルのときは外部クロックを内部回路へ供給しないよう
にしたクロック制御回路とを備えている。According to a first aspect of the present invention, there is provided a semiconductor integrated circuit device comprising: an internal circuit integrated on a semiconductor substrate; a substrate voltage generating circuit for generating a negative voltage applied to the semiconductor substrate; A power supply detection circuit for detecting a rise; a power supply detection circuit which is initialized to a first logic level when the power supply voltage rises, detects a rise in the power supply voltage by the power supply detection circuit, and outputs a signal when the substrate voltage falls below a predetermined voltage. A substrate voltage detection circuit for outputting a control signal having a second logic level, an external clock and a control signal, and when the control signal is at a second logic level, supplying an external clock to an internal circuit; A clock control circuit for preventing an external clock from being supplied to an internal circuit when the logic level is 1.
【００１６】この構成によれば、電源検知回路による電
源電圧の立ち上がり検出後に、基板電圧が所定の電圧以
下になったときに外部クロックを内部回路へ供給し、基
板電圧が所定の電圧より大きいときには外部クロックを
内部回路へ供給しない。したがって、ＤＲＡＭと大規模
ロジック部を１チップ内に集積化した半導体集積回路装
置等において、電源投入直後などで、ロジック部のクロ
ック動作の開始を、基板電圧が負方向に十分引かれた状
態で行うため、ロジック部の動作開始時に基板電流が流
れ、局所的に基板電圧が引き上げられたとしてもラッチ
アップの危険性を防止し、半導体集積回路装置の信頼性
を向上することができる。According to this configuration, after the rise of the power supply voltage is detected by the power supply detection circuit, an external clock is supplied to the internal circuit when the substrate voltage falls below the predetermined voltage, and when the substrate voltage is higher than the predetermined voltage. Do not supply external clock to internal circuit. Therefore, in a semiconductor integrated circuit device or the like in which a DRAM and a large-scale logic unit are integrated in one chip, the clock operation of the logic unit is started immediately after power-on, for example, in a state where the substrate voltage is sufficiently pulled in the negative direction. Therefore, the substrate current flows at the start of the operation of the logic unit, and even if the substrate voltage is locally increased, the risk of latch-up can be prevented, and the reliability of the semiconductor integrated circuit device can be improved.
【００１７】請求項２記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置において、基板電圧検
出回路は、電源検知回路による電源電圧の立ち上がり検
出後で、かつ基板電圧が所定の電圧以下になり、制御信
号を第２のロジックレベルとした後は、制御信号が第２
のロジックレベルで、かつ基板電圧が所定の電圧よりも
高い他の所定の電圧以上になったときに、制御信号を第
１のロジックレベルに変化させ、制御信号が第１のロジ
ックレベルで、かつ基板電圧が所定の電圧以下になった
ときに、制御信号を第２のロジックレベルに変化させる
ようにしたことを特徴とする。According to a second aspect of the present invention, in the semiconductor integrated circuit device according to the first aspect, the substrate voltage detection circuit is configured to detect the rising of the power supply voltage by the power supply detection circuit and to set the substrate voltage to a predetermined voltage. After setting the control signal to the second logic level, the control signal is changed to the second logic level.
When the substrate voltage becomes equal to or higher than another predetermined voltage higher than the predetermined voltage, the control signal is changed to the first logic level, and the control signal is at the first logic level, and When the substrate voltage falls below a predetermined voltage, the control signal is changed to a second logic level.
【００１８】この構成によれば、請求項１記載の構成に
おいて、電源電圧の立ち上がり検出後に基板電圧が所定
の電圧以下になり、外部クロックの内部回路への供給開
始後は、基板電圧が所定の電圧よりも高い他の所定の電
圧以上にならないかぎり、クロックの供給を停止しない
ようにしている。したがって、ＤＲＡＭと大規模ロジッ
ク部を１チップ内に集積化した半導体集積回路装置等に
おいて、ロジック部のクロック動作開始時のラッチアッ
プの危険性を防止できることに加え、クロック動作開始
後は、基板電圧の検出レベルを高く設定しているため、
ノイズなどの要因で基板電圧が変動しても、ロジック部
のクロックを誤って停止させるようなことはなく、半導
体集積回路装置の信頼性をより向上することができる。According to this configuration, in the configuration according to the first aspect, the substrate voltage becomes equal to or lower than the predetermined voltage after the rise of the power supply voltage is detected, and after the supply of the external clock to the internal circuit is started, the substrate voltage becomes lower than the predetermined voltage. As long as the voltage does not exceed another predetermined voltage higher than the voltage, the supply of the clock is not stopped. Therefore, in a semiconductor integrated circuit device or the like in which a DRAM and a large-scale logic unit are integrated in one chip, it is possible to prevent the risk of latch-up when the clock operation of the logic unit starts, and to reduce the substrate voltage after the clock operation starts. Because the detection level of is set high,
Even if the substrate voltage fluctuates due to factors such as noise, the clock of the logic unit is not erroneously stopped, and the reliability of the semiconductor integrated circuit device can be further improved.
【００１９】請求項３記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置において、基板電圧検
出回路は、電源検知回路による電源電圧の立ち上がり検
出後で、かつ基板電圧が所定の電圧以下になり、制御信
号を第２のロジックレベルとした後は、制御信号を第２
のロジックレベルで保持するようにしたことを特徴とす
る。According to a third aspect of the present invention, in the semiconductor integrated circuit device according to the first aspect, the substrate voltage detection circuit is configured to detect the rising of the power supply voltage by the power supply detection circuit and to set the substrate voltage to a predetermined voltage. After setting the control signal to the second logic level, the control signal is changed to the second logic level.
The logic level is held at the logic level.
【００２０】この構成によれば、請求項１記載の構成に
おいて、電源電圧の立ち上がり検出後に基板電圧が所定
の電圧以下になると、基板電圧検出回路の制御信号を第
２のロジックレベルで保持し、外部クロックを内部回路
へ供給し続ける。したがって、ＤＲＡＭと大規模ロジッ
ク部を１チップ内に集積化した半導体集積回路装置等に
おいて、ロジック部のクロック動作開始時のラッチアッ
プの危険性を防止できることに加え、クロック動作開始
後はその状態が保持されるため、ノイズなどの要因で基
板電圧が変動しても、ロジック部のクロックを誤って停
止させるようなことはなく、半導体集積回路装置の信頼
性をより向上することができる。According to this configuration, when the substrate voltage becomes equal to or lower than the predetermined voltage after the rise of the power supply voltage is detected, the control signal of the substrate voltage detection circuit is held at the second logic level. Keep supplying external clock to internal circuit. Therefore, in a semiconductor integrated circuit device or the like in which a DRAM and a large-scale logic unit are integrated in one chip, the risk of latch-up at the start of clock operation of the logic unit can be prevented, and the state after clock operation starts Therefore, even if the substrate voltage fluctuates due to factors such as noise, the clock of the logic unit is not erroneously stopped, and the reliability of the semiconductor integrated circuit device can be further improved.
【００２１】請求項４記載の半導体集積回路装置は、半
導体基板上に集積化されたＤＲＡＭと、半導体基板に与
える負電圧を発生する基板電圧発生回路と、電源電圧の
立ち上がりを検出する電源検知回路と、電源検知回路に
よる電源電圧の立ち上がり検出後に一定時間を計測する
計測手段と、基板電圧が所定の電圧以下になったことを
検知する基板電圧検出回路と、計測手段による一定時間
計測後で、基板電圧検出回路により基板電圧が所定の電
圧以下になったことを検知したときに、ＤＲＡＭにダミ
ーサイクルのための信号を出力する信号発生手段とを備
えている。According to a fourth aspect of the present invention, a semiconductor integrated circuit device includes a DRAM integrated on a semiconductor substrate, a substrate voltage generating circuit for generating a negative voltage applied to the semiconductor substrate, and a power supply detecting circuit for detecting a rise of a power supply voltage. A measuring means for measuring a certain time after the rise of the power supply voltage is detected by the power supply detecting circuit, a substrate voltage detecting circuit for detecting that the substrate voltage has become equal to or lower than a predetermined voltage, and after measuring the certain time by the measuring means, Signal generating means for outputting a signal for a dummy cycle to the DRAM when the substrate voltage detection circuit detects that the substrate voltage has become equal to or lower than a predetermined voltage.
【００２２】この構成によれば、電源立ち上がり後、Ｄ
ＲＡＭが初期化するのに必要な一定時間経過後に、基板
電圧が所定の電圧以下になったのを確認して、すぐにＤ
ＲＡＭにダミーサイクルのための信号を出力することが
でき、ダミーサイクルを入れる迄の時間を短くすること
ができる。請求項５記載の半導体集積回路装置は、半導
体基板上に集積化されたＤＲＡＭと、半導体基板に与え
る負電圧を発生する基板電圧発生回路と、基板電圧が所
定の電圧以下であるか否かを検出する基板電圧検出回路
と、ＤＲＡＭのアクセスを行う前に基板電圧検出回路に
よる検出結果を参照し、基板電圧が所定の電圧以下のと
きにはＤＲＡＭのアクセスを行い、基板電圧が所定の電
圧以下でないときにはＤＲＡＭのアクセスを行わないよ
うに制御するアクセス制御回路とを備えている。According to this configuration, after the power supply rises, D
After a certain period of time required for the RAM to initialize, it is confirmed that the substrate voltage has dropped below a predetermined voltage.
A signal for a dummy cycle can be output to the RAM, and the time required to insert a dummy cycle can be shortened. A semiconductor integrated circuit device according to claim 5, wherein a DRAM integrated on a semiconductor substrate, a substrate voltage generating circuit for generating a negative voltage applied to the semiconductor substrate, and whether the substrate voltage is equal to or lower than a predetermined voltage. A reference is made to a substrate voltage detection circuit to be detected and a detection result by the substrate voltage detection circuit before performing access to the DRAM. If the substrate voltage is equal to or lower than a predetermined voltage, the DRAM is accessed. And an access control circuit for controlling not to access the DRAM.
【００２３】この構成によれば、ＤＲＡＭの基板電圧の
レベルをモニターすることで、基板電圧が所定の電圧以
下でないとき、例えば何らかの異常で基板電圧が０Ｖ付
近まで引き上げられたとき、ＤＲＡＭのアクセスを行わ
ないことにより基板電圧の上昇を抑えることができ、Ｄ
ＲＡＭのラッチアップの危険性を防止することができ
る。According to this configuration, by monitoring the level of the substrate voltage of the DRAM, when the substrate voltage is not lower than the predetermined voltage, for example, when the substrate voltage is raised to around 0 V due to some abnormality, the access of the DRAM is prevented. By not performing this, the rise in the substrate voltage can be suppressed, and D
The risk of latch-up of the RAM can be prevented.
【００２４】請求項６記載の半導体集積回路装置は、半
導体基板上に集積化されたＤＲＡＭと、半導体基板に与
える負電圧を発生する基板電圧発生回路と、電源電圧の
立ち上がりを検出する電源検知回路と、電源電圧の立ち
上がり時に第１のロジックレベルに初期化され、電源検
知回路による電源電圧の立ち上がり検出後で、かつ基板
電圧が所定の電圧以下になったときに第２のロジックレ
ベルとなる制御信号を出力する基板電圧検出回路と、制
御信号が第２のロジックレベルのときはＤＲＡＭのアク
セスを可能とし、制御信号が第１のロジックレベルのと
きはＤＲＡＭのアクセスを不可とするアクセス制御回路
とを備えている。According to a sixth aspect of the present invention, there is provided a semiconductor integrated circuit device, comprising: a DRAM integrated on a semiconductor substrate; a substrate voltage generating circuit for generating a negative voltage applied to the semiconductor substrate; and a power supply detecting circuit for detecting a rise of a power supply voltage. Control to initialize to the first logic level when the power supply voltage rises and to attain the second logic level when the power supply detection circuit detects the rise of the power supply voltage and when the substrate voltage falls below a predetermined voltage. A substrate voltage detection circuit for outputting a signal, an access control circuit for enabling access to the DRAM when the control signal is at the second logic level, and disabling access to the DRAM when the control signal is at the first logic level; It has.
【００２５】この構成によれば、電源投入直後などで、
基板電圧が負方向に十分に引かれるまではＤＲＡＭのア
クセスを行わないことにより、ＤＲＡＭのアクセスによ
る局所的な基板電圧上昇によるラッチアップの危険性を
防止し、半導体集積回路装置の信頼性を向上することが
できる。請求項７記載の半導体集積回路装置は、請求項
６記載の半導体集積回路装置において、基板電圧検出回
路は、電源検知回路による電源電圧の立ち上がり検出後
で、かつ基板電圧が所定の電圧以下になり、制御信号を
第２のロジックレベルとした後は、制御信号が第２のロ
ジックレベルで、かつ基板電圧が所定の電圧よりも高い
他の所定の電圧以上になったときに、制御信号を第１の
ロジックレベルに変化させ、制御信号が第１のロジック
レベルで、かつ基板電圧が所定の電圧以下になったとき
に、制御信号を第２のロジックレベルに変化させるよう
にしたことを特徴とする。According to this configuration, for example, immediately after the power is turned on,
By not accessing the DRAM until the substrate voltage is sufficiently pulled in the negative direction, the risk of latch-up due to a local increase in the substrate voltage due to the DRAM access is prevented, and the reliability of the semiconductor integrated circuit device is improved. can do. A semiconductor integrated circuit device according to a seventh aspect of the present invention is the semiconductor integrated circuit device according to the sixth aspect, wherein the substrate voltage detection circuit detects the rising of the power supply voltage by the power supply detection circuit and the substrate voltage becomes equal to or lower than a predetermined voltage. After the control signal is set to the second logic level, when the control signal is at the second logic level and the substrate voltage becomes equal to or higher than another predetermined voltage higher than the predetermined voltage, the control signal is set to the second logic level. 1, wherein the control signal is changed to the second logic level when the control signal is at the first logic level and the substrate voltage is lower than a predetermined voltage. I do.
【００２６】この構成によれば、電源投入直後などで、
基板電圧が負方向に十分に引かれるまではＤＲＡＭのア
クセスを行わないことにより、ＤＲＡＭのアクセスによ
る局所的な基板電圧上昇によるラッチアップの危険性を
防止できることに加え、ＤＲＡＭのアクセス開始後は、
基板電圧の検出レベルを高く設定しているため、ノイズ
などの要因で基板電圧が多少変動しても、誤ってＤＲＡ
Ｍアクセスを停止することがなく、半導体集積回路装置
の信頼性を向上することができる。According to this configuration, for example, immediately after the power is turned on,
By not accessing the DRAM until the substrate voltage is sufficiently pulled in the negative direction, it is possible to prevent the risk of latch-up due to a local increase in the substrate voltage due to the DRAM access.
Since the detection level of the substrate voltage is set high, even if the substrate voltage slightly fluctuates due to noise or the like, the DRA is erroneously detected.
It is possible to improve the reliability of the semiconductor integrated circuit device without stopping the M access.
【００２７】請求項８記載の半導体集積回路装置は、請
求項６記載の半導体集積回路装置において、基板電圧検
出回路は、電源検知回路による電源電圧の立ち上がり検
出後で、かつ基板電圧が所定の電圧以下になり、制御信
号を第２のロジックレベルとした後は、制御信号を第２
のロジックレベルで保持するようにしたことを特徴とす
る。According to an eighth aspect of the present invention, in the semiconductor integrated circuit device according to the sixth aspect, the substrate voltage detection circuit is configured to detect the rising of the power supply voltage by the power supply detection circuit and to set the substrate voltage to a predetermined voltage. After setting the control signal to the second logic level, the control signal is changed to the second logic level.
The logic level is held at the logic level.
【００２８】この構成によれば、電源投入直後などで、
基板電圧が負方向に十分に引かれるまではＤＲＡＭのア
クセスを行わないことにより、ＤＲＡＭのアクセスによ
る局所的な基板電圧上昇によるラッチアップの危険性を
防止できることに加え、ＤＲＡＭアクセス開始後は、制
御信号の状態を保持することにより、ノイズなどの要因
で基板電圧が変動しても、誤ってＤＲＡＭアクセスを停
止することがなく、半導体集積回路装置の信頼性を向上
することができる。According to this configuration, for example, immediately after the power is turned on,
By not accessing the DRAM until the substrate voltage is sufficiently pulled in the negative direction, the risk of latch-up due to a local rise in the substrate voltage due to the DRAM access can be prevented. By maintaining the state of the signal, even if the substrate voltage fluctuates due to noise or the like, the DRAM access is not stopped by mistake and the reliability of the semiconductor integrated circuit device can be improved.
【００２９】[0029]
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。 〔第１の実施の形態〕本発明の第１の実施の形態の半導
体集積回路装置は、ＤＲＡＭと大規模ロジック部とを１
チップ内に集積化した半導体集積回路装置であり、この
半導体集積回路装置におけるロジック部の入力クロック
の制御回路の構成を、図１に示す。Embodiments of the present invention will be described below with reference to the drawings. [First Embodiment] In a semiconductor integrated circuit device according to a first embodiment of the present invention, a DRAM and a large-scale logic unit are integrated into one.
FIG. 1 shows a configuration of a control circuit for an input clock of a logic unit in a semiconductor integrated circuit device integrated in a chip.
【００３０】図１において、１は、電源電圧ＶＣＣが立
ち上がり時に所定の検出電圧Ｖｄになるまで“Ｌ”（ロ
ー）レベルの信号ＮＰＯＲを出力し、電源電圧ＶＣＣが
所定の検出電圧Ｖｄ以上になると“Ｈ”（ハイ）レベル
の信号ＮＰＯＲを出力するパワーオンリセット回路（電
源検知回路）である（図３参照）。なお、検出電圧Ｖｄ
は電源投入時に必要なパワーオンリセットパルスが発生
されるように決められる。２は、パワーオンリセット回
路１の出力信号ＮＰＯＲと基板電圧ＶＢＢを入力信号と
して、基板電圧検出信号（制御信号）ＶＢＢＤＥＴを出
力する基板電圧検出回路である。３は、基板電圧検出信
号ＶＢＢＤＥＴが“Ｈ”レベルの時、マスタークロック
である外部クロックＥＸＴＣＬＫをマスクして、ロジッ
ク部の入力クロックＩＮＴＣＬＫを“Ｌ”に固定し、基
板電圧検出信号ＶＢＢＤＥＴが“Ｌ”レベルの時、外部
クロックＥＸＴＣＬＫをロジック部の入力クロックＩＮ
ＴＣＬＫとして出力するクロック制御回路である。４
は、パワーオンリセット回路１と基板電圧検出回路２と
で構成され、基板電圧検出信号ＶＢＢＤＥＴを出力する
制御信号生成部である。なお、従来の技術のところで説
明したように、基板には、電源投入後に、内蔵されてい
る基板電圧発生回路により負の電圧が印加される。In FIG. 1, reference numeral 1 denotes an "L" (low) level signal NPOR until the power supply voltage VCC rises to a predetermined detection voltage Vd, and when the power supply voltage VCC becomes higher than the predetermined detection voltage Vd. This is a power-on reset circuit (power supply detection circuit) that outputs an “H” (high) level signal NPOR (see FIG. 3). The detection voltage Vd
Is determined so that a necessary power-on reset pulse is generated when the power is turned on. Reference numeral 2 denotes a substrate voltage detection circuit that outputs a substrate voltage detection signal (control signal) VBBDET using the output signal NPOR of the power-on reset circuit 1 and the substrate voltage VBB as input signals. 3, when the substrate voltage detection signal VBBDET is at the "H" level, the external clock EXTCLK, which is the master clock, is masked to fix the input clock INTCLK of the logic unit to "L", and the substrate voltage detection signal VBBDET is set to "L". Level, the external clock EXTCLK is applied to the input clock IN of the logic unit.
It is a clock control circuit that outputs as TCLK. 4
Is a control signal generation unit that includes a power-on reset circuit 1 and a substrate voltage detection circuit 2 and outputs a substrate voltage detection signal VBBDET. As described in connection with the related art, a negative voltage is applied to the substrate by a built-in substrate voltage generation circuit after the power is turned on.
【００３１】図２は基板電圧検出回路２の回路図であ
る。図２において、５はＰＭＯＳトランジスタである。
パワーオンリセット回路１の出力信号ＮＰＯＲが“Ｌ”
の時、基板電圧検出信号ＶＢＢＤＥＴは“Ｈ”に初期化
され、パワーオンリセット回路１の出力信号ＮＰＯＲが
“Ｈ”の時、基板電圧ＶＢＢの電圧レベルを検出するこ
とで、基板電圧検出信号ＶＢＢＤＥＴを形成している。
基板電圧検出信号ＶＢＢＤＥＴを、ＰＭＯＳトランジス
タ５のゲートにフィードバックさせて入力することで、
基板電圧検出信号ＶＢＢＤＥＴが“Ｌ”の時の基板電圧
ＶＢＢの検出レベル（レベルＢ；図３参照）を、基板電
圧検出信号ＶＢＢＤＥＴが“Ｈ”の時の基板電圧ＶＢＢ
の検出レベル（レベルＡ；図３参照）よりも高く設定し
ている。すなわち、レベルＡ，レベルＢは、発明が解決
しようとする課題のところで説明したように設定してい
る。FIG. 2 is a circuit diagram of the substrate voltage detection circuit 2. In FIG. 2, reference numeral 5 denotes a PMOS transistor.
The output signal NPOR of the power-on reset circuit 1 is "L"
, The substrate voltage detection signal VBBDET is initialized to “H”, and when the output signal NPOR of the power-on reset circuit 1 is “H”, the voltage level of the substrate voltage VBB is detected, whereby the substrate voltage detection signal VBBDET is detected. Is formed.
By feeding back and inputting the substrate voltage detection signal VBBDET to the gate of the PMOS transistor 5,
The detection level (level B; see FIG. 3) of the substrate voltage VBB when the substrate voltage detection signal VBBDET is “L” and the substrate voltage VBB when the substrate voltage detection signal VBBDET is “H”
(Level A; see FIG. 3). That is, the level A and the level B are set as described in the subject to be solved by the invention.
【００３２】図１，図２のように構成される半導体集積
回路装置のロジック部の入力クロックの制御回路の動作
を、さらに図３に示す電源投入時の動作タイミングチャ
ートを用いて説明する。電源電圧ＶＣＣの立ち上がり
時、電源電圧ＶＣＣが所定の検出電圧Ｖｄよりも低く、
パワーオンリセット回路１の出力信号ＮＰＯＲが“Ｌ”
レベルの時、基板電圧検出信号ＶＢＢＤＥＴが“Ｈ”レ
ベルに初期化され、ロジック部の入力クロックＩＮＴＣ
ＬＫが“Ｌ”固定になり、ロジック部にはクロックが供
給されない。その後、電源電圧ＶＣＣの電位が高くなり
検出電圧Ｖｄ以上になると、パワーオンリセット回路１
の出力信号ＮＰＯＲが“Ｈ”レベルになり、基板電圧Ｖ
ＢＢが負電圧の方向に十分引かれ、のようにレベルＡ
以下になると、基板電圧検出信号ＶＢＢＤＥＴは“Ｌ”
レベルになり、外部クロックＥＸＴＣＬＫがロジック部
の入力クロックＩＮＴＣＬＫとしてロジック部へ入力さ
れる。そして、基板電圧検出信号ＶＢＢＤＥＴが“Ｌ”
レベルになると、基板電圧ＶＢＢの検出レベルがレベル
ＡからレベルＢになり、何らかの異常で、基板電圧ＶＢ
Ｂが０Ｖ近くまで引き上げられて、のように基板電圧
ＶＢＢがレベルＢ以上になると、基板電圧検出信号ＶＢ
ＢＤＥＴが“Ｈ”レベルになり、ロジック部の入力クロ
ックＩＮＴＣＬＫが“Ｌ”固定になり、ロジック部への
クロックの供給が停止される。なお、基板電圧ＶＢＢの
検出レベルは、０Ｖ＞レベルＢ＞レベルＡと設定してい
る。The operation of the control circuit for the input clock of the logic section of the semiconductor integrated circuit device configured as shown in FIGS. 1 and 2 will be further described with reference to the operation timing chart at power-on shown in FIG. When the power supply voltage VCC rises, the power supply voltage VCC is lower than a predetermined detection voltage Vd,
The output signal NPOR of the power-on reset circuit 1 is "L"
At this time, the substrate voltage detection signal VBBDET is initialized to “H” level, and the input clock INTC of the logic unit is
LK is fixed at “L”, and no clock is supplied to the logic unit. Thereafter, when the potential of the power supply voltage VCC rises and becomes equal to or higher than the detection voltage Vd, the power-on reset circuit 1
Output signal NPOR attains an “H” level, and the substrate voltage V
BB is pulled sufficiently in the direction of negative voltage, as in level A
Below, the substrate voltage detection signal VBBDET becomes “L”.
Level, and the external clock EXTCLK is input to the logic unit as the input clock INTCLK of the logic unit. Then, the substrate voltage detection signal VBBDET becomes “L”.
Level, the detection level of the substrate voltage VBB changes from level A to level B.
When the substrate voltage VBB rises to the level B or higher as shown in FIG.
BDET becomes “H” level, the input clock INTCLK of the logic unit is fixed at “L”, and supply of the clock to the logic unit is stopped. The detection level of the substrate voltage VBB is set as 0V> level B> level A.
【００３３】以上のように本実施の形態によれば、例え
ばＤＲＡＭと大規模ロジック部を１チップ内に集積化し
た半導体集積回路装置において、電源の立ち上げ時のロ
ジック部のクロック動作の開始を、基板電圧ＶＢＢが負
方向に十分引かれレベルＡ以下になってから行うため、
ロジック部のクロック動作開始時に、局所的に基板電圧
ＶＢＢが上昇してもラッチアップの危険性がない。ま
た、ロジック部のクロックが動作している状態では、基
板電圧ＶＢＢの検出レベルをレベルＢのように高く設定
しているため、ラッチアップを起こす危険性のある０Ｖ
近くまで引き上げられて基板電圧ＶＢＢがレベルＢ以上
になるとロジック部へのクロックの供給を停止するが、
ノイズなどの要因で基板電圧ＶＢＢが変動したとしても
ロジック部のクロックを誤って停止させるようなことは
なく、半導体集積回路装置の信頼性を向上することがで
きる。As described above, according to the present embodiment, for example, in a semiconductor integrated circuit device in which a DRAM and a large-scale logic unit are integrated in one chip, the clock operation of the logic unit when the power supply is started is started. Is performed after the substrate voltage VBB is sufficiently pulled in the negative direction and becomes equal to or lower than the level A.
There is no danger of latch-up even if the substrate voltage VBB locally rises at the start of the clock operation of the logic unit. Further, when the clock of the logic section is operating, the detection level of the substrate voltage VBB is set as high as the level B.
When the substrate voltage VBB is raised to a level close to the level B or higher and the supply of the clock to the logic unit is stopped,
Even if the substrate voltage VBB fluctuates due to factors such as noise, the clock of the logic unit is not erroneously stopped, and the reliability of the semiconductor integrated circuit device can be improved.
【００３４】〔第２の実施の形態〕本発明の第２の実施
の形態の半導体集積回路装置は、第１の実施の形態同
様、ＤＲＡＭと大規模ロジック部とを１チップ内に集積
化した半導体集積回路装置であり、この第２の実施の形
態の半導体集積回路装置におけるロジック部の入力クロ
ックの制御回路の構成を、図４に示す。[Second Embodiment] In a semiconductor integrated circuit device according to a second embodiment of the present invention, as in the first embodiment, a DRAM and a large-scale logic unit are integrated in one chip. FIG. 4 shows a configuration of an input clock control circuit of a logic unit in a semiconductor integrated circuit device according to the second embodiment, which is a semiconductor integrated circuit device.
【００３５】図４において、６は、パワーオンリセット
回路１の出力信号ＮＰＯＲと基板電圧ＶＢＢとを入力信
号として、基板電圧検出信号ＶＢＢＤＥＴを出力する基
板電圧検出回路である。７はセット・リセット回路であ
る。８は、パワーオンリセット回路１と基板電圧検出回
路６とで構成され、基板電圧検出信号ＶＢＢＤＥＴを出
力する制御信号生成部である。パワーオンリセット回路
１およびクロック制御回路３は図１と同様のものであ
る。In FIG. 4, reference numeral 6 denotes a substrate voltage detection circuit which outputs the substrate voltage detection signal VBBDET by using the output signal NPOR of the power-on reset circuit 1 and the substrate voltage VBB as input signals. 7 is a set / reset circuit. Reference numeral 8 denotes a control signal generation unit which includes the power-on reset circuit 1 and the substrate voltage detection circuit 6 and outputs a substrate voltage detection signal VBBDET. The power-on reset circuit 1 and the clock control circuit 3 are the same as those in FIG.
【００３６】図４のように構成される半導体集積回路装
置のロジック部の入力クロックの制御回路の動作を、さ
らに図５に示す電源投入時の動作タイミングチャートを
用いて説明する。電源電圧ＶＣＣの立ち上がり時、電源
電圧ＶＣＣが所定の検出電圧Ｖｄよりも低く、パワーオ
ンリセット回路１の出力信号ＮＰＯＲが“Ｌ”レベルの
時、セット・リセット回路７のＳ入力が“Ｌ”、Ｒ入力
が“Ｈ”になり、セット・リセット回路７がセットさ
れ、基板電圧検出信号ＶＢＢＤＥＴが“Ｈ”レベルに初
期化され、ロジック部の入力クロックＩＮＴＣＬＫが
“Ｌ”固定になり、ロジック部にはクロックが供給され
ない。その後、電源電圧ＶＣＣの電位が高くなり検出電
圧Ｖｄ以上になると、パワーオンリセット回路１の出力
信号ＮＰＯＲが“Ｈ”レベルになり、基板電圧ＶＢＢが
負電圧の方向に十分引かれ、のようにレベルＡ以下に
なると、セット・リセット回路７がリセットされ、基板
電圧検出信号ＶＢＢＤＥＴは“Ｌ”レベルになり、外部
クロックＥＸＴＣＬＫがロジック部の入力クロックＩＮ
ＴＣＬＫとしてロジック部へ入力される。その後、ノイ
ズなどの要因で基板電圧ＶＢＢが変動したとしても、セ
ット・リセット回路７のＳ入力となるパワーオンリセッ
ト回路１の出力信号ＮＰＯＲは“Ｈ”レベルであり、セ
ット・リセット回路７の出力の基板電圧検出信号ＶＢＢ
ＤＥＴは“Ｌ”レベルが保持され、ロジック部への入力
クロックＩＮＴＣＬＫは停止されない。The operation of the control circuit for the input clock of the logic section of the semiconductor integrated circuit device configured as shown in FIG. 4 will be further described with reference to the operation timing chart at power-on shown in FIG. When the power supply voltage VCC rises, the power supply voltage VCC is lower than the predetermined detection voltage Vd, and when the output signal NPOR of the power-on reset circuit 1 is at the “L” level, the S input of the set / reset circuit 7 is “L”. The R input becomes "H", the set / reset circuit 7 is set, the substrate voltage detection signal VBBDET is initialized to "H" level, the input clock INTCLK of the logic section is fixed at "L", and the logic section is reset. Is not clocked. Thereafter, when the potential of the power supply voltage VCC becomes higher and becomes equal to or higher than the detection voltage Vd, the output signal NPOR of the power-on reset circuit 1 becomes "H" level, and the substrate voltage VBB is sufficiently pulled in the negative voltage direction. When the level falls below the level A, the set / reset circuit 7 is reset, the substrate voltage detection signal VBBDET goes low, and the external clock EXTCLK is applied to the input clock IN of the logic section.
It is input to the logic section as TCLK. Thereafter, even if the substrate voltage VBB fluctuates due to factors such as noise, the output signal NPOR of the power-on reset circuit 1 which is the S input of the set / reset circuit 7 is at the “H” level, and the output of the set / reset circuit 7 Substrate voltage detection signal VBB
DET is kept at “L” level, and the input clock INTCLK to the logic unit is not stopped.
【００３７】以上のように本実施の形態によれば、基板
電圧検出信号ＶＢＢＤＥＴが電源立ち上がり時に“Ｈ”
レベルに初期化され、クロック制御回路３による外部ク
ロックＥＸＴＣＬＫのロジック部への供給を停止し、電
源立ち上がり後、基板電圧ＶＢＢが負方向に十分引かれ
レベルＡ以下になると基板電圧検出信号ＶＢＢＤＥＴを
“Ｌ”レベルに保持してロジック部をクロック動作状態
にすることで、ロジック部のクロック動作開始時に、基
板電圧ＶＢＢが局所的に引き上げられたとしてもラッチ
アップの危険性がなく、また、ロジック部のクロック動
作中にノイズなどの要因で基板電圧ＶＢＢが変動しても
誤ってクロックを停止させるようなことがなく、半導体
集積回路装置の信頼性を向上することができる。As described above, according to the present embodiment, the substrate voltage detection signal VBBDET is set to “H” when the power supply rises.
Level, the clock control circuit 3 stops the supply of the external clock EXTCLK to the logic section, and after the power is turned on, when the substrate voltage VBB is sufficiently pulled in the negative direction and becomes equal to or lower than the level A, the substrate voltage detection signal VBBDET is changed to “ By keeping the logic unit in the clock operating state while maintaining the L level, there is no danger of latch-up even if the substrate voltage VBB is locally increased at the start of the clock operation of the logic unit. Even if the substrate voltage VBB fluctuates due to noise or the like during the clock operation, the clock is not erroneously stopped, and the reliability of the semiconductor integrated circuit device can be improved.
【００３８】〔第３の実施の形態〕本発明の第３の実施
の形態の半導体集積回路装置は、第１，第２の実施の形
態同様、ＤＲＡＭと大規模ロジック部とを１チップ内に
集積化した半導体集積回路装置であり、この第３の実施
の形態の半導体集積回路装置におけるＤＲＡＭのダミー
サイクル発生手段の構成を、図６に示す。[Third Embodiment] A semiconductor integrated circuit device according to a third embodiment of the present invention includes a DRAM and a large-scale logic unit in one chip, as in the first and second embodiments. FIG. 6 shows a configuration of a dummy cycle generating means of a DRAM in a semiconductor integrated circuit device according to the third embodiment, which is an integrated semiconductor integrated circuit device.
【００３９】図６において、９は、電源立ち上がり後、
一定時間を計測するタイマー（計測手段）、１０は基板
電圧ＶＢＢのレベル検出を行う基板電圧検出回路、１１
はＤＲＡＭに対してダミーサイクルを出力するダミーサ
イクル発生部（信号発生手段）である。パワーオンリセ
ット回路１は、図１，図４に示されるものと同様であ
る。なお、基板電圧検出回路１０には、周知の回路が適
用でき、例えば、図２の回路からフィードバックループ
（ＯＲゲートおよびＰＭＯＳトランジスタ５）を除いた
回路（図８の基板電圧検出回路１４）を用いることがで
きる。In FIG. 6, reference numeral 9 denotes a state after power-on.
A timer (measuring means) for measuring a fixed time; 10 a substrate voltage detecting circuit for detecting the level of the substrate voltage VBB;
Is a dummy cycle generating section (signal generating means) for outputting a dummy cycle to the DRAM. The power-on reset circuit 1 is the same as that shown in FIGS. A well-known circuit can be applied to the substrate voltage detection circuit 10. For example, a circuit (substrate voltage detection circuit 14 in FIG. 8) obtained by removing the feedback loop (OR gate and PMOS transistor 5) from the circuit in FIG. 2 is used. be able to.
【００４０】図６のように構成される半導体集積回路装
置のＤＲＡＭのダミーサイクル発生手段の動作を、さら
に図７に示す電源投入時の動作タイミングチャートを用
いて説明する。電源電圧ＶＣＣの立ち上がり時、電源電
圧ＶＣＣが上昇して検出電圧Ｖｄ以上になると、パワー
オンリセット回路１の出力信号ＮＰＯＲが“Ｌ”レベル
から“Ｈ”レベルになり、タイマー９が、ＤＲＡＭの回
路を初期化するのに必要な時間ｔ（数μｓｅｃ）の計測
を開始する。タイマー９は、ｔ時間後に計測終了信号を
“Ｌ”から“Ｈ”にする。ダミーサイクル発生部１１
は、計測終了信号が“Ｈ”になると、基板電圧検出回路
１０の出力である基板電圧検出信号ＶＢＢＤＥＴのモニ
タを開始し、基板電圧ＶＢＢが十分引かれてのように
レベルＡ以下になり、基板電圧検出信号ＶＢＢＤＥＴが
“Ｌ”レベルになると、ＤＲＡＭへ／ＲＡＳ（ロウアド
レスストローブ信号）としてダミーサイクルの出力を開
始する。The operation of the dummy cycle generating means of the DRAM of the semiconductor integrated circuit device configured as shown in FIG. 6 will be further described with reference to the operation timing chart at power-on shown in FIG. When the power supply voltage VCC rises and becomes equal to or higher than the detection voltage Vd when the power supply voltage VCC rises, the output signal NPOR of the power-on reset circuit 1 changes from “L” level to “H” level, and the timer 9 operates as a DRAM circuit. The measurement of the time t (several μsec) required to initialize is started. The timer 9 changes the measurement end signal from “L” to “H” after time t. Dummy cycle generator 11
Starts the monitoring of the substrate voltage detection signal VBBDET which is the output of the substrate voltage detection circuit 10 when the measurement end signal becomes "H", and the substrate voltage VBB becomes lower than the level A as if the substrate voltage VBB is sufficiently pulled. When the voltage detection signal VBBDET becomes "L" level, the output of the dummy cycle to the DRAM as / RAS (row address strobe signal) is started.
【００４１】以上のように本実施の形態によれば、タイ
マー９により、電源立ち上がり後一定時間ｔ（数μｓｅ
ｃ）計測後、基板電圧検出回路１０が出力する基板電圧
検出信号ＶＢＢＤＥＴをモニタし、基板電圧ＶＢＢが負
方向に十分引かれたのを確認後すぐに、ＤＲＡＭにダミ
ーサイクルを出力することで、電源立ち上げ後、ダミー
サイクルを入れる迄の時間を短くすることができ、さら
には、その半導体集積回路装置を使ったシステムの立ち
上がり時間も短くすることができる。As described above, according to the present embodiment, the timer 9 causes the fixed time t (several μsec.
c) After the measurement, the substrate voltage detection signal VBBDET output from the substrate voltage detection circuit 10 is monitored, and a dummy cycle is output to the DRAM immediately after confirming that the substrate voltage VBB has been sufficiently pulled in the negative direction. It is possible to shorten the time from the start of the power supply until the dummy cycle is input, and also to shorten the rise time of the system using the semiconductor integrated circuit device.
【００４２】〔第４の実施の形態〕本発明の第４の実施
の形態の半導体集積回路装置は、第１〜第３の実施の形
態同様、ＤＲＡＭと大規模ロジック部とを１チップ内に
集積化した半導体集積回路装置であり、この第４の実施
の形態の半導体集積回路装置におけるＤＲＡＭのアクセ
ス制御手段の構成を、図８に示す。[Fourth Embodiment] A semiconductor integrated circuit device according to a fourth embodiment of the present invention includes a DRAM and a large-scale logic unit in one chip, as in the first to third embodiments. FIG. 8 shows a configuration of an access control means of a DRAM in a semiconductor integrated circuit device according to the fourth embodiment, which is an integrated semiconductor integrated circuit device.
【００４３】図８において、１２はトリプルウェル構造
の大規模なロジック回路で構成されたロジック部、１３
はロジック部１２の内部回路であるＤＲＡＭアクセス制
御部、１５はＤＲＡＭ、１４は基板電圧発生回路（図示
せず）により発生した基板電圧ＶＢＢのレベルを検出す
る基板電圧検出回路である。ロジック部１２の基板は、
トリプルウェル構造でＧＮＤ（グラウンド）に接続され
るため、基板電圧ＶＢＢの変動によるラッチアップの危
険性はない。ＤＲＡＭ１５は基板電圧発生回路（図示せ
ず）により発生した基板電圧ＶＢＢを用いている。In FIG. 8, reference numeral 12 denotes a logic unit constituted by a large-scale logic circuit having a triple well structure;
Is a DRAM access control unit which is an internal circuit of the logic unit 12, 15 is a DRAM, and 14 is a substrate voltage detection circuit for detecting the level of the substrate voltage VBB generated by a substrate voltage generation circuit (not shown). The board of the logic unit 12
Since it is connected to GND (ground) in a triple well structure, there is no danger of latch-up due to fluctuations in the substrate voltage VBB. The DRAM 15 uses a substrate voltage VBB generated by a substrate voltage generation circuit (not shown).
【００４４】図８のように構成される半導体集積回路装
置のＤＲＡＭのダミーサイクル発生手段について、以下
その動作を説明する。基板電圧検出回路１４は、基板電
圧ＶＢＢがレベルＡ（図７参照）より大きい時に“Ｈ”
レベルとなり、基板電圧ＶＢＢがレベルＡ以下の時に
“Ｌ”レベルとなる基板電圧検出信号ＶＢＢＤＥＴを出
力する。ＤＲＡＭアクセス制御部１３は、ＤＲＡＭ１５
にアクセスを開始する前に、基板電圧検出回路１４の出
力である基板電圧検出信号ＶＢＢＤＥＴをモニタし、基
板電圧検出信号ＶＢＢＤＥＴが“Ｌ”レベルであればア
クセスを行い、基板電圧検出信号ＶＢＢＤＥＴが“Ｈ”
レベルであればアクセスを停止する。The operation of the dummy cycle generating means of the DRAM of the semiconductor integrated circuit device configured as shown in FIG. 8 will be described below. The substrate voltage detection circuit 14 outputs “H” when the substrate voltage VBB is higher than the level A (see FIG. 7).
And outputs a substrate voltage detection signal VBBDET which becomes “L” level when the substrate voltage VBB is lower than the level A. The DRAM access control unit 13 includes a DRAM 15
Before starting the access to, the substrate voltage detection signal VBBDET which is the output of the substrate voltage detection circuit 14 is monitored, and if the substrate voltage detection signal VBBDET is at the “L” level, the access is performed, and the substrate voltage detection signal VBBDET becomes “ H "
If it is at the level, stop the access.
【００４５】以上のように本実施の形態によれば、ＤＲ
ＡＭ１５のアクセスを開始する前に、基板電圧検出信号
ＶＢＢＤＥＴが“Ｈ”レベルの時、すなわち基板電圧Ｖ
ＢＢがレベルＡより大きい時には、ＤＲＡＭ１５のアク
セスを行なわないようにしたものであり、ＤＲＡＭ１５
の基板電圧ＶＢＢのレベルをモニタすることで、電源電
圧ＶＣＣの立ち上がり時に基板電圧ＶＢＢが充分な負電
圧に引かれるまでの間や、何らかの異常で基板電圧ＶＢ
Ｂが０Ｖ付近まで引き上げられた場合に、ＤＲＡＭ１５
のアクセスを停止して基板電圧ＶＢＢの上昇を抑えるこ
とができ、ＤＲＡＭ１５のラッチアップを防止すること
ができる。As described above, according to the present embodiment, DR
Before the access to the AM 15 is started, when the substrate voltage detection signal VBBDET is at “H” level, that is, when the substrate voltage V
When BB is higher than level A, the DRAM 15 is not accessed.
The level of the substrate voltage VBB is monitored until the substrate voltage VBB is pulled to a sufficiently negative voltage at the time of the rise of the power supply voltage VCC, or due to some abnormality.
When B is raised to around 0V, the DRAM 15
Of the DRAM 15 can be suppressed to suppress the rise of the substrate voltage VBB, and the latch-up of the DRAM 15 can be prevented.
【００４６】なお、基板電圧検出回路１４の代わりに、
図１の制御信号生成部４を用いてもよい。この場合に
は、電源の立ち上げ時のＤＲＡＭ１５のアクセスの開始
を、基板電圧ＶＢＢが負方向に十分引かれレベルＡ以下
になってから行うことにより、ＤＲＡＭ１５のアクセス
による局所的な基板電圧ＶＢＢの上昇によるラッチアッ
プの危険性を防止することができる。また、ＤＲＡＭ１
５のアクセス開始後は、基板電圧ＶＢＢの検出レベルを
レベルＢのように高く設定するため、ラッチアップを起
こす危険性のある０Ｖ近くまで引き上げられて基板電圧
ＶＢＢがレベルＢ以上になるとＤＲＡＭ１５のアクセス
を停止するが、ノイズなどの要因で基板電圧ＶＢＢが変
動したとしても誤ってＤＲＡＭ１５のアクセスを停止さ
せるようなことはなく、信頼性を向上することができ
る。Note that instead of the substrate voltage detection circuit 14,
The control signal generator 4 of FIG. 1 may be used. In this case, the start of access to the DRAM 15 when the power supply is started is performed after the substrate voltage VBB is sufficiently pulled in the negative direction and becomes equal to or lower than the level A, so that the local substrate voltage VBB due to the access to the DRAM 15 is reduced. The risk of latch-up due to the rise can be prevented. Also, DRAM1
5, the detection level of the substrate voltage VBB is set to be as high as the level B. Therefore, when the substrate voltage VBB becomes higher than the level B at which there is a risk of latch-up and the substrate voltage VBB becomes higher than the level B, the access of the DRAM 15 is performed. However, even if the substrate voltage VBB fluctuates due to noise or the like, the access to the DRAM 15 is not erroneously stopped, and the reliability can be improved.
【００４７】また、基板電圧検出回路１４の代わりに、
図４の制御信号生成部８を用いてもよい。この場合に
も、電源の立ち上げ時のＤＲＡＭ１５のアクセスの開始
を、基板電圧ＶＢＢが負方向に十分引かれレベルＡ以下
になってから行うことにより、ＤＲＡＭ１５のアクセス
による局所的な基板電圧ＶＢＢの上昇によるラッチアッ
プの危険性を防止することができる。また、ＤＲＡＭ１
５のアクセス開始後は、基板電圧検出信号ＶＢＢＤＥＴ
を“Ｌ”レベルに保持することにより、ノイズなどの要
因で基板電圧ＶＢＢが変動しても誤ってＤＲＡＭ１５の
アクセスを停止させるようなことがなく、信頼性を向上
することができる。Further, instead of the substrate voltage detection circuit 14,
The control signal generator 8 shown in FIG. 4 may be used. Also in this case, the access of the DRAM 15 at the time of power-on is started after the substrate voltage VBB is sufficiently pulled in the negative direction and becomes equal to or lower than the level A, so that the local substrate voltage VBB due to the access of the DRAM 15 is reduced. The risk of latch-up due to the rise can be prevented. Also, DRAM1
5, the substrate voltage detection signal VBBDET
Is maintained at the "L" level, the access to the DRAM 15 is not erroneously stopped even if the substrate voltage VBB fluctuates due to a factor such as noise, and the reliability can be improved.
【００４８】[0048]
【発明の効果】請求項１記載の半導体集積回路装置によ
れば、ＤＲＡＭと大規模ロジック部を１チップ内に集積
化した場合等において、電源投入直後などで、ロジック
部のクロック動作の開始を、基板電圧が負方向に十分引
かれた状態で行うため、ロジック部の動作開始時に基板
電流が流れ、局所的に基板電圧が引き上げられたとして
もラッチアップの危険性を防止し、半導体集積回路装置
の信頼性を向上することができる。According to the semiconductor integrated circuit device of the first aspect, when the DRAM and the large-scale logic unit are integrated in one chip, the clock operation of the logic unit is started immediately after the power is turned on. Since the operation is performed in a state where the substrate voltage is sufficiently pulled in the negative direction, a substrate current flows at the start of operation of the logic unit, preventing the risk of latch-up even if the substrate voltage is locally increased, and a semiconductor integrated circuit. The reliability of the device can be improved.
【００４９】請求項２記載の半導体集積回路装置によれ
ば、請求項１記載の半導体集積回路装置において、電源
電圧の立ち上がり検出後に基板電圧が所定の電圧以下に
なり、外部クロックの内部回路への供給開始後は、基板
電圧が所定の電圧よりも高い他の所定の電圧以上になら
ないかぎり、クロックの供給を停止しないようにしてい
るため、ＤＲＡＭと大規模ロジック部を１チップ内に集
積化した場合等において、ロジック部のクロック動作開
始時のラッチアップの危険性を防止できることに加え、
クロック動作開始後は、基板電圧の検出レベルを高く設
定しているため、ラッチアップを起こす危険性のある０
Ｖ近くのレベルまで基板電圧が上がった時はロジック部
へのクロックの供給を停止するが、ノイズなどの要因で
基板電圧が変動しても、ロジック部のクロックを誤って
停止させるようなことはなく、半導体集積回路装置の信
頼性をより向上することができる。According to the semiconductor integrated circuit device of the second aspect, in the semiconductor integrated circuit device of the first aspect, after detecting the rise of the power supply voltage, the substrate voltage becomes equal to or lower than the predetermined voltage, and the external clock is supplied to the internal circuit. After the supply is started, the clock supply is not stopped unless the substrate voltage becomes equal to or higher than another predetermined voltage higher than the predetermined voltage. Therefore, the DRAM and the large-scale logic unit are integrated in one chip. In some cases, in addition to preventing the risk of latch-up at the start of clock operation of the logic unit,
After the start of the clock operation, the detection level of the substrate voltage is set high, so that there is a possibility that latch-up may occur.
When the board voltage rises to a level close to V, the supply of the clock to the logic section is stopped. However, even if the board voltage fluctuates due to noise or the like, the logic section clock may not be stopped accidentally. Therefore, the reliability of the semiconductor integrated circuit device can be further improved.
【００５０】請求項３記載の半導体集積回路装置によれ
ば、請求項１記載の半導体集積回路装置において、電源
電圧の立ち上がり検出後に基板電圧が所定の電圧以下に
なると、基板電圧検出回路の制御信号を第２のロジック
レベルで保持し、外部クロックを内部回路へ供給し続け
るため、ＤＲＡＭと大規模ロジック部を１チップ内に集
積化した場合等において、ロジック部のクロック動作開
始時のラッチアップの危険性を防止できることに加え、
クロック動作開始後はその状態が保持されるため、ノイ
ズなどの要因で基板電圧が変動しても、ロジック部のク
ロックを誤って停止させるようなことはなく、半導体集
積回路装置の信頼性をより向上することができる。According to the semiconductor integrated circuit device of the third aspect, in the semiconductor integrated circuit device of the first aspect, when the substrate voltage falls below a predetermined voltage after detecting the rise of the power supply voltage, the control signal of the substrate voltage detection circuit is provided. Is held at the second logic level and the external clock is continuously supplied to the internal circuit. Therefore, when the DRAM and the large-scale logic unit are integrated in one chip, the latch-up at the start of the clock operation of the logic unit is performed. In addition to being able to prevent danger,
After the clock operation is started, the state is maintained. Therefore, even if the substrate voltage fluctuates due to noise or the like, the clock of the logic unit is not erroneously stopped, and the reliability of the semiconductor integrated circuit device is improved. Can be improved.
【００５１】請求項４記載の半導体集積回路装置によれ
ば、電源立ち上がり後、ＤＲＡＭが初期化するのに必要
な一定時間経過後に、基板電圧が所定の電圧以下になっ
たのを確認して、すぐにＤＲＡＭにダミーサイクルのた
めの信号を出力することができ、ダミーサイクルを入れ
る迄の時間を短くすることができ、さらには、その半導
体集積回路装置を使ったシステムの立ち上がり時間も短
くすることができる。According to the semiconductor integrated circuit device of the fourth aspect, it is confirmed that the substrate voltage has become equal to or lower than a predetermined voltage after a certain period of time required for initializing the DRAM after the power is turned on. A signal for a dummy cycle can be immediately output to a DRAM, and the time required for inserting a dummy cycle can be shortened. Further, the rise time of a system using the semiconductor integrated circuit device can be shortened. Can be.
【００５２】請求項５記載の半導体集積回路装置によれ
ば、ＤＲＡＭの基板電圧のレベルをモニターすること
で、基板電圧が所定の電圧以下でないとき、例えば何ら
かの異常で基板電圧が０Ｖ付近まで引き上げられたと
き、ＤＲＡＭのアクセスを行わないことにより基板電圧
の上昇を抑えることができ、ＤＲＡＭのラッチアップの
危険性を防止することができる。According to the semiconductor integrated circuit device of the fifth aspect, by monitoring the level of the substrate voltage of the DRAM, when the substrate voltage is not lower than the predetermined voltage, for example, the substrate voltage is raised to around 0 V due to some abnormality. In this case, the rise of the substrate voltage can be suppressed by not accessing the DRAM, and the danger of latch-up of the DRAM can be prevented.
【００５３】請求項６記載の半導体集積回路装置によれ
ば、電源投入直後などで、基板電圧が負方向に十分に引
かれるまではＤＲＡＭのアクセスを行わないことによ
り、ＤＲＡＭのアクセスによる局所的な基板電圧上昇に
よるラッチアップの危険性を防止し、半導体集積回路装
置の信頼性を向上することができる。請求項７記載の半
導体集積回路装置によれば、電源投入直後などで、基板
電圧が負方向に十分に引かれるまではＤＲＡＭのアクセ
スを行わないことにより、ＤＲＡＭのアクセスによる局
所的な基板電圧上昇によるラッチアップの危険性を防止
できることに加え、ＤＲＡＭのアクセス開始後は、基板
電圧の検出レベルを高く設定しているため、ノイズなど
の要因で基板電圧が多少変動しても、誤ってＤＲＡＭア
クセスを停止することがなく、半導体集積回路装置の信
頼性を向上することができる。請求項８記載の半導体集
積回路装置によれば、電源投入直後などで、基板電圧が
負方向に十分に引かれるまではＤＲＡＭのアクセスを行
わないことにより、ＤＲＡＭのアクセスによる局所的な
基板電圧上昇によるラッチアップの危険性を防止できる
ことに加え、ＤＲＡＭアクセス開始後は、制御信号の状
態を保持することにより、ノイズなどの要因で基板電圧
が変動しても、誤ってＤＲＡＭアクセスを停止すること
がなく、半導体集積回路装置の信頼性を向上することが
できる。According to the semiconductor integrated circuit device of the sixth aspect, the access to the DRAM is not performed until the substrate voltage is sufficiently pulled in the negative direction, for example, immediately after the power is turned on. The risk of latch-up due to an increase in substrate voltage can be prevented, and the reliability of the semiconductor integrated circuit device can be improved. According to the semiconductor integrated circuit device of the seventh aspect, the DRAM is not accessed until the substrate voltage is sufficiently pulled in the negative direction, for example, immediately after the power is turned on, thereby locally increasing the substrate voltage due to the DRAM access. In addition to preventing the risk of latch-up due to the above, the detection level of the substrate voltage is set high after the DRAM access is started, so even if the substrate voltage slightly fluctuates due to noise or the like, the DRAM access may be erroneously performed. Without stopping, the reliability of the semiconductor integrated circuit device can be improved. According to the semiconductor integrated circuit device of the eighth aspect, the DRAM is not accessed until the substrate voltage is sufficiently pulled in the negative direction, for example, immediately after the power is turned on, so that the local substrate voltage rise due to the DRAM access is performed. In addition to preventing the risk of latch-up due to the above, by maintaining the state of the control signal after starting the DRAM access, the DRAM access can be erroneously stopped even if the substrate voltage fluctuates due to factors such as noise. Therefore, the reliability of the semiconductor integrated circuit device can be improved.
【図１】本発明の第１の実施の形態の半導体集積回路装
置におけるロジック部の入力クロックの制御回路の構成
図。FIG. 1 is a configuration diagram of an input clock control circuit of a logic unit in a semiconductor integrated circuit device according to a first embodiment of the present invention.
【図２】図１における基板電圧検出回路の回路図。FIG. 2 is a circuit diagram of a substrate voltage detection circuit in FIG. 1;
【図３】本発明の第１の実施の形態の半導体集積回路装
置におけるロジック部の入力クロックの制御回路の電源
投入時のタイミングチャート。FIG. 3 is a timing chart at the time of power-on of a control circuit for an input clock of a logic unit in the semiconductor integrated circuit device according to the first embodiment of the present invention;
【図４】本発明の第２の実施の形態の半導体集積回路装
置におけるロジック部の入力クロックの制御回路の構成
図。FIG. 4 is a configuration diagram of an input clock control circuit of a logic unit in a semiconductor integrated circuit device according to a second embodiment of the present invention.
【図５】本発明の第２の実施の形態の半導体集積回路装
置におけるロジック部の入力クロックの制御回路の電源
投入時のタイミングチャート。FIG. 5 is a timing chart when a power supply of a control circuit of an input clock of a logic unit in a semiconductor integrated circuit device according to a second embodiment of the present invention is turned on.
【図６】本発明の第３の実施の形態の半導体集積回路装
置におけるＤＲＡＭのダミーサイクル発生手段の構成
図。FIG. 6 is a configuration diagram of a DRAM dummy cycle generation unit in a semiconductor integrated circuit device according to a third embodiment of the present invention.
【図７】本発明の第３の実施の形態の半導体集積回路装
置におけるＤＲＡＭのダミーサイクル発生手段の電源投
入時のタイミングチャート。FIG. 7 is a timing chart at the time of turning on a power supply of a dummy cycle generating means of a DRAM in a semiconductor integrated circuit device according to a third embodiment of the present invention;
【図８】本発明の第４の実施の形態の半導体集積回路装
置におけるＤＲＡＭアクセス制御手段の構成図。FIG. 8 is a configuration diagram of DRAM access control means in a semiconductor integrated circuit device according to a fourth embodiment of the present invention.
【図９】従来の半導体集積回路装置の内部クロック供給
回路の構成図。FIG. 9 is a configuration diagram of an internal clock supply circuit of a conventional semiconductor integrated circuit device.
【図１０】図９の内部クロック供給回路における基板電
圧検出回路の回路図。FIG. 10 is a circuit diagram of a substrate voltage detection circuit in the internal clock supply circuit of FIG. 9;
【図１１】図１０の基板電圧検出回路における電源投入
時のタイミングチャート。11 is a timing chart when power is turned on in the substrate voltage detection circuit of FIG. 10;
１ パワーオンリセット回路（電源検知回路） ２ 基板電圧検出回路 ３ クロック制御回路 ４ 制御信号生成部 ５ ＰＭＯＳトランジスタ ６ 基板電圧検出回路 ７ セット・リセット回路 ８ 制御信号生成部 ９ タイマー（計測手段） １０ 基板電圧検出回路 １１ ダミーサイクル発生部（信号発生手段） １２ ロジック部 １３ ＤＲＡＭアクセス制御部 １４ 基板電圧検出回路 １５ ＤＲＡＭ REFERENCE SIGNS LIST 1 power-on reset circuit (power supply detection circuit) 2 substrate voltage detection circuit 3 clock control circuit 4 control signal generation unit 5 PMOS transistor 6 substrate voltage detection circuit 7 set / reset circuit 8 control signal generation unit 9 timer (measurement unit) 10 substrate Voltage detection circuit 11 Dummy cycle generation section (signal generation means) 12 Logic section 13 DRAM access control section 14 Substrate voltage detection circuit 15 DRAM