JPH10276085A - Pll circuit - Google Patents

PROBLEM TO BE SOLVED: To reduce dispersion in a convergence frequency of a system clock due to difference from a frequency of a reference signal and to avoid a lock range of a phase locked loop(PLL) from being deviated. SOLUTION: A PLL comprises a phase comparator 1, a low pass filter section 2, a voltage controlled oscillator (VCO) 5, and a frequency divider 6. A frequency detection section 7 detects a frequency of a reference signal, a storage section 8 reads an amplification factor corresponding to the frequency, a control section 9 controls an amplification factor of an operational amplifier 4 so as to reduce dispersion in the convergence of an oscillated frequency (clock frequency) of the VCO 5 depending on a difference from a frequency of a reference signal. A differential input operational amplifier is adopted for the operational amplifier, an offset voltage is varied with the frequency of the reference signal, an output voltage is offset so as to control the oscillating frequency of the VCO thereby avoiding a lock range of the PLL from being deviated.

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明はＰＬＬ（位相同期ル
ープ）回路に係り、ＬＰＦ（低域フィルタ）部に演算増
幅器を設け、ＰＬＬの引込性能を向上するものに関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a PLL (Phase Locked Loop) circuit, and more particularly, to a circuit in which an operational amplifier is provided in an LPF (Low Pass Filter) section to improve the pull-in performance of the PLL.

【０００２】[0002]

【従来の技術】映像信号のディジタル処理には被処理映
像信号の同期信号と同期したクロックが必要であり、正
確で安定した周波数のクロックを生成するためＰＬＬ回
路が用いられる。図４は従来のＰＬＬ回路の一例で、電
圧制御発振器（ＶＣＯ）５でクロックを発振し、このク
ロックを分周器６に入力し、映像信号より分離された基
準信号、例えば、水平同期信号の周波数に分周し、基準
信号と共に位相比較器１に入力し、位相を比較し、位相
差の出力信号をＬＰＦ３に入力し、位相差に応じた直流
電圧とし、ＶＣＯ５に印加して発振周波数を制御する回
路である。しかし、この回路ではＬＰＦ３が固定のた
め、基準信号の周波数によってＶＣＯ５の発振周波数の
収束にばらつきが生じるという問題、あるいはＰＬＬの
引込範囲が偏るという問題がある。2. Description of the Related Art Digital processing of a video signal requires a clock synchronized with a synchronization signal of a video signal to be processed, and a PLL circuit is used to generate a clock having an accurate and stable frequency. FIG. 4 shows an example of a conventional PLL circuit, in which a clock is oscillated by a voltage controlled oscillator (VCO) 5, this clock is input to a frequency divider 6, and a reference signal separated from a video signal, for example, a horizontal synchronizing signal. The frequency is divided into a frequency, input to the phase comparator 1 together with the reference signal, the phases are compared, an output signal of the phase difference is input to the LPF 3, a DC voltage corresponding to the phase difference is applied, and applied to the VCO 5 to change the oscillation frequency. This is the control circuit. However, in this circuit, since the LPF 3 is fixed, there is a problem that the convergence of the oscillation frequency of the VCO 5 varies depending on the frequency of the reference signal, or a problem that the pull-in range of the PLL is biased.

【０００３】[0003]

【発明が解決しようとする課題】本発明はこのような点
に鑑み、基準信号の周波数の高低によってＶＣＯの発振
周波数（システムクロック周波数）の収束にばらつきが
生じず、また、ＰＬＬの引込範囲が偏らないようにする
ことにある。SUMMARY OF THE INVENTION In view of the above, the present invention does not cause a variation in the convergence of the oscillation frequency (system clock frequency) of the VCO due to the level of the frequency of the reference signal, and the pull-in range of the PLL is reduced. The goal is to avoid bias.

【０００４】[0004]

【課題を解決するための手段】本発明は上述の課題を解
決するため、クロックを発生するＶＣＯと、ＶＣＯより
のクロックを基準信号の周波数に分周する分周器と、分
周器よりの信号と入力される基準信号との位相を比較し
位相差の信号を出力する位相比較器と、位相比較器より
の信号の直流成分を取出す低域フィルタと、低域フィル
タよりの信号を増幅し前記ＶＣＯに印加し発振周波数を
制御する演算増幅器とからなり、演算増幅器の増幅度を
基準信号の周波数に応じて可変し、ＶＣＯの発振周波数
の収束のばらつきを低減するＰＬＬ回路、あるいは、前
記低域フィルタよりの信号を増幅すると共にオフセット
電圧に基づき出力電圧をオフセットし、ＶＣＯに印加し
発振周波数を制御する演算増幅器とからなり、オフセッ
ト電圧の可変によりＰＬＬの引込範囲が偏らないように
したＰＬＬ回路を提供するものである。In order to solve the above-mentioned problems, the present invention provides a VCO for generating a clock, a frequency divider for dividing a clock from the VCO to a frequency of a reference signal, and a frequency divider for dividing the frequency of the clock from the VCO. A phase comparator that compares the phase of a signal and an input reference signal and outputs a phase difference signal, a low-pass filter that extracts a DC component of the signal from the phase comparator, and amplifies a signal from the low-pass filter. A PLL circuit for controlling the oscillation frequency by applying the voltage to the VCO, wherein the amplification degree of the operational amplifier is varied in accordance with the frequency of the reference signal to reduce variation in the convergence of the oscillation frequency of the VCO; And an operational amplifier that amplifies the signal from the bandpass filter, offsets the output voltage based on the offset voltage, and applies it to the VCO to control the oscillation frequency. Pull-in range of the PLL is to provide a PLL circuit which is adapted not biased.

【０００５】[0005]

【発明の実施の形態】本発明によるＰＬＬ回路では、Ｖ
ＣＯで発生したクロックを分周器により基準信号の周波
数に分周し、位相比較器で入力される基準信号との位相
を比較し、位相比較器よりの信号をＬＰＦに入力し、直
流成分を取出し、演算増幅器（オペアンプ）で増幅し、
ＶＣＯに印加して発振周波数を制御する。演算増幅器の
増幅度を基準信号の周波数に応じて可変し、基準信号の
周波数の高低によるＶＣＯの発振周波数の収束のばらつ
きを低減する。演算増幅器の増幅度は被処理信号の周波
数に応じて設定部で設定する、若しくは周波数検出部で
基準信号の周波数を検出し、周波数に対応する増幅度の
データを記憶部より読出し、このデータに基づき演算増
幅器の増幅度を制御するようにする。あるいは、前記演
算増幅器を差動入力型で構成し、オフセット電圧により
出力電圧をオフセットし、ＶＣＯの発振周波数を制御
し、ＰＬＬの引込範囲が偏らないようにする。オフセッ
ト電圧は被処理信号の周波数に応じて設定部で設定す
る、若しくは周波数検出部で基準信号の周波数を検出
し、周波数に対応するオフセット電圧を記憶部より読出
し、このデータをＤＡコンバータでアナログの電圧に変
換し、演算増幅器に印加する。DESCRIPTION OF THE PREFERRED EMBODIMENTS In a PLL circuit according to the present invention, V
The clock generated by the CO is divided by the frequency divider to the frequency of the reference signal, the phase is compared with the reference signal input by the phase comparator, the signal from the phase comparator is input to the LPF, and the DC component is Take it out, amplify it with an operational amplifier (op amp),
The voltage is applied to the VCO to control the oscillation frequency. The amplification degree of the operational amplifier is varied in accordance with the frequency of the reference signal to reduce variation in the convergence of the oscillation frequency of the VCO due to the frequency of the reference signal. The amplification degree of the operational amplifier is set by the setting unit according to the frequency of the signal to be processed, or the frequency of the reference signal is detected by the frequency detection unit, and the data of the amplification degree corresponding to the frequency is read from the storage unit, and The degree of amplification of the operational amplifier is controlled on the basis of this. Alternatively, the operational amplifier is configured as a differential input type, the output voltage is offset by an offset voltage, the oscillation frequency of the VCO is controlled, and the pull-in range of the PLL is not biased. The offset voltage is set by the setting unit according to the frequency of the signal to be processed, or the frequency of the reference signal is detected by the frequency detection unit, the offset voltage corresponding to the frequency is read from the storage unit, and this data is converted to analog data by the DA converter. It is converted to a voltage and applied to the operational amplifier.

【０００６】[0006]

【実施例】以下、図面に基づいて本発明によるＰＬＬ回
路の実施例を詳細に説明する。図１は本発明によるＰＬ
Ｌ回路の一実施例の要部ブロック図である。図におい
て、１は位相比較器で、分周器６よりの比較信号と、基
準信号、例えば、映像信号より分離された水平同期信号
の位相を比較する。２はＬＰＦ部で、ＬＰＦ３および演
算増幅器４（第１演算増幅器）で構成され、位相比較器
１よりの信号からＬＰＦ３で直流成分を取出し、演算増
幅器４で所要の増幅を行う。５はＶＣＯで、演算増幅器
４よりの電圧に応じた周波数のクロック（システムクロ
ック）を発振する。分周器６はＶＣＯ５よりのクロック
を基準信号の周波数に分周する。７は周波数検出部で、
基準信号の周波数を検出する。８は記憶部（第１記憶
部）で、予め設定された基準信号の周波数に対応する演
算増幅器の増幅度を記憶する。９は制御部（第１制御
部）で、周波数検出部７よりの周波数に対応する増幅度
のデータを記憶部８より読出し、このデータに基づいて
演算増幅器４の帰還抵抗値を可変する等により増幅度を
制御する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a PLL circuit according to the present invention will be described below in detail with reference to the drawings. FIG. 1 shows a PL according to the present invention.
FIG. 3 is a block diagram of a main part of an embodiment of an L circuit. In the figure, reference numeral 1 denotes a phase comparator which compares the phase of a comparison signal from a frequency divider 6 with the phase of a reference signal, for example, a horizontal synchronization signal separated from a video signal. Reference numeral 2 denotes an LPF unit, which includes an LPF 3 and an operational amplifier 4 (first operational amplifier). The LPF 3 extracts a DC component from a signal from the phase comparator 1 and performs required amplification by the operational amplifier 4. A VCO 5 oscillates a clock (system clock) having a frequency corresponding to the voltage from the operational amplifier 4. The frequency divider 6 divides the frequency of the clock from the VCO 5 to the frequency of the reference signal. 7 is a frequency detector,
Detect the frequency of the reference signal. Reference numeral 8 denotes a storage unit (first storage unit) that stores an amplification degree of the operational amplifier corresponding to a preset frequency of the reference signal. Reference numeral 9 denotes a control unit (first control unit) which reads data of the amplification degree corresponding to the frequency from the frequency detection unit 7 from the storage unit 8 and varies the feedback resistance value of the operational amplifier 4 based on the data. Control the degree of amplification.

【０００７】図２は本発明によるＰＬＬ回路の他の実施
例の要部ブロック図である。図において、11はＬＰＦ部
で、ＬＰＦ３および差動入力型の演算増幅器12（第２演
算増幅器）で構成され、演算増幅器12はＬＰＦ３よりの
信号（直流電圧）を増幅し、ＤＡコンバータ14よりのオ
フセット電圧に基づき出力電圧をオフセットする。13は
記憶部（第２記憶部）で、予め設定された基準信号の周
波数に対応するオフセット電圧を記憶する。ＤＡコンバ
ータ14は制御部15（第３制御部）を介し記憶部13より読
出されたオフセット電圧をアナログの電圧に変換する。
その他の符号は図１と同じであるので説明を省く。FIG. 2 is a block diagram of a main part of another embodiment of the PLL circuit according to the present invention. In the figure, reference numeral 11 denotes an LPF unit, which comprises an LPF 3 and a differential input type operational amplifier 12 (second operational amplifier). The operational amplifier 12 amplifies a signal (DC voltage) from the LPF 3 and The output voltage is offset based on the offset voltage. A storage unit (second storage unit) 13 stores an offset voltage corresponding to a preset frequency of the reference signal. The DA converter 14 converts the offset voltage read from the storage unit 13 via the control unit 15 (third control unit) into an analog voltage.
The other reference numerals are the same as those in FIG.

【０００８】次に、本発明によるＰＬＬ回路の動作を説
明する。図１の場合、分周器６よりの比較信号と、基準
信号、例えば、映像信号より分離した水平同期信号の位
相を位相比較部１で比較し、位相差に応じた信号を出力
する。この信号はＬＰＦ部２に入力し、ＬＰＦ３で高周
波成分およびノイズ等を除去して直流成分を取出し、演
算増幅器４に入力し、制御部９よりの信号に基づく増幅
度で増幅し、ＶＣＯ５に印加し、ＶＣＯ５は印加される
信号（電圧）に応じた周波数のクロック（システムクロ
ック）を発生する。このクロックは分周器６で基準信号
の周波数に分周され、比較信号として位相比較器１に入
力する。Next, the operation of the PLL circuit according to the present invention will be described. In the case of FIG. 1, the phase comparison unit 1 compares the phase of the comparison signal from the frequency divider 6 with the phase of a reference signal, for example, a horizontal synchronization signal separated from a video signal, and outputs a signal corresponding to the phase difference. This signal is input to the LPF unit 2, the high-frequency component and noise are removed by the LPF 3 to extract a DC component, input to the operational amplifier 4, amplified at an amplification based on the signal from the control unit 9, and applied to the VCO 5. The VCO 5 generates a clock (system clock) having a frequency corresponding to the applied signal (voltage). This clock is frequency-divided by the frequency divider 6 to the frequency of the reference signal, and is input to the phase comparator 1 as a comparison signal.

【０００９】演算増幅器４の増幅度が一定、すなわちＰ
ＬＬのループ利得が一定で、基準信号に対するクロック
周波数のずれの度合いが同じ場合、ＶＣＯ５よりのクロ
ック周波数は基準信号の周波数が高ければ収束するまで
の時間が短く、低ければ長くなる。この収束時間は演算
増幅器４の増幅度を上げることにより短くなるが、これ
と相反して収束周波数のばらつきが大きくなる。このた
め、基準信号の周波数が、例えば、ＮＴＳＣの水平同期
信号の15.734KHz 、小型コンピュータ装置の24KHz 、Ｅ
ＤＴＶの場合の31.5KHz 、あるいはＨＤＴＶの33.75KHz
のように多種にわたる場合、基準信号の周波数に応じて
演算増幅器４の増幅度を可変し、収束時間を制御するこ
とにより収束周波数のばらつきを低減するようにする。
このため、記憶部８に予め設定した基準信号の周波数別
の増幅度のデータを記憶しておき、入力される基準信号
の周波数を周波数検出部７で検出し、制御部９を介しこ
の周波数に対応する増幅度のデータを記憶部８より読出
し、演算増幅器４の増幅度を制御する、あるいは、設定
部（第１設定部）を設けて被処理信号の周波数に応じて
増幅度を設定し、制御部９（第２制御部）を介し演算増
幅器４の増幅度を制御するようにする。The degree of amplification of the operational amplifier 4 is constant, ie, P
When the loop gain of the LL is constant and the degree of deviation of the clock frequency from the reference signal is the same, the clock frequency from the VCO 5 converges short if the frequency of the reference signal is high, and becomes long if the frequency is low. Although the convergence time is shortened by increasing the amplification degree of the operational amplifier 4, the convergence frequency is contradictoryly large. For this reason, the frequency of the reference signal is, for example, 15.734 KHz of the horizontal synchronization signal of NTSC, 24 KHz of the small computer device, and E.
31.5KHz for DTV or 33.75KHz for HDTV
In such a case as described above, the amplification degree of the operational amplifier 4 is varied according to the frequency of the reference signal, and the convergence time is controlled to reduce the variation in the convergence frequency.
For this reason, data of the amplification degree for each frequency of the preset reference signal is stored in the storage unit 8, the frequency of the input reference signal is detected by the frequency detection unit 7, and the frequency is set to this frequency via the control unit 9. The corresponding amplification degree data is read from the storage unit 8 and the amplification degree of the operational amplifier 4 is controlled, or a setting unit (first setting unit) is provided to set the amplification degree according to the frequency of the signal to be processed. The amplification degree of the operational amplifier 4 is controlled via the control unit 9 (second control unit).

【００１０】図２の場合、位相比較器１よりの信号はＬ
ＰＦ部11に入力し、ＬＰＦ３で高周波成分およびノイズ
等を除去して直流成分を取出し、演算増幅器12に入力す
る。演算増幅器12は差動入力型で、「−」端子に印加さ
れるオフセット電圧で出力電圧をオフセットし、ＶＣＯ
５に印加する。例えば、演算増幅器12の利得が２で、Ｖ
ＣＯ５の発振周波数（クロック周波数）の変化率が0.1M
Hz／1Vの場合、図３に示すように、演算増幅器12の
「−」端子のオフセット電圧が0Vの場合、「＋」端子に
1V±0.5V（電圧）を印加すれば、出力電圧は2V±1V
で、クロック周波数は27.0MHz ±0.1MHzであるが、例
えば、オフセット電圧を−1Vとすることにより出力電圧
は3V±1Vとなり、クロック周波数は27.1MHz ±0.1M
Hzとなる。すなわち、オフセット電圧を適宜に設定する
ことにより中心クロック周波数がシフトされ、ＰＬＬの
引込範囲が補正される。そこで、記憶部13に予め設定し
た基準信号の周波数別のオフセット電圧を記憶してお
き、周波数検出部７で基準信号の周波数を検出し、制御
部15を介し記憶部13より対応するオフセット電圧を読出
し、このデータをＤＡコンバータ14でアナログの電圧に
変換し、演算増幅器12の「−」端子に印加する、あるい
は、設定部（第２設定部）を設けて被処理信号に応じて
オフセット電圧を設定し、制御部15を介しＤＡコンバー
タ14に入力し、アナログの電圧に変換し、演算増幅器12
の「−」端子に印加し、引込範囲を補正するようにす
る。In the case of FIG. 2, the signal from the phase comparator 1 is L
The signal is input to the PF unit 11, the high-frequency component and noise are removed by the LPF 3 to extract a DC component, and the DC component is input to the operational amplifier 12. The operational amplifier 12 is of a differential input type, offsets an output voltage by an offset voltage applied to a “−” terminal,
5 is applied. For example, if the gain of the operational amplifier 12 is 2 and V
The change rate of the oscillation frequency (clock frequency) of CO5 is 0.1M
In the case of Hz / 1 V, as shown in FIG. 3, when the offset voltage of the “−” terminal of the operational amplifier 12 is 0 V, the offset voltage is connected to the “+” terminal.
If 1V ± 0.5V (voltage) is applied, the output voltage will be 2V ± 1V
The clock frequency is 27.0 MHz ± 0.1 MHz.For example, by setting the offset voltage to −1 V, the output voltage becomes 3 V ± 1 V, and the clock frequency is 27.1 MHz ± 0.1 M
Hz. That is, the center clock frequency is shifted by appropriately setting the offset voltage, and the pull-in range of the PLL is corrected. Therefore, the preset offset voltage for each frequency of the reference signal is stored in the storage unit 13, the frequency of the reference signal is detected by the frequency detection unit 7, and the corresponding offset voltage is stored in the storage unit 13 via the control unit 15. This data is read and converted into an analog voltage by the DA converter 14 and applied to the "-" terminal of the operational amplifier 12, or a setting unit (second setting unit) is provided to set the offset voltage according to the signal to be processed. Is set, input to the DA converter 14 via the control unit 15 and converted into an analog voltage.
Is applied to the “−” terminal of FIG.

【００１１】[0011]

【発明の効果】以上に説明したように、本発明によるＰ
ＬＬ回路によれば、ＬＰＦの後段の演算増幅器の増幅度
を基準信号の周波数に応じて可変することにより、様々
な周波数の基準信号に対してもクロック周波数の収束の
ばらつきを低減することができ、また、基準信号の周波
数に応じて演算増幅器のオフセット電圧を可変すること
により、ＰＬＬの引込範囲が偏らないようにできる。As described above, according to the present invention, P
According to the LL circuit, variation in the convergence of the clock frequency can be reduced for reference signals of various frequencies by varying the amplification degree of the operational amplifier after the LPF in accordance with the frequency of the reference signal. Also, by varying the offset voltage of the operational amplifier according to the frequency of the reference signal, the pull-in range of the PLL can be prevented from being biased.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明によるＰＬＬ回路の一実施例の要部ブロ
ック図である。FIG. 1 is a main part block diagram of an embodiment of a PLL circuit according to the present invention.

【図２】本発明によるＰＬＬ回路の他の実施例の要部ブ
ロック図である。FIG. 2 is a main part block diagram of another embodiment of the PLL circuit according to the present invention.

【図３】オフセット電圧とシステムクロック周波数の関
係の説明図である。FIG. 3 is an explanatory diagram of a relationship between an offset voltage and a system clock frequency.

【図４】従来のＰＬＬ回路の一例である。FIG. 4 is an example of a conventional PLL circuit.

【符号の説明】[Explanation of symbols]

１ 位相比較器 ２、11 ＬＰＦ部 ３ ＬＰＦ ４、12 演算増幅器 ５ ＶＣＯ ６ 分周器 ７ 周波数検出部 ８、13 記憶部 ９、15 制御部 14 ＤＡコンバータ Reference Signs List 1 phase comparator 2, 11 LPF unit 3 LPF 4, 12 operational amplifier 5 VCO 6 frequency divider 7 frequency detection unit 8, 13 storage unit 9, 15 control unit 14 DA converter