JPH10302476A - Semiconductor integrated device - Google Patents
- ️Fri Nov 13 1998
【０００１】[0001]
【発明の属する技術分野】この発明は複数の品種に対応
した所望のモード設定用データやリダンダンシデータ等
を記憶するデータ記憶部をチップ内部に備えた半導体集
積回路装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device having a data storage section for storing desired mode setting data and redundancy data corresponding to a plurality of types in a chip.
【０００２】[0002]
【従来の技術】半導体集積回路装置における複数の品種
とは、例えば（１）ＴＳＯＰ（Thin Small Outline Pac
kage）／ＳＯＰ（Small Outline Package ）のようにパ
ッケージによってパッドの配置が異なり、使用するパッ
ドの位置を切り替えるもの、（２）×４／×８／×１６
等のように並列的に取り扱うデータのビット長が異な
り、それに応じて活性化するＩ／Ｏのブロックの数やセ
ンスアンプの数が異なるもの、（３）アドレスの回し方
の異なるもの、例えばフラッシュＥＥＰＲＯＭにおける
変則ブロック品において、変則ブロックを指定するアド
レスのｔｏｐ／ｂｏｔｔｏｍ切り替えを行うもの、等が
ある。2. Description of the Related Art A plurality of types of semiconductor integrated circuit devices include, for example, (1) TSOP (Thin Small Outline Pac).
kage) / SOP (Small Outline Package), where the arrangement of pads differs depending on the package and switches the position of the pad to be used. (2) × 4 / × 8 / × 16
And the like, the bit lengths of data handled in parallel are different, and the number of I / O blocks and the number of sense amplifiers to be activated are different according to the bit length. Among the anomalous block products in the EEPROM, there is an anomaly block product that performs top / bottom switching of an address specifying an anomalous block.
【０００３】このような異なる複数のモードを有する半
導体集積回路装置では、その装置がどのモードで動作す
るかを何等かの方法で決定しなければならない。In such a semiconductor integrated circuit device having a plurality of different modes, it is necessary to determine in which mode the device operates in some way.
【０００４】一つのマスクセットから複数のモード製品
を品種展開する場合、従来では、マスタスライス手法
と、ボンディングオプション手法いずれかから選択する
のが一般的である。[0004] When a plurality of mode products are developed from one mask set, conventionally, it is general to select either a master slice method or a bonding option method.
【０００５】マスタスライス手法は、異なるモードの切
り替えを例えばＡｌマスクを交換することによって行う
ものであり、複数のモード品種を展開する際に一般的に
用いられる手法である。[0005] The master slice method is a method in which different modes are switched by, for example, exchanging Al masks, and is a method generally used when developing a plurality of mode types.
【０００６】一方、ボンディングオプション手法は、異
なるモードを選択するのに、ダミーパッドからの入力信
号を使用するものであり、ダミーパッドには電源電圧も
しくは接地電位を与え、そのどちらかの電位によって集
積回路のモードを決定するものである。On the other hand, the bonding option method uses an input signal from a dummy pad to select a different mode. A power supply voltage or a ground potential is applied to the dummy pad, and the integration is performed by either of the potentials. This determines the mode of the circuit.
【０００７】ボンディングオプション手法によって複数
の品種を展開する半導体集積回路装置は、例えば下記の
文献に開示されている。A semiconductor integrated circuit device which develops a plurality of types by a bonding option method is disclosed in, for example, the following document.
【０００８】EUROPEAN PATENT Publication number 0 4
76 282 A2 （第１０頁第２９行〜第４４行、ＦＩＧ．１
ｎ等） ボンディングオプション手法では、先のマスタスライス
手法と比較して、複数のマスクを準備する必要がなく、
修正があったときのデータ管理の問題はなくなる。[0008] EUROPEAN PATENT Publication number 0 4
76 282 A2 (Page 10, line 29 to line 44, FIG. 1)
n etc.) In the bonding option method, there is no need to prepare a plurality of masks as compared with the previous master slice method.
The problem of data management when there is a correction is eliminated.
【０００９】マスタスライス手法によるものでは、一品
種毎に一枚のマスクが必要になる。このため、例えば４
品種同時開発で、切り替えはＡｌマスクで行う場合を想
定すると、そのＡｌマスクに修正が必要な場合は４枚の
Ａｌマスクを修正する必要がある。このため、マスクの
コストがかかる上、修正回数がかさむような場合、修正
内容を管理しきれなくなる恐れがある。さらに、変えた
マスクの分は全ての機能を検証する必要があり、評価の
手間がかかるという問題がある。In the master slice method, one mask is required for each type. Therefore, for example, 4
Assuming that switching is performed using an Al mask in simultaneous product development, if the Al mask needs to be modified, it is necessary to modify four Al masks. For this reason, the cost of the mask is increased, and when the number of corrections increases, there is a possibility that the correction contents cannot be managed. In addition, it is necessary to verify all functions for the changed mask, and there is a problem that it takes time to evaluate.
【００１０】また、ボンディングオプション手法では、
デバイスの内容を決定するダミーパッドには電源または
接地電位が与えられる。従って、ダミーパッドは電源ピ
ン／接地ピンの間に配置されるか、またはボンディング
オプション専用に、ダミーパッドに隣接して電源に接続
されたパッドと、接地に接続されたパッドとが必要とな
る。このように、ボンディングオプション手法では多数
のパッドが余分に必要となり、チップ面積の増加を伴う
ため、あまり多くのモードには対応できないという事情
がある。In the bonding option method,
A power supply or a ground potential is applied to a dummy pad that determines the contents of the device. Therefore, the dummy pad is disposed between the power supply pin and the ground pin, or a pad connected to the power supply adjacent to the dummy pad and a pad connected to the ground are required for a bonding option. As described above, the bonding option method requires a large number of extra pads and increases the chip area, and thus cannot cope with too many modes.
【００１１】これらの手法に対し、複数の品種に対応し
たモード設定用データを記憶するデータ記憶部を有した
半導体集積回路装置が下記の文献に開示されている。To cope with these techniques, the following document discloses a semiconductor integrated circuit device having a data storage unit for storing mode setting data corresponding to a plurality of types.
【００１２】特開平２−１１６０８４号公報（第２頁左
下欄第１４行〜右下欄第１１行、第２図） 特開平６−２４３６７７号公報（段落［００４０］およ
び段落［０１０２］、図面［図１０］） これらの文献に開示された半導体集積回路装置において
はモード設定用データが不揮発性トランジスタに記憶さ
れる。このため、複数の品種を一つのマスクセットによ
り展開でき、かつ余分なパッドも不要でチップ面積の増
加を伴うことがない半導体集積回路装置を得ることがで
きる。Japanese Unexamined Patent Publication No. Hei 2-1-16084 (page 14, lower left column, line 14 to lower right column, eleventh line, FIG. 2) [FIG. 10]) In the semiconductor integrated circuit devices disclosed in these documents, mode setting data is stored in nonvolatile transistors. Therefore, it is possible to obtain a semiconductor integrated circuit device in which a plurality of types can be developed by one mask set, and an extra pad is not required and the chip area is not increased.
【００１３】不揮発性トランジスタを含むデータ記憶部
は、複数の品種に対応したモード設定用データを記憶す
る。このためデータ記憶部は高度な信頼性が要求され
る。The data storage unit including the non-volatile transistors stores mode setting data corresponding to a plurality of types. Therefore, the data storage unit is required to have high reliability.
【００１４】しかしながら、特開平２−１１６０８４号
公報、特開平６−２４３６７７号公報にはそれぞれ、デ
ータ記憶部の信頼性を向上させる工夫については、何等
開示されていない。However, Japanese Patent Application Laid-Open Nos. 2-116084 and 6-243677 do not disclose any measures for improving the reliability of the data storage unit.
【００１５】[0015]
【発明が解決しようとする課題】この発明の第１の目的
は、複数の品種に対応した所望のモード設定用データ等
を記憶するデータ記憶部の信頼性を向上させ、信頼性の
高い上記データ記憶部を備えた半導体集積回路装置を提
供することである。SUMMARY OF THE INVENTION It is a first object of the present invention to improve the reliability of a data storage unit for storing desired mode setting data and the like corresponding to a plurality of types, and to improve the reliability of the data storage unit. An object of the present invention is to provide a semiconductor integrated circuit device having a storage unit.
【００１６】また、チップ面積の増加の抑制をより推進
するためには、上記データ記憶部は、同じチップ内に形
成される他の集積回路部に適用される微細化技術と同等
の微細化技術を要求する。その一例は例えば電源電圧を
下げることである。Further, in order to further promote suppression of an increase in chip area, the data storage unit is provided with a miniaturization technology equivalent to a miniaturization technology applied to another integrated circuit unit formed in the same chip. Request. One example is to lower the power supply voltage, for example.
【００１７】しかし、電源電圧を下げると、上記データ
記憶部から正常にデータを読み出せない事情が想定され
る。上記データ記憶部は複数の品種に対応した所望のモ
ード設定用データを記憶し、製品の品種を決定する。こ
のために上記データ記憶部からのデータの読み出しには
高い精度を要求する。However, if the power supply voltage is lowered, it is assumed that data cannot be normally read from the data storage unit. The data storage unit stores desired mode setting data corresponding to a plurality of product types, and determines a product type. Therefore, high accuracy is required for reading data from the data storage unit.
【００１８】したがってこの発明の第２の目的は、電源
電圧が低下しても、データの読み出しを高精度に行える
上記データ記憶部を備えた半導体集積回路装置を提供す
ることである。Therefore, a second object of the present invention is to provide a semiconductor integrated circuit device provided with the above-mentioned data storage unit, which can read data with high accuracy even when the power supply voltage drops.
【００１９】また、電源電圧が下がると、内部電源の電
圧が、特にパワーオン時において上記データ記憶部を正
常に動作させるのに充分な電圧にならない事情も想定さ
れる。上記データ記憶部は複数の品種に対応した所望の
モード設定用データ等を記憶し、製品の品種を決定す
る。このため、上記データ記憶部はパワーオン時から動
作させる必要がある。かつ内部電源の電圧が充分でない
特にパワーオン時から正常に動作されることが要求され
る。Further, when the power supply voltage decreases, it is assumed that the voltage of the internal power supply does not become a voltage sufficient to normally operate the data storage unit particularly at power-on. The data storage unit stores desired mode setting data and the like corresponding to a plurality of types and determines the type of product. For this reason, it is necessary to operate the data storage unit from power-on. In addition, the voltage of the internal power supply is not sufficient. In particular, it is required to operate normally from the time of power-on.
【００２０】したがってこの発明の第３の目的は、特に
パワーオン時から正常に動作する上記データ記憶部を備
えた半導体集積回路装置を提供することである。Therefore, a third object of the present invention is to provide a semiconductor integrated circuit device provided with the above-mentioned data storage unit which operates normally especially at the time of power-on.
【００２１】また、上記データ記憶部は複数の品種に対
応した所望のモード設定用データ等を記憶する。このた
め、上記データ記憶部は高度な信頼性とともに、高度な
耐久性を要求する。特に上記データ記憶部を半導体記憶
装置チップに搭載した場合には、特に耐久性はメモリセ
ルアレイと同等あるいはそれ以上に要求される。The data storage unit stores desired mode setting data corresponding to a plurality of types. For this reason, the data storage unit requires high durability as well as high reliability. In particular, when the data storage section is mounted on a semiconductor storage device chip, the durability is particularly required to be equal to or higher than that of the memory cell array.
【００２２】したがってこの発明の第４の目的は、優れ
た耐久性を持つ上記データ記憶部を備えた半導体集積回
路装置を提供することである。Therefore, a fourth object of the present invention is to provide a semiconductor integrated circuit device having the above-mentioned data storage unit having excellent durability.
【００２３】また、上記データ記憶部を不揮発性メモリ
セルを含んで構成した場合に、チップ面積の増加の抑制
をより推進するために、上記データ記憶部は不揮発性半
導体記憶装置のメモリセルアレイに適用される微細化技
術と同等の微細化技術が要求される。When the data storage section includes nonvolatile memory cells, the data storage section is applied to a memory cell array of a nonvolatile semiconductor memory device in order to promote suppression of an increase in chip area. A miniaturization technology equivalent to the miniaturization technology required is required.
【００２４】したがってこの発明の第５の目的は、微細
な構造の上記データ記憶部を備えた半導体集積回路装置
を提供することである。Accordingly, a fifth object of the present invention is to provide a semiconductor integrated circuit device having the above-mentioned data storage unit having a fine structure.
【００２５】[0025]
【課題を解決するための手段】上記第１の目的を達成す
るためにこの発明に係る半導体集積回路装置では、上記
データ記憶部の電源を外部電源に代えてチップ内部で発
生する内部電源とすることを特徴とする。In order to achieve the first object, in the semiconductor integrated circuit device according to the present invention, the power supply of the data storage section is replaced with an internal power supply generated inside the chip instead of the external power supply. It is characterized by the following.
【００２６】上記半導体集積回路装置によれば、上記デ
ータ記憶部の電源をチップ内部で発生する内部電源にす
ることで、外部電源の電圧のゆらぎ等に起因するような
データ記憶部の誤動作を抑制することができる。According to the semiconductor integrated circuit device, since the power supply of the data storage section is an internal power supply generated inside the chip, malfunction of the data storage section due to fluctuations in the voltage of the external power supply is suppressed. can do.
【００２７】上記第２の目的を達成するためにこの発明
に係る半導体集積回路装置では、上記データ記憶部から
のデータの読み出しを電源電圧よりも高い昇圧電圧で行
うことを特徴としている。In order to achieve the second object, a semiconductor integrated circuit device according to the present invention is characterized in that data is read from the data storage section at a boosted voltage higher than a power supply voltage.
【００２８】上記半導体集積回路装置によれば、上記デ
ータ記憶部からのデータの読み出しを電源電圧よりも高
い昇圧電圧で行うことで、上記データ記憶部が不揮発性
トランジスタによりデータを記憶していた場合でも、そ
の不揮発性トランジスタの“オン”状態のしきい値電圧
とその制御ゲートの電圧との差を拡大でき、データの読
み出しの精度を高めることができる。According to the semiconductor integrated circuit device, data is read from the data storage unit at a boosted voltage higher than a power supply voltage, so that the data storage unit stores data by using a nonvolatile transistor. However, the difference between the "on" state threshold voltage of the nonvolatile transistor and the voltage of the control gate can be enlarged, and the accuracy of data reading can be improved.
【００２９】上記第３の目的を達成するためにこの発明
に係る半導体集積回路装置では、内部電源の電圧を検知
して、この内部電源の電圧が上記データ記憶部を正常に
動作させるのに充分な電圧になったことを示す信号を出
力する回路をチップ内に設け、この回路からの信号によ
って上記データ記憶部の動作をイネーブルすることを特
徴としている。In order to achieve the third object, in the semiconductor integrated circuit device according to the present invention, the voltage of the internal power supply is detected, and the voltage of the internal power supply is sufficient for the data storage unit to operate normally. A circuit that outputs a signal indicating that the voltage has reached a certain level is provided in the chip, and the operation of the data storage unit is enabled by a signal from this circuit.
【００３０】上記半導体集積回路装置によれば、上記デ
ータ記憶部を、上記内部電源の電圧が上記データ記憶部
を正常に動作させるのに充分な電圧となってから動作さ
せる。これにより上記データ記憶部を特にパワーオン時
から正常に動作させることができる。According to the semiconductor integrated circuit device, the data storage section is operated after the voltage of the internal power supply becomes a voltage sufficient to normally operate the data storage section. As a result, the data storage section can be normally operated especially from power-on.
【００３１】上記第４の目的を達成するためにこの発明
に係る半導体集積回路装置では、上記データ記憶部を、
モード設定用データ等を記憶する不揮発性メモリセル
と、不揮発性メモリセルのデータをラッチしモード信号
を出力するラッチ回路と、不揮発性メモリセルからモー
ド設定用データ等を読み出す時にラッチ回路と不揮発性
メモリセルとを互いに接続し、モード設定用データ等が
ラッチ回路にラッチされた後にラッチ回路と不揮発性メ
モリセルとを互いに非接続にする伝達回路とを含んで構
成することを特徴としている。In order to achieve the fourth object, in a semiconductor integrated circuit device according to the present invention, the data storage unit includes:
A nonvolatile memory cell for storing data for mode setting, a latch circuit for latching data of the nonvolatile memory cell and outputting a mode signal, and a latch circuit for reading mode setting data and the like from the nonvolatile memory cell; The memory cell is connected to each other, and the transmission circuit disconnects the latch circuit and the non-volatile memory cell after the mode setting data or the like is latched by the latch circuit.
【００３２】上記半導体集積回路装置によれば、不揮発
性メモリセルから読み出したモード設定用データがラッ
チ回路にラッチされた後に、スイッチによりラッチ回路
と不揮発性メモリセルとを互いに非接続にすることで、
不揮発性メモリセルに印加される電気的なストレスが抑
制される。これにより上記データ記憶部の耐久性を向上
できる。According to the semiconductor integrated circuit device, after the mode setting data read from the nonvolatile memory cell is latched by the latch circuit, the latch circuit and the nonvolatile memory cell are disconnected from each other by the switch. ,
Electrical stress applied to the nonvolatile memory cell is suppressed. Thereby, the durability of the data storage unit can be improved.
【００３３】さらに不揮発性メモリセルのゲートと基板
との間、ソースとドレインとの間それぞれの電圧を下げ
ると、不揮発性メモリセルに印加される電気的なストレ
スはさらに抑制することができる。Further, when the voltages between the gate and the substrate and between the source and the drain of the nonvolatile memory cell are reduced, the electric stress applied to the nonvolatile memory cell can be further suppressed.
【００３４】上記第５の目的を達成するためにこの発明
に係る半導体集積回路装置では、上記不揮発性メモリセ
ルが並ぶアレイを形成し、このアレイをダミーの不揮発
性メモリセルが並ぶアレイで挟む。In order to achieve the fifth object, in a semiconductor integrated circuit device according to the present invention, an array in which the nonvolatile memory cells are arranged is formed, and this array is sandwiched between arrays in which dummy nonvolatile memory cells are arranged.
【００３５】上記半導体集積回路装置によれば、上記不
揮発性メモリセルが並ぶアレイをダミーの不揮発性メモ
リセルが並ぶアレイで挟むことで、上記不揮発性メモリ
セルが並ぶアレイがチップ上で孤立したパターンとなる
ことが抑制される。これにより、上記不揮発性メモリセ
ルを含んで構成されるデータ記憶部を、光の干渉現象が
顕著になるほど微細になる最先端の微細化技術を用いて
形成できる。According to the semiconductor integrated circuit device, the array in which the nonvolatile memory cells are arranged is sandwiched by the array in which the dummy nonvolatile memory cells are arranged, whereby the array in which the nonvolatile memory cells are arranged is isolated on the chip. Is suppressed. Thus, the data storage section including the nonvolatile memory cells can be formed by using the most advanced miniaturization technology that becomes finer as the light interference phenomenon becomes more remarkable.
【００３６】なお、上記データ記憶部には複数の品種に
対応した所望のモード設定用データの他、後述するよう
に不良アドレスデータや、スペアデコーダをアクティブ
にするデータ等のリダンダンシデータ等、様々なデータ
を記憶させることができる。The data storage unit stores various data such as redundancy data such as defective address data and data for activating a spare decoder, as described later, in addition to desired mode setting data corresponding to a plurality of types. Data can be stored.
【００３７】[0037]
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００３８】［第１の実施形態］図１はこの発明を不揮
発性半導体メモリに実施した場合のチップ内部の一構成
例を示すブロック図である。[First Embodiment] FIG. 1 is a block diagram showing an example of a configuration inside a chip when the present invention is applied to a nonvolatile semiconductor memory.
【００３９】図１において、メモリセルアレイ１１内に
は、それぞれ複数のビット線ＢＬ及びワード線ＷＬ（そ
れぞれ１本のみ図示）と、それぞれフローティングゲー
ト、コントロールゲート、ソース及びドレインを有し、
フローティングゲートに電子を注入することでコントロ
ールゲートからみたしきい値電圧が変化することによっ
てデータのプログラム（書き込み）が行われ、データ消
去が電気的に行われる複数のメモリセル（フラッシュセ
ル：１個のみ図示）ＭＣが設けられている。なお、各メ
モリセルＭＣのコントロールゲートは複数のワード線Ｗ
Ｌのうちの一つに接続され、ドレインは複数のビット線
ＢＬのうちの一つに接続されている。また、各メモリセ
ルＭＣのソースは、例えばビット線単位、ワード線単位
もしくはブロック単位で共通のソース線（図示せず）に
接続されている。In FIG. 1, a memory cell array 11 includes a plurality of bit lines BL and word lines WL (only one is shown), a floating gate, a control gate, a source and a drain, respectively.
A plurality of memory cells (flash cells: one cell) in which data is programmed (written) and data is electrically erased by injecting electrons into the floating gate to change the threshold voltage viewed from the control gate MC only). The control gate of each memory cell MC is connected to a plurality of word lines W
L, and the drain is connected to one of the plurality of bit lines BL. The source of each memory cell MC is connected to a common source line (not shown) in, for example, a bit line unit, a word line unit, or a block unit.
【００４０】アドレスバッファ１２は外部からのアドレ
ス信号を受けて内部アドレス信号を発生する。アドレス
バッファ１２で発生される内部アドレス信号は、ロウデ
コーダ１３、カラムデコーダ１４、ソースデコーダ１５
及びモード信号発生回路１６にそれぞれ供給される。Address buffer 12 receives an external address signal and generates an internal address signal. The internal address signal generated in the address buffer 12 is supplied to a row decoder 13, a column decoder 14, and a source decoder 15.
And the mode signal generating circuit 16.
【００４１】入出力コントロール回路１７は、外部から
入力されるチップイネーブル信号 /ＣＥ、ライトイネー
ブル信号 /ＷＥ及びアウトプットイネーブル信号 /ＯＥ
を受け、これらの入力信号に基づいて内部回路の動作を
制御するための各種制御信号を発生する。例えば、チッ
プイネーブル信号 /ＣＥに基づく制御信号はアドレスバ
ッファ１２に供給され、アドレスバッファ１２ではこの
制御信号に基づいて内部アドレス信号の発生動作が可能
にされる。また、アウトプットイネーブル信号/ＯＥに
基づく制御信号は後述するＩ／Ｏバッファに供給され、
Ｉ／Ｏバッファではこの制御信号に基づいてデータの出
力動作が可能にされる。ライトイネーブル信号 /ＷＥに
基づく制御信号は後述する書き込み回路に供給され、書
き込み回路ではこの制御信号に基づいてデータの書き込
み動作が可能にされる。The input / output control circuit 17 is provided with a chip enable signal / CE, a write enable signal / WE and an output enable signal / OE input from outside.
And generates various control signals for controlling the operation of the internal circuit based on these input signals. For example, a control signal based on the chip enable signal / CE is supplied to the address buffer 12, and the address buffer 12 is enabled to generate an internal address signal based on the control signal. Further, a control signal based on the output enable signal / OE is supplied to an I / O buffer described later,
The I / O buffer enables data output operation based on this control signal. A control signal based on the write enable signal / WE is supplied to a write circuit described later, and the write circuit enables a data write operation based on the control signal.
【００４２】上記ロウデコーダ１３は、上記内部アドレ
ス信号（内部ロウアドレス信号）に基づいて、上記メモ
リセルアレイ１１内のワード線ＷＬを選択する。The row decoder 13 selects a word line WL in the memory cell array 11 based on the internal address signal (internal row address signal).
【００４３】カラムセレクタ１８は、上記カラムデコー
ダ１４からのデコード出力に基づいて、上記メモリセル
アレイ１１内のビット線ＢＬを選択する。The column selector 18 selects a bit line BL in the memory cell array 11 based on a decode output from the column decoder 14.
【００４４】上記ソースデコーダ１５は、上記内部アド
レス信号に基づいて、上記メモリセルアレイ１１内のソ
ース線を選択し、この選択したソース線に所定の電圧を
供給する。The source decoder 15 selects a source line in the memory cell array 11 based on the internal address signal, and supplies a predetermined voltage to the selected source line.
【００４５】書き込み回路１９は、データの書き込み時
に、上記メモリセルアレイ１１内の選択されたメモリセ
ルに対して書き込みデータを供給してデータを書き込
む。When writing data, the write circuit 19 supplies write data to the selected memory cell in the memory cell array 11 and writes the data.
【００４６】センスアンプ回路（Ｓ／Ａ）２０は、デー
タの読み出し時に、上記メモリセルアレイ１１内の選択
されたメモリセルからの読み出しデータをセンスする。The sense amplifier circuit (S / A) 20 senses read data from a selected memory cell in the memory cell array 11 when reading data.
【００４７】Ｉ／Ｏバッファ２１は、データの書き込み
時には外部から供給されるデータを上記書き込み回路１
９に供給し、データの読み出し時には上記センスアンプ
回路２０でセンスされるデータを外部に出力する。ま
た、このＩ／Ｏバッファ２１には各動作モード、すなわ
ちデータの書き込み／消去／読み出しの各動作モード
や、複数のモード製品を品種展開する際の製品モードを
設定するためのコマンドデータが供給される。The I / O buffer 21 writes data supplied from the outside at the time of data writing to the write circuit 1.
9 and outputs the data sensed by the sense amplifier circuit 20 to the outside when the data is read. The I / O buffer 21 is supplied with command data for setting each operation mode, that is, each operation mode of data writing / erasing / reading and a product mode when developing a plurality of mode products. You.
【００４８】また、上記Ｉ／Ｏバッファ２１にはコマン
ド／ユーザインターフェース回路２２が接続されてい
る。このコマンド／ユーザインターフェース回路２２に
は上記入出力コントロール回路１７から出力される制御
信号も入力されている。このコマンド／ユーザインター
フェース回路２２は、前記ライトイネーブル信号／ＷＥ
が活性化されるタイミング時にＩ／Ｏバッファ２１から
入力されるコマンドデータを受ける。そして、このコマ
ンド／ユーザインターフェース回路２２の出力は内部コ
ントロール回路２３に供給される。内部コントロール回
路２３は、上記コマンド／ユーザインターフェース回路
２２が受けたコマンドデータに応じた内部制御信号を発
生する。そして、この内部制御信号は内部電源／昇圧回
路２４に供給される。A command / user interface circuit 22 is connected to the I / O buffer 21. The control signal output from the input / output control circuit 17 is also input to the command / user interface circuit 22. The command / user interface circuit 22 receives the write enable signal / WE
Receives command data input from the I / O buffer 21 at the timing of activation. The output of the command / user interface circuit 22 is supplied to the internal control circuit 23. The internal control circuit 23 generates an internal control signal corresponding to the command data received by the command / user interface circuit 22. Then, this internal control signal is supplied to the internal power / boost circuit 24.
【００４９】上記内部電源／昇圧回路２４は、外部から
の電源電圧を受け、この外部電源電圧から内部電源電圧
やチャージポンプを用いた昇圧電圧を上記内部制御信号
に基づいて発生するものであり、ここで発生される内部
電源電圧／昇圧電圧は同一チップ内の各回路に分配され
る。The internal power supply / boost circuit 24 receives an external power supply voltage and generates an internal power supply voltage or a boosted voltage using a charge pump from the external power supply voltage based on the internal control signal. The internal power supply voltage / boosted voltage generated here is distributed to each circuit in the same chip.
【００５０】上記モード信号発生回路１６には、前記メ
モリセルと同様に、フローティングゲート、コントロー
ルゲートを有し、フローティングゲートに電子を注入す
ることでコントロールゲートからみたしきい値電圧が変
化することによってデータのプログラムが行われ、デー
タ消去が電気的に行われる不揮発性トランジスタが複数
設けられている。このモード信号発生回路１６内の不揮
発性トランジスタには、一般に後工程と呼ばれクリーン
ルームでの加工が終了した後のウエハ状態またはアセン
ブリ後の工程でモード設定用のデータがそれぞれ書き込
まれる。このモード設定用のデータとは、例えば、
（１）ＴＳＯＰ／ＳＯＰのようにパッケージによってパ
ッドの配置が異なり、使用するパッドの位置を切り替え
るときに使用されるデータ、（２）×４／×８／×１６
等のように並列的に取り扱うデータのビット長が異な
り、それに応じて活性化するＩ／Ｏのブロックの数やセ
ンスアンプの数を異ならせる制御を行う際に使用される
データ、（３）アドレスの回し方の異なるもの、つまり
フラッシュＥＥＰＲＯＭにおける変則ブロック品では変
則ブロックを指定するアドレスのｔｏｐ／ｂｏｔｔｏｍ
切り替えを行う際に使用されるデータ、等である。そし
て、モード信号発生回路１６は、これら不揮発性トラン
ジスタに記憶されているモード設定用のデータを所定の
タイミングで読み出し、この読み出しデータに基づいて
モード信号を生成する。ここで生成されたモード信号は
例えば前記Ｉ／Ｏバッファ２１に供給される。The mode signal generating circuit 16 has a floating gate and a control gate in the same manner as the memory cell. By injecting electrons into the floating gate, the threshold voltage seen from the control gate changes. A plurality of nonvolatile transistors for performing data programming and electrically performing data erasing are provided. Mode setting data is written into the nonvolatile transistors in the mode signal generating circuit 16 in a wafer state after processing in a clean room, which is generally called a post-process, or in a post-assembly process. This mode setting data is, for example,
(1) Data used when switching the positions of pads to be used, such as TSOP / SOP, where the arrangement of pads differs depending on the package, (2) × 4 / × 8 / × 16
And the like, the bit lengths of data to be handled in parallel are different, and the number of I / O blocks to be activated and the number of sense amplifiers are changed accordingly. In the irregular block product in the flash EEPROM, the top / bottom of the address designating the irregular block is different.
Data used when switching is performed, and the like. Then, the mode signal generating circuit 16 reads out the mode setting data stored in these nonvolatile transistors at a predetermined timing, and generates a mode signal based on the read data. The mode signal generated here is supplied to, for example, the I / O buffer 21.
【００５１】図２は図１中のモード信号発生回路１６に
おいて、一つのモード設定用のデータを記憶する不揮発
性トランジスタに関係した部分の具体的な回路構成を示
している。FIG. 2 shows a specific circuit configuration of a part related to a nonvolatile transistor for storing one mode setting data in the mode signal generating circuit 16 in FIG.
【００５２】図２に示すように、フローティングゲート
及びコントロールゲートを有する不揮発性トランジスタ
３１は、フローティングゲートに電子を注入することで
コントロールゲートからみたしきい値電圧が変化するこ
とによってデータのプログラムが行われるものであり、
そのソースは接地電位に接続されている。上記不揮発性
トランジスタ３１のドレインはＮチャネルＭＯＳトラン
ジスタ３２を介してノード３３に結合されている。ま
た、上記不揮発性トランジスタ３１のコントロールゲー
ト及びトランジスタ３２のゲートは共通に接続され、こ
の共通ゲートにはチップ全体に電源電圧が供給された時
の所定期間に“Ｈ”レベルにされる制御信号ＰＷＯＮが
供給される。この制御信号ＰＷＯＮを発生する回路はパ
ワーオンクリア信号発生回路等として良く知られている
ので、その詳細については特に説明しない。As shown in FIG. 2, in the nonvolatile transistor 31 having a floating gate and a control gate, data programming is performed by injecting electrons into the floating gate to change the threshold voltage as viewed from the control gate. Is to be
Its source is connected to ground potential. The drain of the nonvolatile transistor 31 is coupled to a node 33 via an N-channel MOS transistor 32. The control gate of the nonvolatile transistor 31 and the gate of the transistor 32 are commonly connected, and the common gate has a control signal PWON which is set to “H” level for a predetermined period when the power supply voltage is supplied to the entire chip. Is supplied. Since the circuit for generating the control signal PWON is well known as a power-on-clear signal generating circuit or the like, the details thereof are not particularly described.
【００５３】また、上記ノード３３と電源電圧との間に
は例えばＰチャネルＭＯＳトランジスタ等からなる負荷
素子３４が接続されている。さらに、上記ノード３３に
はＮチャネルＭＯＳトランジスタ３５及びＰチャネルＭ
ＯＳトランジスタ３６で構成されたＣＭＯＳ型トランス
ミッションゲート３７の一端が接続されている。上記Ｎ
チャネルＭＯＳトランジスタ３５のゲートには前記制御
信号ＰＷＯＮが供給され、ＰチャネルＭＯＳトランジス
タ３６のゲートには信号ＰＷＯＮと相補なレベルを持つ
制御信号／ＰＷＯＮが供給される。上記トランスミッシ
ョンゲート３７の他端には、入出力端が逆並列接続され
た２個のインバータ３８、３９で構成されたラッチ回路
４０の一端が接続されている。上記ラッチ回路４０の他
端の信号はインバータ４１に入力され、このインバータ
４１の出力信号が前記モード信号ＭＯＤＥとして前記Ｉ
／Ｏバッファ２１に供給される。A load element 34 composed of, for example, a P-channel MOS transistor is connected between the node 33 and the power supply voltage. Further, an N-channel MOS transistor 35 and a P-channel M
One end of a CMOS transmission gate 37 constituted by an OS transistor 36 is connected. N above
The control signal PWON is supplied to the gate of the channel MOS transistor 35, and the control signal / PWON having a level complementary to the signal PWON is supplied to the gate of the P-channel MOS transistor 36. The other end of the transmission gate 37 is connected to one end of a latch circuit 40 composed of two inverters 38 and 39 whose input and output ends are connected in anti-parallel. The signal at the other end of the latch circuit 40 is input to an inverter 41, and the output signal of the inverter 41 is used as the mode signal MODE as the I signal.
/ O buffer 21.
【００５４】図３は図１中のＩ／Ｏバッファ２１がデー
タ読み出し時に×１モードか×２モードのいずれかを選
択できる場合の前記センスアンプ回路２０及びＩ／Ｏバ
ッファ２１の一部の構成を示しており、図４は図３で使
用される信号Ａdd、／Ａddを発生する回路を示してい
る。FIG. 3 shows a part of the configuration of the sense amplifier circuit 20 and the I / O buffer 21 when the I / O buffer 21 in FIG. 1 can select either the × 1 mode or the × 2 mode at the time of data reading. FIG. 4 shows a circuit for generating the signals Add and / Add used in FIG.
【００５５】図３において、Ｓ／Ａ11、Ｓ／Ａ12はそれ
ぞれ前記センスアンプ回路２０内に設けられ、それぞれ
１ビットのデータセンスを行うセンスアンプである。５
１及び５２はそれぞれ１ビットのデータを出力する出力
バッファであり、それぞれソースが電源電圧に接続され
たＰチャネルＭＯＳトランジスタ５３、このトランジス
タ５３のドレインにドレインが接続され、ソースが接地
電位に接続されたＮチャネルＭＯＳトランジスタ５４と
からそれぞれ構成されている。そして、各出力バッファ
５１、５２内のトランジスタ５３、５４の共通ドレイン
には出力パッドＯＵＴ１、ＯＵＴ２が接続されている。In FIG. 3, S / A11 and S / A12 are sense amplifiers which are provided in the sense amplifier circuit 20 and sense 1-bit data. 5
Reference numerals 1 and 52 denote output buffers each outputting 1-bit data. Each of the output buffers has a P-channel MOS transistor 53 having a source connected to the power supply voltage, a drain connected to the drain of the transistor 53, and a source connected to the ground potential. And an N-channel MOS transistor 54. Output pads OUT1 and OUT2 are connected to a common drain of the transistors 53 and 54 in each of the output buffers 51 and 52.
【００５６】上記一方のセンスアンプＳ／Ａ11の出力は
ＮチャネルＭＯＳトランジスタ５６及びインバータ５７
を介して一方の出力バッファ５１に供給される。他方の
センスアンプＳ／Ａ12の出力はＮＡＮＤゲート５８の一
方の入力端に供給される。そして、このＮＡＮＤゲート
５８の出力は他方の出力バッファ５２に供給される。ま
た、上記インバータ５７の入力端とＮＡＮＤゲート５８
の一方の入力端との間にはＮチャネルＭＯＳトランジス
タ５９が接続されている。さらに、上記ＮＡＮＤゲート
５８の他方の入力端には、前記図２の回路で発生される
モード信号ＭＯＤＥが供給される。なお、上記トランジ
スタ５６のゲートにはアドレス信号Ａddが供給され、ト
ランジスタ５９のゲートにはこのアドレス信号Ａddと相
補なレベルのアドレス信号 /Ａddが供給される。The output of the one sense amplifier S / A 11 is an N-channel MOS transistor 56 and an inverter 57.
Is supplied to one of the output buffers 51. The output of the other sense amplifier S / A12 is supplied to one input terminal of a NAND gate 58. The output of the NAND gate 58 is supplied to the other output buffer 52. The input terminal of the inverter 57 and the NAND gate 58
An N-channel MOS transistor 59 is connected between the first input terminal and the other input terminal. Further, a mode signal MODE generated by the circuit of FIG. 2 is supplied to the other input terminal of the NAND gate 58. The gate of the transistor 56 is supplied with an address signal Add, and the gate of the transistor 59 is supplied with an address signal / Add having a level complementary to the address signal Add.
【００５７】図４は前記アドレスバッファ１２で発生さ
れる内部アドレス信号ＡddINを受け、上記図３の回路で
使用される相補アドレス信号Ａdd、 /Ａddを発生する回
路部分の具体的な構成を示している。この回路におい
て、前記アドレスバッファ１２（図１に図示）で発生さ
れる１ビットの内部アドレス信号ＡddINがＮＯＲゲート
６１の一方の入力端に供給される。このＮＯＲゲート６
１の他方の入力端には前記モード信号ＭＯＤＥが供給さ
れる。上記ＮＯＲゲート６１の出力はインバータ６２に
供給され、このインバータ６２の出力が前記信号Ａddと
して図３中のトランジスタ５６のゲートに供給される。
また、上記インバータ６２の出力はさらにインバータ６
３に供給され、このインバータ６３の出力が前記信号／
Ａddとして図３中のトランジスタ５９のゲートに供給さ
れる。FIG. 4 shows a specific configuration of a circuit portion which receives the internal address signal AddIN generated by the address buffer 12 and generates complementary address signals Add and / Add used in the circuit of FIG. I have. In this circuit, a 1-bit internal address signal AddIN generated in the address buffer 12 (shown in FIG. 1) is supplied to one input terminal of a NOR gate 61. This NOR gate 6
1 is supplied with the mode signal MODE. The output of the NOR gate 61 is supplied to an inverter 62, and the output of the inverter 62 is supplied as the signal Add to the gate of the transistor 56 in FIG.
The output of the inverter 62 is further connected to the inverter 6.
3 and the output of the inverter 63 is the signal /
It is supplied to the gate of the transistor 59 in FIG. 3 as Add.
【００５８】なお、この例では、図４に示した回路は前
記モード信号発生回路１６内に設けられているが、モー
ド信号発生回路１６の外部、あるいは他の回路内に設け
るようにしてもよい。Although the circuit shown in FIG. 4 is provided in the mode signal generating circuit 16 in this example, it may be provided outside the mode signal generating circuit 16 or in another circuit. .
【００５９】上記した各回路を含む不揮発性半導体メモ
リのチップは、前記Ｉ／Ｏバッファ２１が×１モード、
×２モードでデータ読み出しを行う互いに異なるモード
品種であっても、製造時は全く同じマスクセットを用い
て同時に製造される。そして、後工程と呼ばれクリーン
ルームでの加工が終了した後のウエハ状態またはアセン
ブリ後の工程でモード設定用のデータが図２の回路中の
不揮発性トランジスタ３１に対してプログラムされる。
例えばこの例では、×２モードに設定する場合にはフロ
ーティングゲートに電子を注入し、反対に×１モードに
設定する場合には電子の注入は行わない。In the chip of the nonvolatile semiconductor memory including the above-described circuits, the I / O buffer 21 has a × 1 mode,
Even if different types of mode read data in the × 2 mode, they are manufactured simultaneously using the same mask set at the time of manufacturing. Then, data for mode setting is programmed in the non-volatile transistor 31 in the circuit of FIG. 2 in a wafer state after the processing in the clean room is completed or in a post-assembly step, which is called a post-process.
For example, in this example, electrons are injected into the floating gate when setting to the × 2 mode, and no electrons are injected when setting to the × 1 mode.
【００６０】このようにプログラムされた不揮発性半導
体メモリチップをユーザがシステム内に組み込んで使用
する際に、チップに電源電圧が供給されると、制御信号
ＰＷＯＮが所定の期間に“Ｈ”レベルとなり、図２中の
トランジスタ３２が“オン”して、不揮発性トランジス
タ３１の記憶データがノード３３に読み出される。When the power supply voltage is supplied to the user when the nonvolatile semiconductor memory chip programmed in this way is incorporated into the system and used by the user, the control signal PWON becomes “H” level for a predetermined period. 2 is turned on, and the data stored in the non-volatile transistor 31 is read out to the node 33.
【００６１】ここで、フローティングゲートに予め電子
が注入されている×２モードに対応したデータが不揮発
性トランジスタ３１に記憶されている場合、そのしきい
値電圧は高い状態に変化しているので不揮発性トランジ
スタ３１は“オン”しない。従って、ノード３３は
“Ｈ”レベルとなる。制御信号ＰＷＯＮが“Ｈ”レベル
のとき、制御信号／ＰＷＯＮは“Ｌ”レベルになるの
で、図２中のトランスミッションゲート３７が“オン”
し、ノード３３の“Ｈ”レベルの信号がラッチ回路４０
に伝えられる。その後、制御信号ＰＷＯＮが“Ｌ”レベ
ルに、制御信号 /ＰＷＯＮが“Ｈ”レベルに戻ると、ラ
ッチ回路４０はその状態を保持する。すなわち、×２モ
ードのとき、図２の回路からは“Ｈ”レベルのモード信
号ＭＯＤＥが出力される。Here, when data corresponding to the × 2 mode in which electrons are previously injected into the floating gate is stored in the nonvolatile transistor 31, the threshold voltage of the nonvolatile transistor 31 has been changed to a high state. The active transistor 31 does not turn on. Therefore, node 33 attains "H" level. When the control signal PWON is at "H" level, the control signal / PWON is at "L" level, so that the transmission gate 37 in FIG.
Then, the “H” level signal of the node 33 is
Conveyed to. Thereafter, when the control signal PWON returns to the “L” level and the control signal / PWON returns to the “H” level, the latch circuit 40 holds that state. That is, in the × 2 mode, the mode signal MODE of “H” level is output from the circuit of FIG.
【００６２】一方、フローティングゲートに電子が注入
されない×１モードに対応したデータが不揮発性トラン
ジスタ３１に記憶されている場合、そのしきい値電圧は
低い状態のままになっているので、“Ｈ”レベルの制御
信号ＰＷＯＮがコントロールゲートに供給されると、不
揮発性トランジスタ３１は“オン”する。従って、ノー
ド３３は“Ｌ”レベルとなる。すなわち、×１モードの
とき、図２の回路からは“Ｌ”レベルのモード信号ＭＯ
ＤＥが出力される。On the other hand, when data corresponding to the × 1 mode in which electrons are not injected into the floating gate is stored in the non-volatile transistor 31, the threshold voltage of the non-volatile transistor 31 remains low, so that “H” is set. When the level control signal PWON is supplied to the control gate, the non-volatile transistor 31 is turned on. Therefore, node 33 is at "L" level. That is, in the × 1 mode, the mode signal MO of “L” level is output from the circuit of FIG.
DE is output.
【００６３】図３の回路において、×２モードの場合、
モード信号ＭＯＤＥが“Ｈ”レベルなので、ＮＡＮＤゲ
ート５８はインバータとして動作する。また、このと
き、トランジスタ５６のゲートに供給される信号Ａddは
“Ｈ”レベル、トランジスタ５９のゲートに供給される
信号／Ａddは“Ｌ”レベルとなり、トランジスタ５６は
“オン”し、トランジスタ５９は“オフ”するので、２
個のセンスアンプＳ／Ａ11、Ｓ／Ａ12でセンスされたデ
ータは、出力バッファ５１、５２それぞれを介して出力
パッドＯＵＴ１、ＯＵＴ２から並列的に出力される。In the circuit of FIG. 3, in the case of the × 2 mode,
Since the mode signal MODE is at "H" level, the NAND gate 58 operates as an inverter. At this time, the signal Add supplied to the gate of the transistor 56 becomes “H” level, the signal / Add supplied to the gate of the transistor 59 becomes “L” level, the transistor 56 is turned “ON”, and the transistor 59 is turned on. "Off" so 2
The data sensed by the sense amplifiers S / A11 and S / A12 are output in parallel from output pads OUT1 and OUT2 via output buffers 51 and 52, respectively.
【００６４】×１モードの場合には、モード信号ＭＯＤ
Ｅが“Ｌ”レベルなので、ＮＡＮＤゲート５８の出力は
センスアンプＳ／Ａ12の出力にかかわらずに常に“Ｈ”
レベルとなり、出力バッファ５２内のＰチャネルＭＯＳ
トランジスタ５３及びＮチャネルＭＯＳトランジスタ５
４は共に非導通となり、出力パッドＯＵＴ２は高インピ
ーダンス状態になる。In the case of the × 1 mode, the mode signal MOD
Since E is at "L" level, the output of NAND gate 58 is always "H" regardless of the output of sense amplifier S / A12.
Level and the P-channel MOS in the output buffer 52
Transistor 53 and N-channel MOS transistor 5
4 are both non-conductive, and the output pad OUT2 is in a high impedance state.
【００６５】一方、その時の入力アドレスに応じて信号
Ａdd、 /Ａddのいずれか一方が“Ｈ”レベル、他方が
“Ｌ”レベルとなる。ここで、Ａdd＝“Ｈ”レベル、 /
Ａdd＝“Ｌ”レベルのときは、トランジスタ５６が“オ
ン”し、センスアンプＳ／Ａ11でセンスされたデータが
出力バッファ５１を介して出力パッドＯＵＴ１から出力
される。また、Ａdd＝“Ｌ”レベル、 /Ａdd＝“Ｈ”レ
ベルのときは、トランジスタ５９が“オン”し、センス
アンプＳ／Ａ12でセンスされたデータが出力バッファ５
１を介して出力パッドＯＵＴ１から出力される。すなわ
ち、×１モードのときは、センスアンプＳ／Ａ11、Ｓ／
Ａ12でセンスされた２ビットのデータは、そのときのア
ドレス状態に応じて１個の出力パッドＯＵＴ１から出力
される。On the other hand, according to the input address at that time, one of the signals Add and / Add becomes "H" level and the other becomes "L" level. Here, Add = “H” level,
When Add = “L” level, the transistor 56 is turned “ON”, and the data sensed by the sense amplifier S / A11 is output from the output pad OUT1 via the output buffer 51. When Add = “L” level and / Add = “H” level, the transistor 59 is turned “ON” and the data sensed by the sense amplifier S / A 12 is output to the output buffer 5.
1 through the output pad OUT1. That is, in the x1 mode, the sense amplifiers S / A11 and S / A11
The 2-bit data sensed by A12 is output from one output pad OUT1 according to the address state at that time.
【００６６】図４の回路では、×２モードの場合、モー
ド信号ＭＯＤＥが“Ｈ”レベルなので、ＮＯＲゲート６
１の出力は入力アドレス信号ＡddINがかかわらずに
“Ｌ”レベルとなり、前記したように信号Ａddが“Ｈ”
レベル、信号 /Ａddが“Ｌ”レベルとなる。また、×１
モードの場合には、モード信号ＭＯＤＥが“Ｌ”レベル
なので、ＮＯＲゲート６１の出力は入力アドレス信号Ａ
ddINに応じて変わり、入力アドレス信号ＡddINが“Ｌ”
レベルのときは“Ｈ”レベル、入力アドレス信号ＡddIN
が“Ｈ”レベルのときは“Ｌ”レベルとなり、信号Ａdd
及び /Ａddは入力アドレス信号ＡddINに応じて変化す
る。In the circuit of FIG. 4, in the × 2 mode, since the mode signal MODE is at the “H” level, the NOR gate 6
1 is at "L" level irrespective of the input address signal AddIN, and as described above, the signal Add is at "H" level.
Level and the signal / Add become "L" level. Also, × 1
In the mode, since the mode signal MODE is at the "L" level, the output of the NOR gate 61 is the input address signal A.
The input address signal AddIN changes to “L” depending on ddIN.
Level is "H" level, the input address signal AddIN
Is at "H" level, it is at "L" level, and the signal Add
And / Add changes according to the input address signal AddIN.
【００６７】このようにチップ内に不揮発性記憶素子を
持たせ、集積回路のモードに関するデータを後工程でそ
の不揮発性記憶素子に書き込み、この記憶データを読み
出してモード信号を生成するようにしたので、従来技術
の問題点である、多くのマスクを管理しなければならな
い繁雑さ、チップ面積の増大を解消できるだけではな
く、アセンブリ終了後でも不揮発性記憶素子のデータを
書き換えることによって集積回路のモードを切り替える
ことができる。従って、集積回路の製造メーカは最終的
な製品のモード毎の数量を考えずに生産計画を立てるこ
とができ、異なったモードの複数製品をアセンブリ工程
まで同一にすることができるので、生産効率が大変良く
なる。As described above, the nonvolatile memory element is provided in the chip, the data relating to the mode of the integrated circuit is written in the nonvolatile memory element in a later step, and the stored data is read to generate the mode signal. In addition to solving the problems of the prior art, such as the complexity of managing many masks and the increase of the chip area, the mode of the integrated circuit can be changed by rewriting the data of the nonvolatile storage element even after the assembly is completed. Can switch. Therefore, an integrated circuit manufacturer can make a production plan without considering the final product quantity for each mode, and can make a plurality of products in different modes the same up to the assembly process. Very good.
【００６８】上記説明では不揮発性トランジスタに対す
るデータのプログラム／消去を行うための具体的な構成
については述べなかったが、これはメモリセルアレイ１
１内に設けられているメモリセルに対するプログラム／
消去と同じであり、書き込み（電子注入）、消去（電子
放出）及び読み出し時における不揮発性トランジスタの
コントロールゲート（Ｖｇ）、ドレイン（Ｖｄ）及びソ
ース（Ｖｓ）の各電位関係を図５にまとめて示した。In the above description, a specific configuration for programming / erasing data in the nonvolatile transistor has not been described.
1 for a memory cell provided in
This is the same as erasing, and FIG. 5 summarizes the potential relationships of the control gate (Vg), drain (Vd), and source (Vs) of the non-volatile transistor during writing (electron injection), erasing (electron emission), and reading. Indicated.
【００６９】図６（Ａ）は不揮発性トランジスタに書き
込みを実施するときの概念図である。昇圧回路７１は外
部電源電圧を昇圧して電源電圧よりも高い複数の電圧を
発生する。前記したように図１中のモード信号発生回路
１６内には複数の異なるモード設定を可能にするために
複数個の不揮発性トランジスタが設けられており、これ
ら複数個の不揮発性トランジスタを選択して書き込みを
行うために選択トランジスタが必要であり、図６（Ａ）
中のトランジスタ７２はこの選択トランジスタを示して
いる。すなわち、不揮発性トランジスタ３１のドレイン
には上記トランジスタ７２を介して、上記昇圧回路７１
で発生される昇圧電圧の一つが供給される。上記昇圧回
路７１で発生される他の昇圧電圧はレベルシフト回路７
３、７４に供給される。上記両レベルシフト回路７３、
７４はそれぞれ、“Ｈ”レベルの書き込み信号を電源電
圧よりも高い電圧にレベルシフトするものであり、両レ
ベルシフト回路７３、７４の出力は上記選択用のトラン
ジスタ７２のゲート、不揮発性トランジスタ３１のコン
トロールゲートに供給される。FIG. 6A is a conceptual diagram when writing to a nonvolatile transistor. The booster circuit 71 boosts the external power supply voltage to generate a plurality of voltages higher than the power supply voltage. As described above, a plurality of nonvolatile transistors are provided in the mode signal generation circuit 16 in FIG. 1 to enable a plurality of different modes to be set, and the plurality of nonvolatile transistors are selected. In order to perform writing, a selection transistor is required.
The transistor 72 in the middle shows this selection transistor. That is, the booster circuit 71 is connected to the drain of the nonvolatile transistor 31 through the transistor 72.
Is supplied. Another boosted voltage generated by the booster circuit 71 is supplied to the level shift circuit 7.
3, 74. The two-level shift circuit 73,
Numeral 74 indicates a level shift of the write signal of "H" level to a voltage higher than the power supply voltage. The outputs of the two level shift circuits 73 and 74 are the gate of the selection transistor 72 and the output of the nonvolatile transistor 31 respectively. It is supplied to the control gate.
【００７０】このような構成により、不揮発性トランジ
スタ３１に書き込みを行う場合、コントロールゲートに
は１０Ｖ（Ｖｇ）が、ドレインには６Ｖ（Ｖｄ）が供給
される。なお、ソースは接地されているので０Ｖ（Ｖ
ｓ）になる。With this configuration, when writing data to the nonvolatile transistor 31, 10 V (Vg) is supplied to the control gate and 6 V (Vd) is supplied to the drain. Since the source is grounded, 0V (V
s).
【００７１】図６（Ｂ）は不揮発性トランジスタを消去
するときの概念図である。負電圧発生回路７５は０Ｖの
接地電圧よりも低い負の値を持つ電圧を発生する。ま
た、昇圧回路７６は外部電源電圧を昇圧して電源電圧よ
りも高い電圧を発生する。不揮発性トランジスタ３１の
ソースには上記昇圧回路７６で発生される昇圧電圧が供
給される。上記負電圧発生回路７５の出力は不揮発性ト
ランジスタ３１のコントロールゲートに供給される。FIG. 6B is a conceptual diagram when erasing a nonvolatile transistor. Negative voltage generating circuit 75 generates a voltage having a negative value lower than the ground voltage of 0V. The booster circuit 76 boosts the external power supply voltage to generate a voltage higher than the power supply voltage. The source of the nonvolatile transistor 31 is supplied with a boosted voltage generated by the booster circuit 76. The output of the negative voltage generating circuit 75 is supplied to the control gate of the nonvolatile transistor 31.
【００７２】このような構成により、不揮発性トランジ
スタ３１の消去を行う場合、コントロールゲートには−
７Ｖ（Ｖｇ）が、ソースには６Ｖ（Ｖｓ）が供給され
る。なお、ドレインはオープン状態にされる。With such a configuration, when erasing the nonvolatile transistor 31, the control gate has a negative potential.
7 V (Vg) is supplied to the source, and 6 V (Vs) is supplied to the source. Note that the drain is kept open.
【００７３】ところで、上記説明では、異なるモードの
例としてデータ読み出し時におけるビット構成の違いを
挙げて説明したが、異なるモードの例としてはビット構
成に限られるものではなく、その他に例えば、異なるパ
ッケージに対応して使用する（ボンディングする）パッ
ドの指定が異なる場合、モード信号は、 （１）使用するパッドに接続された回路を活性化する。In the above description, as an example of the different modes, the difference in the bit configuration at the time of data reading has been described. However, the examples of the different modes are not limited to the bit configuration. If the designation of the pad to be used (bonded) is different according to (1), the mode signal activates (1) a circuit connected to the pad to be used.
【００７４】（２）使用しないパッドを接地し、使用し
ないパッドに接続された回路を非活性状態にする。(2) The unused pad is grounded, and the circuit connected to the unused pad is deactivated.
【００７５】ために使用される。Used for
【００７６】また、動作する電源電圧の範囲指定を変え
る場合にも実施が可能である。すなわち、同一集積回路
を例えば３Ｖ／５Ｖで動作させようとした場合、内部の
タイミング設定、各種レシオ回路（特にインターフェー
ス）のサイズ比等、別個に微調整が必要なときがあり、
これらをモード信号を用いて切り替え制御することがで
きる。The present invention is also applicable to a case where the range of the operating power supply voltage is changed. That is, when trying to operate the same integrated circuit at, for example, 3 V / 5 V, fine adjustments such as internal timing settings and size ratios of various ratio circuits (especially interfaces) may be required separately.
These can be switched and controlled using the mode signal.
【００７７】さらには、高速・高消費電力版／低速・低
消費電力版等の切り替え制御や、ＮＯＲ型フラッシュメ
モリにおけるメモリブロックのｔｏｐ／ｂｏｔｔｏｍブ
ート切り替えのために、アドレス入力を途中で反転させ
る回路の制御等にも使用することができる。Further, a circuit for inverting an address input in the middle for switching control of a high-speed / high-power consumption version / low-speed / low-power consumption version, etc., and for switching top / bottom boot of a memory block in a NOR type flash memory. Can also be used for control of
【００７８】さらにはフラッシュメモリ等の半導体記憶
装置のリダンダンシ技術にも使用することができる。即
ち、上記不揮発性トランジスタ３１に不良アドレスデー
タや、スペアデコーダをアクティブにするデータ等のリ
ダンダンシデータを記憶させることができる。Further, the present invention can be used for a redundancy technology of a semiconductor memory device such as a flash memory. That is, redundancy data such as defective address data and data for activating a spare decoder can be stored in the nonvolatile transistor 31.
【００７９】このように、この発明の適用には様々なケ
ースが考えられるが、異なる複数のモードが内部の一本
もしくは複数のモード信号の組み合わせで、回路的に表
現できる全てのケースにこの発明を適用することができ
る。As described above, various cases are conceivable for applying the present invention. However, the present invention applies to all cases where a plurality of different modes can be expressed in a circuit by a combination of one or a plurality of internal mode signals. Can be applied.
【００８０】ここで、第１の実施形態においては、不揮
発性トランジスタ３１にはモード設定用データやリダン
ダンシデータが記憶される。そして、不揮発性トランジ
スタ３１を含むモード信号発生回路１６はモード設定用
データに応じその品種を決定するモード信号、あるいは
リダンダンシデータに応じ不良アドレスをスペアのメモ
リセルに置換するリダンダンシ信号等を発生する。Here, in the first embodiment, mode setting data and redundancy data are stored in the nonvolatile transistor 31. The mode signal generating circuit 16 including the non-volatile transistor 31 generates a mode signal for determining the type according to the mode setting data, or a redundancy signal for replacing a defective address with a spare memory cell according to the redundancy data.
【００８１】このため、モード信号発生回路１６には高
度な信頼性を要求する。For this reason, the mode signal generation circuit 16 requires a high degree of reliability.
【００８２】図７は第１の実施形態に係る半導体集積回
路装置の一構成例を示すブロック図である。FIG. 7 is a block diagram showing a configuration example of the semiconductor integrated circuit device according to the first embodiment.
【００８３】図７に示すようにモード信号発生回路１６
の電源を、内部電源電圧発生回路８０により昇圧、また
は降圧した内部電源電圧ＶＤＤにする。内部電源電圧発
生回路８０は、例えば外部電源電圧ＶＣＣから内部電源
電圧ＶＤＤを発生する。As shown in FIG. 7, the mode signal generation circuit 16
Is set to the internal power supply voltage VDD boosted or lowered by the internal power supply voltage generation circuit 80. The internal power supply voltage generation circuit 80 generates the internal power supply voltage VDD from the external power supply voltage VCC, for example.
【００８４】このようにモード信号発生回路１６の電源
を外部電源電圧ＶＣＣから内部電源電圧ＶＤＤにする。
これにより、外部電源電圧ＶＣＣのゆらぎ等に起因する
ような誤動作を抑制できる。よって、モード信号発生回
路１６の信頼性を向上させることができる。Thus, the power supply of mode signal generating circuit 16 is changed from external power supply voltage VCC to internal power supply voltage VDD.
As a result, malfunctions caused by fluctuations of the external power supply voltage VCC can be suppressed. Therefore, the reliability of the mode signal generation circuit 16 can be improved.
【００８５】［第２の実施形態］アナログ的な要素の大
きい回路、例えば不揮発性トランジスタ３１からデータ
を読み出す回路においては、通常のＣＭＯＳロジック回
路と比較して電源マージンが狭くなる場合が多い。[Second Embodiment] In a circuit having a large analog element, for example, a circuit for reading data from the non-volatile transistor 31, a power supply margin is often narrower than that of a normal CMOS logic circuit.
【００８６】特にデバイスの微細化を推進するために、
図７に示す内部電源電圧ＶＤＤの電圧を下げると、上記
アナログ的な要素の大きい回路では電源マージンが不足
する。これを図１に示すフラッシュＥＥＰＲＯＭのメモ
リセルＭＣを例にとって説明する。In particular, in order to promote device miniaturization,
When the voltage of the internal power supply voltage VDD shown in FIG. 7 is reduced, the power supply margin is insufficient in the circuit having a large analog element. This will be described by taking the memory cell MC of the flash EEPROM shown in FIG. 1 as an example.
【００８７】図８（Ａ）はメモリセルアレイ１１の回路
図、図８（Ｂ）はメモリセルＭＣの断面図、図８（Ｃ）
はメモリセルＭＣのシンボル図、図８（Ｄ）はメモリセ
ルＭＣの等価回路図である。FIG. 8A is a circuit diagram of the memory cell array 11, FIG. 8B is a sectional view of the memory cell MC, and FIG.
Is a symbol diagram of the memory cell MC, and FIG. 8D is an equivalent circuit diagram of the memory cell MC.
【００８８】メモリセルＭＣへのデータの書き込み／消
去は、浮遊ゲートＦＧへ電子を注入／引き抜くことによ
って行う。Writing / erasing of data to / from the memory cell MC is performed by injecting / extracting electrons to / from the floating gate FG.
【００８９】浮遊ゲートＦＧに電子が存在する状態なら
ば、制御ゲートＣＧからみたしきい値電圧Ｖthcellは高
くなり“オフ”状態になる。If electrons are present in the floating gate FG, the threshold voltage Vthcell viewed from the control gate CG becomes high, and the state is turned off.
【００９０】一方、電子が存在しない状態ならば、制御
ゲートＣＧからみたしきい値電圧Ｖthcellは低くなり
“オン”状態になる。“オン”状態のしきい値電圧Ｖth
cellは２Ｖ程度が一般的な値である。On the other hand, if no electrons are present, the threshold voltage Vthcell viewed from the control gate CG is lowered, and the state is turned on. "ON" threshold voltage Vth
A typical value of the cell is about 2V.
【００９１】従来のフラッシュＥＥＰＲＯＭの電源電圧
は５Ｖが一般的であり、読み出し時には制御ゲートＣＧ
に５Ｖを直接に印加していた。セル電流ＩcellはＶｄ−
（１／２）・Ｖｄ2 に比例する（電圧Ｖｄはドレインの
電圧でありメモリセルＭＣがＮチャネル型であればＶｄ
＝Ｖｇ−Ｖthcellである。電圧Ｖｇは制御ゲートの電圧
である）。The power supply voltage of the conventional flash EEPROM is generally 5 V, and the control gate CG is used for reading.
5 V was applied directly. The cell current Icell is Vd-
(1/2) is, proportional to Vd 2 (voltage Vd is the voltage of the drain Vd if the memory cell MC is an N-channel type
= Vg-Vthcell. The voltage Vg is the voltage of the control gate).
【００９２】メモリセルＭＣがＮチャネル型でしきい値
電圧Ｖthcellが２Ｖ、制御ゲートの電圧Ｖｇが５Ｖであ
ると、ドレインの電圧Ｖｄは３Ｖ（＝Ｖｇ−Ｖthcell）
となり、充分なセル電流Ｉcellが得られる。If the memory cell MC is an N-channel type, the threshold voltage Vthcell is 2 V, and the control gate voltage Vg is 5 V, the drain voltage Vd is 3 V (= Vg-Vthcell).
Thus, a sufficient cell current Icell can be obtained.
【００９３】しかし、外部電源電圧ＶＣＣあるいは内部
電源電圧ＶＤＤを３Ｖ程度まで下げた場合に、これを直
接読み出し時にメモリセルＭＣの制御ゲートに印加する
と、制御ゲートの電圧Ｖｇは３Ｖとなり、ドレインの電
圧Ｖｄは１Ｖ（＝Ｖｇ−Ｖthcell）となる。このため、
充分なセル電流Ｉcellは得られ難くなる。However, when the external power supply voltage VCC or the internal power supply voltage VDD is reduced to about 3 V, if this is applied to the control gate of the memory cell MC at the time of direct reading, the voltage Vg of the control gate becomes 3 V, and the voltage of the drain becomes Vd becomes 1 V (= Vg-Vthcell). For this reason,
It becomes difficult to obtain a sufficient cell current Icell.
【００９４】ところで、図２に示すモード信号発生回路
１６では信号ＰＷＯＮが“Ｈ”レベルとなると、負荷３
４と不揮発性トランジスタ３１との電流比で、ラッチ回
路４０のラッチデータが決まる。By the way, in the mode signal generating circuit 16 shown in FIG. 2, when the signal PWON goes to "H" level, the load 3
4 and the nonvolatile transistor 31 determine the latch data of the latch circuit 40.
【００９５】図２に示す回路では電源電圧の振幅を持つ
信号ＰＷＯＮを不揮発性トランジスタ３１の制御ゲート
に印加する。このような方式は電源電圧と不揮発性トラ
ンジスタ３１の“オン”状態のしきい値電圧Ｖthcellと
の差が充分にある場合、有効である。In the circuit shown in FIG. 2, a signal PWON having the amplitude of the power supply voltage is applied to the control gate of the nonvolatile transistor 31. Such a method is effective when there is a sufficient difference between the power supply voltage and the threshold voltage Vthcell of the "on" state of the nonvolatile transistor 31.
【００９６】しかし、例えば電源電圧を下げることで、
電源電圧と不揮発性トランジスタ３１のしきい値電圧Ｖ
thcellとの差が接近した場合には図８（Ａ）〜図８
（Ｄ）を参照して説明した現象と同様な現象が起き、セ
ル電流が不足する。However, for example, by lowering the power supply voltage,
Power supply voltage and threshold voltage V of nonvolatile transistor 31
FIG. 8A to FIG. 8 when the difference from the thcell approaches
A phenomenon similar to the phenomenon described with reference to (D) occurs, and the cell current becomes insufficient.
【００９７】また、電源電圧と上記しきい値電圧Ｖthce
llとの差が接近している場合に、電源電圧がゆらぐと
“オン”状態であるはずの不揮発性トランジスタ３１が
“オフ”し、モード信号発生回路１６が誤ったモード信
号ＭＯＤＥを出力することも予想される。誤ったモード
信号ＭＯＤＥが出力されると、製品の品種が変わってし
まう。The power supply voltage and the threshold voltage Vthce
When the power supply voltage fluctuates when the difference between the power supply voltage and the power supply voltage fluctuates, the non-volatile transistor 31 supposed to be in the “ON” state is turned “OFF”, and the mode signal generation circuit 16 outputs an incorrect mode signal MODE. Is also expected. If the wrong mode signal MODE is output, the product type changes.
【００９８】このような不良を抑制するためには、例え
ば電源マージンをよりタイトにする。In order to suppress such a defect, for example, the power supply margin is made tighter.
【００９９】しかし、電源マージンをタイトにすると、
例えば製造歩留りの悪化等が予想され、好ましい状況に
はならない。However, if the power supply margin is made tight,
For example, it is expected that the production yield will be deteriorated, and this is not a favorable situation.
【０１００】そこで、第２の実施形態の目的は、電源電
圧と不揮発性トランジスタ３１の“オン”状態のしきい
値電圧Ｖthcellとの差が接近しても、例えば製造歩留り
を悪化させずに、モード信号発生回路１６の信頼性を充
分に維持させることである。図９は第２の実施形態に係
る半導体集積回路装置の一構成例を示すブロック図であ
る。Therefore, an object of the second embodiment is that even if the difference between the power supply voltage and the threshold voltage Vthcell of the non-volatile transistor 31 in the “on” state approaches, for example, the manufacturing yield is not deteriorated. It is to maintain the reliability of the mode signal generating circuit 16 sufficiently. FIG. 9 is a block diagram illustrating a configuration example of a semiconductor integrated circuit device according to the second embodiment.
【０１０１】図９に示すように、第２の実施形態では、
内部電源電圧ＶＤＤを昇圧電圧ＶＤＤＲに昇圧する内部
電源電圧昇圧回路８１をチップ内部に設ける。昇圧電圧
ＶＤＤＲは内部電源電圧ＶＤＤとともにコントローラ８
２に供給される。コントローラ８２は信号ＰＷＯＮに従
って、不揮発性トランジスタ３１の制御ゲートに供給さ
れる信号ＦＳＷＬおよびトランジスタ３２等のゲートに
供給される信号ＦＳＢＩＡＳをそれぞれ出力する。信号
ＦＳＢＩＡＳは内部電源電圧ＶＤＤの振幅を持つ信号で
あり、信号ＦＳＷＬは昇圧電圧ＶＤＤＲの振幅を持つ信
号である。As shown in FIG. 9, in the second embodiment,
An internal power supply voltage boosting circuit 81 for boosting the internal power supply voltage VDD to a boosted voltage VDDR is provided inside the chip. The boosted voltage VDDR is supplied to the controller 8 together with the internal power supply voltage VDD.
2 is supplied. In accordance with signal PWON, controller 82 outputs signal FSWL supplied to the control gate of nonvolatile transistor 31 and signal FSBIAS supplied to the gates of transistor 32 and the like, respectively. The signal FSBIAS is a signal having an amplitude of the internal power supply voltage VDD, and the signal FSWL is a signal having an amplitude of the boosted voltage VDDR.
【０１０２】このように不揮発性トランジスタ３１の制
御ゲートに供給する信号ＦＳＷＬを、内部電源電圧ＶＤ
Ｄよりも高い昇圧電圧ＶＤＤＲにする。これにより電源
電圧と不揮発性トランジスタ３１の“オン”状態のしき
い値電圧Ｖthcellとの差を拡大することができる。よっ
て、内部電源電圧ＶＤＤが少々ゆらいだとしても、“オ
ン”状態であるはずの不揮発性トランジスタ３１が“オ
フ”してしまうような事情は抑制される。As described above, the signal FSWL supplied to the control gate of the nonvolatile transistor 31 is supplied to the internal power supply voltage VD
The boosted voltage VDDR is higher than D. Thus, the difference between the power supply voltage and the threshold voltage Vthcell of the "on" state of the nonvolatile transistor 31 can be increased. Therefore, even if the internal power supply voltage VDD slightly fluctuates, a situation in which the nonvolatile transistor 31 supposed to be in the “ON” state is turned “OFF” is suppressed.
【０１０３】なお、第２の実施形態では内部電源電圧Ｖ
ＤＤを使用しているが、内部電源電圧ＶＤＤに代えて外
部電源電圧ＶＣＣを使用しても良い。この場合には昇圧
電圧ＶＤＤＲは外部電源電圧ＶＣＣを昇圧した電圧とす
る。In the second embodiment, the internal power supply voltage V
Although the DD is used, the external power supply voltage VCC may be used instead of the internal power supply voltage VDD. In this case, the boosted voltage VDDR is a voltage obtained by boosting the external power supply voltage VCC.
【０１０４】また、信号ＦＳＢＩＡＳの電圧の一例は３
Ｖ程度、信号ＦＳＷＬの電圧の一例は５Ｖ程度である。
即ち第２の実施形態における内部電源電圧ＶＤＤの一例
は３Ｖ程度、昇圧電圧ＶＤＤＲの一例は５Ｖ程度であ
る。An example of the voltage of the signal FSBIAS is 3
An example of the voltage of the signal FSWL is about 5V.
That is, an example of the internal power supply voltage VDD in the second embodiment is about 3 V, and an example of the boosted voltage VDDR is about 5 V.
【０１０５】さらに図９に示すように、昇圧電圧ＶＤＤ
Ｒを一定のレベル（この第２の実施形態では５Ｖ程度）
に保つために、昇圧電圧ＶＤＤＲのレベルを検知する昇
圧電圧検知回路８３を設けても良い。昇圧電圧検知回路
８３は、昇圧電圧ＶＤＤＲのレベルを検知し、例えば昇
圧電圧ＶＤＤＲが一定のレベル以下となればブースタ８
１を活性化させ、昇圧電圧ＶＤＤＲが一定のレベル以上
となればブースタ８１を非活性化させる信号ＳＶＤＤＲ
を出力する。Further, as shown in FIG. 9, the boosted voltage VDD
R at a certain level (about 5 V in the second embodiment)
, A boosted voltage detection circuit 83 for detecting the level of the boosted voltage VDDR may be provided. The boosted voltage detection circuit 83 detects the level of the boosted voltage VDDR, and for example, if the boosted voltage VDDR falls below a certain level, the booster 8
1 is activated, and a signal SVDDR for inactivating the booster 81 when the boosted voltage VDDR rises above a certain level.
Is output.
【０１０６】このような昇圧電圧検知回路８３は必ずし
も必要ではないが、昇圧電圧検知回路８３を設ければ、
特に昇圧電圧ＶＤＤＲが一定のレベル以下になってしま
う状況が避けられる。これにより、昇圧電圧ＶＤＤＲが
低下し、昇圧電圧ＶＤＤＲが不揮発性トランジスタ３１
の“オン”状態のしきい値電圧Ｖthcellに接近するよう
な事情を解消でき、モード信号発生回路１６の信頼性は
さらに高まる。Although such a boosted voltage detection circuit 83 is not always necessary, if the boosted voltage detection circuit 83 is provided,
In particular, a situation where the boosted voltage VDDR falls below a certain level can be avoided. As a result, the boosted voltage VDDR decreases, and the boosted voltage VDDR is
Can be resolved, and the reliability of the mode signal generating circuit 16 is further improved.
【０１０７】［第３の実施形態］図８（Ａ）〜図８
（Ｄ）に示すメモリセルアレイ１１のメモリセルＭＣか
らのデータ読み出し動作は、パワーオンと同時にスター
トされない。なぜならば読み出し動作はパワーオンされ
たチップに対して、読み出しコマンドを入力し、アドレ
スを入力することで行われるためである。[Third Embodiment] FIGS. 8A to 8
The data read operation from the memory cell MC of the memory cell array 11 shown in (D) is not started simultaneously with power-on. This is because a read operation is performed by inputting a read command and an address to a powered-on chip.
【０１０８】これに対し、モード信号発生回路１６の不
揮発性トランジスタ３１からのデータ読み出し動作は、
パワーオンと同時にスタートされる必要がある。パワー
オンされたチップの品種を確定するためである。On the other hand, the operation of reading data from nonvolatile transistor 31 of mode signal generating circuit 16 is as follows.
It needs to be started at the time of power-on. This is to determine the type of the chip that has been powered on.
【０１０９】信号ＰＷＯＮを出すための電位、即ちパワ
ーオン検知レベルは電源電圧の保証範囲よりも低めに設
定する。誤動作を防ぐためである。The potential for outputting the signal PWON, that is, the power-on detection level is set lower than the guaranteed range of the power supply voltage. This is to prevent malfunction.
【０１１０】例えば電源電圧が３Ｖの製品では検知レベ
ルを２Ｖとする。この２Ｖという検知レベル（２Ｖ）は
不揮発性トランジスタ３１の“オン”状態のしきい値電
圧（Ｖthcell＝２Ｖ）と変わりがない。検知レベルが２
Ｖの製品では、電源電圧が３Ｖに達していなくても、２
Ｖになれば信号ＰＷＯＮは“Ｈ”レベルになる。この結
果、不揮発性トランジスタ３１のゲートには２Ｖの信号
ＰＷＯＮが供給される。For example, in a product having a power supply voltage of 3 V, the detection level is set to 2 V. This detection level of 2 V (2 V) is the same as the threshold voltage (Vthcell = 2 V) of the nonvolatile transistor 31 in the “ON” state. Detection level is 2
V product, even if the power supply voltage does not reach 3V,
When it becomes V, the signal PWON becomes "H" level. As a result, the signal PWON of 2 V is supplied to the gate of the nonvolatile transistor 31.
【０１１１】しかしながら、不揮発性トランジスタ３１
の“オン”状態のしきい値電圧Ｖthcellは２Ｖである。
ゲートの電圧が２Ｖでは不揮発性トランジスタ３１は
“オフ”する。よって正常なデータは読み出せない。However, the nonvolatile transistor 31
The threshold voltage Vthcell in the “on” state is 2V.
When the gate voltage is 2 V, the nonvolatile transistor 31 is turned off. Therefore, normal data cannot be read.
【０１１２】また、第２の実施形態のように昇圧電圧Ｖ
ＤＤＲを使用する場合においても、内部電源電圧ＶＤＤ
が３Ｖに達していなければ、昇圧回路８１は充分な昇圧
電圧ＶＤＤＲを発生できない。よって、上記同様に正常
なデータを読み出せない可能性がある。Further, as in the second embodiment, the boosted voltage V
Even when DDR is used, the internal power supply voltage VDD
Does not reach 3 V, the booster circuit 81 cannot generate a sufficient boosted voltage VDDR. Therefore, there is a possibility that normal data cannot be read out as described above.
【０１１３】そこで、第３の実施形態の目的はモード信
号発生回路１６をパワーオン時から正常に動作させるこ
とにある。Therefore, an object of the third embodiment is to allow the mode signal generating circuit 16 to operate normally from the time of power-on.
【０１１４】このために、第３の実施形態ではコントロ
ーラ８２を昇圧電圧ＶＤＤＲが充分なレベルになった後
に動作されるようにする。For this reason, in the third embodiment, the controller 82 is operated after the boosted voltage VDDR has reached a sufficient level.
【０１１５】図１０は第３の実施形態に係る半導体集積
回路装置の一構成例を示すブロック図である。FIG. 10 is a block diagram showing a configuration example of a semiconductor integrated circuit device according to the third embodiment.
【０１１６】図１０に示すように、第３の実施形態で
は、外部電源電圧ＶＣＣ、あるいは内部電源電圧ＶＤＤ
のレベルが設定された電圧（例えば３Ｖ）まで上昇する
時間分、信号ＰＷＯＮの立ち上がりを遅らせるタイミン
グ調整回路８４を設ける。昇圧回路８１はタイミング調
整回路８４からの信号ＰＷＯＮ’によって、その動作が
イネーブルされる。これにより昇圧回路８１は内部電源
電圧ＶＤＤのレベルが設定された電圧（例えば３Ｖ）に
なった後に動作し、昇圧電圧ＶＤＤＲを発生させる。As shown in FIG. 10, in the third embodiment, the external power supply voltage VCC or the internal power supply voltage VDD
A timing adjustment circuit 84 is provided for delaying the rise of the signal PWON by the time when the level of the signal PWON rises to a set voltage (for example, 3 V). The operation of the booster circuit 81 is enabled by the signal PWON 'from the timing adjustment circuit 84. Thus, the booster circuit 81 operates after the level of the internal power supply voltage VDD reaches the set voltage (for example, 3 V), and generates the boosted voltage VDDR.
【０１１７】さらに、第３の実施形態では、信号ＰＷＯ
Ｎ’によりリセットされ、信号ＳＶＤＤＲによりセット
されるラッチ回路（フリップフロップ）８５を有する。
ラッチ回路８５は昇圧電圧ＶＤＤＲのレベルが設定され
た電圧（例えば５Ｖ）になったことを示す信号ＳＶＤＤ
ＬＡＴを出力する。コントローラ８２は、信号ＳＶＤＤ
ＬＡＴによって、その動作がイネーブルされる。Further, in the third embodiment, the signal PWO
It has a latch circuit (flip-flop) 85 that is reset by N ′ and set by the signal SVDDR.
The latch circuit 85 outputs a signal SVDD indicating that the level of the boosted voltage VDDR has reached the set voltage (for example, 5 V).
Output LAT. The controller 82 outputs the signal SVDD
The LAT enables its operation.
【０１１８】このようにコントローラ８２の動作を、昇
圧電圧ＶＤＤＲのレベルが設定された電圧（例えば５
Ｖ）になったことを示す信号ＳＶＤＤＬＡＴ信号によっ
てイネーブルする。これにより、コントローラ８２は昇
圧電圧ＶＤＤＲが充分なレベルになった後に動作される
ようになり、信号ＦＳＷＬの“Ｈ”レベルを、不揮発性
トランジスタ３１の“オン”状態のしきい値電圧Ｖthce
llのレベルよりも充分に高い値にできる。よって、パワ
ーオンと同時に不揮発性トランジスタ３１からデータを
読み出しても、“オン”状態であるはずの不揮発性トラ
ンジスタ３１が“オフ”するような誤読み出しを抑制で
き、モード信号発生回路１６をパワーオン時から正常に
動作させることができる。As described above, the operation of the controller 82 is controlled by setting the level of the boosted voltage VDDR (for example, 5 V).
V), and is enabled by a signal SVDDLAT signal indicating that the signal has become V. As a result, the controller 82 operates after the boosted voltage VDDR has reached a sufficient level, and changes the “H” level of the signal FSWL to the threshold voltage Vthce of the “on” state of the nonvolatile transistor 31.
It can be much higher than the ll level. Therefore, even if data is read from the non-volatile transistor 31 at the same time as power-on, erroneous reading in which the non-volatile transistor 31 supposed to be in the “on” state is turned “off” can be suppressed, and the mode signal generating circuit 16 is turned on. It can operate normally from time.
【０１１９】［第４の実施形態］次に、この発明を適用
した半導体集積回路装置の具体的な回路例を第４の実施
形態として説明する。[Fourth Embodiment] Next, a specific circuit example of a semiconductor integrated circuit device to which the present invention is applied will be described as a fourth embodiment.
【０１２０】図１１はこの発明の第４の実施形態に係る
フラッシュＥＥＰＲＯＭの一コントロールシーケンス例
を示すフローチャート、図１２はこの発明の第４の実施
形態に係るフラッシュＥＥＰＲＯＭの一構成例を示すブ
ロック図である。FIG. 11 is a flowchart showing an example of a control sequence of a flash EEPROM according to a fourth embodiment of the present invention. FIG. 12 is a block diagram showing an example of a configuration of a flash EEPROM according to the fourth embodiment of the present invention. It is.
【０１２１】以下、コントロールシーケンスに従って各
ブロックの回路の詳細構成を順次、説明する。Hereinafter, the detailed configuration of the circuit of each block will be sequentially described according to the control sequence.
【０１２２】図１１に示すステップＳＴ１において、電
源電圧（外部電源電圧ＶＣＣもしくは内部電源電圧ＶＤ
Ｄ。この第４の実施形態では外部電源電圧ＶＣＣを例示
する）が投入され、電源電圧ＶＣＣのレベルが上昇して
いく。In step ST1 shown in FIG. 11, power supply voltage (external power supply voltage VCC or internal power supply voltage VD
D. In the fourth embodiment, the external power supply voltage VCC is illustrated), and the level of the power supply voltage VCC increases.
【０１２３】次に、ステップＳＴ２において、電源電圧
ＶＣＣのレベルを検知する。電源電圧ＶＣＣの検知は、
図１２に示すパワーオンリセット回路１０１により行わ
れる。電源電圧ＶＣＣの検知レベルは、フラッシュＥＥ
ＰＲＯＭの内部に設けられる回路のなかで、もっともＶ
ＣＣｍｉｎマージンの狭い回路に整合される必要があ
る。第４の実施形態では、図１２に示すレファレンス電
圧発生回路１０２に整合される。Next, in step ST2, the level of the power supply voltage VCC is detected. The detection of the power supply voltage VCC
This is performed by the power-on reset circuit 101 shown in FIG. The detection level of the power supply voltage VCC is the flash EE
Among the circuits provided inside the PROM,
It is necessary to match a circuit with a narrow CCmin margin. In the fourth embodiment, matching is performed with the reference voltage generation circuit 102 shown in FIG.
【０１２４】図１３はパワーオンリセット回路１０１の
一回路例を示す回路図である。FIG. 13 is a circuit diagram showing a circuit example of the power-on reset circuit 101.
【０１２５】図１３に示すパワーオンリセット回路１０
１では、電源端子ＶＣＣに容量Ｃと抵抗Ｒとからなるロ
ーパスフィルタ２０１を接続している。電源電圧ＶＣＣ
の急激な変化（電源ノイズ）による誤動作を防止するた
めである。Power-on reset circuit 10 shown in FIG.
1, a low-pass filter 201 including a capacitor C and a resistor R is connected to the power supply terminal VCC. Power supply voltage VCC
This is to prevent a malfunction due to a sudden change in (power noise).
【０１２６】また、パワーオンリセット回路１０１中の
拡散抵抗ｒ１、ｒ２にはＮ型の拡散抵抗が用いられる。
内部の動作が遅いノードが電源ノイズの影響を受けぬよ
うにするためである。Ｎ型の拡散抵抗ｒ１等はＰ型シリ
コン基板もしくはＰ型ウェルに形成され、これらのＰ型
基板もしくはＰ型ウェルは接地電位にバイアスされる。
Ｎ型の拡散抵抗ｒ１等を接地電位にバイアスされるＰ型
基板もしくはＰ型ウェルに形成する理由は、Ｎ型の拡散
抵抗ｒ１等とこれらが形成されるＰ型基板もしくはＰ型
ウェルとが順方向にバイアスされる事情を解消するため
である。即ちＮ型の拡散抵抗ｒ１等を接地電位にバイア
スされるＰ型基板もしくはＰ型ウェルに形成することに
より、Ｎ型の拡散抵抗ｒ１等とこれらが形成される半導
体領域との短絡を抑制できる。Further, an N-type diffusion resistor is used for the diffusion resistors r1 and r2 in the power-on reset circuit 101.
This is to prevent nodes with slow internal operations from being affected by power supply noise. The N-type diffused resistors r1 and the like are formed on a P-type silicon substrate or a P-type well, and these P-type substrates or P-type wells are biased to the ground potential.
The reason why the N-type diffused resistors r1 and the like are formed on the P-type substrate or the P-type well biased to the ground potential is that the N-type diffused resistors r1 and the like and the P-type substrate or the P-type well on which they are formed are sequentially arranged. This is to eliminate the situation of being biased in the direction. That is, by forming the N-type diffusion resistor r1 and the like on the P-type substrate or the P-type well biased to the ground potential, it is possible to suppress a short circuit between the N-type diffusion resistor r1 and the semiconductor region in which these are formed.
【０１２７】また、電源端子ＶＣＣとダイオードＤとの
間に実質的に直列に接続された拡散抵抗ｒ３はＰ型の拡
散抵抗が用いられる。Ｐ型の拡散抵抗ｒ３はＮ型シリコ
ン基板もしくはＮ型ウェルに形成され、これらのＮ型基
板もしくはＮ型ウェルは例えば電源電圧ＶＣＣにバイア
スされる。Ｐ型の拡散抵抗ｒ３をパワーオン時に電圧が
変化する電源電圧ＶＣＣにバイアスされるＮ型基板もし
くはＮ型ウェルに形成する理由は、上記したＮ型の拡散
抵抗ｒ１等の場合と同様に、Ｐ型の拡散抵抗ｒ３とこれ
が形成されるＮ型基板もしくはＮ型ウェルとが順方向に
バイアスされる事情を解消するためである。これによ
り、Ｐ型の拡散抵抗ｒ３とこれが形成される半導体領域
との短絡を抑制できる。さらには、パワーオン時に電圧
が変化する電源端子ＶＣＣに実質的に接続されたＰ型の
拡散抵抗ｒ３を、電源端子ＶＣＣの電圧の変化に合わせ
て電圧が変化するＮ型シリコン基板もしくはＮ型ウェル
に形成することにより、電源電圧ＶＣＣの変化に伴った
Ｐ型の拡散抵抗ｒ３の抵抗値の変動を抑制することがで
きる。The diffusion resistor r3 connected in series between the power supply terminal VCC and the diode D is a P-type diffusion resistor. The P-type diffusion resistor r3 is formed on an N-type silicon substrate or N-type well, and these N-type substrates or N-type wells are biased to, for example, a power supply voltage VCC. The reason why the P-type diffusion resistor r3 is formed on the N-type substrate or the N-type well which is biased to the power supply voltage VCC whose voltage changes at power-on, as in the case of the N-type diffusion resistor r1 described above. This is to eliminate the situation where the diffusion resistor r3 of the mold and the N-type substrate or N-type well in which it is formed are forward biased. Thereby, a short circuit between the P-type diffused resistor r3 and the semiconductor region in which it is formed can be suppressed. Further, a P-type diffusion resistor r3 substantially connected to a power supply terminal VCC whose voltage changes at power-on is replaced with an N-type silicon substrate or an N-type well whose voltage changes in accordance with a change in the voltage of the power supply terminal VCC. , It is possible to suppress a change in the resistance value of the P-type diffusion resistor r3 due to a change in the power supply voltage VCC.
【０１２８】このようにパワーオンリセット回路１０１
は、電源電圧ＶＣＣが検知レベルに達したとき、“Ｌ”
レベルの検知信号ＰＯＮＲＳＴを出力する。検知信号Ｐ
ＯＮＲＳＴは、例えば図１０に示す回路の信号ＰＷＯＮ
に相当する。As described above, the power-on reset circuit 101
Is "L" when the power supply voltage VCC reaches the detection level.
The level detection signal PONRST is output. Detection signal P
ONRST is, for example, the signal PWON of the circuit shown in FIG.
Is equivalent to
【０１２９】電源電圧ＶＣＣのレベルを検知した後、ス
テップＳＴ３において、レファレンス電圧ＶＲＥＦを発
生させる。レファレンス電圧ＶＲＥＦの発生はレファレ
ンス発生回路１０２により行われる。After detecting the level of the power supply voltage VCC, in step ST3, a reference voltage VREF is generated. The generation of the reference voltage VREF is performed by the reference generation circuit 102.
【０１３０】図１４はレファレンス発生回路１０２の一
回路例を示す回路図である。FIG. 14 is a circuit diagram showing a circuit example of the reference generation circuit 102.
【０１３１】図１４に示すレファレンス発生回路１０２
は、バンドギャップレファレンス回路である。このバン
ドギャップレファレンス回路１０２において、カレント
ミラー回路２０２を構成するＮチャネル型ＭＯＳトラン
ジスタＮ１、Ｎ２にはナチュラルトランジスタが使用さ
れている。ナチュラルトランジスタはしきい値電圧が約
０Ｖのものであり、例えばチャネルに対してしきい値電
圧調整用の不純物を注入しないことにより形成すること
ができる。Reference generation circuit 102 shown in FIG.
Is a band gap reference circuit. In the bandgap reference circuit 102, natural transistors are used for the N-channel MOS transistors N1 and N2 constituting the current mirror circuit 202. A natural transistor has a threshold voltage of about 0 V, and can be formed, for example, by not implanting a threshold voltage adjusting impurity into a channel.
【０１３２】図１４に示すカレントミラー回路２０２の
動作電圧の下限は、 ＶＣＣｍｉｎ＝ＶＢ（＝ＶＡ）＋ＶＴＨＰ で表される。ここで、“ＶＢ”は、ＰＮダイオードの順
方向電圧、“ＶＴＨＰ”はカレントミラー回路２０２に
おけるＰチャネル型ＭＯＳトランジスタのしきい値電圧
である。The lower limit of the operating voltage of current mirror circuit 202 shown in FIG. 14 is represented by VCCmin = VB (= VA) + VTHP. Here, “VB” is the forward voltage of the PN diode, and “VTHP” is the threshold voltage of the P-channel MOS transistor in the current mirror circuit 202.
【０１３３】よって、 ＶＣＣｍｉｎ＝ＶＦ＋ＶＴＨＰ である。Therefore, VCCmin = VF + VTHP.
【０１３４】図１３を参照して説明したパワーオンリセ
ット回路１０１は、その電圧検知レベルＶＰＯＮＲＳＴ
を、 ＶＰＯＮＲＳＴ＝ＶＦ＋ＶＴＨＰ とし、図１４に示すカレントミラー回路２０２の動作電
圧の下限と整合されるようにしている。The power-on reset circuit 101 described with reference to FIG.
Is set to VPONRST = VF + VTHP so that the lower limit of the operating voltage of the current mirror circuit 202 shown in FIG. 14 is matched.
【０１３５】このようにバンドギャップレファレンス回
路１０２は、パワーオン後にレファレンス電圧ＶＲＥＦ
を発生する。なお、レファレンス電圧ＶＲＥＦの出力ノ
ードに接続されている容量Ｃは、安定化容量である。As described above, the bandgap reference circuit 102 supplies the reference voltage VREF after power-on.
Occurs. Note that the capacitance C connected to the output node of the reference voltage VREF is a stabilizing capacitance.
【０１３６】また、このバンドギャップレファレンス回
路１０２は、スタンドバイ状態でも動作する。この第４
の実施形態では、後述する昇圧電圧ＶＤＤＲを、スタン
ドバイ状態でもキープしておくためである。スタンドバ
イ電流低減の要請により、消費電流は数μＡ程度に抑制
される必要がある。消費電流を絞るために、図１４に示
すバンドギャップレファレンス回路１０２の動作速度は
非常に遅くする。このため、レファレンス電圧ＶＲＥＦ
が安定するまでに、数μｓ〜数十μｓの時間を必要とす
る。したがって、パワーオン時のチップ内部における一
連の動作は、電源電圧ＶＣＣの上昇を検知した後、レフ
ァレンス電圧ＶＲＥＦが安定するまでの時間を待ってか
ら行う。したがって、この第４の実施形態では、ステッ
プＳＴ３とパラレルに、ステップＳＴ４に示すように、
安定したレファレンス電圧ＶＲＥＦが発生されるまで
の、タイミング調整を行う。The band gap reference circuit 102 operates even in a standby state. This fourth
In this embodiment, the boost voltage VDDR described later is kept in the standby state. Due to the demand for reduction of the standby current, the current consumption needs to be suppressed to about several μA. In order to reduce the current consumption, the operation speed of the bandgap reference circuit 102 shown in FIG. For this reason, the reference voltage VREF
It takes several μs to several tens μs for the time to stabilize. Therefore, a series of operations inside the chip at the time of power-on are performed after waiting for a time until the reference voltage VREF is stabilized after detecting the rise of the power supply voltage VCC. Therefore, in the fourth embodiment, in parallel with step ST3, as shown in step ST4,
Timing adjustment is performed until a stable reference voltage VREF is generated.
【０１３７】図１５はタイミング調整回路１０３の一回
路例を示す回路図である。FIG. 15 is a circuit diagram showing an example of the timing adjustment circuit 103.
【０１３８】図１５に示すタイミング調整回路１０３
は、検知信号ＰＯＮＲＳＴが出力されてから、レファレ
ンス電圧ＶＲＥＦが安定するまでのタイミングを取る回
路である。タイミング調整回路１０３内部のＣＲ時定数
は、バンドギャップレファレンス回路１０２の時定数よ
りも大きくなるように設定されている。The timing adjustment circuit 103 shown in FIG.
Is a circuit that takes timing from when the detection signal PONRST is output until the reference voltage VREF is stabilized. The CR time constant inside the timing adjustment circuit 103 is set to be larger than the time constant of the bandgap reference circuit 102.
【０１３９】図１５に示すタイミング調整回路１０３で
は、特にファーストステージ２０３のＣＲ時定数がバン
ドギャップレファレンス回路１０２の時定数よりも大き
くなるように設定されている。タイミング調整回路１０
３は、レファレンス電圧ＶＲＥＦが充分に安定するタイ
ミングを示す信号ＢＧＲＯＮＲＳＴを出力する。In the timing adjustment circuit 103 shown in FIG. 15, the CR time constant of the first stage 203 is particularly set to be larger than the time constant of the band gap reference circuit 102. Timing adjustment circuit 10
3 outputs a signal BGRONRST indicating a timing at which the reference voltage VREF is sufficiently stabilized.
【０１４０】信号ＢＧＲＯＮＲＳＴは、検知信号ＰＯＮ
ＲＳＴが“Ｈ”レベルのときは“Ｈ”レベル、検知信号
ＰＯＮＲＳＴ“Ｌ”レベルになって、ＣＲ時定数によっ
て決定される時間が経過した後に“Ｌ”レベルとなる特
性を持つ。The signal BGRONRST is the detection signal PON.
When RST is at “H” level, the signal has a characteristic of “H” level, detection signal PONRST at “L” level, and then at “L” level after a time determined by the CR time constant has elapsed.
【０１４１】レファレンス電圧ＶＲＥＦが安定した後、
ステップＳＴ５において、電源電圧ＶＣＣの内部昇圧を
開始する。内部昇圧は駆動パルスφＰを発振するリング
オシレータ１０４と、駆動パルスφＰにより駆動される
チャージポンプ回路１０５とにより行われる。After the reference voltage VREF is stabilized,
In step ST5, the internal boosting of the power supply voltage VCC is started. Internal boosting is performed by a ring oscillator 104 that oscillates a drive pulse φP and a charge pump circuit 105 driven by the drive pulse φP.
【０１４２】図１６はオシレータ１０４の一回路例を示
す回路図、図１７はチャージポンプ回路１０５の一回路
例を示す回路図である。FIG. 16 is a circuit diagram showing one circuit example of the oscillator 104, and FIG. 17 is a circuit diagram showing one circuit example of the charge pump circuit 105.
【０１４３】図１６に示すように、オシレータ１０４は
発振信号をロジック的に発振する回路（リングオシレー
タ）である。オシレータ１０４は信号ＢＧＲＯＮＲＳＴ
を受け、駆動パルスφＰの発振を開始し、図１７に示す
チャージポンプ回路１０５を駆動する。As shown in FIG. 16, the oscillator 104 is a circuit (ring oscillator) that oscillates an oscillation signal in a logical manner. The oscillator 104 outputs the signal BGRONRST
Then, the oscillation of the drive pulse φP is started, and the charge pump circuit 105 shown in FIG. 17 is driven.
【０１４４】図１７に示すように、チャージポンプ回路
１０５は、駆動パルスφＰおよびその反転駆動パルス／
φＰを交互に受けるキャパシタを有しており、電源電圧
ＶＣＣを昇圧電圧ＶＤＤＲに昇圧する。チャージポンプ
回路１０５の非活性／活性状態は、オシレータ１０４の
発振動作をディセーブル／イネーブルすることにより、
決定される。As shown in FIG. 17, charge pump circuit 105 generates drive pulse φP and its inverted drive pulse /
It has capacitors that alternately receive φP, and boosts power supply voltage VCC to boosted voltage VDDR. The inactive / active state of the charge pump circuit 105 is determined by disabling / enabling the oscillation operation of the oscillator 104.
It is determined.
【０１４５】内部昇圧を開始した後、不揮発性トランジ
スタ３１に相当するＲＯＭのデータを読み出し／ラッチ
するには、昇圧電圧ＶＤＤＲのレベルを検知する必要が
ある。After the internal boosting is started, it is necessary to detect the level of the boosted voltage VDDR in order to read / latch the data in the ROM corresponding to the nonvolatile transistor 31.
【０１４６】内部昇圧を開始した後、ステップＳＴ６に
おいて、昇圧電圧ＶＤＤＲのレベルを検知する。昇圧電
圧ＶＤＤＲの検知は、ＶＤＤＲレベル検知回路１０６に
より行われる。After the internal boosting is started, in step ST6, the level of boosted voltage VDDR is detected. The detection of the boosted voltage VDDR is performed by the VDDR level detection circuit 106.
【０１４７】図１８はＶＤＤＲレベル検知回路１０６の
一回路例を示す回路図である。FIG. 18 is a circuit diagram showing an example of the VDDR level detection circuit 106.
【０１４８】図１８に示すように、ＶＤＤＲレベル検知
回路１０６は昇圧電圧ＶＤＤＲを抵抗分割した値を、レ
ファレンス電圧ＶＲＥＦと比較する。この第４の実施形
態ではレファレンス電圧ＶＲＥＦが安定してから、内部
昇圧を開始するのであるから、図１８に示すＶＤＤＲレ
ベル検知回路１０６は、 ＶＤＤＲ＝｛（Ｒ１＋Ｒ２）／Ｒ２｝・ＶＲＥＦ となったときに、“Ｈ”レベルの検知信号ＳＶＤＤＲを
出力する。As shown in FIG. 18, the VDDR level detection circuit 106 compares a value obtained by dividing the boosted voltage VDDR by a resistance with a reference voltage VREF. In the fourth embodiment, since the internal boosting is started after the reference voltage VREF is stabilized, the VDDR level detection circuit 106 shown in FIG. 18 has the following expression: VDDR = {(R1 + R2) / R2} .VREF At this time, the detection signal SVDDR at the “H” level is output.
【０１４９】第４の実施形態では検知信号ＳＶＤＤＲは
オシレータ１０４に帰還され、チャージポンプ回路１０
５の動作を停止させて消費電力を減らす信号としても使
用されている。In the fourth embodiment, the detection signal SVDDR is fed back to the oscillator 104 and the charge pump circuit 10
5 is also used as a signal to stop the operation of FIG.
【０１５０】ところで、検知信号ＳＶＤＤＲは、動作時
にチップ内部で昇圧電圧ＶＤＤＲに電流が流れて昇圧電
圧ＶＤＤＲが低下すると“Ｌ”レベルとなり、チャージ
ポンプ回路１０５を動作させる。チャージポンプ回路１
０５が動作され、再び、昇圧電圧ＶＤＤＲが充分なレベ
ルに達すると“Ｈ”レベルとなる。By the way, the detection signal SVDDR goes to the “L” level when the boosted voltage VDDR drops due to a current flowing inside the chip during operation, and the charge pump circuit 105 is operated. Charge pump circuit 1
05 is operated, and when the boosted voltage VDDR reaches a sufficient level again, it goes to the “H” level.
【０１５１】このように検知信号ＳＶＤＤＲは、“Ｈ”
レベルと“Ｌ”レベルとを交互に繰り返す信号である。As described above, the detection signal SVDDR becomes “H”.
It is a signal that alternately repeats the level and the “L” level.
【０１５２】ＲＯＭのデータ読み出し／ラッチには、検
知信号ＳＶＤＤＲが“Ｈ”レベルである必要があるが、
“Ｌ”レベルから“Ｈ”レベルになるたびに、データ読
み出し／ラッチを行うわけにはいかない。チップ動作中
に、ラッチされたデータが、非確定状態となり、動作が
不安定になるためである。このため、パワーオン後、初
めて検知信号ＳＶＤＤＲが“Ｈ”レベルになったとき
に、ＲＯＭのデータ読み出し／ラッチシーケンス（ステ
ップＳＴ７）を開始させるための信号を生成する必要が
ある。For data reading / latch of the ROM, the detection signal SVDDR needs to be at "H" level.
Data reading / latch cannot be performed every time the level changes from "L" level to "H" level. This is because the latched data is in an indeterminate state during the chip operation, and the operation becomes unstable. Therefore, it is necessary to generate a signal for starting the data read / latch sequence of the ROM (step ST7) when the detection signal SVDDR goes to the “H” level for the first time after the power is turned on.
【０１５３】第４の実施形態では、この種の信号をラッ
チ回路１０７により生成する。In the fourth embodiment, this kind of signal is generated by the latch circuit 107.
【０１５４】図１９はラッチ回路１０７の一回路例を示
す回路図である。FIG. 19 is a circuit diagram showing an example of the latch circuit 107.
【０１５５】図１９に示すラッチ回路１０７は信号ＢＧ
ＲＯＮＲＳＴ信号によりリセットされ、検知信号ＳＶＤ
ＤＲによりセットされるフリップフロップである。フリ
ップフロップ１０７は、検知信号ＳＶＤＤＲが初めて
“Ｈ”レベルになったとき、この“Ｈ”レベルをラッチ
した信号ＳＶＤＤＲＬＡＴを出力する。信号ＳＶＤＤＲ
ＬＡＴは、ＲＯＭのデータ読み出し／ラッチシーケンス
を開始させる信号である。The latch circuit 107 shown in FIG.
Reset by the RONRST signal and the detection signal SVD
This is a flip-flop set by DR. When the detection signal SVDDR first goes to the “H” level, the flip-flop 107 outputs a signal SVDDRLAT latching this “H” level. Signal SVDDR
LAT is a signal for starting a ROM data read / latch sequence.
【０１５６】図１２には、ステップＳＴ７に示すＲＯＭ
のデータ読み出し／ラッチシーケンスを具現化する回路
が示されている。FIG. 12 shows the ROM shown in step ST7.
A circuit that implements the data read / latch sequence of FIG.
【０１５７】具現化する回路は、この第４の実施形態で
は、ヒューズセルデータラッチトリガ回路１０８、ヒュ
ーズセルコントロール回路１０９、ヒューズセル１１０
およびヒューズセルデータラッチ回路１１１により構成
される。In the fourth embodiment, the circuit to be embodied is a fuse cell data latch trigger circuit 108, a fuse cell control circuit 109, and a fuse cell 110.
And a fuse cell data latch circuit 111.
【０１５８】ヒューズセルデータラッチトリガ回路１０
８およびヒューズセルコントロール回路１０９はコント
ローラ８２に相当する。ヒューズセル１１０は不揮発性
トランジスタ３１に相当し、ヒューズセルデータラッチ
回路１１１はラッチ回路４０含む回路に相当する。即ち
ヒューズセル１１０およびヒューズセルデータラッチ回
路１１１はモード信号発生回路１６に相当する。Fuse cell data latch trigger circuit 10
8 and the fuse cell control circuit 109 correspond to the controller 82. Fuse cell 110 corresponds to nonvolatile transistor 31, and fuse cell data latch circuit 111 corresponds to a circuit including latch circuit 40. That is, the fuse cell 110 and the fuse cell data latch circuit 111 correspond to the mode signal generating circuit 16.
【０１５９】図２０はヒューズセルデータラッチトリガ
回路１０８の一回路例を示す回路図、図２１はヒューズ
セルコントロール回路１０９の一回路例を示す回路図、
図２２はヒューズセル１１０の一回路例を示す回路図、
図２３はヒューズセルデータラッチ回路１１１の一回路
例を示す回路図である。また、図２４はデータ読み出し
／ラッチシーケンスを示す動作波形図である。FIG. 20 is a circuit diagram showing one circuit example of the fuse cell data latch trigger circuit 108, FIG. 21 is a circuit diagram showing one circuit example of the fuse cell control circuit 109,
FIG. 22 is a circuit diagram showing a circuit example of the fuse cell 110,
FIG. 23 is a circuit diagram showing a circuit example of the fuse cell data latch circuit 111. FIG. 24 is an operation waveform diagram showing a data read / latch sequence.
【０１６０】図２０に示すように、ヒューズセルデータ
ラッチトリガ回路１０８では、信号ＳＶＤＤＲＬＡＴを
受けて、トリガ信号ＴＲＲＩＧＥＲが生成される。トリ
ガ信号ＴＲＲＩＧＥＲは、遅延回路２０４の遅延時間に
従った期間、“Ｈ”レベルとなる信号である。トリガ信
号ＴＲＲＩＧＥＲが“Ｈ”レベルとなったとき、信号Ｆ
ＲＥＡＤが“Ｈ”レベルとなって出力される。この信号
ＦＲＥＡＤは、トリガ信号ＴＲＲＩＧＥＲが“Ｌ”レベ
ルとなった後、数十ｎｓ（例えば５０ｎｓ）の間、
“Ｈ”レベルを持続する。この“Ｈ”レベルの持続期間
は、出力ノードにコンデンサＣｃを備えたインバータ２
０５、出力ノードにコンデンサＣｄを備えたインバータ
２０６を交互に接続した遅延回路２０７によって作られ
る。As shown in FIG. 20, fuse cell data latch trigger circuit 108 receives signal SVDDRLAT and generates trigger signal TRRIGER. The trigger signal TRRIGER is a signal that becomes “H” level during a period according to the delay time of the delay circuit 204. When the trigger signal TRRIGER goes high, the signal F
READ becomes “H” level and is output. This signal FREAD is generated for several tens of ns (for example, 50 ns) after the trigger signal TRRIGER becomes “L” level.
The “H” level is maintained. The duration of the “H” level is the same as that of the inverter 2 having the capacitor Cc at the output node.
05, made by a delay circuit 207 in which inverters 206 each having a capacitor Cd at the output node are connected alternately.
【０１６１】コンデンサＣｃはトリガ信号ＴＲＲＩＧＥ
Ｒによって充電され、コンデンサＣｄはトリガ信号ＴＲ
ＲＩＧＥＲによって放電される。トリガ信号ＴＲＲＩＧ
ＥＲが“Ｌ”レベルになった後、コンデンサＣｃが放電
し、放電後、次段のインバータ２０６への入力レベルを
反転させる。反転後、インバータ２０６のコンデンサＣ
ｄが充電され、充電後、次段のインバータ２０５への入
力レベルを反転させる。この動作が繰り返されて、最後
には、信号ＦＲＥＡＤが“Ｈ”レベルから“Ｌ”レベル
に反転する。The capacitor Cc is connected to the trigger signal TRRIGE.
R, and the capacitor Cd is triggered by the trigger signal TR
Discharged by RIGER. Trigger signal TRRIG
After the ER goes to the “L” level, the capacitor Cc is discharged. After the discharge, the input level to the next-stage inverter 206 is inverted. After inversion, the capacitor C of the inverter 206
d is charged, and after charging, the input level to the next-stage inverter 205 is inverted. This operation is repeated, and finally, signal FREAD is inverted from "H" level to "L" level.
【０１６２】図２１に示すように、ヒューズセルコント
ロール回路１０９は、信号ＦＲＥＡＤが“Ｈ”レベルの
間、“Ｈ”レベルの信号ＦＳＲＥＡＤを出力する。ま
た、信号ＦＲＥＡＤが“Ｈ”レベルになった後、“Ｈ”
レベルとなる信号ＦＳＢＩＡＳ、信号ＦＳＷＬを出力す
る。これら信号ＦＳＢＩＡＳ、信号ＦＳＷＬは、信号Ｆ
ＲＥＡＤが“Ｌ”レベルになった後も、少しの時間（例
えば１０ｎｓ）、“Ｈ”レベルを持続する。As shown in FIG. 21, fuse cell control circuit 109 outputs signal FSREAD of "H" level while signal FREAD is at "H" level. After the signal FREAD goes to the “H” level,
The signal FSBIAS and the signal FSWL which become the level are output. The signal FSBIAS and the signal FSWL correspond to the signal F
Even after READ goes to the “L” level, the “H” level is maintained for a short time (for example, 10 ns).
【０１６３】図２２に示すように、ヒューズセル１１０
は不揮発性のメモリセルＭＣ（不揮発性トランジスタ３
１に相当する）を有している。信号ＦＳＷＬはメモリセ
ルＭＣの制御ゲートに入力され、そのレベルは昇圧電圧
ＶＤＤＲである。As shown in FIG.
Is a nonvolatile memory cell MC (the nonvolatile transistor 3
1). Signal FSWL is input to the control gate of memory cell MC, and its level is boosted voltage VDDR.
【０１６４】また、メモリセルＭＣのビット線ＦＢＬに
直列に接続されたＮチャネル型ＭＯＳトランジスタＮ３
（トランジスタ３２に相当する）を有している。トラン
ジスタＮ３はナチュラルトランジスタからなり、しきい
値電圧は約０Ｖである。信号ＦＳＢＩＡＳはトランジス
タＮ３のゲートに入力され、そのレベルは昇圧電圧ＶＤ
ＤＲよりも低い外部電源電圧ＶＣＣ（もしくは昇圧電圧
ＶＤＤＲよりも低い内部電源電圧ＶＤＤ）である。An N-channel MOS transistor N3 connected in series to the bit line FBL of the memory cell MC
(Corresponding to the transistor 32). The transistor N3 is a natural transistor, and has a threshold voltage of about 0V. Signal FSBIAS is input to the gate of transistor N3, and the level of boosted voltage VD
The external power supply voltage VCC is lower than DR (or the internal power supply voltage VDD is lower than the boosted voltage VDDR).
【０１６５】図２３に示すように、ヒューズセルデータ
ラッチ回路１１１は、電源端子ＶＣＣと、ビット線ＦＢ
Ｌとの間に直列に接続されたＰチャネル型ＭＯＳトラン
ジスタＰ１、Ｐ２を有している。信号ＦＳＲＥＡＤの反
転信号／ＦＳＲＥＡＤは、トランジスタＰ１、Ｐ２のゲ
ートに入力される。トランジスタＰ１、Ｐ２は負荷３４
を構成する。信号ＦＳＲＥＡＤが“Ｈ”レベルのとき、
負荷３４、特にトランジスタＰ１と、メモリセルＭＣと
が流す電流の大小によって、メモリセルＭＣからの読み
出しデータＦＵＳＥＢＩＴが決まる。そして、データＦ
ＵＳＥＢＩＴは、ラッチ回路４０にラッチされる。信号
ＦＳＲＥＡＤが“Ｌ”レベルとなると、ラッチ回路４０
は、ヒューズセル１１０から完全に切り離されて、デー
タが確定した状態となる。ラッチ回路４０は、ラッチさ
れた内容に応じた信号ＦＵＳＥを出力する。信号ＦＵＳ
Ｅは信号ＭＯＤＥに相当する。As shown in FIG. 23, fuse cell data latch circuit 111 includes a power supply terminal VCC and a bit line FB.
And P-channel MOS transistors P1 and P2 connected in series between L and L. An inverted signal / FSREAD of the signal FSREAD is input to the gates of the transistors P1 and P2. The transistors P1 and P2 are connected to the load 34
Is configured. When the signal FSREAD is at “H” level,
The read data FUSEBIT from the memory cell MC is determined by the magnitude of the current flowing through the load 34, particularly the transistor P1, and the memory cell MC. And data F
USEBIT is latched by the latch circuit 40. When the signal FSREAD becomes “L” level, the latch circuit 40
Are completely disconnected from the fuse cell 110, and the data is determined. The latch circuit 40 outputs a signal FUSE according to the latched content. Signal FUS
E corresponds to the signal MODE.
【０１６６】データが確定した後、メモリセルＭＣの制
御ゲートを接地し、負荷３４のトランジスタＰ１、Ｐ
２、スイッチ３７をそれぞれ“オフ”させる。これによ
り、メモリセルＭＣはパワーオン時のわずかな時間の
み、読み出し状態にでき、ＲＯＭのデータ読み出し／ラ
ッチシーケンス終了後、メモリセルＭＣには余分な読み
出しストレス（電気的なストレス）がかからなくなる。After the data is determined, the control gate of the memory cell MC is grounded, and the transistors P1 and P
2. The switch 37 is turned off. As a result, the memory cell MC can be brought into the read state only for a short time at power-on, and no extra read stress (electrical stress) is applied to the memory cell MC after the end of the ROM data read / latch sequence. .
【０１６７】以後、チップが非選択状態であれば、ステ
ップＳＴ８に示すように、スタンドバイモードに入り、
また、チップが選択状態であれば、ステップＳＴ９に示
すように、例えば読み出しモードに入る。Thereafter, if the chip is in the non-selection state, it enters the standby mode as shown in step ST8,
If the chip is in the selected state, it enters, for example, a read mode as shown in step ST9.
【０１６８】このような第４の実施形態に係るフラッシ
ュＥＥＰＲＯＭによれば、レファレンス電圧ＶＲＥＦが
充分に安定してから、ＲＯＭのデータ読み出し／ラッチ
シーケンスが開始される。このため、充分に安定した昇
圧電圧ＶＤＤＲを、ヒューズセル１１０のメモリセルＭ
Ｃのゲートに供給できる。これにより、例えばデータの
誤読み出しなどを抑制でき、正確なデータを、ヒューズ
セルデータラッチ回路１１１のラッチ回路４０にラッチ
できる。According to the flash EEPROM according to the fourth embodiment, the data read / latch sequence of the ROM is started after the reference voltage VREF is sufficiently stabilized. Therefore, a sufficiently stable boosted voltage VDDR is applied to the memory cell M of the fuse cell 110.
C can be supplied to the gate. Thereby, for example, erroneous reading of data can be suppressed, and accurate data can be latched in the latch circuit 40 of the fuse cell data latch circuit 111.
【０１６９】また、ラッチ回路４０のデータが確定した
後、ヒューズセル１１０のメモリセルＭＣの制御ゲート
を接地して制御ゲートと基板との間の電位差を実質的に
ゼロにする。これによりヒューズセル１１０のメモリセ
ルＭＣには電気的なストレスがパワーオン時のわずかな
時間のみしか加わらないようになる。よって、ヒューズ
セル１１０のメモリセルＭＣにかかる電気的ストレス
は、例えばメモリセルアレイ１１のメモリセルＭＣに比
べて少なくなり、ヒューズセル１１０のメモリセルＭＣ
の劣化の進行は、メモリセルアレイ１１のメモリセルＭ
Ｃの劣化の進行に比べて抑制される。ヒューズセル１１
０のメモリセルＭＣの劣化の進行がメモリセルアレイ１
１のメモリセルＭＣよりも抑制されることで、ヒューズ
セル１１０がメモリセルアレイ１１よりも先に壊れるよ
うな事態が発生する可能性をより小さくできる。したが
って、ヒューズセル１１０の信頼性が向上する。After the data of latch circuit 40 is determined, the control gate of memory cell MC of fuse cell 110 is grounded to make the potential difference between the control gate and the substrate substantially zero. As a result, electric stress is applied to the memory cell MC of the fuse cell 110 only for a short time at power-on. Therefore, the electrical stress applied to the memory cell MC of the fuse cell 110 is smaller than that of the memory cell MC of the memory cell array 11, for example.
Progress of the memory cell M of the memory cell array 11
C is suppressed as compared with the progress of deterioration of C. Fuse cell 11
0 progresses in the memory cell array 1
By suppressing the memory cell MC more than one memory cell MC, the possibility that the fuse cell 110 is broken before the memory cell array 11 can be further reduced. Therefore, the reliability of the fuse cell 110 is improved.
【０１７０】さらにラッチ回路４０のデータが確定した
後、負荷３４を“オフ”させる。この構成により、ヒュ
ーズセル１１０のメモリセルＭＣのソースとドレインと
の間の電位差を実質的にゼロにする。よって、ヒューズ
セル１１０のメモリセルＭＣに加わる電気的なストレス
を抑制でき、同様にヒューズセル１１０の信頼性を向上
できる。After the data of the latch circuit 40 is determined, the load 34 is turned off. With this configuration, the potential difference between the source and the drain of the memory cell MC of the fuse cell 110 is made substantially zero. Therefore, electric stress applied to the memory cell MC of the fuse cell 110 can be suppressed, and similarly, the reliability of the fuse cell 110 can be improved.
【０１７１】さらにラッチ回路４０のデータが確定した
後、ラッチ回路４０とヒューズセル１１０との間のスイ
ッチ３７を“オフ”させる。この構成により、ラッチ回
路４０が、ヒューズセル１１０側のノードを“Ｈ”レベ
ルとするデータをラッチしても、ヒューズセル１１０の
メモリセルＭＣのソースとドレインとの間の電位差を実
質的にゼロにできる。よって、ヒューズセル１１０のメ
モリセルＭＣに加わる電気的なストレスを抑制でき、同
様にヒューズセル１１０の信頼性を向上できる。After the data of the latch circuit 40 is determined, the switch 37 between the latch circuit 40 and the fuse cell 110 is turned off. With this configuration, even if latch circuit 40 latches data that sets the node on the side of fuse cell 110 to “H” level, the potential difference between the source and drain of memory cell MC of fuse cell 110 is substantially zero. Can be. Therefore, electric stress applied to the memory cell MC of the fuse cell 110 can be suppressed, and similarly, the reliability of the fuse cell 110 can be improved.
【０１７２】また、データが確定した後、ヒューズセル
１１０のメモリセルＭＣの制御ゲートを接地し、負荷３
４のトランジスタＰ１、Ｐ２をそれぞれ“オフ”させる
ことは、無用な電流の消費を抑制し、低消費電力化を実
現する。After the data is determined, the control gate of the memory cell MC of the fuse cell 110 is grounded, and the load 3
Turning off the four transistors P1 and P2 respectively suppresses unnecessary current consumption and achieves low power consumption.
【０１７３】［第５の実施形態］第５の実施形態は、パ
ワーオン後、ＲＯＭのデータ読み出し／ラッチシーケン
スの間に、チップを選択するチップイネーブル信号 /Ｃ
Ｅが入力された時の工夫に関している。[Fifth Embodiment] In a fifth embodiment, after power-on, a chip enable signal / C for selecting a chip is provided during a data read / latch sequence of the ROM.
It relates to a device when E is input.
【０１７４】もし、ＲＯＭのデータ読み出し／ラッチシ
ーケンスの間に、信号／ＣＥが入力されると、誤動作の
原因となる。ラッチデータが確定していないためであ
る。If the signal / CE is input during the data read / latch sequence of the ROM, it causes a malfunction. This is because the latch data has not been determined.
【０１７５】そこで、データの読み出し／ラッチシーケ
ンスが終了したことを知らせる信号ＦＥＮＤを、チップ
内部で発生させるようにした。この信号ＦＥＮＤは、第
５の実施形態では、ヒューズセルデータラッチトリガ回
路１０８’により出力される。Therefore, a signal FEND indicating that the data read / latch sequence has been completed is generated inside the chip. This signal FEND is output by the fuse cell data latch trigger circuit 108 'in the fifth embodiment.
【０１７６】図２５は第５の実施形態に係るヒューズセ
ルデータラッチトリガ回路１０８’の一回路例を示す回
路図である。図２６は第５の実施形態に係るデータ読み
出し／ラッチシーケンスを示す動作波形図である。FIG. 25 is a circuit diagram showing one example of a fuse cell data latch trigger circuit 108 'according to the fifth embodiment. FIG. 26 is an operation waveform diagram showing a data read / latch sequence according to the fifth embodiment.
【０１７７】図２５、図２６に示すように、信号ＦＲＥ
ＡＤが“Ｌ”レベルになった後、遅延回路３０１により
設定された遅延時間を経過した後、信号ＦＥＮＤが
“Ｈ”レベルとなる。信号ＦＥＮＤは、遅延回路３０２
により設定された遅延時間の間、“Ｈ”レベルを持続す
る。As shown in FIGS. 25 and 26, the signal FRE is
After the delay time set by the delay circuit 301 elapses after the AD goes to the “L” level, the signal FEND goes to the “H” level. The signal FEND is supplied to the delay circuit 302
The “H” level is maintained for the delay time set by the above.
【０１７８】図２７（Ａ）は第５の実施形態に係るフラ
ッシュＥＥＰＲＯＭが回路基板上に配置された状態を示
す図である。FIG. 27A is a diagram showing a state in which a flash EEPROM according to the fifth embodiment is arranged on a circuit board.
【０１７９】図２７（Ａ）に示すように、第５の実施形
態は、内部チップイネーブル信号出力回路１１２を有し
ている。内部チップイネーブル信号出力回路１１２は外
部から与えられるチップイネーブル信号 /ＣＥ（ /ＣＥ
１〜 /ＣＥｎ）と、内部で発生される信号ＦＥＮＤとに
より、内部チップイネーブル信号 /ＣＥＩＮＴを生成す
る。As shown in FIG. 27A, the fifth embodiment has an internal chip enable signal output circuit 112. The internal chip enable signal output circuit 112 outputs a chip enable signal / CE (/ CE
1 / CEn) and an internally generated signal FEND to generate an internal chip enable signal / CEINT.
【０１８０】図２７（Ｂ）は内部チップイネーブル信号
出力回路１１２の一回路例を示す回路図である。FIG. 27B is a circuit diagram showing an example of the internal chip enable signal output circuit 112.
【０１８１】図２７（Ｂ）に示すように、内部チップイ
ネーブル信号出力回路１１２は、検知信号ＰＯＮＲＳＴ
によりリセットされ、信号ＦＥＮＤによりセットされる
フリップフロップ３０３を有している。As shown in FIG. 27B, the internal chip enable signal output circuit 112 outputs the detection signal PONRST.
And a flip-flop 303 set by the signal FEND.
【０１８２】内部チップイネーブル信号 /ＣＥＩＮＴ
は、フリップフロップ３０３の出力とチップイネーブル
信号 /ＣＥとの論理和により生成される。Internal chip enable signal / CEINT
Is generated by the logical sum of the output of the flip-flop 303 and the chip enable signal / CE.
【０１８３】このような第５の実施形態に係るフラッシ
ュＥＥＰＲＯＭによれば、ＲＯＭのデータ読み出し／ラ
ッチシーケンスの間、外界からのチップアクセス要求に
対して、ディセーブル状態が保たれる。そして、このデ
ィセーブル状態は、上記シーケンスの終了後に解除され
るようになる。According to the flash EEPROM of the fifth embodiment, during the data read / latch sequence of the ROM, the disabled state is maintained in response to a chip access request from the outside. Then, the disabled state is released after the end of the above sequence.
【０１８４】第５の実施形態では、特にチップイネーブ
ル信号 /ＣＥが入力されても、内部チップイネーブル信
号 /ＣＥＩＮＴが出力されるまでは、スタンドバイ状態
となるようにしている。そして、信号ＦＥＮＤが出力さ
れ、ＲＯＭのデータ読み出し／ラッチシーケンスが終了
が示された後、チップ選択状態に入る。In the fifth embodiment, the standby state is maintained until the internal chip enable signal / CEINT is output even when the chip enable signal / CE is input. Then, the signal FEND is output to indicate that the data read / latch sequence of the ROM has been completed, and then the chip selection state is entered.
【０１８５】このような工夫により、ＲＯＭのデータ読
み出し／ラッチシーケンスの間に、チップイネーブル信
号 /ＣＥが入力されても、装置が誤動作するような事情
を、解消できる。With such a measure, it is possible to eliminate a situation in which the device malfunctions even if the chip enable signal / CE is input during the ROM data read / latch sequence.
【０１８６】［第６の実施形態］第６の実施形態は、パ
ワーオン後、ヒューズセルデータラッチトリガ回路１０
８をリセットするものである。[Sixth Embodiment] In the sixth embodiment, the fuse cell data latch trigger circuit 10
8 is to be reset.
【０１８７】図２８は第６の実施形態に係るヒューズセ
ルデータラッチトリガ回路１０８”の一回路例を示す回
路図である。FIG. 28 is a circuit diagram showing a circuit example of the fuse cell data latch trigger circuit ″ according to the sixth embodiment.
【０１８８】図２８に示すように、ヒューズセルデータ
ラッチトリガ回路１０８”は、信号ＦＲＥＡＤの実質的
な出力ノード４０１、および信号ＦＥＮＤの実質的な出
力ノード４０２、および遅延回路２０７をそれぞれ、検
知信号ＰＯＮＲＳＴ、あるいは信号ＢＧＲＯＮＲＳＴを
使用してリセットするＮチャネル型ＭＯＳトランジスタ
Ｎ４を有している。As shown in FIG. 28, fuse cell data latch trigger circuit 108 "senses a substantial output node 401 of signal FREAD, a substantial output node 402 of signal FEND, and a delay circuit 207, respectively. It has an N-channel MOS transistor N4 that is reset using PONRST or a signal BGRONRST.
【０１８９】このようにヒューズセルデータラッチトリ
ガ回路１０８”は、検知信号ＰＯＮＲＳＴ、あるいは信
号ＢＧＲＯＮＲＳＴを使用して、リセットされるように
構成されても良い。As described above, the fuse cell data latch trigger circuit 108 "may be configured to be reset using the detection signal PONRST or the signal BGRONRST.
【０１９０】［第７の実施形態］第７の実施形態はヒュ
ーズセル１１０をチップ上に設けるときの工夫に関して
いる。[Seventh Embodiment] The seventh embodiment relates to a device for providing a fuse cell 110 on a chip.
【０１９１】ヒューズセル１１０を構成するメモリセル
ＭＣは、データＦＵＳＥＢＩＴ１つにつき、１つでよ
い。そのため、ワード線は一本でよい。つまりワード線
と、このワード線に交差する複数のビット線とを形成
し、ワード線と複数のビット線との各電気的交点に、フ
ローティングゲートＦＧを有する複数のメモリセルＭＣ
を一列形成すればよい。The number of memory cells MC constituting fuse cell 110 may be one for each data FUSEBIT. Therefore, only one word line is required. That is, a word line and a plurality of bit lines intersecting the word line are formed, and a plurality of memory cells MC having a floating gate FG are provided at each electrical intersection between the word line and the plurality of bit lines.
May be formed in a row.
【０１９２】しかし、メモリセルＭＣのワード線（制御
ゲート）を一本だけ、チップ上に形成することは、微細
化が進んだ今日では、非常に難しい技術となっている。However, forming only one word line (control gate) of the memory cell MC on a chip has become a very difficult technology today as miniaturization has advanced.
【０１９３】即ちレジストパターニングによってワード
線を形成する技術では、微細なワード線を一本だけ孤立
させるようなパターンの再現性が著しく悪くなってきて
いるのである。ワード線を設計通りのサイズで基板上に
再現できないと、メモリセルＭＣの特性が設計値から大
きくはずれてしまうことがあり、正しいデータを書き込
み／読み出しすることができなくなる。これは、ヒュー
ズセル１１０の信頼性を悪くする。That is, in the technique of forming word lines by resist patterning, the reproducibility of a pattern in which only one fine word line is isolated is significantly deteriorated. If the word line cannot be reproduced on the substrate with the size as designed, the characteristics of the memory cell MC may greatly deviate from the design values, making it impossible to write / read correct data. This degrades the reliability of the fuse cell 110.
【０１９４】第７の実施形態の目的はヒューズセル１１
０を微細化しても、ヒューズセル１１０の信頼性を悪化
させないことである。The purpose of the seventh embodiment is to set the fuse cell 11
Even if the value of 0 is reduced, the reliability of the fuse cell 110 is not deteriorated.
【０１９５】このために、第７の実施形態では、ヒュー
ズセル１１０が並べられるアレイ（以下ヒューズセルア
レイという）にダミーパターンを設け、ヒューズセル１
１０が並ぶ正規のパターンを、ダミーパターンにより挟
むようにした。For this reason, in the seventh embodiment, a dummy pattern is provided in an array in which the fuse cells 110 are arranged (hereinafter, referred to as a fuse cell array), and
A regular pattern in which 10 lines are arranged is sandwiched by dummy patterns.
【０１９６】図２９は第７の実施形態に係るヒューズセ
ルアレイのパターン平面図、図３０は、その等価回路図
である。FIG. 29 is a pattern plan view of the fuse cell array according to the seventh embodiment, and FIG. 30 is an equivalent circuit diagram thereof.
【０１９７】図２９、図３０に示すように、ヒューズセ
ルアレイ１１４には、複数のワード線ＷＬと、これらワ
ード線ＷＬに交差する複数のビット線ＦＵＳＥＢＩＴと
が形成される。メモリセルＭＣは複数のワード線ＷＬと
複数のビット線ＦＵＳＥＢＩＴとの各電気的交点に形成
され、ヒューズセルアレイ１１４にマトリクス状に配置
される。As shown in FIGS. 29 and 30, in the fuse cell array 114, a plurality of word lines WL and a plurality of bit lines FUSEBIT crossing the word lines WL are formed. The memory cells MC are formed at respective electrical intersections between the plurality of word lines WL and the plurality of bit lines FUSEBIT, and are arranged in a fuse cell array 114 in a matrix.
【０１９８】第７の実施形態に係るヒューズセルアレイ
１１４には、６本のワード線ＷＬ１〜ＷＬ６が形成され
ている。これらのワード線ＷＬ１〜ＷＬ６のうち、ほぼ
センターに配置されるワード線ＷＬ４が、正規のメモリ
セルＭＣのワード線になる。正規のメモリセルＭＣのワ
ード線ＷＬ４には信号ＦＳＷＬが供給される。他のワー
ド線ＷＬ１〜ＷＬ３、ＷＬ５、ＷＬ６は全て、ダミーパ
ターンワード線ＤＰＷＬ（ＤＰＷＬ１〜ＤＰＷＬ３、Ｄ
ＰＷＬ５、ＤＰＷＬ６）である。ダミーパターンワード
線ＤＰＷＬは例えば常に接地される。In the fuse cell array 114 according to the seventh embodiment, six word lines WL1 to WL6 are formed. Of these word lines WL1 to WL6, the word line WL4 arranged substantially at the center becomes the word line of the normal memory cell MC. The signal FSWL is supplied to the word line WL4 of the normal memory cell MC. All other word lines WL1 to WL3, WL5, WL6 are dummy pattern word lines DPWL (DPWL1 to DPWL3, D
PWL5, DPWL6). The dummy pattern word line DPWL is always grounded, for example.
【０１９９】メモリセルＭＣのソース線ＳＬは、ワード
線ＷＬをマスクに用いたセルフアラインソース技術（Ｓ
ＡＳ ＴＥＣ．）を使用して形成される。The source line SL of the memory cell MC is formed by a self-aligned source technology (S
AS TEC. ).
【０２００】第７の実施形態に係るヒューズセルアレイ
１１４には、３本のソース線ＳＬが形成されている。３
本のソース線ＳＬのうち、センターのソース線ＳＬが、
正規のメモリセルＭＣのソース線になる。正規のメモリ
セルＭＣのソース線ＳＬには信号ＦＳＶＳが供給され
る。信号ＦＳＶＳは書き込み／読み出し／消去の各動作
モードに応じてその電圧が変化される。他のソース線は
全て、ダミーパターンソース線ＤＰＳＬであり、例えば
フローティングにされる。In the fuse cell array 114 according to the seventh embodiment, three source lines SL are formed. 3
Of the source lines SL, the center source line SL is
It becomes the source line of the regular memory cell MC. The signal FSVS is supplied to the source line SL of the normal memory cell MC. The voltage of the signal FSVS is changed according to each operation mode of writing / reading / erasing. All other source lines are dummy pattern source lines DPSL, which are, for example, floating.
【０２０１】ビット線ＦＵＳＥＢＩＴに沿って並んだメ
モリセルＭＣ１〜ＭＣ６のうち、ＭＣ４が正規のメモリ
セルＭＣである。他のメモリセルＭＣ１〜ＭＣ３、ＭＣ
５、ＭＣ６は全て、ダミーパターンメモリセルＤＰＭＣ
（ＤＰＭＣ１〜ＤＰＭＣ３、ＤＰＭＣ５、ＤＰＭＣ６）
である。正規のメモリセルＭＣ４はヒューズビットコン
タクト５０１を介してビット線ＦＵＳＥＢＩＴに電気的
に接続される。Of the memory cells MC1 to MC6 arranged along the bit line FUSEBIT, MC4 is a regular memory cell MC. Other memory cells MC1 to MC3, MC
5 and MC6 are all dummy pattern memory cells DPMC.
(DPMC1 to DPMC3, DPMC5, DPMC6)
It is. Normal memory cell MC4 is electrically connected to bit line FUSEBIT via fuse bit contact 501.
【０２０２】第７の実施形態に係るヒューズセルアレイ
１１４では、ヒューズビットコンタクト５０１は隣接す
るメモリセルＭＣどうしで共有される。正規のメモリセ
ルＭＣ４は、ヒューズビットコンタクト５０１をダミー
パターンメモリセルＤＰＭＣ５と共有するが、ダミーパ
ターンメモリセルＤＰＭＣ５のワード線ＤＰＷＬ５は常
に接地されるので、ダミーパターンメモリセルＤＰＭＣ
５が選択されることはない。In the fuse cell array 114 according to the seventh embodiment, the fuse bit contact 501 is shared between adjacent memory cells MC. The normal memory cell MC4 shares the fuse bit contact 501 with the dummy pattern memory cell DPMC5, but since the word line DPWL5 of the dummy pattern memory cell DPMC5 is always grounded, the dummy pattern memory cell DPMC
5 is never selected.
【０２０３】各ビット線ＦＵＳＥＢＩＴ１〜ＦＵＳＥＢ
ＩＴ８の一端はラッチ回路１１１に接続され、その他端
はヒューズセルデータプログラム回路１１５に接続され
ている。ヒューズセルデータプログラム回路１１５はメ
モリセルＭＣにデータを書き込む時に使用される回路で
ある。Each bit line FUSEBIT1 to FUSEB
One end of the IT8 is connected to the latch circuit 111, and the other end is connected to the fuse cell data program circuit 115. The fuse cell data program circuit 115 is a circuit used when writing data to the memory cell MC.
【０２０４】このようにヒューズセルアレイ１１４にダ
ミーパターンを設け、特に正規のワード線ＷＬをダミー
パターンワード線ＤＰＷＬにより挟む。これにより、本
来孤立パターンとなるべき正規のワード線ＷＬであって
も、基板上には設計されたサイズの通りに忠実に再現す
ることができる。これにより、正規のメモリセルＭＣの
特性が設計値から大きくはずれる事情も解消され、正し
いデータを書き込み／読み出すことができ、ヒューズセ
ル１１０の信頼性が向上する。As described above, the dummy pattern is provided in the fuse cell array 114. In particular, the normal word line WL is sandwiched between the dummy pattern word lines DPWL. As a result, even a regular word line WL that should originally be an isolated pattern can be faithfully reproduced on the substrate according to the designed size. As a result, the situation where the characteristics of the normal memory cell MC deviate greatly from the design value is also resolved, correct data can be written / read, and the reliability of the fuse cell 110 improves.
【０２０５】［第８の実施形態］この第８の実施形態
は、ヒューズセル１１０に記憶させるデータの種類に関
する。[Eighth Embodiment] The eighth embodiment relates to the type of data stored in the fuse cell 110.
【０２０６】ヒューズセル１１０に記憶させるデータの
種類としては、第１の実施形態でも述べた通り様々なケ
ースが想定されるが、代表的なケースを再度列記すれ
ば、（ａ）リダンダンシの不良アドレスおよびスペアデ
コーダを活性／非活性にするリダンダンシデータ、
（ｂ）書き込み／消去禁止ブロックのアドレスを示すデ
ータ、（ｃ）入／出力データのビット数を決めるビット
構成設定データ、（ｄ）パッケージに対応したパッド位
置の切り替えデータ、（ｅ）データ消去のブロックサイ
ズを決めるＴＯＰ ＢＯＯＴ／ＢＯＴＴＯＭＢＯＯＴの
切り替えデータ、（ｆ）チップのテストに使用されてい
た例えばビルトインテスト回路に代表される内部テスト
回路を不活性（使用禁止）にするデータ、などが考えら
れる。As described in the first embodiment, various types of data to be stored in the fuse cell 110 can be assumed. However, if typical cases are listed again, (a) defective address of redundancy And redundancy data for activating / deactivating the spare decoder,
(B) data indicating the address of a write / erase prohibition block, (c) bit configuration setting data for determining the number of bits of input / output data, (d) switching data of a pad position corresponding to a package, and (e) data erasure. Examples include TOP BOOT / BOTTOMBOOT switching data for determining the block size, and (f) data for inactivating (prohibiting use of) an internal test circuit such as a built-in test circuit used for testing a chip.
【０２０７】ヒューズセル１１０には、これらのような
チップの動作／機能設定情報が記憶され、チップの動作
／機能は、これらの動作／機能設定情報にしたがって設
定される。The operation / function setting information of the chip is stored in the fuse cell 110, and the operation / function of the chip is set according to the operation / function setting information.
【０２０８】図３１は第８の実施形態に係るヒューズセ
ルアレイの等価回路図である。FIG. 31 is an equivalent circuit diagram of the fuse cell array according to the eighth embodiment.
【０２０９】従来の概念では、上記のデータ（ａ）〜
（ｆ）はメーカにより設定するものである。このため
に、上記のデータ（ａ）〜（ｆ）はヒューズ、ボンディ
ングオプションなど、書き換え不可能なＲＯＭにより記
憶される。According to the conventional concept, the above data (a) to (a)
(F) is set by the manufacturer. Therefore, the above data (a) to (f) are stored in a non-rewritable ROM such as a fuse and a bonding option.
【０２１０】ところで第１〜第７の実施形態により説明
したフラッシュＥＥＰＲＯＭでは、本体のメモリセルに
書き換え可能なＲＯＭを使用する。このため、ヒューズ
セル１１０のメモリセルＭＣも書き換え可能なＲＯＭに
できる。これにより、データの書き換えが可能となる。By the way, in the flash EEPROM described in the first to seventh embodiments, a rewritable ROM is used for the memory cell of the main body. Therefore, the memory cell MC of the fuse cell 110 can also be a rewritable ROM. Thereby, data can be rewritten.
【０２１１】図３１に示すように、第８の実施形態で
は、上記データ（ａ）〜（ｆ）の書き換えを可能にする
ために、メモリセルＭＣのビット線ＦＵＳＥＢＩＴにヒ
ューズセルデータプログラム／イレーズ回路１１５’を
接続している。As shown in FIG. 31, in the eighth embodiment, in order to enable rewriting of the data (a) to (f), a fuse cell data program / erase circuit is connected to the bit line FUSEBIT of the memory cell MC. 115 'is connected.
【０２１２】このような第８の実施形態によれば、上記
データ（ａ）〜（ｆ）のうち、例えば（ｂ）書き込み／
消去禁止ブロックのアドレスを示すデータ、（ｃ）入／
出力データのビット数を決めるビット構成の設定デー
タ、（ｅ）データ消去のブロックサイズを決めるＴＯＰ
ＢＯＯＴ／ＢＯＴＴＯＭＢＯＯＴの切り替えデータ、
などを、メーカ側だけでなく必要に応じてユーザ側でも
切り変えることができる。これらのデータ（ｂ）、
（ｃ）、（ｅ）等をユーザ側で好みに応じて切り換える
ことを可能にすることで、ユーザに便利な製品を提供で
きる。According to the eighth embodiment, of the above data (a) to (f), for example, (b) write / write
Data indicating the address of the erasure prohibited block, (c) input /
Setting data of a bit configuration that determines the number of bits of output data, (e) TOP that determines a block size of data erasure
BOOT / BOTTOMBOOT switching data,
Can be switched not only by the manufacturer but also by the user as needed. These data (b),
By allowing the user to switch between (c) and (e) according to his / her preference, a product that is convenient for the user can be provided.
【０２１３】［第９の実施形態］第９の実施形態は、チ
ップ上へのヒューズセルアレイ１１４の配置の工夫に関
している。[Ninth Embodiment] The ninth embodiment relates to a device for disposing the fuse cell array 114 on a chip.
【０２１４】図３２は、第９の実施形態に係るフラッシ
ュＥＥＰＲＯＭの一構成例を示すブロック図である。FIG. 32 is a block diagram showing a configuration example of a flash EEPROM according to the ninth embodiment.
【０２１５】図３２に示すように、ヒューズセル１１０
は、いくつかを一つのヒューズセルアレイ１１４にまと
め、チップ上の、ある箇所に集中させて配置されるのが
良い。As shown in FIG. 32, the fuse cell 110
It is preferable that some of them are combined into one fuse cell array 114 and arranged in a concentrated manner at a certain location on the chip.
【０２１６】このように、ヒューズセル１１０を一つの
ヒューズセルアレイ１１４にまとめ、集中的に配置する
ことにより、チップ上に効率良く配置することができ、
特にチップの面積の増加を抑制することができる。As described above, by arranging the fuse cells 110 in one fuse cell array 114 and intensively arranging them, the fuse cells can be efficiently arranged on a chip.
In particular, an increase in chip area can be suppressed.
【０２１７】第９の実施形態では、ヒューズセルアレイ
１１４は、ヒューズセルデータラッチ回路１１１の近傍
に配置されている。In the ninth embodiment, the fuse cell array 114 is arranged near the fuse cell data latch circuit 111.
【０２１８】［第１０の実施形態］第１０の実施形態
は、ヒューズセルアレイ１１４に形成されるワード線Ｗ
Ｌの形成方向の工夫に関している。[Tenth Embodiment] In a tenth embodiment, a word line W formed in a fuse cell array 114 is formed.
The present invention relates to a device for forming L.
【０２１９】図３３は、第１０の実施形態に係るフラッ
シュＥＥＰＲＯＭのヒューズセルアレイと、本体メモリ
セルアレイとの関係を示す図である。FIG. 33 is a diagram showing the relationship between the fuse cell array of the flash EEPROM according to the tenth embodiment and the main memory cell array.
【０２２０】図３３に示すように、１つのチップ６０１
には、ヒューズセルアレイ１１４と、本体のメモリセル
アレイ１１とがそれぞれ形成されている。ヒューズセル
アレイ１１４および本体のメモリセルアレイ１１にはそ
れぞれ、複数のワード線ＷＬと、これら複数のワード線
ＷＬに交差する図示せぬ複数のビット線とが形成され
る。複数のワード線ＷＬと複数のビット線との各電気的
交点には、フローティングゲートＦＧを有する複数のメ
モリセルが形成される。As shown in FIG. 33, one chip 601
, A fuse cell array 114 and a main body memory cell array 11 are formed. A plurality of word lines WL and a plurality of bit lines (not shown) intersecting the plurality of word lines WL are formed in each of the fuse cell array 114 and the memory cell array 11 of the main body. At each electrical intersection between the plurality of word lines WL and the plurality of bit lines, a plurality of memory cells having a floating gate FG are formed.
【０２２１】このようなヒューズセルアレイ１１４およ
び本体のメモリセルアレイ１１において、ヒューズセル
アレイ１１４に形成されるワード線ＷＬの方向は、本体
メモリセルアレイ１１に形成されるワード線ＷＬの方向
と一致させることが好ましい。In such a fuse cell array 114 and the memory cell array 11 of the main body, the direction of the word line WL formed in the fuse cell array 114 preferably coincides with the direction of the word line WL formed in the memory cell array 11 of the main body. .
【０２２２】ワード線ＷＬの方向が互いに一致していな
いと、ヒューズセルアレイ１１４に形成されるメモリセ
ルの特性と、本体メモリセルアレイ１１に形成されるメ
モリセルの特性とが、プロセス上の事情により、大きく
異なってしまう可能性があるためである。特性が大きく
異なってしまうと、同じ昇圧電圧ＶＤＤＲを使用して
の、信頼性の高いデータ読み出しが難しくなる。If the directions of the word lines WL do not coincide with each other, the characteristics of the memory cells formed in the fuse cell array 114 and the characteristics of the memory cells formed in the main body memory cell array 11 may vary depending on the process. This is because there is a possibility that it will be significantly different. If the characteristics are significantly different, it becomes difficult to read data with high reliability using the same boosted voltage VDDR.
【０２２３】プロセス上の事情とは、例えば“シャドー
効果”である。メモリセルのソース／ドレイン領域は、
半導体のドナー／アクセプタとなる不純物を、ワード線
ＷＬをマスクに用いてイオン注入する技術により形成さ
れる。そして、これらのイオンは、シリコンウェーハの
ような半導体基板に対して、所定の角度、傾けて注入さ
れることが一般的である。このような注入では、例えば
ソース／ドレイン領域に注入される不純物が、ワード線
ＷＬによって遮られ、ソース／ドレイン領域に濃度差を
発生させる。これが、いわゆる“シャドー効果”であ
る。ソース／ドレイン領域の濃度差は、メモリセルの特
性を左右する。The situation in the process is, for example, the “shadow effect”. The source / drain region of the memory cell is
An impurity serving as a donor / acceptor of a semiconductor is formed by ion implantation using the word line WL as a mask. In general, these ions are implanted into a semiconductor substrate such as a silicon wafer at a predetermined angle. In such implantation, for example, impurities implanted in the source / drain regions are blocked by the word lines WL, causing a concentration difference in the source / drain regions. This is the so-called “shadow effect”. The concentration difference between the source / drain regions affects the characteristics of the memory cell.
【０２２４】このような事情を、第１０の実施形態で
は、ヒューズセルアレイ１１４に形成されるワード線Ｗ
Ｌの方向を、本体のメモリセルアレイ１１に形成される
ワード線ＷＬの方向に一致させることにより、解消す
る。In the tenth embodiment, the word line W formed in the fuse cell array 114 is changed.
The problem is solved by making the direction of L coincide with the direction of the word line WL formed in the memory cell array 11 of the main body.
【０２２５】つまりヒューズセルアレイ１１４と本体の
メモリセルアレイ１１とで、互いにワード線ＷＬの形成
方向を一致させることにより、ヒューズセルアレイ１１
４に形成されるメモリセルの例えばソース／ドレイン領
域、および本体メモリセルアレイ１１のメモリセル例え
ばソース／ドレイン領域とが、全く同じ条件で形成でき
る。これにより、双方のメモリセルの特性を揃えやすく
なる。That is, the word lines WL are formed in the same direction in the fuse cell array 114 and the memory cell array 11 of the main body.
For example, the source / drain regions of the memory cells formed in the memory cell 4 and the memory cells of the main memory cell array 11 such as the source / drain regions can be formed under exactly the same conditions. This makes it easier to make the characteristics of both memory cells uniform.
【０２２６】ヒューズセルアレイ１１４および本体メモ
リセルアレイ１１それぞれに形成されるメモリセルの特
性を揃えることは、ヒューズセルアレイ１１４および本
体メモリセルアレイ１１それぞれから、例えば同じ昇圧
電圧ＶＤＤＲを使用して、データを読み出すとき、信頼
性の高いデータ読み出しを可能にする、という効果があ
る。Matching the characteristics of the memory cells formed in the fuse cell array 114 and the main body memory cell array 11 is necessary when reading data from the fuse cell array 114 and the main body memory cell array 11 using, for example, the same boosted voltage VDDR. This has the effect of enabling highly reliable data reading.
【０２２７】さらに、ヒューズセルアレイ１１４および
本体メモリセルアレイ１１それぞれから、例えば同じ昇
圧電圧ＶＤＤＲを使用してデータを読み出すことは、昇
圧電圧ＶＤＤＲを発生させる発生装置、第１〜第９の実
施形態では、リングオシレータ１０４、チャージポンプ
回路１０５、およびＶＤＤＲレベル検知回路１０６等に
より構成される回路部分を、ヒューズセルアレイ１１４
と、本体メモリセルアレイ１１とで共有することを可能
にする。Further, reading data from each of the fuse cell array 114 and the main body memory cell array 11 using, for example, the same boosted voltage VDDR is performed by a generator for generating the boosted voltage VDDR. In the first to ninth embodiments, A circuit portion including the ring oscillator 104, the charge pump circuit 105, the VDDR level detection circuit 106, and the like is replaced with a fuse cell array 114.
And can be shared with the main body memory cell array 11.
【０２２８】昇圧電圧ＶＤＤＲを発生させる回路部分
を、ヒューズセルアレイ１１４と、本体メモリセルアレ
イ１１とで共有することは、チップ面積の増加を抑制す
る効果がある。特にチャージポンプ回路１０５に含まれ
るキャパシタは大きな面積が必要である。このようなチ
ャージポンプ回路１０５を含む回路、即ち昇圧回路８１
をヒューズセルアレイ１１４と、本体メモリセルアレイ
１１とで共有することは、チップ面積の増加を抑制する
効果を各段に高める。Sharing the circuit portion for generating the boosted voltage VDDR between the fuse cell array 114 and the main body memory cell array 11 has the effect of suppressing an increase in chip area. In particular, the capacitor included in the charge pump circuit 105 requires a large area. A circuit including such a charge pump circuit 105, that is, a booster circuit 81
Is shared between the fuse cell array 114 and the main body memory cell array 11, thereby increasing the effect of suppressing an increase in chip area in each stage.
【０２２９】[0229]
【発明の効果】以上説明したようにこの発明によれば、
複数の品種に対応した所望のモード設定用データ等を記
憶するデータ記憶部を備えた半導体集積回路装置におい
て、（１）外部電源の変動に対する高い信頼性、（２）
低電源電圧下でも高精度なデータ読み出しが可能、
（３）パワーオン時から正常な動作が可能、（４）優れ
た耐久性、（５）微細な構造、のいずれかを少なくとも
有する上記データ記憶部を備えた半導体集積回路装置を
提供できる。As described above, according to the present invention,
In a semiconductor integrated circuit device provided with a data storage unit for storing desired mode setting data and the like corresponding to a plurality of types, (1) high reliability against fluctuations in an external power supply, (2)
High-precision data reading is possible even under low power supply voltage,
It is possible to provide a semiconductor integrated circuit device provided with the data storage unit having at least one of (3) normal operation from power-on, (4) excellent durability, and (5) fine structure.
【図１】 図１はこの発明を不揮発性半導体メモリに実
施した場合のチップ内部の一構成例を示すブロック図。FIG. 1 is a block diagram showing an example of a configuration inside a chip when the present invention is applied to a nonvolatile semiconductor memory.
【図２】 図２はモード信号発生回路の回路図。FIG. 2 is a circuit diagram of a mode signal generation circuit.
【図３】 図３はセンスアンプ回路及びＩ／Ｏバッファ
の回路図。FIG. 3 is a circuit diagram of a sense amplifier circuit and an I / O buffer.
【図４】 図４は信号Ａddおよび /Ａddを発生する回路
の回路図。FIG. 4 is a circuit diagram of a circuit for generating signals Add and / Add.
【図５】 図５は不揮発性トランジスタの書き込み時、
消去時及び読み出し時における電位関係を示す図。FIG. 5 is a diagram illustrating a write operation of a nonvolatile transistor;
FIG. 9 is a diagram showing a potential relationship at the time of erasing and reading.
【図６】 図６（Ａ）図は不揮発性トランジスタに書き
込みを実施するときの概念図、図６（Ｂ）は不揮発性ト
ランジスタに消去を実施するときの概念図。FIG. 6A is a conceptual diagram when writing is performed on a nonvolatile transistor, and FIG. 6B is a conceptual diagram when erasing is performed on a nonvolatile transistor.
【図７】 図７はこの発明の第１の実施形態に係る半導
体集積回路の構成を示すブロック図。FIG. 7 is a block diagram showing a configuration of a semiconductor integrated circuit according to the first embodiment of the present invention.
【図８】 図８（Ａ）はメモリセルアレイの回路図、図
８（Ｂ）はメモリセルの断面図、図８（Ｃ）はメモリセ
ルのシンボル図、図８（Ｄ）はメモリセルの等価回路
図。8A is a circuit diagram of a memory cell array, FIG. 8B is a cross-sectional view of the memory cell, FIG. 8C is a symbol diagram of the memory cell, and FIG. circuit diagram.
【図９】 図９はこの発明の第２の実施形態に係る半導
体集積回路の構成を示すブロック図。FIG. 9 is a block diagram showing a configuration of a semiconductor integrated circuit according to a second embodiment of the present invention.
【図１０】 図１０はこの発明の第３の実施形態に係る
半導体集積回路の構成を示すブロック図。FIG. 10 is a block diagram showing a configuration of a semiconductor integrated circuit according to a third embodiment of the present invention.
【図１１】 図１１はこの発明の第４の実施形態に係る
フラッシュＥＥＰＲＯＭのコントロールシーケンスを示
す流れ図。FIG. 11 is a flowchart showing a control sequence of a flash EEPROM according to a fourth embodiment of the present invention.
【図１２】 図１２はこの発明の第４の実施形態に係る
フラッシュＥＥＰＲＯＭの構成を示すブロック図。FIG. 12 is a block diagram showing a configuration of a flash EEPROM according to a fourth embodiment of the present invention.
【図１３】 図１３はパワーオンリセット回路の回路
図。FIG. 13 is a circuit diagram of a power-on reset circuit.
【図１４】 図１４はレファレンス電圧発生回路の回路
図。FIG. 14 is a circuit diagram of a reference voltage generation circuit.
【図１５】 図１５はタイミング調整回路の回路図。FIG. 15 is a circuit diagram of a timing adjustment circuit.
【図１６】 図１６はオシレータの回路図。FIG. 16 is a circuit diagram of an oscillator.
【図１７】 図１７はチャージポンプ回路の回路図。FIG. 17 is a circuit diagram of a charge pump circuit.
【図１８】 図１８はＶＤＤＲレベル検知回路の回路
図。FIG. 18 is a circuit diagram of a VDDR level detection circuit.
【図１９】 図１９はラッチ回路の回路図。FIG. 19 is a circuit diagram of a latch circuit.
【図２０】 図２０はヒューズセルデータラッチトリガ
回路の回路図。FIG. 20 is a circuit diagram of a fuse cell data latch trigger circuit.
【図２１】 図２１はヒューズセルコントロール回路の
回路図。FIG. 21 is a circuit diagram of a fuse cell control circuit.
【図２２】 図２２はヒューズセルの回路図。FIG. 22 is a circuit diagram of a fuse cell.
【図２３】 図２３はヒューズセルデータラッチ回路の
回路図。FIG. 23 is a circuit diagram of a fuse cell data latch circuit.
【図２４】 図２４はデータ読み出し／ラッチシーケン
スを示す波形図。FIG. 24 is a waveform chart showing a data read / latch sequence.
【図２５】 図２５はこの発明の第５の実施形態に係る
ヒューズセルデータラッチトリガ回路の回路図。FIG. 25 is a circuit diagram of a fuse cell data latch trigger circuit according to a fifth embodiment of the present invention.
【図２６】 図２６はこの発明の第５の実施形態に係る
データ読み出し／ラッチシーケンスを示す波形図。FIG. 26 is a waveform chart showing a data read / latch sequence according to a fifth embodiment of the present invention.
【図２７】 図２７（Ａ）はこの発明の第５の実施形態
に係るフラッシュＥＥＰＲＯＭを回路基板上に配置した
状態を示す図、図２７（Ｂ）は内部チップイネーブル信
号出力回路の回路図。FIG. 27A is a diagram showing a state in which a flash EEPROM according to a fifth embodiment of the present invention is arranged on a circuit board, and FIG. 27B is a circuit diagram of an internal chip enable signal output circuit.
【図２８】 図２８はこの発明の第６の実施形態に係る
ヒューズセルデータラッチトリガ回路の回路図。FIG. 28 is a circuit diagram of a fuse cell data latch trigger circuit according to a sixth embodiment of the present invention.
【図２９】 図２９はこの発明の第７の実施形態に係る
ヒューズセルアレイのパターン平面図。FIG. 29 is a pattern plan view of a fuse cell array according to a seventh embodiment of the present invention.
【図３０】 図３０はこの発明の第７の実施形態に係る
ヒューズセルアレイの等価回路図。FIG. 30 is an equivalent circuit diagram of a fuse cell array according to a seventh embodiment of the present invention.
【図３１】 図３１はこの発明の第８の実施形態に係る
ヒューズセルアレイの等価回路図。FIG. 31 is an equivalent circuit diagram of a fuse cell array according to an eighth embodiment of the present invention.
【図３２】 図３２はこの発明の第９の実施形態に係る
フラッシュＥＥＰＲＯＭの一構成例を示すブロック図。FIG. 32 is a block diagram showing a configuration example of a flash EEPROM according to a ninth embodiment of the present invention;
【図３３】 図３３はこの発明の第１０の実施形態に係
るフラッシュＥＥＰＲＯＭのヒューズセルアレイと本体
メモリセルアレイとの関係を示す図。FIG. 33 is a view showing a relationship between a fuse cell array and a main body memory cell array of a flash EEPROM according to a tenth embodiment of the present invention.
１１…メモリセルアレイ、 １２…アドレスバッファ、 １３…ロウデコーダ、 １４…カラムデコーダ、 １５…ソースデコーダ、 １６…モード信号発生回路、 １７…Ｉ／Ｏ制御回路、 １８…カラムセレクタ、 １９…書き込み回路、 ２０…センスアンプ、 ２１…Ｉ／Ｏバッファ、 ２２…コマンド／ユーザインターフェース回路、 ２３…内部制御回路、 ２４…内部電源／昇圧回路、 ３１…不揮発性トランジスタ、 ３４…負荷、 ３７…トランスミッションゲート、 ４０…ラッチ回路、 ８０…内部電源電圧発生回路、 ８１…内部電源電圧昇圧回路、 ８２…コントローラ、 ８３…昇圧電圧検知回路、 ８４…タイミング調整回路、 ８５…ラッチ（フリップフロップ）、 １０１…パワーオンリセット回路、 １０２…レファレンス電圧発生回路、 １０３…タイミング調整回路、 １０４…リングオシレータ、 １０５…チャージポンプ回路、 １０６…ＶＤＤＲレベル検知回路、 １０７…ラッチ回路、 １０８…ヒューズセルデータラッチトリガ回路、 １０９…ヒューズセル制御回路、 １１０…ヒューズセル、 １１１…ヒューズセルデータラッチ回路、 １１２…内部チップイネーブル信号出力回路、 １１４…ヒューズセルアレイ、 １１５…ヒューズセルデータ書き込み回路、 １１５’…ヒューズセルデータ書き込み／消去回路、 ２０１…ローパスフィルタ、 ２０２…カレントミラー回路、 ２０３…ファーストステージ、 ２０４…遅延回路、 ２０５、２０６…インバータ、 ２０７…遅延回路、 ３０１、３０２…遅延回路、 ３０３…フリップフロップ、 ６０１…チップ。 11: memory cell array, 12: address buffer, 13: row decoder, 14: column decoder, 15: source decoder, 16: mode signal generation circuit, 17: I / O control circuit, 18: column selector, 19: write circuit, Reference Signs List 20: sense amplifier, 21: I / O buffer, 22: command / user interface circuit, 23: internal control circuit, 24: internal power / boost circuit, 31: nonvolatile transistor, 34: load, 37: transmission gate, 40 ... Latch circuit, 80 ... Internal power supply voltage generation circuit, 81 ... Internal power supply voltage boost circuit, 82 ... Controller, 83 ... Boost voltage detection circuit, 84 ... Timing adjustment circuit, 85 ... Latch (flip-flop), 101 ... Power-on reset Circuit, 102 ... reference voltage generation circuit, 103: timing adjustment circuit, 104: ring oscillator, 105: charge pump circuit, 106: VDDR level detection circuit, 107: latch circuit, 108: fuse cell data latch trigger circuit, 109: fuse cell control circuit, 110: fuse cell, 111: fuse cell data latch circuit, 112: internal chip enable signal output circuit, 114: fuse cell array, 115: fuse cell data write circuit, 115 ': fuse cell data write / erase circuit, 201: low-pass filter, 202: current mirror Circuit: 203: first stage, 204: delay circuit, 205, 206: inverter, 207: delay circuit, 301, 302: delay circuit, 303: flip-flop, 601: chip.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 番場 博則 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 田浦 忠行 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 斉藤 栄俊 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Hironori Bamba 580-1, Horikawa-cho, Saiwai-ku, Kawasaki-shi, Kanagawa Prefecture Inside the Toshiba Semiconductor System Technology Center Co., Ltd. No. 580 No. 1 Toshiba Semiconductor System Technology Center Co., Ltd. (72) Inventor Eitoshi Saito No. 580-1 Horikawa-cho, Saiwai-ku, Kawasaki-shi, Kanagawa Pref.