JPH10313240A - Power-on reset circuit - Google Patents

PROBLEM TO BE SOLVED: To provide an output of a reset pulse by which reset is surely released. SOLUTION: At application of a power supply voltage VDD, a reset pulse generating circuit 30 provides an output of a reset pulse S33 in response to a rise time of the VDD. A flip-flop (FF) 42 is set by the rise of the S 33, a power-on reset pulse PR goes to 'H' and a counter 41 is reset. The VDD rises and becomes stable and when a clock signal CK fed from a clock supply source 10 is made stable, the number of CK pulses is counted by the counter 41. When the count reaches a prescribed count, an output signal S41 of the counter 41 changes from 'L' to 'H'. Thus, the FF 42 is reset and the PR falls down to 'L'. Elements 21, 22 are set by the rise of the PR toward 'H' and the resetting is released by the fall of the PR.

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体集積回路内
に設けられ、電源投入時において該半導体集積回路内の
素子をリセットするためのパワーオンリセット信号を出
力するパワーオンリセット回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power-on reset circuit provided in a semiconductor integrated circuit and outputting a power-on reset signal for resetting an element in the semiconductor integrated circuit when power is turned on. .

【０００２】[0002]

【従来の技術】図２は、従来のパワーオンリセット回路
の一構成例を示す回路図である。このパワーオンリセッ
ト回路は、半導体集積回路内に設けられ、電源電圧ＶＤ
Ｄとグランド（以下、「ＧＮＤ」という）との間に抵抗
１及び容量２が直列に接続されている。抵抗１と容量２
との間のノードＮ１には、パワーオンリセットパルスＳ
３を出力する相補型ＭＯＳトランジスタ（以下、「ＣＭ
ＯＳ」という）インバータ３が接続されている。図３
は、図２中のＣＭＯＳインバータ３の回路図である。こ
のＣＭＯＳインバータ３は、Ｐチャネル型ＭＯＳトラン
ジスタ（以下、「ＰＭＯＳ」という）３ａ及びＮチャネ
ル型ＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）
３ｂを有し、これらが電源電圧ＶＤＤとＧＮＤとの間に
直列に接続されている。2. Description of the Related Art FIG. 2 is a circuit diagram showing a configuration example of a conventional power-on reset circuit. This power-on reset circuit is provided in a semiconductor integrated circuit and has a power supply voltage VD
A resistor 1 and a capacitor 2 are connected in series between D and a ground (hereinafter, referred to as “GND”). Resistance 1 and capacitance 2
The power-on reset pulse S
3 (hereinafter referred to as “CM”).
OS ”) is connected. FIG.
3 is a circuit diagram of the CMOS inverter 3 in FIG. The CMOS inverter 3 includes a P-channel MOS transistor (hereinafter, referred to as “PMOS”) 3 a and an N-channel MOS transistor (hereinafter, referred to as “NMOS”).
3b, which are connected in series between the power supply voltage VDD and GND.

【０００３】図４は図２の電圧波形図であり、この図４
を参照しつつ、図２及び図３のパワーオンリセット回路
の動作を説明する。半導体集積回路内には、外部のクロ
ック供給源から供給されるクロック信号に同期して動作
する複数の素子が設けられている。図４の時刻ｔ１にお
いて、電源電圧ＶＤＤが半導体集積回路及び外部のクロ
ック供給源に印加される。半導体集積回路に電源電圧Ｖ
ＤＤが印加されると、抵抗１及び容量２に電源電流が流
れ、ノードＮ１の電圧が上昇していく。この時、インバ
ータ３内のＰＭＯＳ３ａがオン状態、ＮＭＯＳ３ｂがオ
フ状態のため、該ＰＭＯＳ３ａに電源電流が流れ、該イ
ンバータ３から出力されるパワーオンリセットパルスＳ
３が“Ｈ”レベルに立上る。パワーオンリセットパルス
Ｓ３が“Ｈ”レベルに立上ると、半導体集積回路内の素
子がリセットされる。ノードＮ１の電圧が上昇してい
き、インバータ３の閾値電圧Ｖｔに達する時刻ｔ２にな
ると、該インバータ３内のＰＭＯＳ３ａがオフ状態、Ｎ
ＭＯＳ３ｂがオン状態になるため、該インバータ３の出
力端子側からＧＮＤ側へ放電電流が流れ、パワーオンリ
セットパルスＳ３が“Ｌ”レベルに立下る。パワーオン
リセットパルスＳ３が“Ｌ”レベルに立下ると、半導体
集積回路内の素子のリセットが解除され、外部のクロッ
ク供給源から供給されるクロック信号によって該素子が
所定の動作を行う。FIG. 4 is a voltage waveform diagram of FIG.
The operation of the power-on reset circuit of FIGS. 2 and 3 will be described with reference to FIG. In a semiconductor integrated circuit, a plurality of elements that operate in synchronization with a clock signal supplied from an external clock supply source are provided. At time t1 in FIG. 4, the power supply voltage VDD is applied to the semiconductor integrated circuit and an external clock supply source. Power supply voltage V
When DD is applied, a power supply current flows through the resistor 1 and the capacitor 2, and the voltage of the node N1 increases. At this time, since the PMOS 3a in the inverter 3 is in the ON state and the NMOS 3b is in the OFF state, the power supply current flows through the PMOS 3a and the power-on reset pulse S output from the inverter 3
3 rises to "H" level. When the power-on reset pulse S3 rises to the "H" level, the elements in the semiconductor integrated circuit are reset. At time t2 when the voltage of the node N1 rises and reaches the threshold voltage Vt of the inverter 3, the PMOS 3a in the inverter 3 is turned off and N
Since MOS 3b is turned on, a discharge current flows from the output terminal side of inverter 3 to the GND side, and power-on reset pulse S3 falls to "L" level. When the power-on reset pulse S3 falls to the "L" level, the reset of the element in the semiconductor integrated circuit is released, and the element performs a predetermined operation by a clock signal supplied from an external clock supply source.

【０００４】[0004]

【発明が解決しようとする課題】しかしながら、従来の
パワーオンリセット回路では、次のような課題があっ
た。従来のパワーオンリセット回路では、抵抗１及び容
量２を用いた時定数によってパワーオンリセットパルス
Ｓ３を発生させているので、該パワーオンリセットパル
ス出力時間（即ち、パルス幅）が、時定数によって決定
される。そのため、電源電圧ＶＤＤの印加時（即ち、パ
ワーオン時）の外部のクロック供給源によるクロック信
号の供給が不安定な状態で、半導体集積回路内の素子の
リセットが解除され、誤動作する可能性があった。本発
明は、前記従来技術が持っていた課題を解決し、的確に
リセットの解除が行えるパワーオンリセットパルス出力
用のパワーオンリセット回路を提供することを目的とす
る。However, the conventional power-on reset circuit has the following problems. In the conventional power-on reset circuit, the power-on reset pulse S3 is generated by a time constant using the resistor 1 and the capacitor 2, so that the power-on reset pulse output time (that is, the pulse width) is determined by the time constant. Is done. Therefore, in a state where the supply of the clock signal from the external clock supply source is unstable when the power supply voltage VDD is applied (that is, at the time of power-on), the reset of the elements in the semiconductor integrated circuit is released, which may cause a malfunction. there were. An object of the present invention is to solve the problems of the prior art and to provide a power-on reset circuit for outputting a power-on reset pulse that can release a reset accurately.

【０００５】[0005]

【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの請求項１の発明では、電源電圧の印
加によって動作するクロック供給源から供給されるクロ
ック信号に応答して、所定の動作を行う素子を有する半
導体集積回路内に設けられ、前記電源電圧の印加時にパ
ワーオンリセットパルスを出力して前記素子をリセット
するパワーオンリセット回路において、前記電源電圧の
印加時に該電源電圧の立上り時間に対応したパルス幅の
リセットパルスを発生するリセットパルス発生手段と、
計数手段と、パルス幅調整手段とを備えている。前記計
数手段は、前記リセットパルスの前縁でリセットされ、
前記クロック供給源から供給される前記クロック信号
が、前記電源電圧の立上り時の不安定波形から計数可能
な安定波形になると、この安定波形のクロック信号のパ
ルス数を計数し、この計数値が、該クロック信号の安定
化時間を考慮して設定された所定の値になると、出力信
号を出力するものである。さらに、前記パルス幅調整手
段は、前記リセットパルスの前縁に応答して前記パワー
オンリセットパルスの前縁を立上げまたは立下げ、前記
出力信号に応答して該パワーオンリセットパルスの後縁
を立下げまたは立上げた該パワーオンリセットパルスを
出力して、前記素子へ供給するものである。請求項２の
発明では、請求項１のパワーオンリセット回路におい
て、前記リセットパルス発生手段は、前記電源電圧の印
加時に抵抗及び容量の時定数によって前記リセットパル
スを発生する構成にしている。請求項３の発明では、請
求項１のパワーオンリセット回路において、前記パルス
幅調整手段は、前記リセットパルスの前縁によりセット
され、前記出力信号によりリセットされて前記パワーオ
ンリセットパルスを出力するフリップフロップで構成し
ている。According to a first aspect of the present invention, in order to solve the above-described problems, a clock signal supplied from a clock supply source that operates by applying a power supply voltage is provided. A power-on reset circuit that is provided in a semiconductor integrated circuit having an element that performs a predetermined operation and outputs a power-on reset pulse when the power supply voltage is applied to reset the element; Reset pulse generating means for generating a reset pulse having a pulse width corresponding to the rise time of
It has a counting means and a pulse width adjusting means. The counting means is reset at a leading edge of the reset pulse,
When the clock signal supplied from the clock supply source becomes a stable waveform that can be counted from an unstable waveform at the time of rising of the power supply voltage, the number of pulses of the clock signal having the stable waveform is counted, and the counted value is An output signal is output when a predetermined value set in consideration of the stabilization time of the clock signal is reached. Further, the pulse width adjusting means rises or falls a leading edge of the power-on reset pulse in response to a leading edge of the reset pulse, and adjusts a trailing edge of the power-on reset pulse in response to the output signal. The falling or rising power-on reset pulse is output and supplied to the element. According to a second aspect of the present invention, in the power-on reset circuit according to the first aspect, the reset pulse generating means generates the reset pulse according to a time constant of a resistor and a capacitor when the power supply voltage is applied. According to a third aspect of the present invention, in the power-on reset circuit according to the first aspect, the pulse width adjustment means is set by a leading edge of the reset pulse and is reset by the output signal to output the power-on reset pulse. It consists of

【０００６】本発明によれば、以上のようにパワーオン
リセット回路を構成したので、電源電圧が半導体集積回
路及びクロック供給源に印加されると、この電源電圧の
立上り時間に対応したパルス幅のリセットパルスがリセ
ットパルス発生手段から発生される。発生されたリセッ
トパルスの前縁で、計数手段がリセットされると共に、
パルス幅調整手段から出力されるパワーオンリセットパ
ルスの前縁が立上りまたは立下る。このパワーオンリセ
ットパルスの前縁で、半導体集積回路内の素子がリセッ
トされる。電源電圧の印加によってクロック供給源が動
作し、このクロック供給源から安定したクロック信号が
供給されるようになると、この安定したクロック信号の
パルス数を計数手段が計数（カウント）していく。計数
手段の計数値（カウント値）が、クロック供給源から供
給されるクロック信号の安定化時間を考慮して設定され
た所定の値になると、出力信号を出力する。この出力信
号によってパルス幅調整手段が、パワーオンリセットパ
ルスの後縁を立下げまたは立上げる。このパワーオンリ
セットパルスの後縁により、半導体集積回路内の素子の
リセットが解除され、該素子が、クロック供給源から供
給される安定したクロック信号によって所定の動作を行
う。According to the present invention, since the power-on reset circuit is configured as described above, when the power supply voltage is applied to the semiconductor integrated circuit and the clock supply source, the pulse width corresponding to the rise time of the power supply voltage is increased. A reset pulse is generated from reset pulse generation means. At the leading edge of the generated reset pulse, the counting means is reset,
The leading edge of the power-on reset pulse output from the pulse width adjusting means rises or falls. At the leading edge of the power-on reset pulse, the elements in the semiconductor integrated circuit are reset. The clock supply source operates by application of the power supply voltage, and when a stable clock signal is supplied from the clock supply source, the counting means counts the number of pulses of the stable clock signal. When the count value (count value) of the counting means reaches a predetermined value set in consideration of the stabilization time of the clock signal supplied from the clock supply source, an output signal is output. With this output signal, the pulse width adjusting means lowers or raises the trailing edge of the power-on reset pulse. The reset of the element in the semiconductor integrated circuit is released by the trailing edge of the power-on reset pulse, and the element performs a predetermined operation by a stable clock signal supplied from a clock supply source.

【０００７】[0007]

【発明の実施の形態】図１は、本発明の実施形態を示す
パワーオンリセット回路の回路図である。電源電圧ＶＤ
Ｄは、半導体集積回路外部に設けられたクロック供給源
１０と、パワーオンリセット回路を内蔵した半導体集積
回路２０とに印加される。クロック供給源１０は、発振
器等で構成され、電源電圧ＶＤＤの印加によって一定の
周波数のクロック信号ＣＫを生成し、このクロック信号
ＣＫを半導体集積回路２０に供給する回路である。クロ
ック供給源１０から供給されるクロック信号ＣＫは、電
源電圧ＶＤＤの立上り時には不安定波形であるが、所定
の安定化時間を経過すると安定波形になる。半導体集積
回路２０内には、クロック信号ＣＫに同期して動作する
論理回路等の複数の素子２１，２２，…が設けられると
共に、これらの素子２１，２２，…にパワーオンリセッ
トパルスＰＲを与えるためのパワーオンリセット回路が
設けられている。FIG. 1 is a circuit diagram of a power-on reset circuit showing an embodiment of the present invention. Power supply voltage VD
D is applied to a clock supply source 10 provided outside the semiconductor integrated circuit and to a semiconductor integrated circuit 20 having a built-in power-on reset circuit. The clock supply source 10 is a circuit that includes an oscillator or the like, generates a clock signal CK having a constant frequency by applying a power supply voltage VDD, and supplies the clock signal CK to the semiconductor integrated circuit 20. The clock signal CK supplied from the clock supply source 10 has an unstable waveform when the power supply voltage VDD rises, but has a stable waveform after a predetermined stabilization time has elapsed. In the semiconductor integrated circuit 20, a plurality of elements 21, 22,... Such as logic circuits operating in synchronization with the clock signal CK are provided, and a power-on reset pulse PR is applied to these elements 21, 22,. Power-on reset circuit is provided.

【０００８】パワーオンリセット回路は、電源電圧ＶＤ
Ｄの印加時に該電源電圧ＶＤＤの立上り時間に対応した
パルス幅のリセットパルスＳ３３を発生するリセットパ
ルス発生手段（例えば、リセットパルス発生回路）３０
と、リセットパルスＳ３３によってリセットされ、クロ
ック信号ＣＫのパルスをカウントしてこのカウント値が
所定の値になると出力信号Ｓ４１を出力する計数手段
（例えば、アップカウンタ）４１と、リセットパルスＳ
３３の前縁に応答してパワーオンリセットパルスＰＲを
出力し、出力信号Ｓ４１に応答して該パワーオンリセッ
トパルスＰＲの出力を停止するパルス幅調整手段（例え
ば、セット・リセット型のフリップフロップ）４２と
で、構成されている。リセットパルス発生回路３０は、
例えば、従来の図２のパワーオンリセット回路と同様
に、電源電圧ＶＤＤの印加時に抵抗３１及び容量３２の
時定数によってリセットパルスＳ３３を発生する回路で
あり、該抵抗３１及び容量３２が電源電圧ＶＤＤとＧＮ
Ｄとの間に直列に接続されている。抵抗３１と容量３２
の間のノードＮ３１には、リセットパルスＳ３３を出力
するＣＭＯＳインバータ３３が接続されている。ＣＭＯ
Ｓインバータ３３は、図３と同一の回路構成になってい
る。インバータ３３の出力端子には、カウンタ４１及び
フリップフロップ（以下、「ＦＦ」という）４２が接続
されている。The power-on reset circuit has a power supply voltage VD
Reset pulse generating means (for example, a reset pulse generating circuit) 30 that generates a reset pulse S33 having a pulse width corresponding to the rise time of the power supply voltage VDD when D is applied.
Counting means (for example, an up counter) 41 that counts the pulses of the clock signal CK and outputs an output signal S41 when the count value reaches a predetermined value;
A pulse width adjusting means (for example, a set / reset type flip-flop) which outputs a power-on reset pulse PR in response to the leading edge of 33 and stops outputting the power-on reset pulse PR in response to an output signal S41. 42. The reset pulse generation circuit 30
For example, similarly to the conventional power-on reset circuit of FIG. 2, this circuit generates a reset pulse S33 according to the time constant of the resistor 31 and the capacitor 32 when the power supply voltage VDD is applied. And GN
And D in series. Resistance 31 and capacitance 32
Is connected to a CMOS inverter 33 that outputs a reset pulse S33. CMO
The S inverter 33 has the same circuit configuration as that of FIG. The output terminal of the inverter 33 is connected to a counter 41 and a flip-flop (hereinafter, referred to as “FF”) 42.

【０００９】カウンタ４１は、クロック信号ＣＫが入力
されるクロック入力端子Ｃ、リセットパルスＳ３３が入
力されるリセット端子Ｒ、及び出力信号Ｓ４１を出力す
る出力端子Ｑを有し、該出力端子ＱがＦＦ４２に接続さ
れている。ＦＦ４２は、リセットパルスＳ３３を入力す
るセット端子Ｓ、出力信号Ｓ４１を入力するリセット端
子Ｒ、及びパワーオンリセットパルスＰＲを出力する出
力端子Ｑを有し、リセットパルスＳ３３によってセット
され、出力信号Ｓ４１によってリセットされてそれに応
じたパワーオンリセットパルスＰＲを出力して素子２
１，２２，…をリセットする機能を有している。The counter 41 has a clock input terminal C to which a clock signal CK is input, a reset terminal R to which a reset pulse S33 is input, and an output terminal Q to output an output signal S41. It is connected to the. The FF 42 has a set terminal S for inputting a reset pulse S33, a reset terminal R for inputting an output signal S41, and an output terminal Q for outputting a power-on reset pulse PR. The FF 42 is set by the reset pulse S33, and is set by the output signal S41. The element 2 is reset and outputs a corresponding power-on reset pulse PR.
Has a function of resetting 1, 2,.

【００１０】図５は、図１の電圧波形図であり、この図
５を参照しつつ、図１の回路動作を説明する。図５の時
刻ｔ１において、パワーオン（即ち、電源電圧ＶＤＤを
印加）すると、リセットパルス発生回路３０内の抵抗３
１及び容量３２からＧＮＤへ電源電流が流れ、ノードＮ
３１の電圧が上昇していく。この時、インバータ３３内
のＰＭＯＳがオン状態、ＮＭＯＳがオフ状態のため、電
源電圧ＶＤＤから出力端子へ電源電流が流れ、該インバ
ータ３３から出力されるリセットパルスＳ３３が“Ｈ”
レベルに立上る。リセットパルスＳ３３が“Ｈ”レベル
に立上ると、ＦＦ４２がセットされ、該ＦＦ４２から出
力されるパワーオンリセットパルスＰＲが“Ｈ”レベル
に立上る。さらに、リセットパルスＳ３３の立上りに応
答して、カウンタ４１がリセットされる。ノードＮ３１
の電圧が上昇し、時刻ｔ２においてインバータ３３の閾
値電圧Ｖｔに達すると、該インバータ３３内のＰＭＯＳ
がオフ状態、ＮＭＯＳがオン状態となり、該ＮＭＯＳを
通して出力端子からＧＮＤへ放電電流が流れ、リセット
パルスＳ３３が“Ｌ”レベルに立下る。このリセットパ
ルスＳ３３のパルス幅は、抵抗３１及び容量３２の時定
数に応じた時間となる。リセットパルスＳ３３が“Ｌ”
レベルに立下っても、ＦＦ４２はセット状態を維持し、
パワーオンリセットパルスＰＲが“Ｈ”レベルのままで
ある。FIG. 5 is a voltage waveform diagram of FIG. 1. The circuit operation of FIG. 1 will be described with reference to FIG. At time t1 in FIG. 5, when the power is turned on (that is, when the power supply voltage VDD is applied), the resistor 3 in the reset pulse generation circuit 30
1 and the capacitor 32, power supply current flows to GND, and the node N
The voltage of 31 increases. At this time, since the PMOS in the inverter 33 is on and the NMOS is off, the power supply current flows from the power supply voltage VDD to the output terminal, and the reset pulse S33 output from the inverter 33 is "H".
Rise to the level. When the reset pulse S33 rises to "H" level, the FF 42 is set, and the power-on reset pulse PR output from the FF 42 rises to "H" level. Further, the counter 41 is reset in response to the rising of the reset pulse S33. Node N31
Rises and reaches the threshold voltage Vt of the inverter 33 at time t2, the PMOS in the inverter 33
Is turned off, the NMOS is turned on, a discharge current flows from the output terminal to GND through the NMOS, and the reset pulse S33 falls to the “L” level. The pulse width of the reset pulse S33 is a time corresponding to the time constant of the resistor 31 and the capacitor 32. Reset pulse S33 is "L"
Even if the level falls, the FF 42 maintains the set state,
The power-on reset pulse PR remains at "H" level.

【００１１】クロック供給源１０から供給されるクロッ
ク信号ＣＫは、電源電圧ＶＤＤの印加によって当初は不
安定波形であるが、電源電圧ＶＤＤの上昇に伴って安定
波形となっていく。不安定波形のクロック信号ＣＫが、
時刻ｔ３時に安定波形になると、カウンタ４１は時刻ｔ
３時から該クロック信号ＣＫのパルスをカウントしてい
く。この時、カウンタ４１の出力信号Ｓ４１は“Ｌ”レ
ベルである。時刻ｔ４時に電源電圧ＶＤＤが“Ｈ”レベ
ルに立上がった後、カウンタ４１のカウント値が、クロ
ック信号ＣＫの安定化時間を考慮して設定された所定の
値になると、該カウンタ４１の出力信号Ｓ４１が時刻ｔ
５時に“Ｈ”レベルに立上る。出力信号Ｓ４１が“Ｈ”
レベルに立上ると、ＦＦ４２がリセットされ、該ＦＦ４
２から出力されるパワーオンリセットパルスＰＲが
“Ｌ”レベルに立下る。半導体集積回路２０内の素子２
１，２２，…は、ＦＦ４２から出力されるパワーオンリ
セットパルスＰＲの“Ｈ”レベルの立上りによってリセ
ットされ、電源電圧ＶＤＤが安定化すると共に供給され
るクロック信号ＣＫが安定化して該パワーオンリセット
パルスＰＲが“Ｌ”レベルに立下ると、リセットが解除
され、該安定化したクロック信号ＣＫによって所定の動
作を行う。The clock signal CK supplied from the clock supply source 10 initially has an unstable waveform due to the application of the power supply voltage VDD, but has a stable waveform as the power supply voltage VDD increases. The clock signal CK having an unstable waveform is
When a stable waveform is obtained at time t3, the counter 41 starts counting at time t3.
From 3:00, the pulses of the clock signal CK are counted. At this time, the output signal S41 of the counter 41 is at "L" level. After the power supply voltage VDD rises to the “H” level at time t4, when the count value of the counter 41 reaches a predetermined value set in consideration of the stabilization time of the clock signal CK, the output signal of the counter 41 S41 is time t
At 5:00, it rises to "H" level. The output signal S41 is "H"
When the level rises, the FF 42 is reset and the FF 4
The power-on reset pulse PR output from 2 falls to "L" level. Element 2 in semiconductor integrated circuit 20
Are reset by the rising of the "H" level of the power-on reset pulse PR output from the FF 42, the power supply voltage VDD is stabilized, and the supplied clock signal CK is stabilized, and the power-on reset is performed. When the pulse PR falls to "L" level, the reset is released, and a predetermined operation is performed by the stabilized clock signal CK.

【００１２】以上のように、本実施形態のパワーオンリ
セット回路では、次の（ａ）〜（ｃ）のような効果があ
る。 （ａ） カウンタ４１及びＦＦ４２を設けたので、リセ
ットパルス発生回路３０内の抵抗３１及び容量３２の時
定数に依存せず、クロック供給源１０が安定するまでの
間、該ＦＦ４２からパワーオンリセットパルスＰＲの出
力を継続することが可能となり、不安定なクロック信号
ＣＫによる半導体集積回路２０内の素子２１，２２，…
の誤動作を防ぐことが可能となる。 （ｂ） クロック供給源１０の種類によって供給される
クロック信号ＣＫの安定化時間が異なるが、これらの種
類に応じてカウンタ４１のカウント数を設定し、半導体
集積回路２０内に組込むことにより、クロック供給源１
０の種類によらず、安定したクロック信号ＣＫにて半導
体集積回路２０を動作させることが可能となる。 （ｃ） カウンタ４１によってカウント動作が終了した
後、リセットが解除されて半導体集積回路２０内の素子
２１，２２，…の動作が開始されるため、このカウンタ
４１が一種のテスト回路となり、供給される電源電圧Ｖ
ＤＤ及びクロック信号ＣＫにおいて素子２１，２２，…
が正常動作をするかどうかの確認テストを兼ねることに
なるため、より確実な動作が保証される。As described above, the power-on reset circuit of this embodiment has the following effects (a) to (c). (A) Since the counter 41 and the FF 42 are provided, the power-on reset pulse is supplied from the FF 42 until the clock supply source 10 becomes stable without depending on the time constant of the resistor 31 and the capacitor 32 in the reset pulse generating circuit 30. The output of the PR can be continued, and the elements 21, 22,... In the semiconductor integrated circuit 20 due to the unstable clock signal CK.
Can be prevented from malfunctioning. (B) Although the stabilization time of the clock signal CK supplied varies depending on the type of the clock supply source 10, the count number of the counter 41 is set in accordance with these types and incorporated in the semiconductor integrated circuit 20, whereby the clock Source 1
Regardless of the type of 0, the semiconductor integrated circuit 20 can be operated with a stable clock signal CK. (C) After the count operation is completed by the counter 41, the reset is released and the operation of the elements 21, 22,... In the semiconductor integrated circuit 20 is started, so that the counter 41 becomes a kind of test circuit and is supplied. Power supply voltage V
In the DD and the clock signal CK, the elements 21, 22,.
Since this also serves as a confirmation test of whether the device operates normally, more reliable operation is guaranteed.

【００１３】なお、本発明は上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば次の（ｉ）〜(iii）のようなものがある。 （ｉ） リセットパルス発生回路３０は、図示以外の回
路構成にしてもよい。例えば、容量及び抵抗を電源電圧
ＶＤＤとＧＮＤとの間に直列に接続し、この容量及び抵
抗の接続点に、波形整形回路を設けた構成にしても、図
１とほぼ同様のリセットパルスＳ３３を出力することが
できる。 （ii） カウンタ４１は、ダウンカウンタで構成して
も、図１とほぼ同様の作用、効果が得られる。 (iii） セット・リセット型ＦＦ４２は、他の形式のＦ
Ｆ等のパルス幅調整手段を用いても、図１とほぼ同様の
作用、効果が得られる。Note that the present invention is not limited to the above embodiment, and various modifications are possible. For example, there are the following modifications (i) to (iii). (I) The reset pulse generation circuit 30 may have a circuit configuration other than that illustrated. For example, even if a capacitor and a resistor are connected in series between the power supply voltage VDD and GND and a waveform shaping circuit is provided at a connection point between the capacitor and the resistor, the reset pulse S33 substantially similar to FIG. Can be output. (Ii) Even when the counter 41 is configured by a down counter, substantially the same operation and effect as in FIG. 1 can be obtained. (iii) The set / reset type FF 42 is a F / F of another format.
Even if a pulse width adjusting means such as F is used, substantially the same operation and effect as in FIG. 1 can be obtained.

【００１４】[0014]

【発明の効果】以上詳細に説明したように、本発明によ
れば、計数手段とパルス幅調整手段を設け、クロック供
給源より供給されるクロック信号が安定化するまでの
間、確実にリセットを継続すると共に、計数手段を動作
させた後、半導体集積回路内の素子の動作を開始するこ
とにより、該素子を確実に動作させるようにしたので、
不安定なクロック信号による半導体集積回路内の素子の
誤動作を防ぐことが可能となる。ここで、クロック供給
源の種類によって供給されるクロック信号の安定化時間
も異なるが、それらの種類に応じて計数手段のカウント
数を設定しておけば、クロック供給源の種類によらず、
安定したクロック信号にて半導体集積回路内の素子を動
作させることが可能となる。さらに、計数手段のカウン
ト動作が終了した後、リセットが解除され、半導体集積
回路内の素子の動作が開始されるため、該計数手段が一
種のテスト回路となり、供給される電源電圧及びクロッ
ク信号において半導体集積回路内の素子が正常動作をす
るかどうかの確認テストを兼ねることになるので、より
確実な動作が保証される。As described above in detail, according to the present invention, the counting means and the pulse width adjusting means are provided, and the reset is reliably performed until the clock signal supplied from the clock supply source is stabilized. Continuing, after operating the counting means, by starting the operation of the element in the semiconductor integrated circuit, so that the element is reliably operated,
It is possible to prevent malfunction of elements in the semiconductor integrated circuit due to an unstable clock signal. Here, the stabilization time of the clock signal supplied varies depending on the type of the clock supply source, but if the count number of the counting means is set according to those types, regardless of the type of the clock supply source,
Elements in the semiconductor integrated circuit can be operated with a stable clock signal. Further, after the counting operation of the counting means is completed, the reset is released and the operation of the elements in the semiconductor integrated circuit is started, so that the counting means becomes a kind of test circuit, and the supplied power supply voltage and clock signal Since it also serves as a test for confirming whether or not elements in the semiconductor integrated circuit operate normally, more reliable operation is guaranteed.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施形態を示すパワーオンリセット回
路の回路図である。FIG. 1 is a circuit diagram of a power-on reset circuit according to an embodiment of the present invention.

【図２】従来のパワーオンリセット回路の回路図であ
る。FIG. 2 is a circuit diagram of a conventional power-on reset circuit.

【図３】図２中のＣＭＯＳインバータの回路図である。FIG. 3 is a circuit diagram of the CMOS inverter in FIG. 2;

【図４】図２の電圧波形図である。FIG. 4 is a voltage waveform diagram of FIG.

【図５】図１の電圧波形図である。FIG. 5 is a voltage waveform diagram of FIG.

【符号の説明】[Explanation of symbols]

１０ クロック供給源 ２０ 半導体集積回路 ２１，２２ 素子 ３０ リセットパルス発生回路 ４１ カウンタ ４２ ＦＦ Reference Signs List 10 clock supply source 20 semiconductor integrated circuit 21, 22 element 30 reset pulse generation circuit 41 counter 42 FF