JPH11120780A - Semiconductor device, read-out method of data in semiconductor device, and use method of semiconductor device - Google Patents
- ️Fri Apr 30 1999
【０００１】[0001]
【発明の属する技術分野】本発明は、フローティングゲ
ート電極を有するＭＯＳ型半導体素子等の半導体装置、
特にＦｌａｓｈ−ＥＥＰＲＯＭ等の半導体装置及び半導
体装置におけるデータの読出方法に関する。The present invention relates to a semiconductor device such as a MOS type semiconductor device having a floating gate electrode,
In particular, the present invention relates to a semiconductor device such as a flash-EEPROM and a method for reading data in the semiconductor device.
【０００２】[0002]
【従来の技術】Ｆｌａｓｈ−ＥＥＰＲＯＭ（またはフラ
ッシュメモリ）は、信学技報告 ＳＤＭ９３−２４，Ｉ
ＤＣ−２６（１９９３−０５）Ｐ１７の表２に示すよう
な条件でフローティングゲート電極に電子を注入または
流出させることによりデータの消去、またはデータの書
き込み（プログラム）を行う。図７にＦｌａｓｈ−ＥＥ
ＰＲＯＭのメモリセルの書き込み、消去、読み出しの各
動作状態における電圧印加条件及びそれらの各動作状態
を示す。すなわち、書き込み動作時にはビットラインに
接続されるドレイン領域Ｄには＋５Ｖ、コントロールゲ
ートＣＧには−８Ｖ、基板ＳＢには０Ｖが、それぞれ印
加され、ソース領域Ｓはオープン状態にある。この状態
ではフローティングゲート電極ＦＧに注入されている電
子がドレイン領域Ｄに電子が流れ込み、フローティング
ゲート電極ＦＧから電子が引き抜かれ、データが書き込
まれた状態となる（図８（Ａ））。またデータの消去時
には、コントロールゲートＣＧには＋１０Ｖ、ソース領
域Ｓ及び基板ＳＢには−８Ｖが、それぞれ印加され、ド
レイン領域Ｄはオープン状態にある。この状態ではソー
ス、ドレイン間にチャンネルが形成され、チャンネル全
面からフローティングゲート電極ＦＧに電子が注入さ
れ、データが消去された状態となる（図８（Ｂ））。2. Description of the Related Art Flash-EEPROM (or flash memory) is disclosed in IEICE Technical Report SDM93-24, I.
Data is erased or data is written (programmed) by injecting or flowing electrons into the floating gate electrode under the conditions shown in Table 2 of DC-26 (1993-3) P17. FIG. 7 shows the Flash-EE
The voltage application conditions in the write, erase, and read operation states of the memory cell of the PROM and the respective operation states are shown. That is, at the time of the write operation, +5 V is applied to the drain region D connected to the bit line, -8 V is applied to the control gate CG, and 0 V is applied to the substrate SB, and the source region S is in an open state. In this state, electrons injected into the floating gate electrode FG flow into the drain region D, electrons are extracted from the floating gate electrode FG, and data is written (FIG. 8A). When data is erased, +10 V is applied to the control gate CG, -8 V is applied to the source region S and the substrate SB, and the drain region D is in an open state. In this state, a channel is formed between the source and the drain, electrons are injected into the floating gate electrode FG from the entire surface of the channel, and the data is erased (FIG. 8B).
【０００３】更にデータの読出時にはドレイン領域Ｄに
は＋１Ｖ、コントロールゲートＣＧには＋３Ｖ、ソース
領域Ｓ及び基板ＳＢには０Ｖが、それぞれ印加されてい
る。（図８（Ｃ））。ここでデータの消去されたメモリ
セル（フローティングゲート電極ＦＧに電子が注入され
たメモリセル）では閾値電圧Ｖthが高く、例えば、６Ｖ
以上になる。これに対してデータが書き込まれたメモリ
セル（フローティングゲート電極ＦＧから電子を引き抜
いたメモリセル）は閾値電圧Ｖthが低く、例えば、１Ｖ
となる。したがって、データが書き込まれたメモリセル
において各電極及び基板の電圧印加条件を上記のように
設定すると、すなわちコントロールゲートＦＧに＋３Ｖ
を印加すると、データが消去されたメモリセルでは閾値
電圧Ｖthが＋３Ｖより高いためドレイン電流は流れず、
データが書き込まれているメモリセルでは閾値電圧Ｖth
が＋３Ｖより低いためにソース領域Ｓからドレイン領域
Ｄにドレイン電流が流れる。このドレイン電流の有無に
よりメモリセルの書き込み状態及び消去状態を判定して
いる。この半導体装置の断面の一部の構造を図９に、回
路構成を図１０に、それぞれ示す。図９及び図１０にお
いて対応する要素について必ずしも符号を一致させてい
ない。図９において半導体基板（Ｐ型半導体基板）１０
０にはソース領域となるｎ＋拡散層１０２とドレイン領
域を形成するｎ＋拡散層１０４が形成されており、ｎ＋
拡散層１０２と隣接するｎ＋拡散層１０４との間の半導
体基板３０上にフローティングゲート電極１０６及びコ
ントロールゲート電極１０８からなるゲート電極１１０
が形成されている。ドレイン領域を形成するｎ＋拡散層
１０４はビット線１１２に接続されている。Further, at the time of data reading, +1 V is applied to the drain region D, +3 V is applied to the control gate CG, and 0 V is applied to the source region S and the substrate SB. (FIG. 8C). Here, in a memory cell from which data has been erased (a memory cell in which electrons have been injected into the floating gate electrode FG), the threshold voltage Vth is high, for example, 6V.
That is all. On the other hand, a memory cell in which data is written (a memory cell in which electrons are extracted from the floating gate electrode FG) has a low threshold voltage Vth, for example, 1 V
Becomes Therefore, when the voltage application condition of each electrode and the substrate is set as described above in the memory cell in which data is written, that is, +3 V is applied to the control gate FG.
Is applied, the threshold voltage Vth is higher than +3 V in the memory cell from which data is erased, so that no drain current flows,
In a memory cell where data is written, the threshold voltage Vth
Is lower than +3 V, a drain current flows from the source region S to the drain region D. The write state and erase state of the memory cell are determined based on the presence or absence of the drain current. FIG. 9 shows a partial structure of a cross section of the semiconductor device, and FIG. 10 shows a circuit configuration thereof. In FIGS. 9 and 10, the corresponding elements are not necessarily identified by the same reference numerals. In FIG. 9, a semiconductor substrate (P-type semiconductor substrate) 10
At 0, an n + diffusion layer 102 serving as a source region and an n + diffusion layer 104 forming a drain region are formed.
A gate electrode 110 comprising a floating gate electrode 106 and a control gate electrode 108 on the semiconductor substrate 30 between the diffusion layer 102 and the adjacent n + diffusion layer 104
Are formed. The n + diffusion layer 104 forming the drain region is connected to the bit line 112.
【０００４】図１０は上記半導体装置の回路構成の一部
を示しており、同図において１１２、１１６はデータの
書込み及び読出時にデータが入力または出力されるビッ
ト線、１１４はソース線、１２０、１２２は各メモリセ
ルを構成するトランジスタを選択するためのワード線、
１３０〜１３３、１４１〜１４４はメモリセルを構成す
るフローティングゲート電極を有するＭＯＳトランジス
タである。FIG. 10 shows a part of a circuit configuration of the semiconductor device. In FIG. 10, reference numerals 112 and 116 denote bit lines to which data is input or output at the time of writing and reading data; 114, a source line; 122 is a word line for selecting a transistor constituting each memory cell;
Reference numerals 130 to 133 and 141 to 144 denote MOS transistors each having a floating gate electrode constituting a memory cell.
【０００５】[0005]
【発明が解決しようとする課題】上述したフローティン
グゲート電極を有するＭＯＳ型半導体素子等の半導体装
置ではデータの読み出し時に大量の電流がソース領域か
らドレイン領域に流れるため消費電力も大きく、金属配
線の寿命が短くなり、更に装置内部で発熱が生じるとい
う問題が有った。In a semiconductor device such as a MOS semiconductor device having a floating gate electrode as described above, a large amount of current flows from the source region to the drain region when data is read, so that power consumption is large and the life of the metal wiring is long. And the heat generation occurs inside the apparatus.
【０００６】また一般に上記構成のメモリセルを有する
Ｆｌａｓｈ−ＥＥＰＲＯＭ等の半導体装置ではソース領
域は読み出し時のみ電子の供給源として用いられ、デー
タの書き込み、消去動作時には使用されない。In general, in a semiconductor device such as a Flash-EEPROM having the above-structured memory cells, the source region is used only as a source of electrons for reading, and is not used for data writing and erasing operations.
【０００７】本発明はこのような事情に鑑みてなされた
ものであり、データの読み出し時に消費電力の低減を図
った半導体装置におけるデータの読出方法を提供するこ
とをことを第１の目的とする。The present invention has been made in view of such circumstances, and has as its first object to provide a data reading method in a semiconductor device in which power consumption is reduced when reading data. .
【０００８】また本発明は、チップサイズの縮小化を図
った半導体装置を提供することを第２の目的とする。It is a second object of the present invention to provide a semiconductor device with a reduced chip size.
【０００９】更に本発明は、バンド間トンネル現象を利
用した半導体装置の使用方法を提供することを第３の目
的とする。It is a third object of the present invention to provide a method of using a semiconductor device utilizing an inter-band tunnel phenomenon.
【００１０】[0010]
【課題を解決するための手段】第１の目的を達成するた
めに請求項１に記載の発明は、半導体基板に形成された
ソース領域及びドレイン領域と、該ソース領域及びドレ
イン領域の間の前記半導体基板上に絶縁層に包囲されて
なるフローティングゲート電極と、該フローティングゲ
ート電極の上方に形成されたコントロールゲート電極と
からなるメモリセルを有する半導体装置におけるデータ
の読出方法において、前記メモリセルにおけるデータの
読出動作を、コントロールゲート電極と、ドレイン領域
またはソース領域との間に所定のバイアス電圧が印加さ
れた際にドレイン領域またはソース領域近傍で発生する
バンド間トンネル現象により生じるドレイン電流または
ソース電流を検出することにより行うことを特徴とす
る。According to a first aspect of the present invention, there is provided a semiconductor device including a source region and a drain region formed in a semiconductor substrate, and a source region and a drain region formed between the source region and the drain region. In a method for reading data in a semiconductor device having a memory cell comprising a floating gate electrode surrounded by an insulating layer on a semiconductor substrate and a control gate electrode formed above the floating gate electrode, a method for reading data in the memory cell Of the drain current or source current generated by the band-to-band tunnel phenomenon that occurs near the drain or source region when a predetermined bias voltage is applied between the control gate electrode and the drain or source region. The detection is performed by detecting.
【００１１】上記構成の半導体装置では、コントロール
ゲート電極と、ドレイン領域またはソース領域との間に
所定のバイアス電圧が印加された際にドレイン領域また
はソース領域近傍でバンド間トンネル現象が発生し、こ
の現象によりドレイン電流またはソース電流が流れる。In the semiconductor device having the above structure, when a predetermined bias voltage is applied between the control gate electrode and the drain or source region, an inter-band tunnel phenomenon occurs near the drain or source region. A drain current or a source current flows due to the phenomenon.
【００１２】したがって、請求項１に記載の発明によれ
ば、バンド間トンネル現象により生じるドレイン電流ま
たはソース電流の何れかの電流を検出することによりメ
モリセルにおけるデータの読出動作を行うことができ、
この読出電流は従来、データの読出動作時に流れる通常
の読出電流（１０-4（Ａ）程度）より極めて小さい値
（１０-9（Ａ）程度）であるので、データの読出時にお
ける消費電力の低減が図れる。Therefore, according to the first aspect of the present invention, a data read operation can be performed in a memory cell by detecting either a drain current or a source current generated by an inter-band tunnel phenomenon.
Conventionally, this read current has a value (about 10 −9 (A)) which is much smaller than a normal read current (about 10 −4 (A)) flowing at the time of data read operation. Reduction can be achieved.
【００１３】また請求項２に記載の発明は、ウェルが形
成された半導体基板に形成されたソース領域及びドレイ
ン領域と、該ソース領域及びドレイン領域の間の前記半
導体基板上に絶縁層に包囲されてなるフローティングゲ
ート電極と、該フローティングゲート電極の上方に形成
されたコントロールゲート電極とからなるメモリセルを
有する半導体装置におけるデータの読出方法において、
前記メモリセルにおけるデータの読出動作を、コントロ
ールゲート電極と、ドレイン領域またはソース領域との
間に所定のバイアス電圧が印加された際にドレイン領域
またはソース領域近傍で発生するバンド間トンネル現象
により生じるドレインより前記半導体基板側、またはウ
ェル側に流れる電流を検出することにより行うことを特
徴とする。According to a second aspect of the present invention, a source region and a drain region are formed in a semiconductor substrate in which a well is formed, and an insulating layer is surrounded on the semiconductor substrate between the source region and the drain region. A method for reading data in a semiconductor device having a memory cell comprising a floating gate electrode comprising a floating gate electrode and a control gate electrode formed above the floating gate electrode.
The data read operation in the memory cell is performed by a drain caused by an inter-band tunnel phenomenon occurring near the drain region or the source region when a predetermined bias voltage is applied between the control gate electrode and the drain region or the source region. More specifically, the detection is performed by detecting a current flowing to the semiconductor substrate side or the well side.
【００１４】上記構成の半導体装置では、コントロール
ゲート電極と、ドレイン領域またはソース領域との間に
所定のバイアス電圧が印加された際にドレイン領域また
はソース領域近傍でバンド間トンネル現象が発生し、こ
の現象によりドレイン領域より前記半導体基板側、また
はウェル側に電流が流れる。In the semiconductor device having the above structure, when a predetermined bias voltage is applied between the control gate electrode and the drain region or the source region, an inter-band tunnel phenomenon occurs near the drain region or the source region. Due to the phenomenon, a current flows from the drain region to the semiconductor substrate side or the well side.
【００１５】したがって、請求項２に記載の発明によれ
ば、バンド間トンネル現象により生じるドレイン領域よ
り前記半導体基板側、またはウェル側に流れる電流を検
出することによりメモリセルにおけるデータの読出動作
を行うことができ、この読出電流は従来、データの読出
動作時に流れる通常の読出電流（１０-4（Ａ）程度）よ
り極めて小さい値（１０-9（Ａ）程度）であるので、デ
ータの読出時における消費電力の低減が図れる。Therefore, according to the second aspect of the present invention, the data read operation in the memory cell is performed by detecting the current flowing from the drain region generated by the band-to-band tunnel phenomenon to the semiconductor substrate side or the well side. Since this read current is a value (about 10 −9 (A)) that is much smaller than the normal read current (about 10 −4 (A)) that flows during the data read operation in the related art, Power consumption can be reduced.
【００１６】また請求項３に記載の発明は、請求項１ま
たは２に記載の半導体装置におけるデータの読出方法に
おいて、前記半導体装置はフラッシュメモリであること
を特徴とする。According to a third aspect of the present invention, in the method of reading data in the semiconductor device according to the first or second aspect, the semiconductor device is a flash memory.
【００１７】請求項３に記載の発明によれば、フラッシ
ュメモリにおいて、請求項１または請求項２に記載の発
明と同様の効果が得られる。According to the third aspect of the present invention, the same effect as the first or second aspect of the present invention can be obtained in a flash memory.
【００１８】また請求項４に記載の発明は、請求項１ま
たは２に記載の半導体装置におけるデータの読出方法に
おいて、前記半導体装置はＥＰＲＯＭであることを特徴
とする。According to a fourth aspect of the present invention, in the method of reading data in the semiconductor device according to the first or second aspect, the semiconductor device is an EPROM.
【００１９】請求項４に記載の発明によれば、ＥＰＲＯ
Ｍにおいて、請求項１または請求項２に記載の発明と同
様の効果が得られる。また第２の目的を達成するために
請求項５に記載の発明は、半導体基板に形成されたソー
ス領域及びドレイン領域と、該ソース領域及びドレイン
領域の間の前記半導体基板上に絶縁層に包囲されてなる
フローティングゲート電極と、該フローティングゲート
電極の上方に形成されたコントロールゲート電極とから
なるメモリセルを有する半導体装置において、ソース領
域またはドレイン領域のいずれか一方を削除したことを
特徴とする。According to the fourth aspect of the present invention, EPRO
In M, the same effect as the first or second aspect of the invention can be obtained. According to a fifth aspect of the present invention, in order to achieve the second object, a source region and a drain region formed in a semiconductor substrate are surrounded by an insulating layer on the semiconductor substrate between the source region and the drain region. In a semiconductor device having a memory cell including a floating gate electrode formed and a control gate electrode formed above the floating gate electrode, one of a source region and a drain region is omitted.
【００２０】上記構成の半導体装置では、半導体基板に
形成されたソース領域及びドレイン領域と、該ソース領
域及びドレイン領域の間の前記半導体基板上に絶縁層に
包囲されてなるフローティングゲート電極と、該フロー
ティングゲート電極の上方に形成されたコントロールゲ
ート電極とからなるメモリセルを有する半導体装置にお
いて、ソース領域またはドレイン領域のいずれか一方を
削除した構造に形成される。In the semiconductor device having the above structure, the source region and the drain region formed in the semiconductor substrate, the floating gate electrode surrounded by the insulating layer on the semiconductor substrate between the source region and the drain region, and In a semiconductor device having a memory cell including a control gate electrode formed above a floating gate electrode, the semiconductor device is formed in a structure in which one of a source region and a drain region is deleted.
【００２１】請求項５に記載の発明によれば、ソース領
域またはドレイン領域の何れか一方を形成しなくてもよ
いので、ソース領域またはドレイン領域の形成並びにソ
ースライン用の金属配線の形成等の製造工程を削減でき
ると共に、メモリセルサイズ、延いては半導体装置のチ
ップサイズの縮小化が図れる。また請求項６に記載の発
明は、請求項５に記載の半導体装置において、前記半導
体装置はフラッシュメモリであることを特徴とする。According to the fifth aspect of the present invention, it is not necessary to form either the source region or the drain region, so that the formation of the source region or the drain region and the formation of the metal wiring for the source line can be performed. The number of manufacturing steps can be reduced, and the size of the memory cell, and thus the chip size of the semiconductor device, can be reduced. The invention according to claim 6 is the semiconductor device according to claim 5, wherein the semiconductor device is a flash memory.
【００２２】請求項６に記載の発明によれば、フラッシ
ュメモリの製造工程の低減が図れると共に、メモリセル
サイズ、延いてはフラッシュメモリのチップサイズの縮
小化が図れる。また請求項７に記載の発明は、請求項５
に記載の半導体装置において、前記半導体装置はＥＰＲ
ＯＭであることを特徴とする。According to the present invention, the manufacturing process of the flash memory can be reduced, and the size of the memory cell, that is, the chip size of the flash memory can be reduced. The invention according to claim 7 is the same as the invention according to claim 5.
5. The semiconductor device according to claim 1, wherein the semiconductor device is an EPR.
OM.
【００２３】請求項７に記載の発明によれば、ＥＰＲＯ
Ｍの製造工程の低減が図れると共に、メモリセルサイ
ズ、延いてはＥＰＲＯＭのチップサイズの縮小化が図れ
る。また第３の目的を達成するために請求項８に記載の
発明は、半導体基板に形成されたソース領域及びドレイ
ン領域と、該ソース領域及びドレイン領域の間の前記半
導体基板上に絶縁層に包囲されてなるフローティングゲ
ート電極と、該フローティングゲート電極の上方に形成
されたコントロールゲート電極とを有する半導体装置の
使用方法において、前記半導体装置のバンド間トンネル
電流特性を利用して前記半導体装置を回路の過電圧保護
用ダイオードとして構成し、前記フローティングゲート
電極内に蓄積される電荷量を制御することにより閾値電
圧可変型ダイオードとして使用することを特徴とする。According to the seventh aspect of the present invention, EPRO
The manufacturing process of M can be reduced, and the size of the memory cell, that is, the chip size of the EPROM can be reduced. In order to achieve the third object, the invention according to claim 8 is characterized in that a source region and a drain region formed in a semiconductor substrate are surrounded by an insulating layer on the semiconductor substrate between the source region and the drain region. In a method of using a semiconductor device having a floating gate electrode formed as described above and a control gate electrode formed above the floating gate electrode, the semiconductor device is connected to a circuit by utilizing an interband tunnel current characteristic of the semiconductor device. It is configured as an overvoltage protection diode, and is used as a variable threshold voltage type diode by controlling the amount of charge stored in the floating gate electrode.
【００２４】上記構成の半導体装置は、コントロールゲ
ート電極と、ドレイン領域またはソース領域との間に所
定のバイアス電圧を印加した際にバンド間トンネル現象
によりドレイン領域またはソース領域に流れるバンド間
トンネル電流の電流特性がダイオード特性を示す。そこ
でこのバンド間トンネル電流の電流特性を利用し、回路
の過電圧保護用ダイオードとして使用する。In the semiconductor device having the above structure, when a predetermined bias voltage is applied between the control gate electrode and the drain region or the source region, an inter-band tunnel current flowing through the drain region or the source region due to an inter-band tunnel phenomenon occurs. Current characteristics indicate diode characteristics. Therefore, by utilizing the current characteristics of the band-to-band tunnel current, it is used as a diode for overvoltage protection of a circuit.
【００２５】また上記半導体装置をダイオードとして使
用する場合においてバンド間トンネル電流が流れ始める
閾値電圧はフローティングゲート電極に蓄積されている
電荷量により変化する特性を有しているために、例え
ば、紫外線の照射等によりフローティングゲート電極に
蓄積される電荷量を制御することにより閾値電圧可変型
ダイオードとして使用することができる。When the semiconductor device is used as a diode, the threshold voltage at which an inter-band tunnel current starts to flow has a characteristic that varies depending on the amount of charge stored in the floating gate electrode. By controlling the amount of charge stored in the floating gate electrode by irradiation or the like, the diode can be used as a variable threshold voltage type diode.
【００２６】請求項８に記載の発明によれば、回路製作
後に外部より保護電圧を設定可能な過電圧保護用ダイオ
ードが得られる。また請求項９に記載の発明は、ソース
領域またはドレイン領域のいずれか一方が形成された半
導体基板上に絶縁層に包囲されてなるフローティングゲ
ート電極と、該フローティングゲート電極の上方に形成
されたコントロールゲート電極とを有する半導体装置の
使用方法において、前記半導体装置のバンド間トンネル
電流特性を利用して前記半導体装置を回路の過電圧保護
用ダイオードとして構成し、前記フローティングゲート
電極内に蓄積された電荷量を制御することにより閾値電
圧可変型ダイオードとして使用することを特徴とする。According to the eighth aspect of the present invention, there is provided an overvoltage protection diode capable of setting a protection voltage from the outside after circuit fabrication. According to a ninth aspect of the present invention, there is provided a floating gate electrode surrounded by an insulating layer on a semiconductor substrate on which either a source region or a drain region is formed, and a control gate formed above the floating gate electrode. A method of using a semiconductor device having a gate electrode, wherein the semiconductor device is configured as a diode for overvoltage protection of a circuit by utilizing an interband tunnel current characteristic of the semiconductor device, and an amount of electric charge stored in the floating gate electrode. Is used as a variable threshold voltage diode by controlling the threshold voltage.
【００２７】上記構成の半導体装置は、コントロールゲ
ート電極と、ドレイン領域またはソース領域との間に所
定のバイアス電圧を印加した際にバンド間トンネル現象
によりドレイン領域またはソース領域に流れるバンド間
トンネル電流の電流特性がダイオード特性を示す。そこ
でこのバンド間トンネル電流の電流特性を利用し、回路
の過電圧保護用ダイオードとして使用する。In the semiconductor device having the above structure, when a predetermined bias voltage is applied between the control gate electrode and the drain or source region, an inter-band tunnel current flowing to the drain or source region due to an inter-band tunnel phenomenon occurs. Current characteristics indicate diode characteristics. Therefore, by utilizing the current characteristics of the band-to-band tunnel current, it is used as a diode for overvoltage protection of a circuit.
【００２８】また上記半導体装置をダイオードとして使
用する場合においてバンド間トンネル電流が流れ始める
閾値電圧はフローティングゲート電極に蓄積されている
電荷量により変化する特性を有しているために、例え
ば、紫外線の照射等によりフローティングゲート電極に
蓄積される電荷量を制御することにより閾値電圧可変型
ダイオードとして使用することができる。When the semiconductor device is used as a diode, the threshold voltage at which an interband tunnel current starts to flow has a characteristic that varies depending on the amount of charge accumulated in the floating gate electrode. By controlling the amount of charge stored in the floating gate electrode by irradiation or the like, the diode can be used as a variable threshold voltage type diode.
【００２９】請求項９に記載の発明によれば、回路製作
後に外部より保護電圧を設定可能な過電圧保護用ダイオ
ードが得られる。According to the ninth aspect of the present invention, an overvoltage protection diode capable of setting a protection voltage from the outside after the circuit is manufactured can be obtained.
【００３０】[0030]
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。本発明の第１の実施の形態に係る
半導体装置におけるデータの読出方法について図１乃至
図３に基づいて説明する。図１には本発明が適用される
半導体装置としてフラッシュメモリのメモリセルの構成
が示されている。同図において、メモリセルは半導体基
板（例えば、Ｐ型半導体基板）１０に形成されたソース
領域１２、ドレイン領域１４の２つの拡散層を有し、更
にソース領域１２とドレイン領域１４との間の半導体基
板１０上に絶縁層２０により包囲されたフローティング
ゲート電極１６と、フローティングゲート電極１６の上
方に形成されたコントロールゲート電極１８とを有して
いる。データの読出時にはソース領域はオープン状態に
なっており、ドレイン領域１４とコントロール電極１８
との間には所定のバイアス電圧（ドレイン領域には一定
の電圧（例えば、１．５Ｖ）、コントロールゲート電極
１８には−３Ｖ）が印加され、バンド間トンネル現象に
起因して生ずるバンド間トンネル電流をドレイン領域１
４に接続したセンスアンプ２２により検出することによ
り、データの読み出し、すなわちメモリセルが書込状態
にあるか、消去状態にあるかを判定する。Embodiments of the present invention will be described below with reference to the drawings. A data reading method in the semiconductor device according to the first embodiment of the present invention will be described with reference to FIGS. FIG. 1 shows a configuration of a memory cell of a flash memory as a semiconductor device to which the present invention is applied. In FIG. 1, the memory cell has two diffusion layers of a source region 12 and a drain region 14 formed on a semiconductor substrate (for example, a P-type semiconductor substrate) 10, and further has a region between the source region 12 and the drain region 14. The semiconductor device has a floating gate electrode 16 surrounded by an insulating layer 20 on a semiconductor substrate 10 and a control gate electrode 18 formed above the floating gate electrode 16. At the time of data reading, the source region is open, and the drain region 14 and the control electrode 18
A predetermined bias voltage (a constant voltage (for example, 1.5 V) is applied to the drain region, and -3 V is applied to the control gate electrode 18) between them, and the inter-band tunnel generated due to the inter-band tunnel phenomenon. Current to drain region 1
4, the data is read, that is, whether the memory cell is in the written state or the erased state is determined.
【００３１】図３に示す通常のフラッシュメモリのメモ
リセル（図１に示す構成と同じであるので同一の符号を
付してある。）において、ドレイン電圧をＶｄ，ソース
電圧をＶｓ，基板電圧（基板に印加される電圧）をＶsu
b ，コントロールゲート電極１８に印加されるコントロ
ールゲート電圧をＶｇとすると、Ｖｄ＝１．５Ｖ，Ｖｓ
＝Ｖsub ＝０Ｖに各部に電圧を印加した状態でコントロ
ールゲート電圧Ｖｇを掃引したときのコントロールゲー
ト電圧Ｖｇに対するドレイン電流Ｉｄの特性を図２に示
す。同図において実線は消去状態のメモリセルの特性を
示し、破線は書き込み状態（プログラム状態）のメモリ
セルの特性を示している。消去状態のメモリセルでは通
常のドレイン電流はコントロールゲート電圧Ｖｇが５Ｖ
を超えたレベルから流れ始める。また消去状態のメモリ
セルではコントロールゲート電圧Ｖｇが０Ｖ以下でバン
ド間トンネル現象によってドレイン領域に１４に流れ込
む電子により生ずるバンド間トンネル電流（ドレイン電
流）が観測される。In the memory cell of the normal flash memory shown in FIG. 3 (the same reference numerals are given because it is the same as the structure shown in FIG. 1), the drain voltage is Vd, the source voltage is Vs, and the substrate voltage ( The voltage applied to the substrate) to Vsu
b, assuming that the control gate voltage applied to the control gate electrode 18 is Vg, Vd = 1.5 V, Vs
FIG. 2 shows a characteristic of the drain current Id with respect to the control gate voltage Vg when the control gate voltage Vg is swept in a state where a voltage is applied to each part at = Vsub = 0V. In the figure, the solid line shows the characteristics of the memory cell in the erased state, and the broken line shows the characteristics of the memory cell in the written state (program state). In a memory cell in an erased state, the normal drain current is 5 V when the control gate voltage Vg is 5 V.
Start flowing from the level beyond. In the erased memory cell, an inter-band tunnel current (drain current) caused by electrons flowing into the drain region 14 due to an inter-band tunnel phenomenon is observed when the control gate voltage Vg is 0 V or less.
【００３２】一方、書き込み状態のメモリセルでは通常
のドレイン電流Ｉｄはコントロールゲート電圧Ｖｇが１
Ｖを超えたレベルから流れ始める。またバンド間トンネ
ル電流はコントロールゲート電圧Ｖｇが−４Ｖ以下で流
れ始めることが判る。On the other hand, in the memory cell in the written state, the normal drain current Id is such that the control gate voltage Vg is 1
Start flowing from a level above V. It can also be seen that the band-to-band tunnel current starts to flow when the control gate voltage Vg is -4 V or less.
【００３３】バンド間トンネル電流はＩＥＥＥ ＥＤ−
Ｌ．Ｖｏｌ．ＥＤＬ−８，Ｎｏ．１１，Ｎｏｖ．１９８
７（ｐ５１５〜５１７）のＦｉｇ．３に示すようにゲー
ト・ドレイン間の電位差が大きくなると、ドレイン領域
の近傍で価電子帯から伝導帯へ電子がくぐり抜け、電子
及び正孔のキャリアの対が発生する。このキャリアのう
ち電子はドレイン領域１４に、正孔は基板側に流れ（ウ
ェルが形成されている場合には当然、ウェル側にも流れ
る。）、それぞれ電流として観測される。このバンド間
トンネル電流の電流値はゲート・ドレイン間の電位差に
より決まるので、図２に示すメモリセルのコントロール
ゲート電圧Ｖｇの閾値に完全に対応する。すなわち、図
２上で消去状態のメモリセルの実線で示したＶｇ−Ｉｄ
特性曲線をコントロールゲート電圧Ｖｇを示す座標軸に
沿って約４Ｖだけ、マイナス方向に平行移動させると、
通常のドレイン電流特性及びバンド間トンネル電流特性
の両者について破線で示した書き込み状態のメモリセル
のＶｇ−Ｉｄ特性曲線に重なる。ここで図１に示したよ
うにコントロールゲート電極１８にコントロールゲート
電圧Ｖｇとして−３Ｖを印加した場合に、消去状態にあ
るメモリセルでは１０-9（Ａ）程度のバンド間トンネル
電流が流れるのに対して、書き込み状態にあるメモリセ
ルではバンド間トンネル電流は流れていない。すなわ
ち、フラッシュメモリのメモリセルの閾値電圧をバンド
間トンネル電流に置換して読み出すことができる。尚、
上記実施例ではバンド間トンネル電流は、ドレイン領域
に流れる電流としているが、コントロールゲート電極１
８とソース領域１２との間に同じ電圧印加条件で所定の
バイアス電圧を印加した場合も同様である。The band-to-band tunnel current is IEEE ED-
L. Vol. EDL-8, no. 11, Nov. 198
7 (p515-517), FIG. As shown in FIG. 3, when the potential difference between the gate and the drain increases, electrons pass from the valence band to the conduction band near the drain region, and a pair of electron and hole carriers is generated. Of these carriers, electrons flow to the drain region 14 and holes flow to the substrate side (of course, when a well is formed, also flow to the well side), and are observed as current. Since the current value of the inter-band tunnel current is determined by the potential difference between the gate and the drain, it completely corresponds to the threshold value of the control gate voltage Vg of the memory cell shown in FIG. That is, Vg-Id indicated by the solid line of the memory cell in the erased state in FIG.
When the characteristic curve is translated in the negative direction by about 4 V along the coordinate axis indicating the control gate voltage Vg,
Both the normal drain current characteristic and the band-to-band tunnel current characteristic overlap the Vg-Id characteristic curve of the memory cell in the written state indicated by the broken line. Here, as shown in FIG. 1, when a control gate voltage Vg of −3 V is applied to the control gate electrode 18, an inter-band tunnel current of about 10 −9 (A) flows in the memory cell in the erased state. On the other hand, no interband tunnel current flows in the memory cell in the written state. That is, the threshold voltage of the memory cell of the flash memory can be replaced with the interband tunnel current and read. still,
In the above embodiment, the inter-band tunnel current is a current flowing in the drain region.
The same applies to a case where a predetermined bias voltage is applied under the same voltage application condition between the gate electrode 8 and the source region 12.
【００３４】本発明の第１の実施の形態に係る半導体装
置におけるデータの読出方法によれば、コントロールゲ
ート電極と、ドレイン領域またはソース領域との間に所
定のバイアス電圧が印加された際にドレイン領域または
ソース領域近傍でバンド間トンネル現象が発生し、この
現象によりドレイン電流またはソース電流が流れるの
で、バンド間トンネル現象により生じるドレイン電流ま
たはソース電流の何れかの電流を検出することによりメ
モリセルにおけるデータの読出動作を行うことができ、
この読出電流は従来、データの読出動作時に流れる通常
の読出電流（１０ -4（Ａ）程度）より極めて小さい値
（１０-9（Ａ）程度）であるので、データの読出時にお
ける消費電力の低減が図れる。The semiconductor device according to the first embodiment of the present invention
According to the method of reading data at the
Between the gate electrode and the drain or source region.
When a constant bias voltage is applied, the drain region or
A band-to-band tunnel phenomenon occurs near the source region,
The phenomenon causes drain current or source current to flow.
The drain current caused by the band-to-band tunneling phenomenon.
Or by detecting any of the source currents.
A data read operation can be performed in a memory cell,
Conventionally, this read current normally flows during a data read operation.
Read current (10 -Four(A) value that is much smaller than
(10-9(A)), so it is
Power consumption can be reduced.
【００３５】またデータの読出時に流れるドレイン電流
の電流値を小さくすることができるので、ドレイン領域
に接続される金属配線等の寿命を延ばすことができる。Further, since the value of the drain current flowing at the time of reading data can be reduced, the life of the metal wiring and the like connected to the drain region can be extended.
【００３６】更に消費電力を低減できることから、半導
体装置における発熱を抑制でき、それ故、メモリセルの
電荷保持時間が長くなると共に、メモリセルの周辺回路
用のトランジスタの特性変動を抑制することができる。Since the power consumption can be further reduced, the heat generation in the semiconductor device can be suppressed, so that the charge retention time of the memory cell can be prolonged and the characteristic fluctuation of the transistor for the peripheral circuit of the memory cell can be suppressed. .
【００３７】次に本発明の第２の実施の形態に係る半導
体装置について説明する。本実施の形態に係る半導体装
置は第１の実施の形態で示した半導体装置（フラッシュ
メモリ）のメモリセルにおけるソース領域を削除した構
造にし、メモリセルを構成するＭＯＳトランジスタをゲ
ート電極、ドレイン領域、基板の３端子素子として構成
する。この半導体装置の断面構造の一部を図４に、回路
構成を図５に、それぞれ示す。図４及び図５において対
応する要素について必ずしも符号を一致させていない。
図４において半導体基板（Ｐ型半導体基板）３０にはソ
ース領域となる拡散層を削除した状態でドレイン領域を
形成するｎ＋拡散層３２が形成されており、隣接するｎ
＋拡散層間の半導体基板３０上にフローティングゲート
電極３４及びコントロールゲート電極３６からなるゲー
ト電極３８が形成されている。ドレイン領域を形成する
ｎ＋拡散層３２はビット線４０に接続されている。図５
は上記半導体装置の回路構成の一部を示しており、同図
において４０、４２はデータの書込み及び読出時にデー
タが入力または出力されるビット線、５０、５２は各メ
モリセルを構成するトランジスタを選択するためのワー
ド線、６０〜６３、７０〜７３はメモリセルを構成する
フローティングゲート電極を有するＭＯＳトランジスタ
である。Next, a semiconductor device according to a second embodiment of the present invention will be described. The semiconductor device according to the present embodiment has a structure in which the source region in the memory cell of the semiconductor device (flash memory) shown in the first embodiment is deleted, and the MOS transistor forming the memory cell is a gate electrode, a drain region, It is configured as a three-terminal element on the substrate. FIG. 4 shows a part of a cross-sectional structure of the semiconductor device, and FIG. 5 shows a circuit configuration thereof. In FIGS. 4 and 5, corresponding elements are not necessarily identified by the same reference numerals.
In FIG. 4, a semiconductor substrate (P-type semiconductor substrate) 30 is formed with an n + diffusion layer 32 forming a drain region in a state where a diffusion layer serving as a source region is deleted.
A gate electrode 38 including a floating gate electrode 34 and a control gate electrode 36 is formed on the semiconductor substrate 30 between the + diffusion layers. The n + diffusion layer 32 forming the drain region is connected to the bit line 40. FIG.
Indicates a part of the circuit configuration of the semiconductor device. In the figure, reference numerals 40 and 42 denote bit lines to which data is input or output when writing and reading data, and reference numerals 50 and 52 denote transistors forming each memory cell. Word lines for selection, 60 to 63, and 70 to 73, are MOS transistors having floating gate electrodes constituting memory cells.
【００３８】上記半導体装置では図５に示すようにソー
ス領域に接続されていたソース線が不要となる。この半
導体装置を用いて第１の実施の形態と同様にバンド間ト
ンネル現象を利用してデータの読み出しを行う場合には
第１の実施の形態と同様の効果が得られる。上記半導体
装置におけるデータの読出動作は第１の実施の形態と同
様であるので重複する説明は省略する。In the above semiconductor device, the source line connected to the source region as shown in FIG. 5 becomes unnecessary. When data is read using the semiconductor device by utilizing the band-to-band tunnel phenomenon as in the first embodiment, the same effects as in the first embodiment can be obtained. The data read operation in the semiconductor device is the same as that in the first embodiment, and a duplicate description will be omitted.
【００３９】本発明の第２の実施の形態に係る半導体装
置によれば、ソース領域またはドレイン領域の何れか一
方を形成しなくてもよいので、ソース領域またはドレイ
ン領域の何れか一方の形成並びにソースライン用の金属
配線（ソース線）の形成等の製造工程を削減できると共
に、メモリセルサイズ、延いては半導体装置のチップサ
イズの縮小化が図れる。According to the semiconductor device according to the second embodiment of the present invention, it is not necessary to form either the source region or the drain region. Manufacturing steps such as formation of metal wiring (source line) for a source line can be reduced, and the size of a memory cell, and thus the chip size of a semiconductor device, can be reduced.
【００４０】次に本発明の第３の実施の形態に係る半導
体装置におけるデータの読出方法について説明する。本
実施の形態が第１の実施の形態と異なるのは、第１の実
施の形態では半導体装置におけるデータの読み出しをメ
モリセルのドレイン領域に流れるバンド間トンネル電流
を検出することにより行っていたが、本実施の形態では
第１の実施の形態を示す図１においてドレイン領域に接
続されていたセンスアンプを半導体基板またはウェルに
接続して半導体基板またはウェルに流れるバンド間トン
ネル電流を検出することによりデータの読出動作を行う
点である。本実施の形態に係る半導体装置のメモリセル
の構成を図６に示す。図６において図１と同一要素には
同一の符号を付してある。ここでメモリセルを構成する
トランジスタがＮＭＯＳトランジスタであれば、ウェル
が形成されている場合にはそのウェルはＰウェルであ
り、メモリセルを構成するトランジスタがＰＭＯＳトラ
ンジスタであれば、ウェルが形成されている場合にはそ
のウェルはＮウェルであることは勿論である。本実施の
形態では半導体基板はＰ型基板であり、ソース領域１
２、ドレイン領域１４はｎ＋拡散層で形成されている。Next, a method of reading data in the semiconductor device according to the third embodiment of the present invention will be described. The difference between this embodiment and the first embodiment is that in the first embodiment, data is read from the semiconductor device by detecting an inter-band tunnel current flowing in the drain region of the memory cell. In this embodiment, the sense amplifier connected to the drain region in FIG. 1 showing the first embodiment is connected to a semiconductor substrate or well to detect an inter-band tunnel current flowing in the semiconductor substrate or well. The point is that the data reading operation is performed. FIG. 6 shows a configuration of a memory cell of the semiconductor device according to the present embodiment. 6, the same elements as those in FIG. 1 are denoted by the same reference numerals. Here, if the transistor forming the memory cell is an NMOS transistor, the well is formed if the well is formed, and if the transistor forming the memory cell is a PMOS transistor, the well is formed. If there is, the well is of course an N well. In the present embodiment, the semiconductor substrate is a P-type substrate, and the source region 1
2. The drain region 14 is formed of an n + diffusion layer.
【００４１】上記構成において、コントロールゲート電
極１８と、ドレイン領域１４（またはソース領域１２）
との間に所定のバイアス電圧が印加された際にドレイン
領域１４（またはソース領域１２）近傍でバンド間トン
ネル現象が発生し、この現象によりドレイン領域１４
（またはソース領域１２）より前記半導体基板１０側
に、またはウェルが形成されている場合にはウェル側に
電流が流れる。In the above configuration, the control gate electrode 18 and the drain region 14 (or the source region 12)
When a predetermined bias voltage is applied between the drain region 14 and the source region 12, a band-to-band tunnel phenomenon occurs near the drain region 14 (or the source region 12).
A current flows from the semiconductor substrate 10 side (or from the source region 12) to the semiconductor substrate 10 or to the well side when a well is formed.
【００４２】したがって、本発明の第３の実施の形態に
係る半導体装置におけるデータの読出方法にによれば、
バンド間トンネル現象により生じるドレイン領域より半
導体基板側、またはウェル側に流れる電流を検出するこ
とによりメモリセルにおけるデータの読出動作を行うこ
とができ、この読出電流は従来、データの読出動作時に
流れる通常の読出電流（１０-4（Ａ）程度）より極めて
小さい値（１０-9（Ａ）程度）であるので、データの読
出時における消費電力の低減が図れる。Therefore, according to the method of reading data in the semiconductor device according to the third embodiment of the present invention,
A data read operation can be performed in a memory cell by detecting a current flowing from the drain region to the semiconductor substrate side or the well side from the drain region caused by the band-to-band tunnel phenomenon. Is very small (approximately 10 −9 (A)) than the read current (approximately 10 −4 (A)), so that power consumption during data reading can be reduced.
【００４３】次に本発明の第４の実施の形態に係る半導
体装置の使用方法について説明する。第１の実施の形態
で説明したように図１に示す半導体装置のメモリセルは
図２のＶｇ−Ｉｄ特性曲線（Ｖｇはコントロールゲート
電圧、Ｉｄはドレイン電流）に示すようにコントロール
ゲート電極１８とドレイン領域１４（またはソース領域
１２）との間に所定のバイアス電圧が印加された際にバ
ンド間トンネル現象により生ずるバンド間トンネル電流
の電流特性が、コントロールゲート電圧の座標軸上で通
常のドレイン電流特性におけるコントロールゲート電圧
の閾値よりマイナス側でダイオード特性を示している。
またバンド間トンネル電流の電流特性において、バンド
間トンネル電流が流れ始める閾値電圧はフローティング
ゲート電極１６に蓄積されている電荷量により変化する
ことを示している。したがって、上記半導体装置のフロ
ーティングゲート電極に蓄積する電荷量を制御し、かつ
ダイオード特性となるバンド間トンネル電流特性を利用
すれば、上記半導体装置、すなわちフラッシュメモリの
メモリセルのようなＭＯＳ構造の素子を閾値可変型ダイ
オードとして使用することができる。この閾値可変型ダ
イオードは、入力保護を要する入力段トランジスタのゲ
ートに並列に挿入するように接続することにより過電圧
保護用ダイオードとして機能させることができる。図１
に示すようなフローティングゲート電極を有するＭＯＳ
構造の素子をＰＭＯＳトランジスタの過電圧保護用ダイ
オードとして使用した例を図７に示す。同図において、
ＰＭＯＳトランジスタ８０のゲートに図１に示すＭＯＳ
構造の素子８２のコントロールゲート電極ＣＧが、ＰＭ
ＯＳトランジスタ８０のソースに図１に示すＭＯＳ構造
のドレイン領域Ｄが接続されている。この閾値可変型ダ
イオード８２は図７に示したようにコントロールゲート
電極ＣＧがアノードに、ドレイン領域Ｄがカソードに相
当する。上記閾値可変型ダイオードは予めフローティン
グゲート電極に所望の電荷を注入しておく。この電荷
（電子）の注入は既述したように、メモリセルを消去状
態にするのと同様にドレイン領域とコントロールゲート
電極との間に所定の電圧を印加することにより行われ
る。フローティングゲート電極に注入する電荷量は紫外
線の照射等により制御する。この時に過飽和の紫外線を
照射することにより閾値可変型ダイオード８２は、フロ
ーティングゲート電極に蓄積されていた電荷、すなわち
電子が励起されて半導体基板側に流出するので、第１の
実施の形態で説明したように書込状態になり、バンド間
トンネル電流特性の閾値電圧を低く設定することができ
る。例えば、図７に示す例でバンド間トンネル電流特性
の閾値電圧を−１Ｖに設定すると、ＰＭＯＳトランジス
タのゲートに−１Ｖ以上の負の極性の電圧が印加される
と、閾値可変型ダイオード８２にバンド間トンンネル電
流が流れ、ＰＭＯＳトランジスタ８０を保護する。閾値
可変型ダイオード８２の閾値電圧の設定は回路に組み込
んだ後に外部より行うことができ、極めて便利である。Next, a method of using the semiconductor device according to the fourth embodiment of the present invention will be described. As described in the first embodiment, the memory cell of the semiconductor device shown in FIG. 1 has the control gate electrode 18 as shown in the Vg-Id characteristic curve (Vg is the control gate voltage and Id is the drain current) in FIG. When a predetermined bias voltage is applied to the drain region 14 (or the source region 12), the current characteristic of the band-to-band tunnel current generated by the band-to-band tunnel phenomenon is a normal drain current characteristic on the coordinate axis of the control gate voltage. The diode characteristic is shown on the minus side of the threshold value of the control gate voltage in FIG.
Further, the current characteristics of the inter-band tunnel current indicate that the threshold voltage at which the inter-band tunnel current starts to flow varies depending on the amount of charge accumulated in the floating gate electrode 16. Therefore, by controlling the amount of charge stored in the floating gate electrode of the semiconductor device and utilizing the inter-band tunnel current characteristic which is a diode characteristic, the semiconductor device, that is, an element having a MOS structure such as a memory cell of a flash memory can be obtained. Can be used as a variable threshold diode. This threshold-variable diode can function as an overvoltage protection diode by being connected in parallel with the gate of an input-stage transistor requiring input protection. FIG.
MOS having a floating gate electrode as shown in FIG.
FIG. 7 shows an example in which the element having the structure is used as an overvoltage protection diode of a PMOS transistor. In the figure,
The MOS transistor shown in FIG.
The control gate electrode CG of the element 82 having the structure
The drain region D of the MOS structure shown in FIG. 1 is connected to the source of the OS transistor 80. 7, the control gate electrode CG corresponds to the anode and the drain region D corresponds to the cathode, as shown in FIG. In the threshold variable diode, a desired charge is previously injected into the floating gate electrode. As described above, this charge (electron) injection is performed by applying a predetermined voltage between the drain region and the control gate electrode as in the case where the memory cell is set in the erased state. The amount of charge injected into the floating gate electrode is controlled by irradiation of ultraviolet rays or the like. At this time, the threshold variable diode 82 is irradiated with supersaturated ultraviolet light, so that the charge accumulated in the floating gate electrode, that is, the electrons are excited and flow out to the semiconductor substrate side, so that the threshold variable diode 82 is described in the first embodiment. Thus, the writing state is established, and the threshold voltage of the interband tunnel current characteristic can be set low. For example, in the example shown in FIG. 7, when the threshold voltage of the inter-band tunnel current characteristic is set to -1 V, when a negative voltage of -1 V or more is applied to the gate of the PMOS transistor, the band is applied to the threshold variable diode 82. During this time, a tunnel current flows to protect the PMOS transistor 80. The setting of the threshold voltage of the variable threshold diode 82 can be performed externally after being incorporated in the circuit, which is extremely convenient.
【００４４】本発明の第４の実施の形態に係る半導体装
置の使用方法によれば、回路製作後に外部より保護電圧
を設定可能な過電圧保護用ダイオードが得られる。According to the method of using the semiconductor device according to the fourth embodiment of the present invention, it is possible to obtain an overvoltage protection diode capable of setting a protection voltage from the outside after manufacturing a circuit.
【００４５】尚、第１乃至第４の実施の形態においては
半導体装置としてフラッシュメモリを例にとり説明した
が、本発明は、フラッシュメモリに限らず、フラッシュ
メモリと類似のメモリセル構造を有するＥＰＲＯＭにも
適用が可能であり、その場合にも上述した各実施の形態
と同様の効果が得られる。In the first to fourth embodiments, a flash memory has been described as an example of a semiconductor device. However, the present invention is not limited to a flash memory, but may be applied to an EPROM having a memory cell structure similar to a flash memory. Can also be applied, and in this case, the same effects as those of the above-described embodiments can be obtained.
【００４６】[0046]
【発明の効果】請求項１に記載の発明によれば、コント
ロールゲート電極と、ドレイン領域またはソース領域と
の間に所定のバイアス電圧が印加された際にドレイン領
域またはソース領域近傍でバンド間トンネル現象が発生
し、この現象によりドレイン電流またはソース電流が流
れるので、バンド間トンネル現象により生じるドレイン
電流またはソース電流の何れかの電流を検出することに
よりメモリセルにおけるデータの読出動作を行うことが
でき、この読出電流は従来、データの読出動作時に流れ
る通常の読出電流（１０-4（Ａ）程度）より極めて小さ
い値（１０-9（Ａ）程度）であるので、データの読出時
における消費電力の低減が図れる また請求項２に記載
の発明によれば、コントロールゲート電極と、ドレイン
領域またはソース領域との間に所定のバイアス電圧が印
加された際にドレイン領域またはソース領域近傍でバン
ド間トンネル現象が発生し、この現象によりドレイン領
域より前記半導体基板側、またはウェル側に電流が流れ
るので、バンド間トンネル現象により生じるドレイン領
域より前記半導体基板側、またはウェル側に流れる電流
を検出することによりメモリセルにおけるデータの読出
動作を行うことができ、この読出電流は従来、データの
読出動作時に流れる通常の読出電流（１０-4（Ａ）程
度）より極めて小さい値（１０-9（Ａ）程度）であるの
で、データの読出時における消費電力の低減が図れる。According to the first aspect of the present invention, when a predetermined bias voltage is applied between the control gate electrode and the drain region or the source region, the band-to-band tunnel near the drain region or the source region. Since a phenomenon occurs and a drain current or a source current flows due to this phenomenon, a data read operation in a memory cell can be performed by detecting either a drain current or a source current caused by an interband tunnel phenomenon. Conventionally, this read current has a value (about 10 −9 (A)) which is much smaller than a normal read current (about 10 −4 (A)) that flows during a data read operation. According to the second aspect of the present invention, the control gate electrode, the drain region or the source When a predetermined bias voltage is applied between the drain region and the source region, a band-to-band tunnel phenomenon occurs near the drain region or the source region, and a current flows from the drain region to the semiconductor substrate side or the well side from the drain region. By detecting a current flowing from the drain region caused by the band-to-band tunnel phenomenon to the semiconductor substrate side or the well side, a data read operation in a memory cell can be performed. This read current conventionally flows during a data read operation. Since the value is extremely smaller (about 10 −9 (A)) than a normal read current (about 10 −4 (A)), power consumption during data reading can be reduced.
【００４７】また請求項３に記載の発明によれば、フラ
ッシュメモリにおいて、請求項１または請求項２に記載
の発明と同様の効果が得られる。According to the third aspect of the present invention, the same effect as the first or second aspect of the present invention can be obtained in a flash memory.
【００４８】また請求項４に記載の発明によれば、ＥＰ
ＲＯＭにおいて、請求項１または請求項２に記載の発明
と同様の効果が得られる。According to the fourth aspect of the present invention, the EP
In the ROM, the same effect as the first or second aspect of the invention can be obtained.
【００４９】また請求項５に記載の発明によれば、ソー
ス領域またはドレイン領域の何れか一方を形成しなくて
もよいので、ソース領域またはドレイン領域の何れか一
方の形成並びにソースライン用の金属配線の形成等の製
造工程を削減できると共に、メモリセルサイズ、延いて
は半導体装置のチップサイズの縮小化が図れる。According to the fifth aspect of the present invention, it is not necessary to form either the source region or the drain region. Manufacturing steps such as formation of wiring can be reduced, and the size of memory cells, and thus the chip size of a semiconductor device, can be reduced.
【００５０】また請求項６に記載の発明によれば、フラ
ッシュメモリの製造工程の低減が図れると共に、メモリ
セルサイズ、延いてはフラッシュメモリのチップサイズ
の縮小化が図れる。According to the invention described in claim 6, the manufacturing process of the flash memory can be reduced, and the memory cell size, and moreover, the chip size of the flash memory can be reduced.
【００５１】また請求項７に記載の発明によれば、ＥＰ
ＲＯＭの製造工程の低減が図れると共に、メモリセルサ
イズ、延いてはＥＰＲＯＭのチップサイズの縮小化が図
れる。According to the seventh aspect of the present invention, the EP
The manufacturing process of the ROM can be reduced, and the size of the memory cell, that is, the chip size of the EPROM can be reduced.
【００５２】また請求項８に記載の発明によれば、コン
トロールゲート電極と、ドレイン領域またはソース領域
との間に所定のバイアス電圧を印加した際にバンド間ト
ンネル現象によりドレイン領域またはソース領域に流れ
るバンド間トンネル電流の電流特性を利用して回路の過
電圧保護用ダイオードとして使用し、紫外線の照射等に
よりフローティングゲート電極に蓄積される電荷量を制
御することにより閾値電圧可変型ダイオードとして使用
するようにしたので、回路製作後に外部より保護電圧を
設定可能な過電圧保護用ダイオードが得られる。According to the present invention, when a predetermined bias voltage is applied between the control gate electrode and the drain region or the source region, the current flows to the drain region or the source region due to the band-to-band tunnel phenomenon. It is used as a diode for overvoltage protection of a circuit by using the current characteristics of the interband tunnel current, and is used as a threshold voltage variable type diode by controlling the amount of electric charge accumulated in a floating gate electrode by ultraviolet irradiation or the like. As a result, an overvoltage protection diode capable of setting a protection voltage from the outside after circuit fabrication is obtained.
【００５３】また請求項９に記載の発明によれば、ソー
ス領域またはドレイン領域のいずれか一方が形成された
半導体基板上に絶縁層に包囲されてなるフローティング
ゲート電極と、該フローティングゲート電極の上方に形
成されたコントロールゲート電極とを有する半導体装置
を過電圧保護用ダイオードとして使用した場合において
も、請求項８に記載の発明と同様に、回路製作後に外部
より保護電圧を設定可能な過電圧保護用ダイオードが得
られる。According to the ninth aspect of the present invention, a floating gate electrode surrounded by an insulating layer on a semiconductor substrate on which one of a source region and a drain region is formed, and a portion above the floating gate electrode In a case where a semiconductor device having a control gate electrode formed as described above is used as an overvoltage protection diode, an overvoltage protection diode capable of setting a protection voltage from the outside after circuit fabrication, similarly to the invention according to claim 8. Is obtained.
【図１】本発明が適用されるフラッシュメモリのメモリ
セルの構成及びバンド間トンネル電流を検出するための
構成の一例を示す説明図。FIG. 1 is an explanatory diagram showing an example of a configuration of a memory cell of a flash memory to which the present invention is applied and a configuration for detecting an inter-band tunnel current.
【図２】フラッシュメモリのメモリセルのコントロール
ゲート電圧Ｖｇに対するドレイン電流の特性を示す特性
図。FIG. 2 is a characteristic diagram showing characteristics of a drain current with respect to a control gate voltage Vg of a memory cell of a flash memory.
【図３】フラッシュメモリのメモリセルのコントロール
ゲート電圧Ｖｇに対するドレイン電流の特性を測定する
際の各部の電圧印加条件を示す説明図。FIG. 3 is an explanatory diagram showing voltage application conditions of each unit when measuring characteristics of a drain current with respect to a control gate voltage Vg of a memory cell of a flash memory.
【図４】ソース領域を形成する拡散層を除去した構造の
フラッシュメモリの断面構造の一部を示す断面図。FIG. 4 is a cross-sectional view showing a part of a cross-sectional structure of a flash memory having a structure in which a diffusion layer forming a source region is removed.
【図５】図４に示す構造のフラッシュメモリの回路構成
を示す回路図。FIG. 5 is a circuit diagram showing a circuit configuration of the flash memory having the structure shown in FIG. 4;
【図６】本発明が適用されるフラッシュメモリのメモリ
セルの構成及びバンド間トンネル電流を検出するための
構成の他の例を示す説明図。FIG. 6 is an explanatory diagram showing another example of a configuration of a memory cell of a flash memory to which the present invention is applied and a configuration for detecting an interband tunnel current.
【図７】フラッシュメモリのメモリセルを過電圧保護ダ
イオードとして使用した回路例を示す回路図。FIG. 7 is a circuit diagram showing a circuit example in which a memory cell of a flash memory is used as an overvoltage protection diode.
【図８】フラッシュメモリのメモリセルにおけるデータ
の書き込み、消去及び読み出しの各動作状態を示す説明
図。FIG. 8 is an explanatory diagram showing operation states of data writing, erasing, and reading in a memory cell of the flash memory.
【図９】従来のフラッシュメモリの断面構造の一部を示
す断面図。FIG. 9 is a cross-sectional view showing a part of a cross-sectional structure of a conventional flash memory.
【図１０】図９に示す構造のフラッシュメモリの回路構
成を示す回路図。FIG. 10 is a circuit diagram showing a circuit configuration of the flash memory having the structure shown in FIG. 9;
１０ 半導体基板 １２ ソース領域 １４ ドレイン領域 １６ フローティングゲート電極 １８ コントロールゲート電極 ２０ 絶縁層 ２２ センスアンプ ３０ 半導体基板 ３２ ｎ＋拡散領域 ３４ フローティングゲート電極 ３６ コントロールゲート電極 ３８ ゲート電極 ４０ ビット線 ４２ ビット線 ５０ ワード線 ５２ ワード線 ８０ ＰＭＯＳトランジスタ ８２ 閾値可変型ダイオード Reference Signs List 10 semiconductor substrate 12 source region 14 drain region 16 floating gate electrode 18 control gate electrode 20 insulating layer 22 sense amplifier 30 semiconductor substrate 32 n + diffusion region 34 floating gate electrode 36 control gate electrode 38 gate electrode 40 bit line 42 bit line 50 word line 52 word line 80 PMOS transistor 82 threshold variable diode