JPH1155588A - Video signal line counter control circuit and video signal processing device - Google Patents
- ️Fri Feb 26 1999
【０００１】[0001]
【発明の属する技術分野】本発明は、映像信号処理技
術、さらには映像信号ラインカウンタ制御系の改良技術
に関し、例えば映像信号処理装置に関して有効な技術に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a video signal processing technology and, more particularly, to an improved technology of a video signal line counter control system, for example, a technology effective for a video signal processing device.
【０００２】[0002]
【従来の技術】映像信号処理装置において、映像に文字
情報を重畳して表示するために文字加算部が設けられ
る。この文字加算部は、映像信号ラインをカウントする
ための映像信号ラインカウンタ、それの動作を制御する
ための映像信号ラインカウンタ制御回路、横方向表示ド
ットカウンタ等を含み、映像信号ラインカウンタや横方
向表示ドットカウンタの出力信号に基づいて、文字デー
タを形成して、それを映像信号に加算するようにしてい
る。2. Description of the Related Art In a video signal processing apparatus, a character addition section is provided for superimposing and displaying character information on a video. The character addition unit includes a video signal line counter for counting video signal lines, a video signal line counter control circuit for controlling the operation thereof, a horizontal display dot counter, and the like. Character data is formed based on the output signal of the display dot counter, and is added to the video signal.
【０００３】尚、映像信号処理装置の一例とされるビデ
オシステムについて記載された文献の例としては、昭和
５８年８月２０日に株式会社オーム社から発行された
「電子通信ハンドブック（第１６１９頁〜第１６２２
頁）」がある。[0003] As an example of a document describing a video system as an example of a video signal processing apparatus, see "Electronic Communication Handbook (page 1619)" issued by Ohm Co., Ltd. on August 20, 1983. -1622
Page)].
【０００４】[0004]
【発明が解決しようとする課題】映像信号ラインカウン
タ制御回路は、例えば複合同期信号を取り込んで、それ
を水平同期信号と垂直同期信号に分離する同期分離回路
や、ノイズ除去、等化パルス除去、補完回路、さらには
入力信号のマスク処理を行うための垂直同期信号マスク
回路より成る。水平同期信号はノイズ除去、等化パルス
除去、補完回路でノイズ除去、等化パルス除去、補完さ
れて水平同期信号となり映像信号ラインカウンタのクロ
ックソースとなる。垂直同期信号は、垂直同期信号マス
ク回路で所定の期間マスクされることによりノイズ除去
をされて垂直同期信号となり映像信号ラインカウンタの
リセット信号（カウント開始信号）となる。A video signal line counter control circuit takes, for example, a composite synchronizing signal and separates it into a horizontal synchronizing signal and a vertical synchronizing signal. It comprises a complementary circuit and a vertical synchronizing signal masking circuit for masking the input signal. The horizontal synchronizing signal is subjected to noise elimination, equalization pulse elimination, and complementation by noise elimination and equalization pulse elimination, and complemented to become a horizontal synchronization signal, which is a clock source for the video signal line counter. The vertical synchronizing signal is masked by a vertical synchronizing signal masking circuit for a predetermined period to remove noise, becomes a vertical synchronizing signal, and becomes a reset signal (count start signal) of the video signal line counter.
【０００５】同期分離回路では、例えば図３に示される
ように、複合同期信号Ｃ．Ｓｙｎｃの積分結果をコンパ
レータでＶｃｏｍｐＨとＶｃｏｍｐＬとの二つのレベル
でスライスして波形整形することにより垂直帰線期間中
の垂直同期パルス信号を複合同期信号Ｖとして検出す
る。In the sync separation circuit, for example, as shown in FIG. The vertical sync pulse signal during the vertical blanking period is detected as the composite sync signal V by slicing the Sync integration result at the comparator at two levels of VcompH and VcompL and shaping the waveform.
【０００６】ところで、上述の映像信号への文字加算を
実現する場合において、テレビ放送の弱電界状態の映像
信号あるいはビデオの特殊再生時の映像信号が入力され
ると、図４に示されるように、垂直同期信号Ｖの検出が
ＴＳ１時間遅れるため（これを「前縁の揺れ」とい
う）、映像信号ラインカウンタのリセットが遅れてしま
う。水平同期信号の１／２期間以上リセットが遅れる
と、映像信号ラインカウンタのカウント値が狂ってしま
う。ラインカウント値の狂いは、映像信号への文字加算
を実現する装置において、表示文字の縦揺れを引き起こ
す要因とされる。また、文字信号等多重放送のデコーダ
においては、文字信号などの多重放送内容を正しく受信
することができない。By the way, in the case of realizing the above-described character addition to the video signal, when a video signal in a weak electric field state of a television broadcast or a video signal at the time of special reproduction of a video is inputted, as shown in FIG. Since the detection of the vertical synchronization signal V is delayed by TS1 time (this is referred to as “fluctuation of the leading edge”), the reset of the video signal line counter is delayed. If the reset is delayed for more than 期間 period of the horizontal synchronizing signal, the count value of the video signal line counter will be incorrect. The deviation of the line count value is considered to be a factor of causing vertical swing of display characters in an apparatus for adding characters to a video signal. In addition, a decoder for multiplex broadcasting such as a text signal cannot correctly receive multiplex broadcasting contents such as a text signal.
【０００７】そこで入力される映像信号が弱電界状態の
映像信号あるいはビデオの特殊再生時の映像信号などの
場合でも垂直同期信号Ｖの検出が遅れない回路が必要と
なる。Therefore, even if the input video signal is a video signal in a weak electric field state or a video signal at the time of special reproduction of a video, a circuit which does not delay detection of the vertical synchronizing signal V is required.
【０００８】本発明の目的は、映像信号への文字加算を
実現する装置において、表示文字の縦揺れを低減するた
めの技術を提供することにある。An object of the present invention is to provide a technique for reducing the vertical swing of displayed characters in an apparatus for adding characters to a video signal.
【０００９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【００１０】[0010]
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。The following is a brief description of an outline of a typical invention among the inventions disclosed in the present application.
【００１１】すなわち、複合同期信号に基づいて映像信
号ラインカウンタ（１２）の動作を制御するための映像
信号ラインカウンタ制御回路（５０）において、入力さ
れた複合同期信号から垂直帰線期間中の垂直同期信号を
得る垂直同期分離回路（５５）と、上記垂直同期分離回
路によって得られた垂直同期信号の後縁に基づいて上記
映像信号ラインカウンタをリセットさせるための信号を
形成する後縁パルス生成回路（５２）を設ける。That is, in the video signal line counter control circuit (50) for controlling the operation of the video signal line counter (12) based on the composite synchronizing signal, a vertical synchronizing signal during the vertical blanking period is obtained from the input composite synchronizing signal. A vertical synchronizing separation circuit (55) for obtaining a synchronizing signal, and a trailing edge pulse generating circuit for forming a signal for resetting the video signal line counter based on the trailing edge of the vertical synchronizing signal obtained by the vertical synchronizing separation circuit (52) is provided.
【００１２】上記した手段によれば、弱電界状態の映像
信号あるいはビデオの特殊再生時の映像信号が入力され
ても、垂直同期信号の前縁より比較的安定な後縁を使う
ことにより垂直同期信号の検出が遅れないため、映像信
号ラインカウンタのカウント開始が遅れないで済む。こ
のことが、表示文字の縦揺れの低減化を達成する。According to the above-mentioned means, even if a video signal in a weak electric field state or a video signal at the time of special reproduction of video is input, the vertical synchronization signal is used by using a trailing edge which is relatively more stable than the leading edge. Since the signal detection is not delayed, the counting start of the video signal line counter does not have to be delayed. This achieves a reduction in the pitch of the displayed characters.
【００１３】このとき、上記垂直同期分離回路によって
得られた垂直同期信号の前縁をマスクするための信号を
生成するマスク信号生成回路（９１）と、上記マスク信
号生成回路からのマスク信号に基づいて後縁パルスの有
無を判別する後縁パルス有無判定回路（９２）と、上記
前縁パルス生成回路からの前縁パルスに基づいて垂直同
期信号の後縁有効信号を生成する後縁有効信号生成回路
（５３）とを設けて、上記後縁パルス生成回路を、上記
後縁パルス有無判定回路と上記後縁有効信号生成回路と
の出力信号に基づいて垂直同期信号の後縁パルスを生成
するように構成することができる。At this time, a mask signal generation circuit (91) for generating a signal for masking the leading edge of the vertical synchronization signal obtained by the vertical synchronization separation circuit, and a mask signal from the mask signal generation circuit are used. A trailing edge pulse presence / absence determining circuit (92) for determining the presence / absence of a trailing edge pulse, and a trailing edge valid signal generating circuit for generating a trailing edge valid signal of a vertical synchronization signal based on the leading edge pulse from the leading edge pulse generating circuit. A circuit (53) for generating the trailing edge pulse of the vertical synchronizing signal based on the output signals of the trailing edge pulse presence / absence determining circuit and the trailing edge valid signal generating circuit. Can be configured.
【００１４】映像信号に文字情報を加算するための文字
加算部を含む映像信号処理装置において、上記文字加算
部は、文字データを格納するメモリ（１８）と、映像信
号ラインをカウントするための映像信号ラインカウンタ
（１２）と、上記映像信号ラインカウンタに基づいて上
記メモリからの文字データ読み出しを制御するための制
御回路（２０）と、上記映像信号ラインカウンタ制御回
路（５０）とを含んで映像信号処理装置を構成すること
ができる。In a video signal processing apparatus including a character addition unit for adding character information to a video signal, the character addition unit includes a memory (18) for storing character data and a video for counting video signal lines. A video signal including a signal line counter (12), a control circuit (20) for controlling reading of character data from the memory based on the video signal line counter, and the video signal line counter control circuit (50) A signal processing device can be configured.
【００１５】[0015]
【発明の実施の形態】図１には本発明にかかる映像信号
処理装置の一例であるビデオシステムが示される。FIG. 1 shows a video system which is an example of a video signal processing apparatus according to the present invention.
【００１６】図１に示されるビデオシステム１は、特に
制限されないが、放送局からの電波を受信するためのチ
ューナー３、このチューナー３からの映像信号（音声信
号を含む）又は外部入力端子から入力された映像信号を
カセットテープ６へ記録するための記録ブロック５、カ
セットテープ６への信号記録及び記録信号の読み出しの
ためのメカニズム部７、上記カセットテープ６から読出
された映像信号を再生して、ＡＶ（オーディオ・ビジュ
アル）モニタへ出力するための再生ブロック９、各部の
動作電源を供給するための電源部４、及び全体の動作制
御を司るコントロール部８とを含む。The video system 1 shown in FIG. 1 is not particularly limited, but has a tuner 3 for receiving a radio wave from a broadcasting station, a video signal (including an audio signal) from the tuner 3, or an input from an external input terminal. A recording block 5 for recording the read video signal on the cassette tape 6, a mechanism unit 7 for recording the signal on the cassette tape 6 and reading the recording signal, and reproducing the video signal read from the cassette tape 6 , A reproduction block 9 for outputting to an AV (audio / visual) monitor, a power supply unit 4 for supplying operation power to each unit, and a control unit 8 for controlling the entire operation.
【００１７】上記メカニズム部７は、カセットテープ６
への磁気記録及びその読み出しのためのビデオヘッド７
０１と、上記カセットテープ６の走行のためのサーボＩ
Ｃ（半導体集積回路）及びそれの制御部７０２とを含
む。The mechanism section 7 includes a cassette tape 6
Head 7 for magnetic recording on and reading from
01 and a servo I for running the cassette tape 6
C (semiconductor integrated circuit) and its control unit 702.
【００１８】上記再生ブロック９は、カセットテープ６
から読み出された輝度信号を処理する輝度信号系１０
１、色信号を処理する色信号系１０２、それらの出力信
号を合成するための合成回路１０６、合成回路１０６の
出力信号と上記記録ブロック５の出力信号とを選択する
するための選択回路１０５、この選択回路１０５の選択
出力信号に文字情報を加算する文字加算部１０３、及び
その出力信号を外部出力するための出力アンプ１０４と
を含む。The reproduction block 9 includes a cassette tape 6
Signal system 10 for processing the luminance signal read from
1. a color signal system 102 for processing color signals, a synthesis circuit 106 for synthesizing those output signals, a selection circuit 105 for selecting an output signal of the synthesis circuit 106 and an output signal of the recording block 5, It includes a character addition section 103 for adding character information to a selection output signal of the selection circuit 105, and an output amplifier 104 for externally outputting the output signal.
【００１９】図２には文字加算部１０３の構成例が示さ
れる。FIG. 2 shows an example of the configuration of the character addition unit 103.
【００２０】文字加算部１０３は、特に制限されない
が、映像信号ラインカウンタ１２、映像信号ラインカウ
ンタ制御回路５０、横方向表示ドットカウンタ１５、水
平同期信号ＰＬＬ（フェーズ・ロックド・ループ）１
６、ドットクロック発振回路１７、文字データＲＯＭ
（リード・オンリ・メモリ）１８、表示データＲＡＭ
（ランダム・アクセス・メモリ）１９、制御回路２０、
ビデオバッファ２１、２２と加算制御回路２３を含ん
で、一つのの半導体基板に形成される。Although not particularly limited, the character addition section 103 includes a video signal line counter 12, a video signal line counter control circuit 50, a horizontal display dot counter 15, and a horizontal synchronization signal PLL (phase locked loop) 1.
6, dot clock oscillation circuit 17, character data ROM
(Read only memory) 18, display data RAM
(Random access memory) 19, control circuit 20,
The video buffers 21, 22 and the addition control circuit 23 are formed on one semiconductor substrate.
【００２１】上記映像信号ラインカウンタ制御回路５０
は、入力された復号同期信号Ｃ．Ｓｙｎｃを取り込んで
それを処理することにより、水平同期信号Ｈ２及び垂直
同期信号ＶＥＮＤを形成する。The video signal line counter control circuit 50
Is the input decoded synchronization signal C. The horizontal sync signal H2 and the vertical sync signal VEND are formed by taking in the Sync and processing it.
【００２２】水平同期信号Ｈ２は、水平同期信号ＰＬＬ
１６を介することで安定な水平同期信号Ｈ３とされ、こ
の信号Ｈ３によって、ドットクロック発振回路１７の発
振開始や発振停止が制御される。横方向表示ドットカウ
ンタ１５は、ドットクロック発振回路１７の出力クロッ
クＤＯＳＣをカウントし、水平同期信号ＰＬＬ１６から
の水平同期信号Ｈ３でリセットされる。映像信号ライン
カウンタ１２と横方向表示ドットカウンタ１５のカウン
ト値は、それぞれ文字を加算する縦方向位置と横方向位
置を示し、制御回路２０で制御されてからＲＡＭ１９の
アドレスとされる。ＲＯＭ１８には文字のビット情報Ｄ
ＡＴＡが予め格納されている。ＲＡＭ１９には加算する
文字位置に対応したＲＯＭ１８のアドレスが格納され、
このアドレスに基づいて上記文字のビット情報ＤＡＴＡ
が読み出される。ビデオバッファ２１を介してビデオ信
号ＶＩＤＥＯｉｎが入力され、加算制御回路２３におい
て、ビデオ信号ＶＩＤＥＯｉｎと加算する文字のビット
情報ＤＡＴＡとの切り換えが行われることにより、映像
信号に文字情報が加算さる。この加算制御回路２３の出
力信号は、後段のビデオバッファ２２を介してビデオ信
号ＶＩＤＥＯｏｕｔとして出力される。The horizontal synchronizing signal H2 is a horizontal synchronizing signal PLL.
A stable horizontal synchronizing signal H3 is obtained through the signal 16, and the start and stop of the oscillation of the dot clock oscillation circuit 17 are controlled by the signal H3. The horizontal display dot counter 15 counts the output clock DOSC of the dot clock oscillation circuit 17 and is reset by the horizontal synchronization signal H3 from the horizontal synchronization signal PLL16. The count values of the video signal line counter 12 and the horizontal display dot counter 15 indicate a vertical position and a horizontal position at which characters are added, respectively, and are controlled by the control circuit 20 before being used as an address of the RAM 19. The bit information D of the character is stored in the ROM 18.
ATA is stored in advance. The RAM 19 stores the address of the ROM 18 corresponding to the character position to be added.
Based on this address, the bit information DATA of the character
Is read. The video signal VIDEOin is input via the video buffer 21, and the addition control circuit 23 switches between the video signal VIDEOin and the bit information DATA of the character to be added, so that character information is added to the video signal. The output signal of the addition control circuit 23 is output as the video signal VIDEOut through the video buffer 22 at the subsequent stage.
【００２３】図５には上記映像信号ラインカウンタ制御
回路５０の構成例が示される。FIG. 5 shows a configuration example of the video signal line counter control circuit 50.
【００２４】映像信号ラインカウンタ制御回路５０は、
垂直同期分離回路５５、水平同期分離回路５６、ノイズ
除去、等化パルス除去、補完回路１３、垂直同期信号の
前縁パルス生成回路５１、垂直同期信号の後縁パルス生
成回路５２、垂直同期信号の後縁有効信号生成回路５
３、垂直同期信号マスク信号生成回路９１、後縁パルス
有無判定回路９２とオア（ＯＲ）回路９３を含む。The video signal line counter control circuit 50
Vertical sync separation circuit 55, horizontal sync separation circuit 56, noise elimination, equalization pulse elimination, complement circuit 13, leading edge pulse generation circuit 51 of vertical synchronization signal, trailing edge pulse generation circuit 52 of vertical synchronization signal, vertical synchronization signal Trailing edge valid signal generation circuit 5
3. It includes a vertical synchronizing signal mask signal generation circuit 91, a trailing edge pulse presence / absence determination circuit 92, and an OR (OR) circuit 93.
【００２５】映像信号から分離された複合同期信号Ｃ．
Ｓｙｎｃが垂直同期分離回路５５に入力され、複合同期
信号Ｃ．Ｓｙｎｃから垂直帰線期間中の垂直同期パルス
信号を垂直同期信号Ｖが分離される（図３参照）。垂直
同期信号の前縁パルス生成回路５１では、垂直同期信号
Ｖから垂直同期信号の前縁パルスＶＦが生成され、垂直
同期信号の後縁パルス生成回路５２では、垂直同期信号
の後縁パルスＶＥＮＤが生成される。A composite synchronizing signal C. separated from a video signal
Sync is input to the vertical sync separation circuit 55, and the composite sync signal C.Sync. The vertical synchronizing signal V is separated from the vertical synchronizing pulse signal during the vertical blanking period from Sync (see FIG. 3). The leading edge pulse generation circuit 51 of the vertical synchronization signal generates a leading edge pulse VF of the vertical synchronization signal from the vertical synchronization signal V, and the trailing edge pulse generation circuit 52 of the vertical synchronization signal generates the trailing edge pulse VEND of the vertical synchronization signal. Generated.
【００２６】垂直同期信号マスク信号生成回路９１は、
垂直同期信号の前縁パルスＶＦを起点に所定の長さ（期
間Ｔ１：入力映像信号の１フィールド期間の８０％以上
９０％以下）のマスク信号ＶＭＡＳＫを作り、マスク信
号ＶＭＡＳＫのハイレベル期間中において垂直同期信号
の前縁パルス生成回路５１からは垂直同期信号の前縁パ
ルスＶＦが出力されないようにする（垂直同期信号Ｖの
マスク動作）。垂直同期信号の後縁有効信号生成回路５
３は、垂直同期信号の前縁パルスＶＦを起点とする所定
の長さ（期間Ｔ２：入力映像信号の水平同期信号周期の
３倍以上５倍以下）の信号ＶＥＮＢＬを作る。後縁パル
ス有無判定回路９２は、垂直同期信号の前縁パルスＶＦ
を起点として垂直同期信号の後縁パルスＶＥＮＤと垂直
同期信号Ｖのマスク信号ＶＭＡＳＫで解除される信号Ｖ
ＥＭを作る。オア回路９３は、ＶＥＮＢＬ信号とＶＥＭ
信号の論理的オア信号をＶＥＮＢＬ２信号として出力す
る。The vertical synchronizing signal mask signal generating circuit 91
Starting from the leading edge pulse VF of the vertical synchronizing signal, a mask signal VMASK having a predetermined length (period T1: 80% or more and 90% or less of one field period of the input video signal) is generated, and during a high level period of the mask signal VMASK. The leading edge pulse VF of the vertical synchronization signal is prevented from being output from the leading edge pulse generation circuit 51 of the vertical synchronization signal (masking operation of the vertical synchronization signal V). Trailing edge valid signal generation circuit 5 for vertical synchronization signal
3 generates a signal VENBL having a predetermined length (period T2: 3 to 5 times the horizontal synchronization signal period of the input video signal) starting from the leading edge pulse VF of the vertical synchronization signal. The trailing edge pulse presence / absence determining circuit 92 calculates the leading edge pulse VF of the vertical synchronization signal.
From the trailing edge pulse VEND of the vertical synchronization signal and the mask signal VMASK of the vertical synchronization signal V
Make EM. The OR circuit 93 outputs the signal VENBL and the signal VEM
The logical OR signal is output as the VENBL2 signal.
【００２７】垂直同期信号の後縁パルス生成回路５２で
は、ＶＥＮＢＬ２信号の期間（Ｔ２）後縁パルスＶＥＮ
Ｄを通過させる（後縁信号に対するゲート動作）。ＶＥ
ＮＢＬの期間は１回以上複数回の後縁パルスＶＥＮＤを
通過させるが、設定されたＴ２期間中に１回も後縁信号
がなければ、後縁パルス有無判定回路９２より出力され
るＶＥＭ信号により、ＶＥＮＢＬ２は最大Ｔ１まで延長
されて最大１回の後縁信号を通過させる。垂直同期信号
の後縁パルス生成回路５２より出力される複数回の後縁
パルスＶＥＮＤで映像信号ラインカウンタ１２がリセッ
ト（カウント開始）される。複数回リセットすること
は、Ｔ２期間内の最終の後縁信号のみでリセットする動
作と時間的に等価である。また、水平同期分離回路５６
では、複合同期信号Ｃ．Ｓｙｎｃから水平同期信号Ｈが
分離され、後段のノイズ除去、等化パルス除去、補完回
路１３でノイズ除去、等化パルス除去、補完処理が行わ
れて、補完後の水平同期信号Ｈ２が作られる。この補完
後の水平同期信号Ｈ２は映像信号ラインカウンタ１２の
クロックソースとされる。In the trailing edge pulse generation circuit 52 of the vertical synchronizing signal, the trailing edge pulse VEN of the period (T2) of the signal VENL2
D (gate operation for trailing edge signal). VE
In the NBL period, the trailing edge pulse VEND is passed one or more times, but if there is no trailing edge signal during the set T2 period, the VEM signal output from the trailing edge pulse presence / absence determination circuit 92 determines , VENBL2 are extended to a maximum of T1 to pass at most one trailing edge signal. The video signal line counter 12 is reset (starts counting) by a plurality of trailing edge pulses VEND output from the trailing edge pulse generation circuit 52 of the vertical synchronization signal. Resetting a plurality of times is temporally equivalent to an operation of resetting only with the last trailing edge signal in the T2 period. The horizontal sync separation circuit 56
In the composite synchronizing signal C. The horizontal synchronization signal H is separated from Sync, and noise removal, equalization pulse removal, and complementation circuit 13 perform noise removal, equalization pulse removal, and complementation processing at the subsequent stage to generate a complemented horizontal synchronization signal H2. The complemented horizontal synchronizing signal H2 is used as a clock source of the video signal line counter 12.
【００２８】図６には、映像信号ラインカウンタ制御回
路５０の動作タイミングが示される。FIG. 6 shows the operation timing of the video signal line counter control circuit 50.
【００２９】図６は、標準的な複合同期信号Ｃ．Ｓｙｎ
ｃが入力され、後縁パルス有効信号ＶＥＮＢＬ２期間内
に垂直同期信号の後縁がある場合を示している。FIG. 6 shows a standard composite sync signal C.I. Syn
This shows a case where c is input and the trailing edge of the vertical synchronization signal is present within the period of the trailing edge pulse valid signal VENBL2.
【００３０】垂直同期信号の前縁パルスＶＦと垂直同期
信号の後縁パルスＶＥＮＤは垂直同期信号Ｖの時間的前
縁と後縁を意味する信号である。垂直同期信号マスク信
号ＶＭＡＳＫは、垂直同期信号の前縁パルスＶＦを起点
とする所定の長さ（期間Ｔ１：入力映像信号の１フィー
ルド期間の８０％以上９０％以下）の信号である。The leading edge pulse VF of the vertical synchronizing signal and the trailing edge pulse VEND of the vertical synchronizing signal are signals indicating the temporal leading edge and trailing edge of the vertical synchronizing signal V. The vertical synchronization signal mask signal VMASK is a signal having a predetermined length (period T1: 80% or more and 90% or less of one field period of the input video signal) starting from the leading edge pulse VF of the vertical synchronization signal.
【００３１】後縁パルス有効信号ＶＥＮＢＬは、垂直同
期信号の前縁パルスＶＦを起点とする所定の長さ（期間
Ｔ２：入力映像信号の水平同期信号周期の３倍以上５倍
以下）の信号である。The trailing edge pulse valid signal VENBL is a signal of a predetermined length (period T2: three to five times the horizontal synchronization signal period of the input video signal) starting from the leading edge pulse VF of the vertical synchronization signal. is there.
【００３２】後縁パルス有無信号ＶＥＭは、垂直同期信
号の前縁パルスＶＦを起点として垂直同期信号Ｖの後縁
パルスＶＥＮＤと垂直同期信号Ｖのマスク信号ＶＭＡＳ
Ｋで解除される信号であり、本例は後縁パルスＶＥＮＤ
で解除された例を示している。後縁パルス有効信号ＶＥ
ＮＢＬ２は、ＶＥＮＢＬ信号とＶＥＭ信号の論理的ＯＲ
信号であり、本例ではＶＥＮＢＬ２がＶＥＮＢＬ信号と
等しくなり、後縁パルスＶＥＮＤを通過させている。垂
直同期信号の後縁パルスＶＥＮＤで映像信号ラインカウ
ンタ１２をリセット（カウント開始）する。The trailing edge pulse presence / absence signal VEM starts from the leading edge pulse VF of the vertical synchronizing signal, and the trailing edge pulse VEND of the vertical synchronizing signal V and the mask signal VMAS of the vertical synchronizing signal V.
This signal is released by K. In this example, the trailing edge pulse VEND
In the example shown in FIG. Trailing edge pulse valid signal VE
NBL2 is a logical OR of the VENBL signal and the VEM signal.
In this example, VENBL2 is equal to the VENBL signal, and the trailing edge pulse VEND is passed. The video signal line counter 12 is reset (count starts) by the trailing edge pulse VEND of the vertical synchronization signal.
【００３３】図７には、弱電界状態の映像信号あるいは
ビデオの特殊再生時の映像信号から分離された複合同期
信号Ｃ．Ｓｙｎｃが入力された場合のラインカウンタ制
御回路５０の動作タイミングが示される。FIG. 7 shows a composite synchronizing signal C.I. separated from a video signal in a weak electric field state or a video signal during special reproduction of video. The operation timing of the line counter control circuit 50 when Sync is input is shown.
【００３４】弱電界状態の映像信号あるいはビデオの特
殊再生時の映像信号から分離された複合同期信号Ｃ．Ｓ
ｙｎｃは等化パルス期間にはノイズが少ない特性がある
ため、分離された垂直同期信号Ｖは前縁の揺れ（ＴＳ
１）よりも後縁の揺れ（ＴＥ１）が少なくなり、それを
映像信号ラインカウンタのリセット信号として使用した
場合に映像信号ラインカウンタ１２のカウント値が狂わ
ないで済む。A composite synchronizing signal separated from a video signal in a weak electric field state or a video signal at the time of special reproduction of video. S
Since the signal ync has a characteristic that the noise is small during the equalization pulse period, the separated vertical synchronization signal V has the leading edge swing (TS
The swing (TE1) of the trailing edge is smaller than in 1), and when this is used as a reset signal of the video signal line counter, the count value of the video signal line counter 12 does not need to be changed.
【００３５】図８には、垂直同期信号に前縁又は後縁パ
ルスが複数回ある場合（「Ｖ割れ」と称する）の映像信
号ラインカウンタ制御回路５０の動作タイミングが示さ
れる。FIG. 8 shows the operation timing of the video signal line counter control circuit 50 in the case where the vertical synchronizing signal has a leading edge or trailing edge pulse a plurality of times (referred to as "V crack").
【００３６】弱電界状態の映像信号あるいはビデオの特
殊再生時の映像信号の複合同期信号Ｃ．Ｓｙｎｃから分
離した垂直同期信号Ｖには、例えば中央部が欠落する場
合がある。中央部が欠落した場合、垂直同期信号の前縁
は垂直同期信号マスク信号ＶＭＡＳＫによりマスクされ
る。一方垂直同期信号の後縁パルスはＴ２期間中に複数
回出力されるが、映像信号ラインカウンタ１２をＶＥＮ
ＢＬの期間中複数回リセット（カウント開始）する。複
数回リセット（カウント開始）することは、Ｔ２期間内
の最終の後縁信号のみでリセットする動作と時間的に等
価であり、中央部の欠落が無い場合とも時間的に等価で
ある。よって、垂直同期信号Ｖの中央部の欠落等により
垂直同期信号Ｖに複数の前縁又は後縁があっても映像信
号ラインカウント開始が早まらないで済む。A video signal in a weak electric field state or a composite synchronizing signal C. In the vertical synchronization signal V separated from Sync, for example, a central portion may be missing. If the center is missing, the leading edge of the vertical synchronization signal is masked by the vertical synchronization signal mask signal VMASK. On the other hand, the trailing edge pulse of the vertical synchronizing signal is output a plurality of times during the period T2.
Reset (count starts) a plurality of times during the period of BL. Resetting a plurality of times (starting counting) is temporally equivalent to an operation of resetting only with the last trailing edge signal in the T2 period, and is temporally equivalent even when there is no dropout at the center. Therefore, even if the vertical synchronizing signal V has a plurality of leading edges or trailing edges due to lack of the central portion of the vertical synchronizing signal V, the start of the video signal line counting does not have to be accelerated.
【００３７】図９に、垂直同期信号に幅広（垂直同期分
離回路５５で垂直同期信号Ｖと誤検出される長さ）のノ
イズがのった場合の映像信号ラインカウンタ制御回路の
動作タイミングが示される。FIG. 9 shows the operation timing of the video signal line counter control circuit when a wide noise (length that is erroneously detected as the vertical synchronization signal V by the vertical synchronization separation circuit 55) is applied to the vertical synchronization signal. It is.
【００３８】弱電界状態の映像信号あるいはビデオの特
殊再生時の映像信号から分離された複合同期信号Ｃ．Ｓ
ｙｎｃには幅広ノイズがのることがあり、垂直同期信号
Ｖが複数回出力されることがあるが、垂直同期信号マス
ク信号ＶＭＡＳＫ期間内の垂直同期信号の前縁パルスＶ
Ｆは出力されないのでノイズは問題にならない。A composite synchronizing signal separated from a video signal in a weak electric field state or a video signal at the time of special reproduction of video. S
In this case, the vertical synchronization signal V may be output a plurality of times, but the leading edge pulse V of the vertical synchronization signal within the period of the vertical synchronization signal mask signal VMASK may occur.
Since F is not output, noise does not matter.
【００３９】図１０に垂直同期信号Ｖの幅が長い場合の
映像信号ラインカウンタ制御回路５０の動作タイミング
が示される。FIG. 10 shows the operation timing of the video signal line counter control circuit 50 when the width of the vertical synchronizing signal V is long.
【００４０】ビデオの特殊再生時の映像信号から分離さ
れた複合同期信号Ｃ．Ｓｙｎｃの垂直同期部は長くなる
ことがあるが、垂直同期信号Ｖの幅が所定の期間（期間
Ｔ２：入力映像信号の水平同期信号周期の３倍以上５倍
以下）を越える長さの場合は、ＶＭＡＳＫ期間（期間Ｔ
１）中は垂直同期信号Ｖの後縁パルス生成回路を有効と
する信号ＶＥＮＢＬ２を延長し、後縁信号を最大１回受
け付ける。これにより、ビデオの特殊再生にも対応可能
である。A composite synchronizing signal C. separated from a video signal at the time of video special reproduction. The vertical synchronization part of Sync may be long, but when the width of the vertical synchronization signal V exceeds a predetermined period (period T2: 3 to 5 times the horizontal synchronization signal period of the input video signal). , VMASK period (period T
During 1), the signal VENBL2 for enabling the trailing edge pulse generation circuit of the vertical synchronization signal V is extended, and the trailing edge signal is received at most once. Thereby, it is possible to cope with special reproduction of video.
【００４１】図１１には、垂直同期信号Ｖの幅が著しく
長い場合の映像信号ラインカウンタ制御回路５０の動作
タイミングが示される。FIG. 11 shows the operation timing of the video signal line counter control circuit 50 when the width of the vertical synchronizing signal V is extremely long.
【００４２】垂直同期信号Ｖの幅が所定の期間（期間Ｔ
１）を越える長さの場合は、マスク信号ＶＭＡＳＫの解
除と同時に、垂直同期信号Ｖの後縁パルス生成回路を有
効とする信号ＶＥＮＢＬ２を解除し、垂直同期信号の前
縁パルス待ち状態となる。これによって無入力状態から
の復帰が可能となる。When the width of the vertical synchronizing signal V is within a predetermined period (period T
If the length exceeds 1), the signal VENBL2 for enabling the trailing edge pulse generation circuit of the vertical synchronization signal V is released at the same time as the release of the mask signal VMASK, and the system enters a state of waiting for the leading edge pulse of the vertical synchronization signal. As a result, it is possible to return from the no-input state.
【００４３】上記実施例によれば以下の作用効果が得ら
れる。According to the above embodiment, the following effects can be obtained.
【００４４】（１）複合同期信号から所定の手続きで垂
直帰線期間中の垂直同期パルス信号を分離して垂直同期
信号とし、垂直同期信号Ｖの前縁を起点として所定の期
間（期間Ｔ１：入力映像信号の１フィールド期間の８０
％以上９０％以下）の垂直同期信号Ｖの前縁信号をマス
ク（信号を通過させない）し、垂直同期信号Ｖの前縁を
起点として所定の期間（期間Ｔ２：水平同期信号周期の
３倍以上５倍以下で、Ｔ２＜Ｔ１）の垂直同期信号Ｖの
後縁信号のゲート（信号を通過させる）を開け、かつ期
間Ｔ２中は１回以上の複数回の後縁信号を通過させる
が、設定されたＴ２期間中に１回も後縁信号がなけれ
ば、Ｔ２を最大Ｔ１まで延長して最大１回の後縁信号を
受け付け、後縁信号ゲート機能より得られる複数の後縁
信号に対して、Ｔ２期間内の最終の後縁信号を映像信号
ラインカウンタのカウント開始信号とするようにしたの
で、弱電界状態の映像信号あるいはビデオの特殊再生時
の映像信号が入力されても、垂直同期信号の前縁より比
較的安定な後縁を使うことにより垂直同期信号Ｖの検出
が遅れないため映像信号ラインカウンタ１２のカウント
開始が遅れないで済む。(1) The vertical synchronizing pulse signal during the vertical blanking period is separated from the composite synchronizing signal by a predetermined procedure to obtain a vertical synchronizing signal, and a predetermined period (period T1: 80 in one field period of the input video signal
% Or more and 90% or less) of the vertical synchronizing signal V is masked (the signal is not passed), and the front edge of the vertical synchronizing signal V is used as a starting point for a predetermined period (period T2: three times or more the horizontal synchronizing signal cycle) The gate (passing the signal) of the trailing edge signal of the vertical synchronization signal V of T2 <T1) is opened at 5 times or less, and one or more trailing edge signals are passed one or more times during the period T2. If there is no trailing edge signal during the set T2 period, T2 is extended to a maximum of T1 to accept at most one trailing edge signal, and a plurality of trailing edge signals obtained from the trailing edge signal gate function are received. , The last trailing edge signal in the T2 period is used as the count start signal of the video signal line counter. Therefore, even if the video signal in the weak electric field state or the video signal at the time of the special reproduction of the video is input, the vertical synchronization signal Use a trailing edge that is relatively more stable than the leading edge And the need is no delay count start of the video signal line counter 12 keep up the detection of the vertical synchronizing signal V.
【００４５】（２）弱電界状態の映像信号あるいはビデ
オの特殊再生時の映像信号から分離された垂直同期信号
Ｖに複数の前縁又は後縁があっても、垂直同期信号Ｖの
最初の前縁から所望の期間（Ｔ２）内の複数の後縁を映
像信号ラインカウンタ１２のカウント開始信号すること
により映像信号ラインカウンタ１２のカウント開始が早
まらないで済む。(2) Even if there are a plurality of leading edges or trailing edges in the vertical synchronizing signal V separated from the video signal in the weak electric field state or the video signal at the time of the special reproduction of the video, the first preceding or succeeding vertical synchronizing signal V By sending the count start signal of the video signal line counter 12 to a plurality of trailing edges within a desired period (T2) from the edge, the count start of the video signal line counter 12 does not have to be accelerated.
【００４６】（３）弱電界状態の映像信号あるいはビデ
オの特殊再生時の映像信号から分離された複合同期信号
に幅広ノイズがあっても、垂直同期信号Ｖの前縁を起点
として所望の期間（Ｔ１）、垂直同期信号Ｖの前縁をマ
スクすることにより、映像信号ラインカウンタ１２が狂
わないで済む。ここで、期間Ｔ１の長さは、入力映像信
号の１フィールド期間の８０％以上９０％以下で、これ
は高速再生時にも対応可能な長さである。(3) Even if there is a wide noise in the video signal in the weak electric field state or in the composite synchronization signal separated from the video signal at the time of special reproduction of video, a desired period (starting from the leading edge of the vertical synchronization signal V) T1) By masking the leading edge of the vertical synchronization signal V, the video signal line counter 12 does not need to be disturbed. Here, the length of the period T1 is 80% or more and 90% or less of one field period of the input video signal, which is a length that can be handled even during high-speed reproduction.
【００４７】（４）弱電界状態の映像信号あるいはビデ
オの特殊再生時の映像信号から分離された複合同期信号
の幅が通常の３Ｈ（水平同期信号周期の３倍の期間）よ
り長くなることがあるが、所望の幅以上（水平同期信号
周期の３倍以上５倍以下の幅）の垂直同期信号Ｖが入力
された場合には、期間Ｔ２を最大Ｔ１まで延長して所望
の幅以上の垂直同期信号Ｖの後縁信号を最大１回受け付
けることにより、それに対応可能である。またこの動作
により無信号入力状態からの復帰も可能である。これに
より、テレビジョン等の映像に文字情報や別の映像を加
算する際の縦方向加算位置を制御するための装置におい
て、表示文字の縦揺れを防止することができる。(4) The width of the composite synchronizing signal separated from the video signal in the weak electric field state or the video signal at the time of the special reproduction of video may be longer than the normal 3H (the period of three times the horizontal synchronizing signal period). However, when a vertical synchronization signal V having a width equal to or greater than a desired width (a width equal to or more than three times and equal to or less than five times the horizontal synchronization signal period) is input, the period T2 is extended to the maximum T1 to extend the vertical synchronization signal having a length equal to or greater than the desired width This can be dealt with by receiving the trailing edge signal of the synchronization signal V at most once. Also, by this operation, it is possible to return from the no-signal input state. Thereby, in a device for controlling the vertical addition position when adding character information or another image to a video such as a television, vertical oscillation of a displayed character can be prevented.
【００４８】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。Although the invention made by the inventor has been specifically described based on the embodiments, the present invention is not limited to the above-described embodiments, and can be variously modified without departing from the gist thereof. Needless to say.
【００４９】例えば、垂直同期分離回路と水平同期分離
回路の積分回路を兼用して同期分離回路から垂直同期信
号Ｖと水平同期信号Ｈを出力させてもよい。また、垂直
同期信号の後縁有効信号生成回路と垂直同期信号マスク
信号生成回路を兼用して垂直同期信号マスク信号生成回
路から垂直同期信号の後縁有効信号を出力させてもよ
い。For example, the vertical synchronizing signal V and the horizontal synchronizing signal H may be output from the synchronizing separation circuit by using both the vertical synchronizing separating circuit and the integrating circuit of the horizontal synchronizing separating circuit. Further, the trailing edge valid signal of the vertical synchronizing signal may be output from the vertical synchronizing signal mask signal generating circuit by also using the trailing edge valid signal generating circuit of the vertical synchronizing signal and the vertical synchronizing signal mask signal generating circuit.
【００５０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるビデオ
システムに適用した場合について説明したが、本発明は
それに限定されることなく、文字信号等多重放送のデコ
ーダなどの各種映像信号処理装置に広く提供することが
できる。また、そのような処理回路がマイクロコンピュ
ータにオンチップ化される場合にも本発明を適用するこ
とができる。In the above description, the case where the invention made by the present inventor is mainly applied to the video system which is the application field of the background has been described. However, the present invention is not limited to this, and the present invention is not limited thereto. The present invention can be widely provided to various video signal processing devices such as a broadcast decoder. Further, the present invention can be applied to a case where such a processing circuit is formed on a chip in a microcomputer.
【００５１】本発明は、少なくとも映像信号及び文字情
報を取り扱うことを条件に適用することができる。The present invention can be applied on condition that at least video signals and character information are handled.
【００５２】[0052]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows.
【００５３】すなわち、弱電界状態の映像信号あるいは
ビデオの特殊再生時の映像信号が入力されても、垂直同
期信号の前縁より比較的安定な後縁を使うことにより垂
直同期信号Ｖの検出が遅れないため、映像信号ラインカ
ウンタのカウント値が狂わないで済む。That is, even if a video signal in a weak electric field state or a video signal at the time of special reproduction of a video is input, the vertical synchronization signal V can be detected by using a trailing edge which is relatively more stable than a leading edge of the vertical synchronization signal. Since there is no delay, the count value of the video signal line counter does not need to be changed.
【００５４】弱電界状態の映像信号あるいはビデオの特
殊再生時の映像信号から分離された複合同期信号に幅広
ノイズがあっても、垂直同期信号Ｖの前縁を起点として
所望の期間だけ垂直同期信号をマスクすることにより、
映像信号ラインカウンタのカウント値が狂わないで済
む。Even if there is a wide noise in the composite synchronizing signal separated from the video signal in the weak electric field state or the video signal at the time of the special reproduction of the video, the vertical synchronizing signal has a desired period starting from the leading edge of the vertical synchronizing signal V. By masking
The count value of the video signal line counter does not change.
【００５５】映像信号ラインカウンタのリセットが正し
ければラインカウント値が狂わないので、表示文字の縦
揺れが起こらない映像信号への文字加算装置の実現が可
能となる。If the resetting of the video signal line counter is correct, the line count value does not change, so that it is possible to realize a character adding device for a video signal in which the vertical swing of the display character does not occur.
【図１】本発明にかかる映像信号処理装置の一例である
ビデオシステムの構成例ブロック図である。FIG. 1 is a block diagram illustrating a configuration example of a video system as an example of a video signal processing device according to the present invention.
【図２】上記ビデオシステムに含まれる文字加算部の構
成例回路図である。FIG. 2 is a circuit diagram illustrating a configuration example of a character adding unit included in the video system.
【図３】垂直同期信号検出を説明するためのタイミング
図である。FIG. 3 is a timing chart for explaining detection of a vertical synchronization signal.
【図４】弱電界状態あるいはビデオの特殊再生時の映像
信号が入力された場合の垂直同期信号検出を説明するた
めのタイミング図である。FIG. 4 is a timing chart for explaining detection of a vertical synchronizing signal when a video signal in a weak electric field state or during special reproduction of video is input.
【図５】図２に示される文字加算部の詳細な構成例ブロ
ック図である。FIG. 5 is a block diagram illustrating a detailed configuration example of a character adding unit illustrated in FIG. 2;
【図６】上記文字加算部に含まれる映像信号ラインカウ
ンタ制御回路の第１動作タイミング図である。FIG. 6 is a first operation timing chart of a video signal line counter control circuit included in the character addition unit.
【図７】上記文字加算部に含まれる映像信号ラインカウ
ンタ制御回路の第２動作タイミング図である。FIG. 7 is a second operation timing chart of the video signal line counter control circuit included in the character addition unit.
【図８】上記文字加算部に含まれる映像信号ラインカウ
ンタ制御回路の第３動作タイミング図である。FIG. 8 is a third operation timing chart of the video signal line counter control circuit included in the character addition unit.
【図９】上記文字加算部に含まれる映像信号ラインカウ
ンタ制御回路の第４動作タイミング図である。FIG. 9 is a fourth operation timing chart of the video signal line counter control circuit included in the character addition unit.
【図１０】上記文字加算部に含まれる映像信号ラインカ
ウンタ制御回路の第５動作タイミング図である。FIG. 10 is a fifth operation timing chart of the video signal line counter control circuit included in the character addition unit.
【図１１】上記文字加算部に含まれる映像信号ラインカ
ウンタ制御回路の第６動作タイミング図である。FIG. 11 is a sixth operation timing chart of the video signal line counter control circuit included in the character addition unit.
１ ビデオシステム ２ アンテナ ３ チューナー ４ 電源部 ５ 記録ブロック ６ カセットテープ ７ メカニズム部 ８ コントロール部 ９ 再生ブロック １２ 映像信号ラインカウンタ １５ 横方向表示ドットカウンタ １６ 水平同期信号ＰＬＬ １７ ドットクロック発振回路 １８ 文字データＲＯＭ １９ 表示データＲＡＭ ２０ 制御回路 ２１，２２ ビデオバッファ ２３ 加算制御回路 ５０ 映像信号カウンタ制御回路 ５１ 垂直同期信号前縁パルス生成回路 ５２ 垂直同期信号後縁パルス生成回路 ５３ 垂直同期信号後縁有効信号生成回路 ５５ 垂直同期分離回路 ５６ 水平同期分離回路 ９１ 垂直同期信号マスク信号生成回路 １０３ 文字加算部 Reference Signs List 1 Video system 2 Antenna 3 Tuner 4 Power supply unit 5 Recording block 6 Cassette tape 7 Mechanism unit 8 Control unit 9 Playback block 12 Video signal line counter 15 Horizontal display dot counter 16 Horizontal synchronization signal PLL 17 Dot clock oscillation circuit 18 Character data ROM Reference Signs List 19 display data RAM 20 control circuit 21, 22 video buffer 23 addition control circuit 50 video signal counter control circuit 51 vertical synchronization signal leading edge pulse generation circuit 52 vertical synchronization signal trailing edge pulse generation circuit 53 vertical synchronization signal trailing edge valid signal generation circuit 55 vertical sync separation circuit 56 horizontal sync separation circuit 91 vertical sync signal mask signal generation circuit 103 character addition section
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０４Ｎ 7/035 (72)発明者 菅沼 政典 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 内山 勝正 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 高橋 文博 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 山本 師久 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 6 Identification symbol FI H04N 7/035 (72) Inventor Masanori Suganuma 5-22-1, Josuihoncho, Kodaira-shi, Tokyo Inside Hitachi Microcomputer Systems, Inc. ( 72) Inventor Katsumasa Uchiyama 5-2-1, Josuihoncho, Kodaira-shi, Tokyo Inside the Hitachi Microcomputer System Co., Ltd. (72) Fumihiro Takahashi 5-221-1, Josuihoncho, Kodaira-shi, Tokyo Hitachi, Ltd. Inside the microcomputer system (72) Inventor Shihisa Yamamoto 5-22-1, Josuihoncho, Kodaira-shi, Tokyo Inside Hitachi Microcomputer System Co., Ltd.