JPS59208943A - Logical circuit - Google Patents

【発明の詳細な説明】 産業上の利用分野 木発８Ａは論理装置を半導体集積回路装置（以下ＬＳＩ
と称す）で実現するのに使用できる論理回路に関する。[Detailed Description of the Invention] The industrial field of application is a logic device called a semiconductor integrated circuit device (hereinafter referred to as LSI).
Logic circuits that can be used to implement

従来例の構成とその問題点 ランタムロジックで構成されている論理装置をＬＳＩに
する場合、前記論理装置の規模に応じてゲートアレイな
どのｔミカスタムＬＳＩで開発・設計されたり、カスタ
ムＬＳＩとして開発設計されたりするっ特に、カスタム
ＬＳＩとして開発・設計される場合ｔま、論理装置の規
模がかなり大きく、量産の必要がある場合である。Conventional configurations and their problems When converting a logic device composed of random logic into an LSI, it may be developed and designed with a TMI custom LSI such as a gate array, or it may be developed as a custom LSI, depending on the scale of the logic device. Especially when the logic device is developed and designed as a custom LSI, the scale of the logic device is quite large and mass production is required.

カスタムＬＳｉの設計手段としては、 １）各論理機能（論理和、論理積、排他的論理和など）
を実現できるセルの設計を行なう。As a means of designing a custom LSi, 1) Each logical function (logical sum, logical product, exclusive logical sum, etc.)
We will design a cell that can realize this.

２）各セルの配置を決定する。2) Determine the placement of each cell.

３）各セル間の電気的接続を行なう。3) Make electrical connections between each cell.

４）各セルの負荷容量に対して、各セルの駆動能力が満
足できているかを調べる。4) Check whether the driving capacity of each cell is satisfied with respect to the load capacity of each cell.

５）マスクパターンが論理図と一致しているかを調べる
。5) Check whether the mask pattern matches the logic diagram.

６）マ・スフパターンが設計規則に逮反していないかを
調べる。6) Check whether the Ma Sufu pattern violates the design rules.

などの手続を踏んでマスクパターンが形成される。A mask pattern is formed by following these procedures.

ここで、各論理機能を実現できるセルを設計する場合に
、負荷容量の駆動能力に応じてセルを設計すると、例え
ばＮＯＲゲートで数種類、ＮＡＮＤゲートで数種類のセ
ルを設計することになり、かなり多数のセルを設計をし
なければならなくなり、相当な手間がかかることになる
。葦だ、万一、論理的に誤まったセルをｒｅｉｒｆｌ、
てぃた場合マスクパターンの検査の段階で見つかったと
してもマスクパターンの全層について修正作業をおこな
わなければならないし、見落とすようなことがあればＬ
ＳＩの試作品か出来辷ってきてから評価して始めて誤゛
まりに気づいたら、別のセルに置き換えるか、そうでな
ければマスクの全層について修正作業をしなければなら
ず、開発期間の短縮をはかることかできないのが現状で
ある。When designing cells that can realize each logic function, if you design the cells according to the drive capacity of the load capacitance, for example, you will need to design several types of NOR gates and several types of NAND gates, which is quite a large number. cells would have to be designed, which would require a considerable amount of effort. It's reed, just in case you make a logical mistake, reirfl the cell.
In this case, even if it is found during mask pattern inspection, correction work must be performed on all layers of the mask pattern, and if something is overlooked, L.
If you notice an error only after evaluating the SI prototype, you will have to replace it with a different cell, or else you will have to make corrections to all layers of the mask, reducing the development period. The current situation is that it is impossible to shorten the time.

発りＪの目的 本発明は論理装置のＬＳＩ化に際して、簡単な素子構成
で各種論理機能を実現できるセルとして使用できる論理
回路を捉供することを目的とする。Purpose of the Invention It is an object of the present invention to provide a logic circuit that can be used as a cell that can realize various logic functions with a simple element configuration when converting a logic device into an LSI.

発明の構成 本発明の論理回路は、第１の入力信号に応じて第１の制
御信号と第２の制御信号のうちの一方を転送する第１の
電気的スイッチと、前記第１の入力信号に心して第３の
制御信号と第４の制御信号のうちの一方を転送する第２
の電気的スイッチと、第２の入力信号に応じて前記第１
、第２の電気的スイッチの出力の一方を転送する第３の
電気的スイッチと、この第３の電気的スイッチの出力の
相補的な電気的信号を出力する発生手段とを設け、前記
第１、ｇＩＪ２、第３、第４の制御信号の論理レベルに
応じて論理（浅能を決定することを特徴とする。Configuration of the Invention The logic circuit of the present invention includes: a first electrical switch that transfers one of a first control signal and a second control signal in response to a first input signal; a second control signal that transfers one of the third control signal and the fourth control signal in consideration of the
an electrical switch for controlling the first electrical switch in response to a second input signal;
, a third electrical switch for transferring one of the outputs of the second electrical switch, and a generating means for outputting an electrical signal complementary to the output of the third electrical switch; , gIJ2, and the logic (level) is determined according to the logic levels of the third and fourth control signals.

実施例の説明 以ド、本発明の一実施例を第１図〜第３図に基づいて説
明する。第１図は原理的構成を示すブロック図で、（１
）　（２）は第１、第２の入力信号の端子、（３）（４
）　（５）　（６）は第１〜第４の制御信号の端子、（
７）　（８）　（９）は第１〜第３の電気的スイッチ（
］υ＠（２）の出力端子、ａ＊ｒ／′ｉ論理的反転信号
発生手段０ａの出力端子である。DESCRIPTION OF THE EMBODIMENTS An embodiment of the present invention will now be described with reference to FIGS. 1 to 3. Figure 1 is a block diagram showing the basic configuration.
) (2) is the terminal for the first and second input signals, (3) (4
) (5) (6) are the first to fourth control signal terminals, (
7) (8) (9) are the first to third electrical switches (
]υ@(2), a*r/'i is the output terminal of the logical inversion signal generating means 0a.

端子（１）の入力信号の論理レベルに応じて第１の電気
的スイッチリυは端子（５）と（６）のうちの一方の制
御信号を端子（８）に転送し、第２の電気的スイッチ＠
ｅま端子（１）に応じて端子（３）と（４）のうちの一
方の制御信号を端子（７）に転送する。端子（２）の入
力信号の論理レベルに応じて第３の電気的スイッチ（３
）は端子（７）と（８）のうちの一方の制御信号を端子
（９）に転送する。論理的反転信号発生手段ＱＯま端子
（９）の反転信号と端子０１に出力するよう構成されて
いる。Depending on the logic level of the input signal at the terminal (1), the first electrical switch υ transfers the control signal of one of the terminals (5) and (6) to the terminal (8) and target switch @
A control signal from one of terminals (3) and (4) is transferred to terminal (7) in response to terminal (1). A third electrical switch (3) is activated depending on the logic level of the input signal at terminal (2).
) transfers the control signal of one of terminals (7) and (8) to terminal (9). The logical inversion signal generating means QO is configured to output the inverted signal of the terminal (9) and the terminal 01.

このように、端子（１）　（２）の入力信号によって端
子（３）　（４）　（５）　（６）の制御信号のうちｐ
とつが、論理的に反転して端子（１０に出力されるため
、端子（３）　（４）　（５）　（６）に与える制御信
号に応じて１６通りの２人力論理演算を行うことができ
る。In this way, p of the control signals at terminals (3), (4), (5), and (6) is determined by the input signals at terminals (1) and (2).
Since the output is logically inverted and output to terminal (10), 16 types of two-person logical operations can be performed according to the control signals given to terminals (3), (4), (5), and (6). .

第２図は第１図の具体的な構成を示す。第１の電気的ス
イッチ０υはＮ型ＭＯ５ｌ−ランジスタ（Ｎｌ）とＰ型
ＭＯ５トランジスタ（ｐ＋）とで構成され、第２の電気
的スイッチ（６）はＮ型ＭＯ５ｌ−ランジスタ（Ｎ２）
とＰ型ＭＯ５）ランジスタ（Ｐｌ）とで構成され、第３
の電気的スイッチ（１３はＮ型ＭＯ８ｌ−ランジスタ（
Ｎ３）とＰ型ＭＯ５トランジスタ（Ｐ８）とで構成され
ている。FIG. 2 shows the specific configuration of FIG. 1. The first electrical switch 0υ consists of an N-type MO5l-transistor (Nl) and a P-type MO5 transistor (p+), and the second electrical switch (6) consists of an N-type MO5l-transistor (N2).
and a P-type MO5) transistor (Pl).
electrical switch (13 is an N-type MO8l-transistor (
N3) and a P-type MO5 transistor (P8).

また論理的反転信号発生手段１．１４）はＮ型ＭＯ５ｌ
−ランジスタ（Ｎ４）（！：Ｐ型ＭＯ５ｌ−ランジスタ
（Ｐ４）とで構成されている。トランジスタ（Ｎ１）と
（Ｎ２）と（Ｐ、）と（Ｐｌ）のゲートは共ノｍにして
端子（１）に接続され、トランジスタ（Ｐｌ）、（Ｎ１
）のソースＶまそれぞれ端子（３ン（４）に接続され、
トランジスタ（Ｐｌ）（Ｎｌ）のトレインはそれぞれ共
通にしてトランジスタ（Ｐ３）のソースに接続されてい
る。トランジスタ（Ｐｚ）　（Ｎ２）のソースｐまそれ
ぞれ端子（５）　（６）に接続され、トランジスタ（Ｐ
ｌ）　、　（Ｎｘ）のドレインはそれぞれ共通にしてト
ランジスタ（Ｎ３）のソースに接続されている。トラン
ジスタ（Ｐ３）ＣＮ３）のゲートは共通にして端子（２
）に接続され、１−ランジスタ（Ｐ３）　（１’＋３）
のドしインｉｉ：！ｉ　ＬｎＫ接続してトランジスタＩ
Ｐ４）　（Ｎ４）の’ｒ−トに接続されている。トラン
ジスタ（Ｐ４）（Ｎ、）のドレインは互いに接続して端
子（１０に接Ｊ６（され、トランジスタ（Ｐ４）のり・
−スはＴ３源に、トランジスタ（Ｎ４）のソースは接地
に接続されている。Further, the logical inversion signal generating means 1.14) is an N-type MO5l
- transistor (N4) (!: P-type MO5l - transistor (P4)). The gates of transistors (N1), (N2), (P, ), and (Pl) are common, and the terminal ( 1), transistor (Pl), (N1
) are connected to the respective terminals (3 (4),
The trains of transistors (Pl) (Nl) are each commonly connected to the source of transistor (P3). The source p of the transistor (Pz) (N2) is connected to the terminals (5) and (6), respectively.
The drains of the transistors (Nx) and (Nx) are connected in common to the source of the transistor (N3). The gates of the transistors (P3) and CN3) are connected to the terminal (2) in common.
) connected to 1-transistor (P3) (1'+3)
No Doshin II:! i LnK connected to transistor I
P4) Connected to 'r-to' of (N4). The drains of the transistors (P4) (N,) are connected to each other and connected to the terminal (10), and the transistor (P4) glue
- source is connected to the T3 source, and the source of the transistor (N4) is connected to ground.

下記第１表は＠１、第２の入力信号をＡ、Ｂとし、第１
〜第４の制御信号をＣａ　□　Ｃ４、端子ｑ０の出力信
号をＯとした第２図の１倫理機能を示す、第２図と第１
表を用いて動作を呉体的に説明する。Table 1 below shows @1, the second input signals are A and B, and the first
~The fourth control signal is Ca □ C4, and the output signal of the terminal q0 is O. Figure 2 and Figure 1 show the 1 ethical function in Figure 2.
The operation will be explained using a table.

−以　　　　下　　　余　　　白　　　−第１表 演算回路の論理機能を決定する制御信号（Ｃ，。- Below below - Other white - Table 1 A control signal (C,.) that determines the logical function of the arithmetic circuit.

Ｃｔ、Ｃ３，Ｃａ）が（Ｈ，Ｌ、Ｌ、Ｌ）で６１１、入
力信号Ａが１１Ｌ“ならばトランジスタ（Ｐυ（Ｐ２　
）　？ｉ導通状態、トランジスタ（Ｎｌ　）　（Ｎ２　
）は非導通状態となるため、端子（７）Ｉま”Ｈ“、端
子（８）ｌよ１ゝＬ“となる。入力信号・Ｂがゝ゛Ｌ″
ならば、トランジスタ（ｐｇ）は導通状態、トランジス
タ（Ｎ３）は非導通状態となるため、端子（９）はゝ１
ｉ（＋７となる。よって出力信号（６）は端子（９）の
反転信号となるためゝゝＬ“となる。よって（Ａ、Ｂ、
０）＝（Ｌ、Ｌ、Ｌ）となる。次に入力信号Ｂが１ゝＨ
“ならば、トランジスタ（ｐｓ）は非導通状態、トラン
ジスタＮｓは導通状態となるため、端子（９）はゝゝＬ
／／となる。If Ct, C3, Ca) is (H, L, L, L) and 611, and the input signal A is 11L, then the transistor (Pυ(P2
)? i conducting state, transistor (Nl) (N2
) becomes non-conductive, so terminal (7) I becomes "H" and terminal (8) L becomes "1" L. Input signal B becomes "L".
Then, the transistor (pg) becomes conductive and the transistor (N3) becomes non-conductive, so the terminal (9) becomes 1.
i(+7. Therefore, the output signal (6) becomes the inverted signal of the terminal (9) and becomes "L". Therefore, (A, B,
0)=(L, L, L). Next, input signal B is 1゜H
“If so, the transistor (ps) will be in a non-conducting state and the transistor Ns will be in a conducting state, so the terminal (9) will be “L”.
// becomes.

よって出力信号（０）は１ゝＨ“となり、（Ａ、Ｂ、０
）＝（Ｌ、Ｈ，Ｈ）となる。次に入力信号Ａが１１Ｈ”
、入力信号ＢがゝゝＬ“の場合は、トランジスタ（Ｎｌ
）（Ｎ２）（Ｐ３）が導通状態となり、トランジスタ（
ＰＩ）（Ｐ２）（Ｎ３）は非導通状態となる。よって、
端子（９）　＃ま制御信号（Ｃ２）が転送されてゝ’Ｌ
“となる。よって出力信号ｏ　＋４１１ｎ＃となり、（
Ａ、Ｂ、０）＝（Ｈ，Ｌ、Ｈ）となる。最後に、入力信
号Ａ、ＢともにゝゝＨ“の場合、トランジスタ（Ｎｌ　
）　（Ｎ２）　（ｍ）が導通状態、トランジスタ（Ｐυ
（Ｐ２）　（Ｐｓ）は非導通状態となり、制御信号（Ｃ
４）が端子（９）に転送される。出力信号Ｏｅま端子（
９）の反転信号であるため１ゝＨ”となり、（Ａ、Ｂ、
０）＝（Ｈ，Ｈ，Ｈｌとなる。Therefore, the output signal (0) becomes 1"H", and (A, B, 0
)=(L, H, H). Next, input signal A is 11H”
, when the input signal B is “L”, the transistor (Nl
) (N2) (P3) becomes conductive, and the transistor (
PI) (P2) (N3) become non-conductive. Therefore,
Terminal (9) #The control signal (C2) is transferred and the
Therefore, the output signal becomes o +411n#, and (
A, B, 0)=(H, L, H). Finally, when both input signals A and B are "H", the transistor (Nl
) (N2) (m) is conductive, transistor (Pυ
(P2) (Ps) becomes non-conductive and the control signal (C
4) is transferred to terminal (9). Output signal terminal (
Since it is an inverted signal of 9), it becomes 1゜H'', and (A, B,
0)=(H, H, Hl).

以１のことから、制御（８号Ｑ　、　Ｃ２、Ｃｓ　、　
Ｃ４力玉（Ｃ１、Ｃ２、Ｃｓ　、　Ｃ４）　”　（Ｈ、
Ｌ　、　Ｌ　、　Ｌ　）ならば入力信号Ａ、Ｈに対して
出力信８０は次のようになる。From the above 1, control (No. 8 Q, C2, Cs,
C4 power ball (C1, C2, Cs, C4) ” (H,
L, L, L), the output signal 80 for the input signals A and H is as follows.

Ａ＝ゝゝＬ“、Ｂ−ゝゝＬ“ならば、０−ゝＩＬ″Ａ−
ゝゝＬ“、Ｂ＝ゝゝＨ“ならば、０＝ゝゝＨ“Ａ二ゝゝ
Ｈ″、Ｂ＝ゝゞＬ“ならば、０−ゝゝＨ“Ａ−ゝゝＨ″
、　Ｂ　＝９Ｈ″ならば、０＝ゝゝＨ“よって、出力信
号０は入力信号Ａ、Ｈの論理和を生成している。If A=ゝゝL", B-ゝゝL", then 0-ゝIL''A-
If ゝゝL", B = ゝゝH" then 0 = ゝゝH "A2ゝH", if B = ゝゞL" then 0-ゝゝH "A-ゝゝH"
, B = 9H'', then 0 = ゝゝH''. Therefore, the output signal 0 generates the logical sum of the input signals A and H.

上記の説明から明らかのように、入力信号Ａ。As is clear from the above description, the input signal A.

Ｂによって、端子（９）に制御信号Ｃｓ　、　Ｑ　、　
Ｃ３、Ｃ４のうちの１つが転送されて、その反転信号か
端子ＯＩに出力される構成になっている。そのため、Ｉ
ＩＪ御信号Ｃ１，Ｃ２，Ｃｓ　、　Ｃｓに与える信号に
応じて、論理回路の論理機能を決定することかできる。B causes control signals Cs, Q, to be applied to terminal (9).
One of C3 and C4 is transferred and its inverted signal is output to terminal OI. Therefore, I
The logic function of the logic circuit can be determined according to the signals applied to the IJ control signals C1, C2, Cs, and Cs.

また、制御信号ＣＩ、Ｃ２，Ｃｓ　、　Ｃ４に与える信
号を時間的に変化する場合、論理機能を時間的に変化さ
せることができ、タイナ三ツク論理ゲートを構成するこ
とができる。Furthermore, when the signals given to the control signals CI, C2, Cs, and C4 are changed over time, the logic function can be changed over time, and a three-way logic gate can be constructed.

第３図は第２図の論理回路をマスクパターンとしてセル
化したマスクパターン図を示している。FIG. 3 shows a mask pattern diagram in which the logic circuit of FIG. 2 is made into cells as a mask pattern.

ａＱはＥ層とＦ層を接続するコンタクト窓、（ｌＩＱは
金属配線、０７）Ｉよゲート電極配線、（至）はＰ型拡
散層、０１：Ｎ型拡散層である。同じ符号ならびにハツ
チングは同じものを表わしている。この第３図のセルを
用いて論理装置［ｔの半導体集積回路化を行った場合、
２人力信号の論理演算をしているところはすべて第３図
のセルを適用することができるため、設計すべきセルを
大中に削除することができる。aQ is a contact window connecting the E layer and F layer, (lIQ is a metal wiring, 07) I is a gate electrode wiring, (to) is a P type diffusion layer, and 01 is an N type diffusion layer. Like symbols and hatchings represent the same thing. When a logic device [t is made into a semiconductor integrated circuit using the cell shown in FIG. 3,
Since the cells shown in FIG. 3 can be applied to any place where logical operations are performed on two-manpower signals, cells to be designed can be eliminated.

論理演算を固定的にしたい場合は、端子（３）（４）　
（５）　（６）を金属配線で、ＶｄｄもしくはＶｓｓＫ
適当に接続するこ々によって得られるため、金Ｊ７−Ａ
ｔ″Ｉ！、線のマスクパターンをｙ史するだけで論理変
更が実現できる。If you want to make the logical operation fixed, use terminals (3) and (4).
(5) (6) with metal wiring, Vdd or VssK
Since it can be obtained by properly connecting the pieces, gold J7-A
t″I!, the logic can be changed simply by history of the line mask pattern.

発明の詳細 な説明のように本発明の論理回路によると、論理装置を
半ノ４メ体集積回路を実現する場合に、下ｌ）ひとつの
セルで、各種の論理機能を実現することができる１） ２）論理回路の論理機能を時間的に変化させることがで
きる。As described in the detailed description of the invention, according to the logic circuit of the present invention, when a logic device is implemented as a half-quadruple integrated circuit, various logic functions can be realized with one cell. 1) 2) The logic function of a logic circuit can be changed over time.

３）論理機能を固定的に使用する場合の論理変更は金属
配線のマスクパターンを変更するだけで実現できる。3) When a logic function is used in a fixed manner, the logic can be changed by simply changing the mask pattern of the metal wiring.

４）カスタムＬＳＩ開発の際に設計すべきセルの数を少
なくすることができる。4) The number of cells to be designed during custom LSI development can be reduced.

【図面の簡単な説明】 第１図シよ本発明の一実施例の構成を示すブロック図、
第２図は第１図の具体内な構成を示す回路図、第３凶は
第２図のマスクパターン図である。 Ａ・・・第１の入力信号、Ｂ・・・第２の入力信号、Ｇ
・・第１の制ｇｌ信号、Ｃ２・・・第２の制御信号、Ｃ
３・・・第３の制御信号、Ｃ４・・・第４の制御信号、
０・・出力信号、ａＱ・・第１の電気的スイッチ、（￥
・・・第２の電気的スイッチ、（３）・・・第３の電気
的スイッチ、（４）・・・論理的反転信号発生手段 第１図 第２図 第３図[Brief Description of the Drawings] Figure 1 is a block diagram showing the configuration of an embodiment of the present invention.
FIG. 2 is a circuit diagram showing the detailed structure of FIG. 1, and the third diagram is a mask pattern diagram of FIG. 2. A: first input signal, B: second input signal, G
...First control signal, C2...Second control signal, C
3...Third control signal, C4...Fourth control signal,
0...output signal, aQ...first electrical switch, (\
...Second electrical switch, (3)...Third electrical switch, (4)...Logical inversion signal generating means Fig. 1 Fig. 2 Fig. 3