JPS624366A - Hot electron transistor - Google Patents

【発明の詳細な説明】 【概要〕 この発明は、ホットエレクトロントランジスタにおいて
、 そのベース層を２元ｍ−ｖ族化合物による超格子構造と
することにより、 ホットエレクトロンの速度及びコレクタ伝達効率を向上
するものである。[Detailed Description of the Invention] [Summary] The present invention improves the speed and collector transmission efficiency of hot electrons by forming the base layer of a hot electron transistor into a superlattice structure made of a binary m-v group compound. It is something.

〔産業上の利用分野〕[Industrial application field]

本発明は、最近開発されつつあるホットエレクトロント
ランジスタ（Ｈｏｔ　Ｅｌｅｃｔｒｏｎ　Ｔｒａｎｓｉ
ｓｔｏｒ；１１ＥＴ）或いはＴＩＩＥＴＡ（Ｔｕｎｎｅ
ｌｉｎｇ　ｔｒｏｔ　Ｅｌｅｃｔｒｏｎ　Ｔｒａｎｓｆ
ｅｒ　Ａｍｐｌｉｆｉｅｒ）と呼ばれる半導体装置の改
良に関する。The present invention applies to hot electron transistors, which have been recently developed.
stor; 11ET) or TIIETA (Tunne
ling trot Electron Transf
This invention relates to an improvement of a semiconductor device called an er amplifier.

化合物半導体のへテロ接合構造を用いて、半導体装置の
性能を更に向上する研究が進められているが、従来のト
ランジスタとは異なる動作原理に基づくこのＩＩＥＴに
ついても、期待される基本的特性を実現する努力が重ね
られている。Research is underway to further improve the performance of semiconductor devices using the heterojunction structure of compound semiconductors, and this IIET, which is based on an operating principle different from that of conventional transistors, also achieves the expected basic characteristics. Efforts are being made to do so.

〔従来の技術〕[Conventional technology]

従来のＩＩＥＴは例えば第２図の模式側断面図に示す如
き構造を有する。A conventional IIET has a structure as shown in a schematic side sectional view of FIG. 2, for example.

同図において１１は半絶縁性砒化ガリウム（ＧａＡｓ）
基板であり、この基板上に分子線エピタキシャル成長方
法（１’ｌＢＥ法）等により、ｎ型ＧａＡｓコレクタ層
１２、ノンドープの砒化アルミニウムガリウム（＾ＩＧ
ａＡｓ）バリア層１３、ｎ型ＧａＡｓベースＮ１４、ノ
ンドープのＡｌＧａＡｓバリア層１５、ｎ型ＧａＡｓエ
ミツタ層１６が順次形成され、コレクタ電極１７、ベー
ス電極１８、及びエミッタ電極１９がそれぞれ設けられ
ている。In the same figure, 11 is semi-insulating gallium arsenide (GaAs).
On this substrate, an n-type GaAs collector layer 12 and non-doped aluminum gallium arsenide (IG
aAs) A barrier layer 13, an n-type GaAs base N14, a non-doped AlGaAs barrier layer 15, and an n-type GaAs emitter layer 16 are formed in this order, and a collector electrode 17, a base electrode 18, and an emitter electrode 19 are provided, respectively.

この１ＩｌｌｔＴに例えば温度７７Ｋにおいて、エミッ
タをベースに対して負の電位とするバイアス電圧を加え
たとき、電子、がエミッターベース間のバリアをトンネ
ル効果で突き抜け、ベース領域をホットエレクトロンの
状態で進行し、コレクタ側のバリアを越えその大部分が
コレクタに達して、ベース電極の制御により極めて高速
度のトランジスタ動作が行われる。When a bias voltage is applied to this 1IlltT at a temperature of 77 K, for example, to make the emitter a negative potential with respect to the base, electrons penetrate the barrier between the emitter and base by a tunnel effect and proceed through the base region in the form of hot electrons. , most of which crosses the barrier on the collector side and reaches the collector, and extremely high-speed transistor operation is performed by controlling the base electrode.

前記従来例はＧａＡｓ／＾ｌＧａＡｓで構成されている
が、ＧａＡｓの伝導帯には最低準位であるバンドギャッ
プ約１．４３ｅＶの谷（ｒ点）の上にバンドギャップ約
１．７ｅＶの谷（Ｌ点）があり、ＧａＡｓベース層内の
コレクタバリアを越え得るエネルギーのホットエレクト
ロンが、高レベルの谷に遷移して速度が低下する。The conventional example is composed of GaAs/^lGaAs, but the conduction band of GaAs has a valley (point r) with a band gap of about 1.7 eV above a valley (point r) with a band gap of about 1.43 eV, which is the lowest level. At point L), hot electrons with energy that can cross the collector barrier in the GaAs base layer transition to a high-level valley and slow down.

この問題に対処するために、伝導帯の谷のレベル差がＧ
ａＡｓより大きく約０　、　ＢｅＶの、砒化インジウム
ガリウム（ＩｎＧａＡｓ）混晶をベース層等に用いるホ
ットエレクトロントランジスタが試みられている。To deal with this problem, the level difference between the conduction band valleys is
A hot electron transistor using an indium gallium arsenide (InGaAs) mixed crystal, which has a voltage larger than aAs and has a voltage of about 0.degree. BeV, as a base layer, etc., has been attempted.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

ＩｎＧａＡｓ混晶においては、インジウム（Ｉｎ）とガ
リウム（Ｇａ）の２種の原子が結晶格子の■族元素の位
置に不規則に入るために格子ポテンシャルが乱れ、ホッ
トエレクトロントランジスタのベース層にこれを用いれ
ば、ホットエレクトロンの結晶格子による散乱確率が増
大しく合金散乱）、コレクタ伝達効率が減少して、増幅
率等が制限される。In the InGaAs mixed crystal, two types of atoms, indium (In) and gallium (Ga), irregularly enter the positions of group II elements in the crystal lattice, resulting in disordered lattice potential, which is applied to the base layer of the hot electron transistor. If used, the scattering probability of hot electrons by the crystal lattice increases (alloy scattering), the collector transmission efficiency decreases, and the amplification factor etc. are limited.

〔問題点を解決するための手段〕[Means for solving problems]

前記問題点は、１ｔ−ｖ族化合物半導体基板結晶に整合
して、ｎ型のコレクタ層と、第１のバリア層と、ｎ型の
ベース層と、第２のバリア層と、ｎ型のエミツタ層とが
順次積層して形成され、該ベース層が２種の２元ｍ−ｖ
族化合物による超格子構造を有する本発明によるホット
エレクトロントランジスタにより解決される。The problem is that the n-type collector layer, the first barrier layer, the n-type base layer, the second barrier layer, and the n-type emitter layer are aligned with the 1tv group compound semiconductor substrate crystal. layers are sequentially laminated, and the base layer has two types of binary m-v
The problem is solved by a hot electron transistor according to the invention having a superlattice structure made of a group compound.

前記超格子構造は、例えば単原子ｐｓ超格子構造、或い
は一方を単原子層、他方を２原子層などとし、また前記
２種の２元ｍ−ｖ族化合物は、例えば砒化インジウム及
び砒化ガリウムとする。The superlattice structure is, for example, a monoatomic ps superlattice structure, or one is a monoatomic layer and the other is a two-atomic layer, and the two types of binary m-v group compounds are, for example, indium arsenide and gallium arsenide. do.

〔作　用〕[For production]

本発明においては、ベース層を２種の２元１−■族化合
物による超格子構造とすることにより、その格子ポテン
シャルを周期化する。In the present invention, the lattice potential of the base layer is made periodic by forming the base layer into a superlattice structure composed of two types of binary 1-2 group compounds.

この様な超格子構造においてもエネルギーバンドは混晶
と同様であり、ホットエレクトロンの注入エネルギーを
伝導帯の上位の谷より小さく選択することにより、ホッ
トエレクトロンはベース層内で合金散乱や上位の谷への
遷移を生ずることなく、コレクタ層に到達する。Even in such a superlattice structure, the energy band is similar to that of a mixed crystal, and by selecting the hot electron injection energy to be smaller than the upper valley of the conduction band, the hot electrons are scattered within the base layer by alloy scattering and the upper valley. The collector layer is reached without any transition to the collector layer.

〔実施例〕〔Example〕

以下本発明を第１図に模式側断面図を示す実施例により
具体的に説明する。The present invention will be specifically explained below with reference to an embodiment whose schematic side sectional view is shown in FIG.

同図において、ｌは半絶縁性インジウム燐（ＩｎＰ）基
板、２はｎ型インジウムガリウム砒素（１ｎｏ、５ｉＧ
ａ６．ｎｔ八へ）混晶コ？クタ層、３は厚さ約１５０ｎ
ｍでノンドープのＩｎＰｎソバ９フ 発明によるベース層、５は厚さ約２５ａｍでノンドープ
のＩｎＰｎソバ９フ 工ミツタ層であり、前記各半導体層はＭＢＥ法によって
エピタキシャル成長されている。In the figure, l is a semi-insulating indium phosphide (InP) substrate, 2 is an n-type indium gallium arsenide (1no, 5iG
a6. To nt8) Mixed crystal? Kuta layer 3 is about 150n thick
5 is a non-doped InPn base layer according to the invention, and 5 is a non-doped InPn base layer 5 having a thickness of about 25 am, and each of the semiconductor layers is epitaxially grown by the MBE method.

本実施例のベース層は、２元ｍ−ｖ族化合物であるＩ　
ｎＡｓとＧａＡｓとの単原子層超格子構造であり、ドナ
ー不純物として例えばシリコン（Ｓｉ）が一様に濃度０
．５〜Ｉ　ＸＩＯ”ｃｍ−”程度にドープされて、その
厚さは例えば５０ｎｍとされている。The base layer of this example is I, which is a binary m-v group compound.
It has a monoatomic layer superlattice structure of nAs and GaAs, and the donor impurity, for example, silicon (Si), is uniformly distributed at a concentration of 0.
．． It is doped to about 5 to IXIO cm-, and its thickness is, for example, 50 nm.

また、７はコレクタ電極、８はベース電極であり、これ
らは例えば厚さ２０面の金ゲルマニウム合金（ＡｕＧｅ
）　Ｎと厚さ２８０面の金（Ａｕ）層を積層した構造と
し、９のエミッタ電極は例えば厚さ２０層ｍの＾ＵＧｅ
層、厚さ１１００ｎの４１層と厚さ３００面のタンゲス
芋ンシリサイド（ＷＳｉ）層を積層した構造として合金
化の深さを制御している。Further, 7 is a collector electrode, 8 is a base electrode, and these are made of, for example, a 20-sided gold-germanium alloy (AuGe).
) N and a gold (Au) layer with a thickness of 280 planes are laminated, and the emitter electrode 9 is made of, for example, UGe with a thickness of 20 m.
The depth of alloying is controlled by a laminated structure of 41 layers with a thickness of 1100 nm and a layer of tongue silicide (WSi) with a thickness of 300 nm.

本実施例では、エミッタ接地電流利得（ｈｒｔ）がｌＯ
Ｏ〜１５０程度とベース層がＩｎＧａＡｓ混晶である場
合に比較して２倍以上の値が得られ、本発明の効果が実
証された。In this example, the emitter common current gain (hrt) is lO
A value of about 0 to 150, which is more than twice that of the case where the base layer is an InGaAs mixed crystal, was obtained, demonstrating the effect of the present invention.

なお前記実施例はベース層４を単原子層超格子構造とし
ているが、必ずしも単原子層である必要゛はなく、例え
ば一方を２原子層とするなど２元化合物のモル比を選択
して、伝導帯の谷相互間のエネルギー準位差等を制御す
ることなども可能である。In the above embodiment, the base layer 4 has a monoatomic layer superlattice structure, but it does not necessarily have to be a monoatomic layer, and the molar ratio of the binary compounds can be selected, for example, by making one of them a two-atomic layer. It is also possible to control the energy level difference between the valleys of the conduction band.

また前記実施例では２元ｍ−ｖ族化合物としてＩｎＡｓ
とＧａＡｓとを用いているが、ＩｎＰ基板或いはこれ以
外の基板に整合する、伝導帯の谷のエネルギー準位差が
所要の値をこえる他の化合物の組合せとすることも可能
である。Further, in the above embodiment, InAs is used as the binary m-v group compound.
and GaAs, but it is also possible to use a combination of other compounds that match the InP substrate or other substrates and whose conduction band valley energy level difference exceeds the required value.

更にベース層以外の半導体層についても、例えばバリア
層にアルミニウムインジウム砒素化合物（Ａｌｏ、　４
ｍ１ｎｏ、　５Ｊｓ）を用いるなど、前記実施例とは異
なる構成とすることが可能である。Furthermore, regarding semiconductor layers other than the base layer, for example, aluminum indium arsenide compound (Alo, 4
It is possible to use a configuration different from that of the above embodiment, such as by using .m1no, 5Js).

〔発明の効果〕〔Effect of the invention〕

以上説明した如く本発明によれば、ホットエレクトロン
がベース層内で合金散乱や上位の谷への遷移を生ずるこ
となくコレクタ層に到達する。As described above, according to the present invention, hot electrons reach the collector layer without causing alloy scattering or transition to the upper valley within the base layer.

これによってＩＩＥＴに期待される高速度で高増幅率の
動作の実現に大きい効果が得られる。This has a great effect on realizing the high-speed, high-amplification-factor operation expected of IIET.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の実施例を示す模式側断面図、第２図は
従来例を示す模式側断面図である。 図において、 １は半絶縁性１ｎＰ基板、 ２はｎ型［ｎｏ、　５３ｃａ１１．４？ＡＳ混晶コレク
タ層、３はノンドープのＩｎＰｎソバ９フ ５はノンドープのＩｎＰｎソバ９フ ７はコレクタ電極、 ８はベース電極、 ９はエミッタ電極を示す。FIG. 1 is a schematic side sectional view showing an embodiment of the present invention, and FIG. 2 is a schematic side sectional view showing a conventional example. In the figure, 1 is a semi-insulating 1nP substrate, 2 is an n-type [no, 53ca11.4? AS mixed crystal collector layer, 3 is a non-doped InPn layer 9, 5 is a non-doped InPn layer 9, 7 is a collector electrode, 8 is a base electrode, and 9 is an emitter electrode.