JPS63144577A - Nonvolatile semiconductor storage device - Google Patents
- ️Thu Jun 16 1988
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分計）
本発明は半導体上に嗅成形成される記憶装置に係り、特
に電気的に消去可能な不ｒ４発性の記ｉｌｌ湊喧の構造
に関する。[Detailed Description of the Invention] [Object of the Invention] (Industrial Application) The present invention relates to a memory device formed on a semiconductor, and in particular to an electrically erasable non-r4-emission memory device. Concerning the structure of Minato Ken.
（従来の技術）
半４体基板上に形成される記憶製置は近年著しい発展を
とげでいる。特にシリコン基板を用いたＭ Ｕ ８１１
のメモリは、システムの高機能化、小型化低価浴比をう
ながす原動力となっている。ＭＯ８メモリは大別すると
、硯源しゃ断時に情報の失なわれる揮発性メモリと情報
の失なわれる事のない不揮発性のメモリ（ζ分けられる
。後者は、内ｄの書き換えが比較的少なく、長期間清報
を１呆持する必要のちるデータを記憶する４８−に用い
られでいる。この様な不揮発性？有しかつ、その内容を
電気的に消去可能なメモリ１造としで、＠３図憂こ示す
ものが矧られＣいる。Ｒ口ち、Ｐ型シリコンｆｉ阪（２
００）と（こその一部が；専い酸化俟（〜ｌ ００ Ａ
バ２０１）を介しＣシリコ／１■２００）中ｖｎ豐不縄
物頭′或（２０２）と対向する如く形成された浮遊デー
） （２０３）と、浮遊デー） （２０３）上の絶縁膜
（２０４）上に設置された制御ゲート（２０５）よりな
る記憶トランジスタ（２０６）が形成されでいる。（２
０７）はｎ型不純物１でありトランジスタ（２０６）の
ソースとなりＣいる。一方、シリコン基板（２００）上
の１色縁膜（２０８）を介してデー） 、ｔ ｆｆｌ
（２０９）が設置され、ｎ型不純物層（２１０）（２０
２）より、ドレイン・ソースが形成された選択トランジ
スタ（２１１）が形成され、１つの記憶素子となってい
る。本記憶素子に情報の記憶を行うには、制御ゲート（
２０５）に高電圧を印加し。(Prior Art) Memory devices formed on semi-quartet substrates have made remarkable progress in recent years. In particular, MU 811 using a silicon substrate
Memory is the driving force behind increasing system functionality, downsizing, and lowering cost. MO8 memory can be roughly divided into volatile memory, which loses information when the inkstone source is shut off, and non-volatile memory, which does not lose information. It is used in 48- to store data that is necessary to keep periodic information for one period.As a memory having such non-volatile property and whose contents can be erased electrically, @3 There is something wrong with this.R mouth, P type silicon fissure (2
00) and (a part of it; exclusively oxidation
The insulating film ( A storage transistor (206) has been formed consisting of a control gate (205) placed on top of (204). (2
07) is an n-type impurity 1 and becomes the source of the transistor (206). On the other hand, through the one-color border film (208) on the silicon substrate (200), tffl
(209) is installed, and n-type impurity layers (210) (20
2), a selection transistor (211) having a drain and source formed therein is formed, and serves as one memory element. To store information in this memory element, a control gate (
205).
ｎ型不純物１＠ （２０２） ′ｔ−接地′シ位に医つ
事により。n-type impurity 1 @ (202) by placing it in the 't-ground' position.
薄い酸化膜（２０１）でトンネル電流を流し、浮遊ゲ−
） （２０３）に電荷を注入してなされる。情報を書き
換える際には、逆に制御ゲート（２０５）を接地電位と
し１選択トランジスタ（２１１）のドレイン（２１０χ
及びデー） （２０９）に高゛「賦圧を印加し、ｎを不
純物＠ （２０２）に高４王を印加し、４荷を放出する
事によりでなされる。A tunnel current is passed through a thin oxide film (201) to form a floating gate.
) (203) by injecting charges. When rewriting information, conversely, the control gate (205) is set to the ground potential and the drain (210χ
This is done by applying high pressure to (209), n to impurity @ (202), and releasing 4 charges.
一方、記１意情報をよみ出す場什には、通訳トランジス
タ（２１１）のデー） （２０９） 、及び記憶トラン
ジスタの制御ゲート（２０５）によみ出し電圧を印加し
、記憶素子のチャネルに電流が流れるかどうかによって
読み出しを行う。浮遊デー） （２０３）に電子が蓄積
されでいる場合は記憶トランジスタがオフしている九め
電流は流れず、浮遊デー） （２０３）に正孔の蓄積さ
れている場合は、記憶トランジスタがオンしてかり電流
が流れる。この電流は読み出し回路から見れば大きい方
が高速の読み出しが可能、マージン大などの利点がある
。しかしセルの信頼性から見れば、記憶トランジスタ（
２０６）のドレイン（２０２）あるいは制御デー） （
２０５）に印加する成田を高くする事は、プログラムモ
ードに近づく事になり、信頼性を低下させる結果となる
。On the other hand, when reading the unique information, a reading voltage is applied to the data (209) of the interpreter transistor (211) and the control gate (205) of the storage transistor, so that a current flows through the channel of the storage element. Reading is performed depending on whether the flow is flowing or not. If electrons are accumulated in floating data (203), the storage transistor is turned off.No current flows, and if holes are accumulated in floating data) (203), the storage transistor is turned on. Then a current flows. From the point of view of the readout circuit, this current has advantages such as higher speed readout and a larger margin. However, from the point of view of cell reliability, the storage transistor (
206) drain (202) or control data) (
Increasing the Narita applied to 205) approaches the program mode, resulting in lower reliability.
印加４圧を上げずに、セル′１流を増大する手段として
は、素子の電流駆動能力を増す事が考えられ。A conceivable way to increase the cell '1 current without increasing the applied voltage is to increase the current driving capability of the element.
具体的には、選択トランジスタ（２１１）あるいは。Specifically, the selection transistor (211) or.
記憶トランジスタ（２０６）のゲート絶縁膜厚？うすく
する。チャネル長とチャネル巾の比の大とする等が考え
られる。ところが、後者の場合セル面積の増大を招くと
いう問題点があり、前者についでハ特に選択トランジス
タのゲートには直接高戒王が印加されるため、高電界が
くり返し印加され。Gate insulating film thickness of memory transistor (206)? Make it thinner. It is conceivable to increase the ratio of channel length to channel width. However, in the latter case, there is a problem that the cell area increases, and in the former case, a high electric field is applied directly to the gate of the selection transistor, so a high electric field is repeatedly applied.
ゲート絶縁膜厚をうずくすると信頼性上問題がある。If the thickness of the gate insulating film changes, there will be reliability problems.
（発明が解決しようとする間週ａ）
以上述べた様に浮遊デー）？有する電気的に消去可能な
不揮発性メモリにおいでは、信頼性ｔ−確保する九め、
印加する電圧はできるだけ小さくシ。(Which invention is trying to solve)? As mentioned above, floating day)? In an electrically erasable non-volatile memory having reliability t- ensured,
Apply as little voltage as possible.
かつ、データ読み出しの際、充分はよみ出し電流を得な
くてはならないという問題点がある。本発明はこの問題
点をセル面積の増大を招く事なく達成する事を目的とし
ている。Another problem is that a sufficient read current must be obtained when reading data. The present invention aims to solve this problem without increasing the cell area.
［発明の構成］
（間、蝿点ｒ′ｓ決するｔめの手段）
本発明では第１図に示すようＩこ半導体基板（１００）
上に形成された信沢トランジスタ（１１１）のゲート絶
縁膜（１０８）の膜厚に比べＣ記憶トランジスタ（１０
６）のデート絶縁膜（１１２）の膜厚を小とし、かつ、
トンネル電流を流すためのりすい酸化膜（１０１）の膜
厚に比べて大とする事と特徴としている。[Structure of the Invention] (Means for determining the fly point r's) In the present invention, as shown in FIG.
Compared to the film thickness of the gate insulating film (108) of the Shinzawa transistor (111) formed above, the
6) The thickness of the date insulating film (112) is made small, and
It is characterized by being thicker than the thin oxide film (101) through which tunnel current flows.
（作用）
本発明では１選択トランジスタ（１１１）のゲート絶縁
膜（１０８）の膜厚はプログラム時に高電圧がくり返し
印加される事によって破壊の生じない厚い膜厚とする事
により、高い信頼性を保証しでいる。(Function) In the present invention, the film thickness of the gate insulating film (108) of the first selection transistor (111) is set to be thick enough to prevent destruction due to repeated application of high voltage during programming, thereby achieving high reliability. I guarantee it.
また、記憶トランジスタ（１０６）はトンネル電流を流
すうすい酸化膜（ｔｏｉ）領域？形成し、これ以外のゲ
ート絶縁膜（１１２）全うすい酸化膜（１０１）の膜厚
よりも厚くする事により、酸化膜形成時に問題となる欠
陥などによる歩留り低下２防ぐ、と共に。Also, is the storage transistor (106) a thin oxide film (TOI) region through which tunnel current flows? By forming the other gate insulating film (112) thicker than the thin oxide film (101), it is possible to prevent a decrease in yield 2 due to defects, etc., which can be a problem when forming an oxide film.
ｉｆ！！沢トランジスタ（１１１）のゲート絶縁膜（１
０８）の膜厚よりもうすくなる具により、記憶トランジ
スタ（１０６）の電流駆動能力を増大させでいる。この
場＆君子寸法を変更する必要はないので、セル占有面積
が増大する事はない。If! ! Gate insulating film (1) of Sawa transistor (111)
The current driving capability of the memory transistor (106) is increased by using a device whose film thickness is smaller than that of the memory transistor (106). Since there is no need to change the dimensions of the cell, the area occupied by the cell will not increase.
（実施例）
本発明を以下−実施例を用いて説明する。第２図（ａ）
に示すようＩこ例えばＰ型のシリコン基板（３００）中
に、Ａｓをイオン注入し、記−１意トラン１ジスタのド
レイン、ソース（３０２）、（３０３）を形成し、ゲー
ト酸化膜（３０１） ｆｔ例えば２００Ａの厚さに成長
させたｆｆ１．ｌｂｌに示すようにドレイン（３０２）
上の酸化膜（３０１）の一部を除去し、トンネル電流を
流す一１００Ａ程度のうすい酸化＠ （３０４） ｒ形
成する。次に（りに示すように多結晶シリコンを堆積し
た後、所望の形状に加工し、浮遊デー） （３０５）を
形成する。(Examples) The present invention will be described below using examples. Figure 2(a)
As shown in FIG. 1, for example, As is ion-implanted into a P-type silicon substrate (300) to form the drain, source (302), and (303) of the transistor, and the gate oxide film (301) is formed. ) ft grown to a thickness of, for example, 200A. Drain (302) as shown in lbl
A part of the upper oxide film (301) is removed, and a thin oxide film (304) of about 100 A is formed to flow a tunnel current. Next, as shown in (3), after depositing polycrystalline silicon, it is processed into a desired shape to form a floating layer (305).
続いて酸化膜のエツチングを°行い浮遊デー） （３０
５）領域以外の基板表面の酸化膜をとり除き、基板上の
例えば４００Ａ程度の厚い酸化膜（３０６）と浮遊デー
ト（３０５）上の酸化ＩＩＩを形成する。続いて多結
晶シリコ７１に堆頃した後、所望の形状にυロエし、Ｉ
！！沢トランジスタ（３１４）のデー） （３０８）と
記憶トランジスタ（３１５）の制御デー） （３０９）
ｒ形成する。Next, the oxide film is etched (floating) (30
5) Remove the oxide film on the surface of the substrate other than the area, and form a thick oxide film (306) of, for example, about 400A on the substrate and oxide III on the floating date (305). Subsequently, after depositing on polycrystalline silicon 71, it is rolled into a desired shape, and I
! ! data of the stream transistor (314) (308) and control data of the storage transistor (315)) (309)
r form.
ｉ＆後にｎ＋領截よりなるソース、ドレイン領域・（３
１０Ｘ３１１）（３１２）と渫護膜、金礪配！濠（３１
３）ｔ−形成し素子が完成する。尚１本発明では浮遊ゲ
ート（３０５）と制御デー） （３０９）の間の絶縁膜
（３０７）は選択トランジスタ（３１４）のゲート改・
比嗅（３０ｆｉ）と同時に形成する場合について述べｔ
が、これら別に形成しでもよい。そＱ他本発明の主旨を
外れない範囲で他の方法をとる事も可能である。Source and drain regions consisting of i & later n + regions (3
(10 Moat (31
3) T-forming to complete the device. In addition, in the present invention, the insulating film (307) between the floating gate (305) and the control data (309) is used for gate modification of the selection transistor (314).
Let us discuss the case where it is formed at the same time as ratio (30 fi).
However, these may be formed separately. QOther methods may be used without departing from the spirit of the present invention.
本発明により、浮遊ゲートを有するトンネル注入型の電
気的に消去可能な不揮発性メモリにかいでメモリセルの
微細化が可能で高い信頼性′ＩＦＣ保証でき、かつ、動
作の安定した装置を実現する事が０Ｔ能となり九。According to the present invention, it is possible to miniaturize memory cells in a tunnel injection type electrically erasable nonvolatile memory having a floating gate, guarantee high reliability (IFC), and realize a device with stable operation. Things turned out to be 0T Noh.
＠１図は本発明の８！！要を説明するための素子断面図
、第２図は本発明の一実施例を説明する九めの工桿断面
図、禰３図は従来例の断面図である。@1 Figure is 8 of the present invention! ! FIG. 2 is a cross-sectional view of an element for explaining the main points, FIG. 2 is a cross-sectional view of the ninth workpiece for explaining an embodiment of the present invention, and FIG. 3 is a cross-sectional view of a conventional example.