JPS6367783A - Semiconductor storage device - Google Patents
- ️Sat Mar 26 1988
【発明の詳細な説明】
［産業上の利用分野コ
この発明は半導体記憶装置、特に電気的に情報の書込み
および消去が可能な不揮発性メモリ、いわゆるＥＥＦＲ
ＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅ
ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ
０ｎｌｙ Ｍｅｍｏｒｙ）記憶素子の構造に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Field of Application] This invention relates to semiconductor memory devices, particularly nonvolatile memories in which information can be electrically written and erased, so-called EEFR.
OM (Electrically Erasable
and Programmable Read
0nly Memory) Regarding the structure of a memory element.
［従来の技術］
第３Ａ図ないし第３Ｃ図は従来のフローティングゲート
型の半導体記憶装置（ＥＥＦＲＯＭ）の構造を示す図で
ある。第３Ａ図は半導体記憶素子の配置を示す平面図で
あり、第３Ｂ図は第３Ａ図のＡ−Ａ″線における断面構
造を示し、第３Ｃ図は第３Ａ図のＢ−Ｂ −線における
断面構造を示す図である。以下、第３Ａ図ないし第３Ｃ
図を参照して従来の半導体記憶素子の構成につい′Ｃ説
明する。[Prior Art] FIGS. 3A to 3C are diagrams showing the structure of a conventional floating gate type semiconductor memory device (EEFROM). FIG. 3A is a plan view showing the arrangement of the semiconductor memory element, FIG. 3B is a cross-sectional view taken along line AA'' in FIG. 3A, and FIG. 3C is a cross-sectional view taken along line BB- in FIG. 3A. It is a diagram showing the structure.Hereinafter, FIGS. 3A to 3C
The structure of a conventional semiconductor memory element will be explained with reference to the drawings.
半導体記憶素子は、シリコン半導体基板１１の主面上に
各々形成される読出用トランジスタＴＲ１と選択用トラ
ンジスタＴＲ２とを含む。The semiconductor memory element includes a read transistor TR1 and a selection transistor TR2, each formed on the main surface of a silicon semiconductor substrate 11.
読出用トランジスタＴＲＩは、半導体基板１１の主表面
に不純物を拡散して形成されるドレイン領域８およびソ
ース領域９と、ドレイン領域８上の所定の領域に形成さ
れる薄い膜厚のトンネル酸化膜６と、少なくともトンネ
ル酸化膜６を含む領域の半導体基板１１上に絶縁膜（酸
化膜）を介して形成されるポリシリコンからなるフロー
ティングゲート２と、フローティングゲート２上に絶縁
膜を介して形成されるコントロールゲート１から構成さ
れる。コントロールゲート１とブローティングゲート２
とはその間の絶縁膜（層間絶縁膜）を誘電物質として互
いに重なり合った領域において容量を形成する。またフ
ローティングゲート２とドレイン領域８はトンネル酸化
膜６の形成領域においてトンネル酸化膜６を誘電物質と
して容量を形成する。さらに、トンネル酸化膜６を除い
た領域において、フローティングゲート２と半導体基板
１１とが形成する容量も存在する。フローティングゲー
ト２は電荷を蓄積し、コントロールゲート１とドレイン
領域８との間に印加される電圧に応じてトンネル酸化膜
６を介してドレイン領域８との間で電荷の放出／注入を
行なう。The read transistor TRI includes a drain region 8 and a source region 9 formed by diffusing impurities into the main surface of the semiconductor substrate 11, and a thin tunnel oxide film 6 formed in a predetermined region on the drain region 8. A floating gate 2 made of polysilicon is formed on the semiconductor substrate 11 in a region including at least the tunnel oxide film 6 via an insulating film (oxide film), and a floating gate 2 is formed on the floating gate 2 via an insulating film. It consists of a control gate 1. Control gate 1 and Bloating gate 2
A capacitor is formed in the overlapping region using the insulating film (interlayer insulating film) between them as a dielectric material. Furthermore, floating gate 2 and drain region 8 form a capacitor in the region where tunnel oxide film 6 is formed, using tunnel oxide film 6 as a dielectric material. Furthermore, in a region excluding tunnel oxide film 6, a capacitance formed by floating gate 2 and semiconductor substrate 11 also exists. Floating gate 2 stores charges, and discharges/injects charges between control gate 1 and drain region 8 via tunnel oxide film 6 in response to a voltage applied between control gate 1 and drain region 8 .
選択用トランジスタＴＲ２は、半導体基板１１の主表面
に不純物を拡散して形成されるソース領域８ （読出ト
ランジスタＴＲＩのドレイン領域を兼ねる）およびドレ
イン領域１２と、選択信号を受けるワードライン３とか
ら構成される。ドレイン領域１２はコンタクト孔５を介
してアルミニウム配線４に接続される。アルミニウム配
線４はビットラインに相当し、ワードライン３の一部は
選択用トランジスタＴＲ２のゲート領Ｍ３ａを構成する
。以下の説明においては、アルミニウム配線４をビット
ライン４として説明する。The selection transistor TR2 is composed of a source region 8 (which also serves as the drain region of the read transistor TRI) and a drain region 12, which are formed by diffusing impurities into the main surface of the semiconductor substrate 11, and a word line 3 that receives a selection signal. be done. Drain region 12 is connected to aluminum wiring 4 via contact hole 5 . The aluminum wiring 4 corresponds to a bit line, and a part of the word line 3 constitutes a gate region M3a of the selection transistor TR2. In the following description, the aluminum wiring 4 will be referred to as the bit line 4.
第３Ａ図および第３Ｂ図に示される配置においては、さ
らにトンネル酸化膜６が形成されていない領域において
、フローティングゲート２か形成する読出用トランジス
タＴＲＩのゲート領域７が存在する。このゲート領域７
において、第３Ａ図に見られるように、ビットライン４
、フローティングゲート２、コントロールゲート１が各
々絶縁膜を介して互いに重なり合っている。選択用トラ
ンジスタＴＲ２はワードライン３およびビットライン４
を介して与えられる信号に応答してオン・オフし、それ
に接続される続出用トランジスタＴＲ１が有する情報を
読出す。また、隣接する記憶素子とは素子間分離領域１
０により電気的に絶縁される。 第４図は第３八図ない
し第３Ｃ図に示される半導体記憶素子の等価回路を示す
図である。In the arrangement shown in FIGS. 3A and 3B, the gate region 7 of the read transistor TRI formed by the floating gate 2 is further present in a region where the tunnel oxide film 6 is not formed. This gate area 7
As seen in FIG. 3A, bit line 4
, floating gate 2, and control gate 1 overlap each other with an insulating film interposed therebetween. The selection transistor TR2 is connected to word line 3 and bit line 4.
The transistor TR1 is turned on and off in response to a signal applied through the transistor TR1, and information held by the transmission transistor TR1 connected thereto is read out. In addition, adjacent memory elements are separated by an inter-element isolation region 1.
electrically isolated by 0. FIG. 4 is a diagram showing an equivalent circuit of the semiconductor memory element shown in FIGS. 38 to 3C.
第４図において、読出用トランジスタＴＲＩのドレイン
Ｄと選択用Ｉ・ランジスタＴＲ２のソースが同一の拡散
層８て形成され、互いに接続される。In FIG. 4, the drain D of the read transistor TRI and the source of the selection I transistor TR2 are formed in the same diffusion layer 8 and are connected to each other.
また、前述のように読出用トランジスタＴＲＩにおいて
は、コントロールゲート１とフローティングゲート２と
半導体基板１１とが各々絶縁層を介して形成されている
ため、それぞれの間で容量を形成し容量回路を構成する
。Furthermore, as described above, in the read transistor TRI, since the control gate 1, floating gate 2, and semiconductor substrate 11 are each formed with an insulating layer interposed therebetween, a capacitance is formed between them to form a capacitive circuit. do.
第５図は読出用トランジスタが構成する容量回路の等価
回路を示す図である。第５図において、読出用トランジ
スタが構成する容量回路は、コントロールゲート１と層
間絶縁膜とフローティングゲート２とで形成される容量
１４と、フローティングゲート２とトンネル酸化膜６と
ドレイン領域８で形成される容量１３と、フローティン
グゲート２と半導体基板１１との間で形成される容量か
ら容量１２を除いた容量１５とから構成される。FIG. 5 is a diagram showing an equivalent circuit of a capacitor circuit constituted by read transistors. In FIG. 5, the capacitor circuit constituted by the read transistor includes a capacitor 14 formed by a control gate 1, an interlayer insulating film, and a floating gate 2, and a capacitor 14 formed by the floating gate 2, a tunnel oxide film 6, and a drain region 8. and a capacitor 15 obtained by subtracting the capacitor 12 from the capacitor formed between the floating gate 2 and the semiconductor substrate 11.
容量１３と容量１５とが電気的に並列に接続され、この
並列体に電気的に直列に容量１４が接続される。以下、
第３Ａ図ないし第３Ｃ図および第４図ならびに第５図を
参照して半導体記憶素子の動作について説明する。Capacitor 13 and capacitor 15 are electrically connected in parallel, and capacitor 14 is electrically connected in series to this parallel body. below,
The operation of the semiconductor memory element will be described with reference to FIGS. 3A to 3C, FIGS. 4 and 5.
この種のフローティングゲート型の記憶素子は、フロー
ティングゲート２に電子が過剰に蓄積されているか、ま
たは電子が不足し見かけ上止の電荷が存在するかに応じ
て情報を記憶する。電子をフローティングゲート２に注
入する動作は以下のとおりである。まず、ワードライン
３ （ＷＬ）およびコントロールゲート１ （ＣＧ）
にプログラム電圧ｖｐｐを印加し、ビットライン４ （
ＢＬ）および読出用トランジスタＴＲＩのソース９（Ｓ
）を接地電位（Ｏｖ）にする。このとき、ワードライン
３下の半導体基板表面に反転層が形成され、反転層およ
び選択用トランジスタＴＲ２のドレイン１２を介して続
出用トランジスタＴＲＩのドレイン領域（すなわち、選
択用トランジスタＴＲ２のソース領域） ８ （Ｄ）の
電位もビットライン４と同一の接地電位（Ｏｖ）となる
。This type of floating gate type storage element stores information depending on whether an excess of electrons is accumulated in the floating gate 2 or whether there is an apparent static charge due to a lack of electrons. The operation of injecting electrons into the floating gate 2 is as follows. First, word line 3 (WL) and control gate 1 (CG)
Apply program voltage vpp to bit line 4 (
BL) and the source 9 (S
) to the ground potential (Ov). At this time, an inversion layer is formed on the surface of the semiconductor substrate below the word line 3, and the drain region of the successive transistor TRI (that is, the source region of the selection transistor TR2) 8 is passed through the inversion layer and the drain 12 of the selection transistor TR2. The potential of (D) also becomes the same ground potential (Ov) as that of the bit line 4.
第６図は電子注入時において読出用トランジスタが構成
する容量回路の等価回路図である。第６図に示されるよ
うに、コントロールゲート１ （ＣＧ）にプログラム
電圧Ｖｐｐが印加され、ソース領域９（Ｓ）およびドレ
イン領域８（Ｄ）が接地される。このとき、半導体基板
１１は常に接地されている。電荷ＱＦはフローティング
ゲート２に蓄積された電荷であり、電圧Ｖ、はフローテ
ィングゲート２−トンネル酸化膜６を含む絶縁膜−ドレ
イン領域８が形成する容量１３に印加される電圧である
。FIG. 6 is an equivalent circuit diagram of a capacitive circuit constituted by a readout transistor during electron injection. As shown in FIG. 6, a program voltage Vpp is applied to control gate 1 (CG), and source region 9 (S) and drain region 8 (D) are grounded. At this time, the semiconductor substrate 11 is always grounded. The charge QF is the charge accumulated in the floating gate 2, and the voltage V is the voltage applied to the capacitor 13 formed by the floating gate 2, the insulating film including the tunnel oxide film 6, and the drain region 8.
今、容ｆｆ１１３の容量値を０１、容量１４の容量値を
Ｃ２、容量１５の容量値を０３と置くと、電圧Ｖ、は近
似的に、
Ｖ、−（Ｃ２・Ｖｐｐ−ＱＦ ）／ＣＴ ・・・（１
）と表わされる。ここで、ｃＴ−Ｃ１＋Ｃ２＋Ｃ３であ
る。Now, if we set the capacitance value of capacitor ff113 as 01, the capacitance value of capacitor 14 as C2, and the capacitance value of capacitor 15 as 03, the voltage V is approximately as follows: V,-(C2・Vpp-QF)/CT・...(1
). Here, cT-C1+C2+C3.
この上式（１）で表わされる電圧ＶＦが薄いトンネル酸
化膜６に与えられるので、そこに高電界が印加され、ド
レイン領域８に存在する電子がトンネル酸化膜領域をＦ
ｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ型のトンネル電流として
流れ、フローティングゲート２に蓄積される。Since the voltage VF expressed by the above equation (1) is applied to the thin tunnel oxide film 6, a high electric field is applied there, and the electrons existing in the drain region 8 move the tunnel oxide film region F.
The current flows as an Owler-Nordheim type tunnel current and is accumulated in the floating gate 2.
一方、フローティングゲート２から電子を引抜く場合は
、ワードライン３およびビットライン４にプログラム電
圧Ｖｐｐを印加し、コントロールゲート１を接地電位（
Ｏｖ）にする。さらに読出用トランジスタＴＲＩのソー
ス領域９を電気的にフローティング状態にし、ここから
電子が流出しないようにする。このとき、選択用トラン
ジスタＴＲ２は導通状態となり、読出用トランジスタＴ
Ｒ１のドレイン領域（すなわち選択用トランジスタＴＲ
２のソース領域）８の電位は近似的にビットライン４の
電位Ｖｐｐと同一になる。On the other hand, when extracting electrons from the floating gate 2, a program voltage Vpp is applied to the word line 3 and the bit line 4, and the control gate 1 is connected to the ground potential (
Ov). Furthermore, the source region 9 of the read transistor TRI is brought into an electrically floating state to prevent electrons from flowing out from there. At this time, the selection transistor TR2 becomes conductive, and the read transistor T
The drain region of R1 (i.e., the selection transistor TR
The potential of the source region (2) 8 becomes approximately the same as the potential Vpp of the bit line 4.
第７図は電子を引抜く場合の読出用トランジスタが構成
する容量回路の等価回路を示す図である。FIG. 7 is a diagram showing an equivalent circuit of a capacitor circuit constituted by a readout transistor when extracting electrons.
第７図から見られるように、半導体基板１１は接地され
ているので、電気的にフローティング状態のソース領域
９（Ｓ）は半導体基板１１を介して接地される。また、
ドレイン領域８（Ｄ）にはプログラム電圧ｖｐｐが印加
され、半導体基板１１は接地されているので、その間に
接合容量が形成され、この接合容量が容量１４の容量値
に寄与することになり、その容量値はＣ３−となる。し
かし、近似的にはこの接合容量は小さく、電子注入時の
容量値Ｃ３とほぼ等しい。したがって、容量１３に印加
される電圧Ｖ、は、
ＶＦ −ｔ （Ｃ２＋Ｃ３−ＬＶＩ）Ｉ） ＱＦ ｌ
／（Ｃ１十〇２十Ｃ３−） ・・・（２）と
表わされる。フローティングゲート２内の電子は、上式
（２）の電圧ＶＦがトンネル酸化膜６領域に形成する高
電界によってＦｏｗｌｅｒ−Ｎ。As seen from FIG. 7, since the semiconductor substrate 11 is grounded, the electrically floating source region 9(S) is grounded via the semiconductor substrate 11. Also,
Since the programming voltage vpp is applied to the drain region 8 (D) and the semiconductor substrate 11 is grounded, a junction capacitance is formed between them, and this junction capacitance contributes to the capacitance value of the capacitor 14. The capacitance value becomes C3-. However, approximately, this junction capacitance is small and approximately equal to the capacitance value C3 at the time of electron injection. Therefore, the voltage V applied to the capacitor 13 is: VF −t (C2+C3−LVI)I) QF l
/(C1020C3-)...(2) is expressed. The electrons in the floating gate 2 are Fowler-N due to the high electric field formed in the tunnel oxide film 6 region by the voltage VF of the above equation (2).
ｒｄｈｅ ｉｍ型のトンネル電流としてドレイン領域８
へ流れ、これによりフローティングゲート２内の電子が
欠乏する。drain region 8 as a rdhe im type tunnel current
As a result, electrons in the floating gate 2 become depleted.
フローティングゲート２に電子が過剰に存在する場合読
出用トランジスタＴＲＩのしきい値電圧が上昇し、続出
電流が小さくなる。逆に、フローティングゲート２内の
電子が不足すると、読出用トランジスタＴＲＩのしきい
値電圧が下がり、続出電流が大きくなる。この読出電流
の大小をデジタル情報の“０”と“１゛に対応させて記
憶する。When there are excessive electrons in the floating gate 2, the threshold voltage of the read transistor TRI increases, and the subsequent current decreases. Conversely, when there is a shortage of electrons in the floating gate 2, the threshold voltage of the read transistor TRI decreases, and the subsequent current increases. The magnitude of this read current is stored in correspondence with digital information "0" and "1".
［発明が解決しようとする問題点］
従来の半導体記憶装置は以上のように構成されており、
情報を記憶素子に記憶させるために、トンネル酸化膜６
に高電界を印加しフローティングゲート２と読出用トラ
ンジスタのドレイン８との間でトンネル電流を流すこと
により電子の授受を行なっている。ここで、前式（１）
、（２）から見られるように、トンネル電流を発生させ
るためにトンネル酸化膜６に印加される電界を大きくす
るためには、（ｉ）トンネル酸化膜６領域の面積を小さ
くする、（ｉｆ）フローティングゲート２とコントロー
ルゲート１との間の層間絶縁膜を薄くする、（ｉｌｌ）
フローティングゲート２とコントロールゲート１との重
なり面積を大きくすることが必要となる。しかし、（ｉ
）の場合、トンネル酸化膜領域の面積を１μｍ２以下に
するのは製造装置の性能限界に近く極めて困難であり、
（１１）の場合には、データ保持特性が悪くなる可能性
が大きくなり、（１１１）の場合には、セル面積が増大
し、高集積化の方向に逆行する。[Problems to be solved by the invention] A conventional semiconductor memory device is configured as described above.
A tunnel oxide film 6 is used to store information in the memory element.
Electrons are exchanged by applying a high electric field to the floating gate 2 and causing a tunnel current to flow between the floating gate 2 and the drain 8 of the read transistor. Here, the previous formula (1)
, (2), in order to increase the electric field applied to the tunnel oxide film 6 to generate a tunnel current, (i) reduce the area of the tunnel oxide film 6 region, (if) Thinning the interlayer insulating film between floating gate 2 and control gate 1 (ill)
It is necessary to increase the overlapping area between the floating gate 2 and the control gate 1. However, (i
), it is extremely difficult to reduce the area of the tunnel oxide film region to 1 μm2 or less, as it is close to the performance limit of the manufacturing equipment.
In the case of (11), there is a greater possibility that the data retention characteristics will deteriorate, and in the case of (111), the cell area increases, going against the direction of higher integration.
また、第３Ａ図ないし第３Ｃ図に示されるように、トン
ネル領域、続出用トランジスタ部分、選択用トランジス
タ部分がそれぞれ平面図的に見て重なりがなく分離した
領域に個々に形成されているため、従来の記憶素子の構
成では記憶素子を微細化することが困難であるなどの問
題点があった。Furthermore, as shown in FIGS. 3A to 3C, the tunnel region, the successive transistor section, and the selection transistor section are each formed in separate regions without overlapping in plan view. The conventional structure of a memory element has problems such as difficulty in miniaturizing the memory element.
それゆえ、この発明の目的は上述のような問題点を解消
し、記憶素子の占有面積を縮小することができるととも
に、さらにプログラム電圧ｖｐｐをも低減することがで
きる半導体記憶装置を提供することである。Therefore, an object of the present invention is to provide a semiconductor memory device that can solve the above-mentioned problems, reduce the area occupied by the memory element, and further reduce the program voltage vpp. be.
［問題点を解決するための手段］
この発明に係る半導体記憶装置は、フローティングゲー
トとコントロールゲートとの間に形成される層間絶縁膜
の一部会頁域の膜厚を薄くシトンネル領域として用いる
ようにしたものである。[Means for Solving the Problems] A semiconductor memory device according to the present invention is such that the film thickness of a partial region of an interlayer insulating film formed between a floating gate and a control gate is reduced to be used as a tunnel region. This is what I did.
［作用］
この発明における半導体記憶装置においては、プログラ
ム時の電子の放出／注入が層間絶縁膜に形成されたトン
ネル領域を介してフローティングゲートとコントロール
ゲートとの間で行なわれるため、トンネル領域を読出用
トランジスタ部分と平面図的に見て重なり合うように形
成することが可能となり、かつ読出用トランジスタと選
択用トランジスタとの間隔を小さくすることができ、セ
ルの占有面積を低減することが可能となる。[Function] In the semiconductor memory device according to the present invention, electron emission/injection during programming is performed between the floating gate and the control gate via the tunnel region formed in the interlayer insulating film. It is possible to form the cell so that it overlaps with the cell transistor part in plan view, and it is also possible to reduce the interval between the read transistor and the selection transistor, thereby reducing the area occupied by the cell. .
［発明の実施例］
第１Ａ図および第１Ｂ図はこの発明の一実施例である半
導体記憶装置の記憶素子の構造および配置を示す図であ
る。第１Ａ図はこの発明の一実施例による記憶素子の平
面配置を示す図であり、第１Ｂ図は第１Ａ図のＡ−Ａ−
線における断面構造を示す図である。以下、第１Ａ図お
よび第１Ｂ図を参照してこの発明の一実施例である半導
体記憶素子の構成について説明する。[Embodiment of the Invention] FIGS. 1A and 1B are diagrams showing the structure and arrangement of a memory element of a semiconductor memory device that is an embodiment of the present invention. FIG. 1A is a diagram showing a planar arrangement of a memory element according to an embodiment of the present invention, and FIG.
FIG. 3 is a diagram showing a cross-sectional structure taken along a line. Hereinafter, the structure of a semiconductor memory element which is an embodiment of the present invention will be described with reference to FIGS. 1A and 1B.
半導体記憶素子１００は続出用トランジスタＴＲ１と選
択用トランジスタＴＲ２とを含む。The semiconductor memory element 100 includes a succession transistor TR1 and a selection transistor TR2.
読出用トランジスタＴＲＩは、半導体基板３０の主面上
に不純物を拡散して形成されるソース領域２９およびド
レイン領域２８と、半導体基板３０上に少なくともその
一部領域の膜厚が薄くされた絶縁膜２７を介して形成さ
れるたとえばポリンリコンからなるフローティングゲー
ト２２と、フローティングゲート２２上に絶縁膜（層間
絶縁膜）を介して形成されるコントロールゲート２１と
を含む。フローティングゲート２２とコントロールゲー
ト２１との間の層間絶縁膜３１は、その膜厚が他の領域
の層間絶縁膜よりも薄くされた好ましくは膜厚２０ｎｍ
以下のトンネル領域２６を含む。The read transistor TRI includes a source region 29 and a drain region 28 that are formed by diffusing impurities on the main surface of the semiconductor substrate 30, and an insulating film that is thinned in at least a partial region on the semiconductor substrate 30. The control gate 21 includes a floating gate 22 made of, for example, polyrecon, which is formed through an insulating film (an interlayer insulating film) on the floating gate 22. The interlayer insulating film 31 between the floating gate 22 and the control gate 21 is thinner than the interlayer insulating film in other regions, preferably 20 nm thick.
It includes the following tunnel area 26:
コントロールゲート２１とフローティングゲート２２と
の間の層間絶縁膜３１は、フローティングゲート２１を
形成するポリシリコンを熱酸化して形成してもよいし、
ＣＶＤ （化学的気相成長）法で二酸化シリコン（Ｓｉ
Ｏｚ）を堆積して形成してもよいし、シリコン窒化膜と
二酸化シリコン膜とからなる多層構造で構成してもよい
。層間絶縁膜３１に含まれるトンネル領域２６は、フロ
ーティングゲート２２上に層間絶縁膜３１を形成した後
、一般的なリングラフィ技術を用いてフローティングゲ
ート２２上の所望の位置の層間絶縁膜をエツチングして
フローティングゲート２２の上面の一部を露出させた後
、熱酸化法を用いてフローティングゲート２２を構成す
るポリシリコン表面に酸化膜を成長させることにより形
成される。したがって、層間絶縁膜３１はトンネル領域
２６の部分でそれ以外の部分よりも膜厚が薄くなる。ま
た、トンネル領域２６を形成する際に用いられた方法と
同様の方法を用いて、読出用トランジスタのゲート絶縁
膜２７は少なくともその一部分の領域の膜厚がそれ以外
の部分よりも薄く、好ましくは２０ｎｍ以下にされる。The interlayer insulating film 31 between the control gate 21 and the floating gate 22 may be formed by thermally oxidizing the polysilicon forming the floating gate 21, or
Silicon dioxide (Si) is grown using the CVD (chemical vapor deposition) method.
It may be formed by depositing a silicon nitride film and a silicon dioxide film. The tunnel region 26 included in the interlayer insulating film 31 is formed by forming the interlayer insulating film 31 on the floating gate 22 and then etching the interlayer insulating film at a desired position on the floating gate 22 using a general phosphorography technique. After exposing a part of the upper surface of the floating gate 22, an oxide film is grown on the surface of the polysilicon forming the floating gate 22 using a thermal oxidation method. Therefore, the interlayer insulating film 31 is thinner in the tunnel region 26 than in other parts. Further, by using a method similar to that used in forming the tunnel region 26, the gate insulating film 27 of the read transistor is formed such that at least a portion of the gate insulating film 27 is thinner than the other portion. The thickness is reduced to 20 nm or less.
また、ドレイン領域２８は、フローティングゲート２２
との間で平面図的に見て重なり合う重なり領域３３を形
成するようにフローティングゲート２２の下側へも延び
るように形成されている。Further, the drain region 28 is connected to the floating gate 22
It is formed so as to extend below the floating gate 22 so as to form an overlapping region 33 that overlaps with the floating gate 22 in a plan view.
選択用トランジスタＴＲ２は読出用トランジスタＴＲＩ
のドレイン領域２８と共用されるソース領域２８と、ア
ルミニウム配線（ビットライン）２４にコンタクト孔２
５を介して接続されるドレイン領域３２と、半導体基板
３０主面に絶縁膜２７′を介して形成され、選択信号を
受取る選択トランジスタゲート２３とから構成される。The selection transistor TR2 is the read transistor TRI.
A contact hole 2 is formed in the source region 28 which is shared with the drain region 28 and the aluminum wiring (bit line) 24.
The selection transistor gate 23 is formed on the main surface of the semiconductor substrate 30 via an insulating film 27' and receives a selection signal.
ゲート絶縁膜２７゛はゲート絶縁膜２７の薄くされた膜
厚よりも厚い膜厚を有している。また、隣接する記憶素
子とは図には明確に示さないが素子分ｔｉａ ＤＩ域に
より分離されている。The gate insulating film 27' has a thickness that is thicker than the thinner gate insulating film 27'. Although not clearly shown in the figure, adjacent memory elements are separated by an element tia DI area.
第２図はこの発明の一実施例である半導体記憶素子の等
価回路を示す図である。第１Ａ図、第１Ｂ図および第２
図から見られるように、トンネル領域２６が続出用トラ
ンジスタＴＲＩのチャネル領域と平面図的に見て重なり
合う領域に形成されており、読出用トランジスタＴＲＩ
と選択用トランジスタＴＲ２との間の距離（読出用トラ
ンジスタのドレイン領域２８）の長さを従来より大幅に
短くすることが可能となり、セル面積を低減することが
可能となっている。また、Ｔ４２図に示される等価回路
の読出用トランジスタＴＲＩが形成する８全回路の等価
回路は第５図に示されるものと同一である。しかし、こ
の発明の一実施例においては、フローティングゲート２
２とドレイン領域２８とは重なり領域３３を有するとと
もに、フローティングゲート２２とドレイン領域２８お
よびソース領域２９および半導体基板３０との間に形成
されるゲート絶縁膜２７の少なくとも一部膜厚が薄くさ
れているため、フローティングゲーｔ’ ２２とドレイ
ン領域２８の間に形成される容量１３の値およびフロー
ティングゲート２２と半導体基板３０およびソース領域
２９との間に形成される容量の値が比較的大きくなり、
一方、コントロールゲート２１とフローティングゲート
２２との間に形成される容量は、層間絶縁膜３１の膜厚
がトンネル領域２６においてのみ薄くされているため、
容ｆｆ１１３．１５に比べて小さくなる。以下、第１Ａ
図および第１Ｂ図および第２図ならびに第５図を参照し
てこの発明の一実施例である半導体記憶素子の動作につ
いて説明する。FIG. 2 is a diagram showing an equivalent circuit of a semiconductor memory element which is an embodiment of the present invention. Figure 1A, Figure 1B and Figure 2
As seen from the figure, the tunnel region 26 is formed in a region that overlaps the channel region of the readout transistor TRI in a plan view, and the tunnel region 26 is formed in a region that overlaps the channel region of the readout transistor TRI.
The length of the distance (drain region 28 of the read transistor) between the select transistor TR2 and the select transistor TR2 can be made much shorter than before, and the cell area can be reduced. Further, the equivalent circuit of all eight circuits formed by the read transistor TRI of the equivalent circuit shown in FIG. T42 is the same as that shown in FIG. However, in one embodiment of the invention, the floating gate 2
2 and the drain region 28 have an overlapping region 33, and at least part of the gate insulating film 27 formed between the floating gate 22, the drain region 28, the source region 29, and the semiconductor substrate 30 is thinned. Therefore, the value of the capacitor 13 formed between the floating gate t' 22 and the drain region 28 and the value of the capacitor formed between the floating gate 22, the semiconductor substrate 30, and the source region 29 become relatively large.
On the other hand, the capacitance formed between the control gate 21 and the floating gate 22 is reduced because the thickness of the interlayer insulating film 31 is reduced only in the tunnel region 26.
It is smaller than the capacity ff113.15. Below, 1A
The operation of a semiconductor memory element according to an embodiment of the present invention will be described with reference to the drawings, FIGS. 1B, 2, and 5.
まず、フローティングゲート２２から電子を引抜く場合
の動作について説明する。このとき、コントロールゲー
ト２１およびワードライン２３にプログラム電圧ｖｐｐ
が印加され、かつビットライン２４および読出用トラン
ジスタＴＲＩのソース領域２９は接地される。このとき
の電圧印加状態の容量等価回路は第６図に示されるもの
と同様となり、各容量間の電圧を解析することができる
。First, the operation when extracting electrons from the floating gate 22 will be described. At this time, the program voltage vpp is applied to the control gate 21 and the word line 23.
is applied, and the bit line 24 and the source region 29 of the read transistor TRI are grounded. The capacitance equivalent circuit in the voltage applied state at this time is similar to that shown in FIG. 6, and the voltage between each capacitance can be analyzed.
すなわち、フローティングゲート２２の電位Ｖ。That is, the potential V of the floating gate 22.
は、
ＶＦ ＝ （Ｃ２・ｖｐｐ ＱＦ ）／ＣＴ
−（３）但し、ＣＴ −Ｃ１＋Ｃ２＋Ｃ３
と近似される。このとき、トンネル領域２６にはＶｐｐ
−Ｖｒの電圧が印加され、この電圧により高電界がトン
ネル領域２６に与えられてトンネル電流が流れる。ここ
で、容量値Ｃ１はフローティングゲート（ＦＧ）２２が
ドレイン領域２８の重なり領域３３とで構成する容量の
値であり、容量値Ｃ３はフローティングゲート２２が半
導体基板３０とで構成する容量から容ｆｆ１ｃ１除いた
容量の値である。また、ここで容量値Ｃ２はコントロー
ルゲート２１とフローティングゲート２２が重なり合う
部分が構成する容量の容量値であり、トンネル領域２６
を含む容量値である。層間絶縁膜３１の膜厚はトンネル
領域２６を除いた領域では任意の厚さに設定することが
可能であり、この容量Ｃ２を所望の値に設定することが
可能となる。フローティングゲート２２と読出用トラン
ジスタＴＲ１のドレイン領域２８との間に形成される絶
縁膜２７はドレイン領域２８の表面を熱酸化して形成さ
れるので、その絶縁耐圧はＩＯＭＶ／ｃｍ程度になる。is, VF = (C2・vpp QF)/CT
-(3) However, it is approximated as CT -C1+C2+C3. At this time, Vpp is applied to the tunnel region 26.
A voltage of -Vr is applied, and this voltage applies a high electric field to the tunnel region 26, causing a tunnel current to flow. Here, the capacitance value C1 is the value of the capacitance formed by the floating gate (FG) 22 and the overlapping region 33 of the drain region 28, and the capacitance value C3 is the value of the capacitance formed by the floating gate 22 and the semiconductor substrate 30. This is the value of the removed capacity. In addition, the capacitance value C2 here is the capacitance value of the capacitor formed by the portion where the control gate 21 and the floating gate 22 overlap, and
The capacitance value includes The thickness of the interlayer insulating film 31 can be set to any desired thickness in the region excluding the tunnel region 26, and the capacitance C2 can be set to a desired value. Since the insulating film 27 formed between the floating gate 22 and the drain region 28 of the read transistor TR1 is formed by thermally oxidizing the surface of the drain region 28, its dielectric breakdown voltage is approximately IOMV/cm.
一方、コントロールゲート２１とフローティングゲート
２２との間の層間絶縁膜３１をたとえばフローティング
ゲート２２を形成するポリシリコンを熱酸化して形成す
るとすれば、その絶縁耐圧は？ Ｍ Ｖ ／ ｃ ｍ程
度となる。今−例としてトンネル領域２６の面積を１μ
ｍ２、トンネル領域２６の絶縁膜膜厚を２０ｎｍ、）ン
ネル領域２６以外の層間絶縁膜３１の膜厚および面積を
それぞれ１１００ｎおよび１５μｍ２、ドレイン領域２
８とフローティングゲート２２とが重なる領域３３の絶
縁膜の膜厚および面積をそれぞれ２０ｎｍおよび６μｍ
２、重なり領域３３以外の続出トランジスタのゲート絶
縁膜２７の膜厚および面積をそれぞれ２０ｎｍおよび６
μｍ２として、トンネル領域２６に印加される電界の値
を求めてみる。On the other hand, if the interlayer insulating film 31 between the control gate 21 and the floating gate 22 is formed by thermally oxidizing the polysilicon forming the floating gate 22, what is its dielectric strength? It will be about MV/cm. Now - as an example, the area of the tunnel region 26 is 1μ
m2, the thickness of the insulating film in the tunnel region 26 is 20 nm, the thickness and area of the interlayer insulating film 31 other than the tunnel region 26 are 1100 n and 15 μm2, respectively, and the drain region 2
The thickness and area of the insulating film in the region 33 where 8 and the floating gate 22 overlap are 20 nm and 6 μm, respectively.
2. The thickness and area of the gate insulating film 27 of successive transistors other than the overlapping region 33 are set to 20 nm and 6 nm, respectively.
Let us calculate the value of the electric field applied to the tunnel region 26 as μm2.
式（３）において初期状態ではＱＦ−０であるとすれば
、このときのフローティングゲート２２の電位Ｖ、は、
ＶＦ −２Ｖｐｐ／８−０． ２５Ｖｐｐ・・・ （
４）となり、フローティングゲート２２とコントロール
ゲート２１との間の電位差は
Ｖｐり ｖ、−Ｖｐｐ （１−０，２５）−０，７５
Ｖｐｐ ・・・（５）と近似される。トンネル領
域２６の絶縁耐圧は７ＭＶ／Ｃｍ程度であるため、膜厚
２０ｎｍでは絶縁耐圧は１４Ｖになる。したがって、Ｖ
ｐｐ−１８ｖで約１３．５Ｖの電圧がトンネル領域２６
に印加されることになり、十分な大きさのトンネル電流
が流れることになり、フローティングゲート２２からコ
ントロールゲート２１へ電子を引抜くことができる。こ
のとき、フローティングゲート２２とドレイン領域２８
との間の絶縁膜膜厚も２０ｎｍと薄くされているが、フ
ローティングゲート２２とドレイン領域２８の間に印加
される電圧は約０．２５Ｖｐｐであり、この間にトンネ
ル電流が流れることはない。If it is assumed that QF-0 in the initial state in equation (3), the potential V of the floating gate 22 at this time is VF -2Vpp/8-0. 25Vpp... (
4), and the potential difference between the floating gate 22 and the control gate 21 is Vp, -Vpp (1-0,25)-0,75
Vpp...(5) is approximated. Since the dielectric strength voltage of the tunnel region 26 is approximately 7 MV/Cm, the dielectric strength voltage is 14 V when the film thickness is 20 nm. Therefore, V
At pp-18v, a voltage of about 13.5V is applied to the tunnel region 26.
As a result, a sufficiently large tunnel current flows, and electrons can be extracted from the floating gate 22 to the control gate 21. At this time, the floating gate 22 and the drain region 28
Although the thickness of the insulating film between the floating gate 22 and the drain region 28 is made as thin as 20 nm, the voltage applied between the floating gate 22 and the drain region 28 is about 0.25 Vpp, and no tunnel current flows between them.
フローティングゲート２２に電子を注入する場合には、
ワードライン２３およびビットライン２４にプログラム
電圧ｐｐが印加され、コントロールゲート２１が接地電
位（Ｏｖ）にされるとともに、読出用トランジスタＴＲ
Ｉのソース領域２９が電気的にフローティング状態にさ
れる。このとき、選択用トランジスタＴＲ２は導通状態
となり、読出用トランジスタＴＲＩのドレイン領域２８
の電位は近似的にピットライン２４の電位Ｖｐｐと同一
になる。このときの電圧印加状態の容量等価回路は第７
図に示されるものと同様となり、各容量間の電圧を求め
ることができる。このときのフローティングゲート２２
の電位ＶＦは前式（２）と同様の式で与えられ、上述の
パラメータ値を用いて求めると約５Ｖｐｐ／８と近似さ
れる。したがって、この状態においてもトンネル領域２
６を介してフローティングゲート２２からコントロール
ゲート２１へとトンネル電流が流れ、フローティングゲ
ート２２への電子の注入が行なわれる。When injecting electrons into the floating gate 22,
A program voltage pp is applied to the word line 23 and the bit line 24, the control gate 21 is set to the ground potential (Ov), and the read transistor TR
The source region 29 of I is made electrically floating. At this time, the selection transistor TR2 becomes conductive, and the drain region 28 of the read transistor TRI
The potential is approximately the same as the potential Vpp of the pit line 24. The capacitance equivalent circuit in the voltage application state at this time is the seventh
The result is similar to that shown in the figure, and the voltage between each capacitance can be determined. Floating gate 22 at this time
The potential VF is given by a formula similar to the above formula (2), and is approximated to about 5Vpp/8 when calculated using the above-mentioned parameter values. Therefore, even in this state, the tunnel area 2
A tunnel current flows from the floating gate 22 to the control gate 21 through the gate 6, and electrons are injected into the floating gate 22.
このときも、フローティングゲート２２とドレイン領域
２８との間に印加される電界は小さく、この間にトンネ
ル電流が流れることになる。Also at this time, the electric field applied between the floating gate 22 and the drain region 28 is small, and a tunnel current flows between them.
なお、上述のパラメータ値を用いた場合の１セルあたり
の面積は３０〜３５μｍ２となる。これは従来の構造を
有する半導体記憶素子の場合のセル面積が１００μｍ２
程度であったのに比べて約３分の１の面積に縮小できた
ことになる。Note that when the above-mentioned parameter values are used, the area per cell is 30 to 35 μm 2 . This means that the cell area of a semiconductor memory element with a conventional structure is 100 μm2.
This means that the area has been reduced to about one-third compared to the previous one.
また一方においては従来の装置と同程度のセル面積とす
る場合には、たとえばフローティングゲート２２とドレ
イン領域２８との重なり合う領域３３の面積を適当に大
きくすることができるため、プログラム電圧ｖｐｐの値
を小さく設定することが可能となる。On the other hand, if the cell area is to be the same as that of the conventional device, the area of the region 33 where the floating gate 22 and the drain region 28 overlap can be appropriately increased, so that the value of the program voltage vpp can be increased. It is possible to set it small.
また、上記実施例においては、トンネル領域２６が読出
用トランジスタＴＲＩのチャネル領域と平面図的に見て
重なり合うように形成されているが、トンネル領域２６
が形成される位置はこれに限定されず、たとえばトンネ
ル領域２６が読出用トランジスタＴＲＩのドレイン領域
２８とチャネル領域の両方に平面図的にみて重なり合う
ように形成しても上記実施例と同様の効果を得ることが
できる。Further, in the above embodiment, the tunnel region 26 is formed so as to overlap the channel region of the read transistor TRI in a plan view, but the tunnel region 26
The position where is formed is not limited to this, for example, the same effect as in the above embodiment can be obtained even if the tunnel region 26 is formed so as to overlap both the drain region 28 and the channel region of the read transistor TRI in a plan view. can be obtained.
［発明の効果コ
以上のようにこの発明によれば、情報プログラム時にお
ける電荷の流出入の経路となるトンネル領域をフローテ
ィングゲートとコントロールゲートとの間の層間絶縁膜
に形成し、トンネル領域を読出トランジスタ部分と重な
り合う領域に形成することができるようにしたので、セ
ル面積を縮小することができるとともに、プログラム電
圧Ｖｐｐを小さくすることができ、高集積大容量の半導
体記憶装置を実現することができる。[Effects of the Invention] As described above, according to the present invention, a tunnel region, which serves as a path for charge inflow and outflow during information programming, is formed in the interlayer insulating film between the floating gate and the control gate, and the tunnel region is read out. Since it can be formed in a region overlapping with the transistor portion, the cell area can be reduced and the programming voltage Vpp can be reduced, making it possible to realize a highly integrated, large-capacity semiconductor memory device. .
第１Ａ図および第１Ｂ図はこの発明の一実施例である半
導体記憶装置の記憶素子の構成を示す図であり、第１Ａ
図はその平面配置を示す図であり、第１Ｂ図は第１Ａ図
のＡ−Ａ−線に沿った断面構造を示す図である。第２図
はこの発明の一実施例である半導体記憶装置の記憶素子
の等価回路を示す図である。第３Ａ図ないし第３Ｃ図は
従来の半導体記憶装置の記憶素子の構成を示す図であり
、第３Ａ図はその平面配置を示す図であり、第３Ｂ図は
第３Ａ図のＡ−Ａ ”線に沿った断面構造を示す図であ
り、第３Ｃ図は第３Ａ図のＢ−Ｂ −線に沿った断面構
造を示す図である。第４図は従来の半導体記憶装置の記
憶素子の等価回路を示す図である。第５図は記憶素子に
含まれる続出用トランジスタが構成する容量回路の等価
回路を示す図である。第６図はプログラム時における読
出トランジスタの電圧印加状態を示す等価回路図であり
、従来の装置においてはフローティングゲートへの電子
注入時における状態を示し、この発明による実施例にお
いては電子放出時における状態を示す等価回路図である
。第７図は記憶素子のプログラム時における電圧印加状
態を示す等価回路図であり、従来の記憶素子においては
フローティングゲートの電子放出時における状態を示し
、この発明においてはフローティングゲートへの電子注
入時における状態を示す図である。
図において、２１はコントロールゲート、２２はフロー
ティングゲート、２３は選択用トランジスタのゲート（
ワードライン）、２４はアルミニウム配線（ビットライ
ン）、２６はトンネル領域、２７は読出用トランジスタ
のゲート絶縁膜、２８は選択用トランジスタのソース兼
続出用トランジスタのドレイン領域、２９は読出用トラ
ンジスタのソース領域、３０は半導体基板、３１は層間
絶縁膜、３３は読出用トランジスタのドレインとフロー
ティングゲートとの重なり合う領域。
なお、図中、同一符号は同一または相当部分を示す。1A and 1B are diagrams showing the structure of a memory element of a semiconductor memory device which is an embodiment of the present invention, and FIG.
The figure is a diagram showing the planar arrangement, and FIG. 1B is a diagram showing a cross-sectional structure taken along the line AA in FIG. 1A. FIG. 2 is a diagram showing an equivalent circuit of a memory element of a semiconductor memory device according to an embodiment of the present invention. 3A to 3C are diagrams showing the structure of a memory element of a conventional semiconductor memory device, FIG. 3A is a diagram showing its planar arrangement, and FIG. 3B is a diagram showing the arrangement along the line A-A'' in FIG. FIG. 3C is a diagram showing a cross-sectional structure taken along line BB- of FIG. 3A. FIG. 4 is an equivalent circuit of a memory element of a conventional semiconductor memory device. FIG. 5 is a diagram showing an equivalent circuit of a capacitor circuit constituted by successive transistors included in a memory element. FIG. 6 is an equivalent circuit diagram showing a voltage application state of a read transistor during programming. 7 is an equivalent circuit diagram showing the state when electrons are injected into the floating gate in the conventional device, and the state when electrons are emitted in the embodiment according to the present invention. FIG. It is an equivalent circuit diagram showing a voltage application state, and shows a state when electrons are emitted from the floating gate in a conventional memory element, and a diagram showing a state when electrons are injected into the floating gate in the present invention. 21 is a control gate, 22 is a floating gate, and 23 is a selection transistor gate (
24 is an aluminum wiring (bit line), 26 is a tunnel region, 27 is a gate insulating film of a read transistor, 28 is a source of a selection transistor and a drain region of a successive transistor, 29 is a source of a read transistor 30 is a semiconductor substrate, 31 is an interlayer insulating film, and 33 is a region where the drain and floating gate of the read transistor overlap. In addition, in the figures, the same reference numerals indicate the same or corresponding parts.