JPS6390068A - Digital signal reproducing device - Google Patents

【発明の詳細な説明】 産業上の利用分野 本発明はデジタル信号再生装置に係り、特に、回転ヘッ
ドにより磁気テープに記録された信号を再生するデジタ
ルテープレコーダ等のデジタル信号再生装置に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a digital signal reproducing apparatus, and more particularly to a digital signal reproducing apparatus such as a digital tape recorder that reproduces signals recorded on a magnetic tape by a rotary head.

従来の技術 第４図は従来装置の一例の一部概略ブロック系統図を示
し、例えば、特開昭６１−１０７５０６号公報において
開示されたものである。同図において、磁気テープ１か
ら回転ヘッド２にて再生された信号は第２図（Ａ）に示
す構成とされており、１トラツク中にＳＵＢエリア（８
ブロック）２つ及びＰＣＭエリア（１２８ブロック）１
つを持つ、特に、ＰＣＭエリアはインクリーブやエラー
検出及び訂正のために再生されたデータが何ブロック目
にあるのかを知る必要があり、通常、ＲＡＭのエリアは
再生されたブロックアドレス及び１ブ［１ツク中のシン
ボルアドレスの順に決定される。BACKGROUND OF THE INVENTION FIG. 4 shows a partially schematic block system diagram of an example of a conventional device, which is disclosed in, for example, Japanese Patent Laid-Open No. 107506/1983. In the figure, the signal reproduced from the magnetic tape 1 by the rotary head 2 has the structure shown in FIG. 2(A), and the SUB area (8
2 blocks) and 1 PCM area (128 blocks)
In particular, the PCM area needs to know which block the reproduced data is in for incrementing and error detection and correction, and normally the RAM area contains the reproduced block address and the block number of the reproduced data. [Determined in the order of symbol addresses in one block.

回転ヘッド２からの信号は再生回路３を介してデータ識
別回路４に供給されてデジタル信号を識別される。デー
タ識別回路４の出力伏目は復調回路５にて復調される一
方、シンク検出・ブロックアドレス再生回路６′にて同
期信号及びブロックアドレスを検出されてＲＡＭ書込み
アドレス制御回路７に供給される。The signal from the rotary head 2 is supplied to a data identification circuit 4 via a reproduction circuit 3 to identify the digital signal. The output of the data identification circuit 4 is demodulated by the demodulation circuit 5, while the synchronization signal and block address are detected by the sync detection/block address reproduction circuit 6' and supplied to the RAM write address control circuit 7.

ＲＡＭ書込みアドレス制御回路７では、同期信号を基準
としてシンボルアドレスカウンタを動作し、又、再生さ
れたブロックアドレスを基準としてブロックアドレスカ
ウンタを動作し、これらのカウンタの出力をもとにＲＡ
Ｍ書込みアドレスを決定する。In the RAM write address control circuit 7, a symbol address counter is operated based on the synchronization signal, a block address counter is operated based on the reproduced block address, and RA is controlled based on the outputs of these counters.
Determine the M write address.

一方、再生回路３からの信号はトラッキング制御信＠Ａ
Ｔ　Ｆ　（Ａｕｔｏｍａｔｉｃ　Ｔｒａｃｋ　Ｆｉｎｄ
）検出回路９にてＡＴＦ信号を検出され、データ領域判
別回路１０に供給される。データ領域判別回路１０では
、ΔＴＦの位置よりデジタル信号の記録されている領域
の位置を推定することによりデータ領域判別信号（第２
図（Ｂ））が作られ、シンク検出・ブロックアドレス再
生回路６′におけるシンク検出及びＲＡＭ書込みアドレ
ス制御回路７によるＲＡＭ８書込みを行なう期間を夫々
決定する。On the other hand, the signal from the reproducing circuit 3 is the tracking control signal @A
T F (Automatic Track Find
) The ATF signal is detected by the detection circuit 9 and supplied to the data area discrimination circuit 10. In the data area discrimination circuit 10, the data area discrimination signal (second
(B)) is created, and the periods during which the sync detection/block address reproduction circuit 6' performs sync detection and the RAM write address control circuit 7 performs RAM 8 writing are determined.

発明が解決しようとする問題点 」ニー従来装置は、ＲＡＭ書込みアドレス制御回路７内
のアドレスカウンタは第２図（Ｃ）に示す如く、Ｏブロ
ックから３９２ブロックまで動作する構成とされている
ので、ＰＣＭエリアの最初のカウンタ出力は第２図中、
時刻［０を起点（０）としであるカウント値まで進んで
おり、このため、ＲＡＭ８書込みの際にＲＡＭ８を効率
よく使用するためにはこのアドレスカウンタ出力値を何
らかの形にデコードする必要があり、特別にデコード回
路を必要とする問題点があった。Problems to be Solved by the Invention: In the conventional device, the address counter in the RAM write address control circuit 7 operates from block O to block 392, as shown in FIG. 2(C). The first counter output of the PCM area is shown in Figure 2.
The count value has progressed from time [0 as the starting point (0)]. Therefore, in order to use RAM 8 efficiently when writing to RAM 8, it is necessary to decode this address counter output value in some way. There was a problem in that a special decoding circuit was required.

又、一般に、従来装置でも後述の本発明装置でもＰＣＭ
エリア（或いはＳＵＢエリア）の途中でブロックアドレ
スが正しく再生された時にその値をアドレスカウンタに
ロードするが、従来装置では時刻ｔｏを起点としてＰＣ
Ｍエリア（或いはＳＵＢエリア）の初めまであるカウン
ト値まで進んでいるので時刻ｔｏからＰＣＭエリア（或
いはＳＵＢエリア）の初めまでのカウント分を再生ブロ
ックアドレス値に加算してこの加算した値を［１−ド値
としなければならないｌ〔め、このような加算デコード
回路を必要とする問題点があった。In addition, in general, both the conventional device and the device of the present invention described below are PCM
When a block address is correctly reproduced in the middle of the area (or SUB area), the value is loaded into the address counter, but in conventional devices, the PC
Since the beginning of the M area (or SUB area) has advanced to a certain count value, the count from time to to the beginning of the PCM area (or SUB area) is added to the playback block address value, and this added value is set as [1 There is a problem in that such an addition decoding circuit is required since the addition decoding circuit must be used as a -code value.

即ち、ＰＣＭエリアの開始時刻をｔｌ　、終了時刻をｔ
ｚ　　（ブロック）とすると、再生ブロックアドレスが
φのときにはロード植を（０＋ｔ：＋　）ブロックとし
な【プればならない。又、ＲＡＭ８にデータを書き込む
時にはカウンタの出力をそのまま用いると、ＲＡＭ８の
エリアはアドレス８から（ｊ＋−１）ブロック分は未使
用のままｔ１ブロックからｔ２ブロックの分のアドレス
に書き込まれる事になり、それだけＲＡＭのエリアを多
く必要とし、もしもＲＡＭ８のエリアを削減しようとす
る場合（つまり、φから書き込む場合）には、カウンタ
の出力値からｔ１ブロック分減算するための減算デコー
ド回路を必要とする問題点があった。又、ＳＵＢエリア
についても同様の問題点があった。That is, the start time of the PCM area is tl, and the end time is t.
If z (block), then when the playback block address is φ, the load must be set to (0+t:+) block. Also, if the output of the counter is used as is when writing data to RAM8, the area of RAM8 from address 8 to (j+-1) blocks will remain unused and will be written to addresses from block t1 to block t2. , that much RAM area is required, and if you try to reduce the RAM8 area (that is, write from φ), you will need a subtraction decoding circuit to subtract t1 blocks from the output value of the counter. There was a problem. Further, there was a similar problem regarding the SUB area.

更に、データ領域判別回路１０においてＳＵＢエリア、
ＰＣＭエリアの判別信号（第２図（Ｂ））を生成する場
合もここに設けられているカウンタの出力値をデコード
してタイミングを発生する必要があり、特別にデコード
回路を必要とする問題点があった。Furthermore, in the data area discrimination circuit 10, the SUB area,
When generating the PCM area discrimination signal (Figure 2 (B)), it is necessary to decode the output value of the counter provided here to generate the timing, which is a problem that requires a special decoding circuit. was there.

このように、従来装置は前記各デコード回路を必要とす
るため、構成が複雑になる等の問題点があった。As described above, since the conventional device requires each of the decoding circuits described above, there have been problems such as a complicated configuration.

本発明は、前述のような各種デコード回路を必要とせず
、簡単な回路構成でデジタルデータゴーリアの識別及び
データ書込用ＲΔＭのアドレスを１ｑることができるデ
ジタル信号再生装置を提供することを目的とする。It is an object of the present invention to provide a digital signal reproducing device that does not require the various decoding circuits described above and can identify a digital data gorier and set the address of RΔM for data writing to 1q with a simple circuit configuration. purpose.

問題点を解決するだめの手段 第１図において、データ識別回路４は再生信号よりデジ
タル信号を識別する識別回路、ＲＡ　Ｍ　８は識別回路
により識別されたデジタル信号を記憶する記憶回路、ブ
ロック再生回路６は、デジタル信号中のブロックアドレ
スを検出する検出回路、ＡＴＦ検出回路９は再生信号よ
り上記トラッキング制御信号を検出するトラッキング制
御信号検出回路、タイミング発生カウンタ１１は検出さ
れたトラッキング制御信号のタイミングよりデジタル信
号の記録されている複数の各領域の開始位置を推定して
領域開始位置信号を出力する領域開始位置予測回路、ブ
ロックアドレスカウンタ１３は■定された複数の各領域
の直前に夫々リセットされ、該複数の各領域に入った後
に上記同期信号・ブロックアドレス検出回路で検出され
た同期信号及びブロックアドレスによりカウント値を補
正され、カウント値が予め設定されているある値に至っ
た時にカウント停止され、上記記憶回路への書込みアド
レスを出力するブロックアドレスカウンタ、シンク検出
・シンボルカウンタ１８は同期信号をデータ識別回路か
ら検出してデータ識別のタイミング、記憶回路への書込
みタイミング等のタイミングを決定する各タイミング信
号を出力する手段の各−実施例である。Means to Solve the Problem In FIG. 1, the data identification circuit 4 is an identification circuit that identifies a digital signal from a reproduced signal, and the RAM 8 is a memory circuit and block reproduction circuit that stores the digital signal identified by the identification circuit. 6 is a detection circuit that detects a block address in a digital signal; ATF detection circuit 9 is a tracking control signal detection circuit that detects the tracking control signal from the reproduced signal; and timing generation counter 11 is a detection circuit that detects the tracking control signal from the reproduced signal. The block address counter 13, which is an area start position prediction circuit that estimates the start position of each of a plurality of areas in which digital signals are recorded and outputs an area start position signal, is reset immediately before each of the plurality of predetermined areas. After entering each of the plurality of areas, the count value is corrected by the synchronization signal and block address detected by the synchronization signal/block address detection circuit, and the count is stopped when the count value reaches a preset value. The block address counter and sync detection/symbol counter 18, which output the write address to the storage circuit, detect the synchronization signal from the data identification circuit and determine the timing of data identification, the timing of writing to the storage circuit, etc. 3-3 are respective embodiments of means for outputting respective timing signals;

作用 各デジタル信号の記録されている各領域の直前で夫々リ
セットされてカウント開始され、領域が終った所でカラ
ンｌ−停止される構成のブロックアドレスカウンタを用
い、デコード回路を用いることなく再生したブロックア
ドレスを補正してＲＡＭ書込みを行なう。Function: Using a block address counter configured to reset and start counting immediately before each area where each digital signal is recorded, and to stop at the end of the area, playback was performed without using a decoding circuit. Correct the block address and write to RAM.

実施例 第１図は本発明装置の一実施例のブロック系統図を示し
、同図中、第４図と同一構成部分には同一番号を付して
その説明を省略する。第４図に示す従来装置のアドレス
カウンタは第２２図（Ｃ）に示すようにＯブロックから
３９２ブロックまで動作する構成とされていたのに対し
、本発明装置のアドレスカウンタは従来のＪこうに、第
２図（ｌ〕）に示づ如く、各デジタル信号が記録されて
いる領域の直前でリセットされ、領域が終った位ｎで動
作停止（例えば１２８ブロック）となる構成とされてい
る。Embodiment FIG. 1 shows a block system diagram of an embodiment of the apparatus of the present invention. In the figure, the same components as those in FIG. 4 are given the same numbers and their explanations will be omitted. The address counter of the conventional device shown in FIG. 4 was configured to operate from the O block to the 392nd block as shown in FIG. , as shown in FIG. 2(l), the configuration is such that it is reset immediately before the area where each digital signal is recorded, and the operation is stopped at the end of the area (for example, 128 blocks).

第１図において、ＡＴＦ検出回路９から取出されたＡＴ
Ｆ検出信号はタイミング発生カウンタ１１に供給され、
タイミング発生カウンタ１１はこのＡＴＦ検出信号の位
置を基準位置としてカウント動作を行ない、そのカウン
ト値をデ：１−ドしてＳＵＢ／ＰＣＭ信号（第２図（Ｆ
））及びリセット信号（第２図（Ｅ）を生成する。なお
、ΔＴＦ検出回路９においてＡＦＴ信号検出不能の時は
、ドラムパルスにリカラント動作を行ない、上記各信号
を生成すればよい。ＳＵＢ／ＰＣＭ信号は、ＳＵＢエリ
アでＨレベル、ＰＣＭエリアでＬレベルになる信号であ
る。又、該リセット信号は、ＳＵＢエリアの直前及びＰ
ＣＭエリアの直前に夫々Ｌレベルのリセット信号（１ト
ラツク中３ケ所）として、論理回路１２に供給される。In FIG. 1, AT taken out from the ATF detection circuit 9
The F detection signal is supplied to the timing generation counter 11,
The timing generation counter 11 performs a counting operation using the position of this ATF detection signal as a reference position, and decodes the count value to the SUB/PCM signal (Fig. 2 (F
)) and a reset signal (Fig. 2 (E)) are generated. Note that when the AFT signal cannot be detected in the ΔTF detection circuit 9, recurrent operation is performed on the drum pulse to generate each of the above signals.SUB/ The PCM signal is a signal that becomes H level in the SUB area and L level in the PCM area.Also, the reset signal is a signal that becomes H level in the SUB area and L level in the PCM area.
Immediately before the CM area, each signal is supplied to the logic circuit 12 as an L level reset signal (three locations in one track).

このリセット信号のタイミングは、メカ系のジッタ等を
考慮した」二でイ由のエリアにかからない範囲でよい。The timing of this reset signal may be within a range that does not fall within the "2-or-no" area, taking into account mechanical jitter and the like.

このリセット信号を得るに際し、タイミング発生カウン
タ１１では、上記１トラツク中に３個所だけタイミング
デコードを必要とするが、あとは必要ない。In order to obtain this reset signal, the timing generation counter 11 requires timing decoding at only three points in one track, but the rest is not necessary.

なお、リセット信号は遅延回路１６にタイミングを合わ
され、シンク検出・シンボルカウンタ１日から取出され
るタイミング信号（１ブロック当り１回発生されるクロ
ック）と共にオアゲート１７を介してブロックアドレス
カウンタ１３に供給される。シンク検出・シンボルカウ
ンタ１８からのタイミング信号はデータ識別回路４．ブ
ロンり再生回路６．及びパリディチェック回路１４に供
給される。Note that the reset signal is timed by the delay circuit 16 and is supplied to the block address counter 13 via the OR gate 17 together with a timing signal (a clock generated once per block) taken out from the sync detection/symbol counter 1 day. Ru. The timing signal from the sync detection/symbol counter 18 is sent to the data identification circuit 4. Blown reproduction circuit 6. and is supplied to the parity check circuit 14.

タイミング発生カウンタ１１からのリセット信号及びブ
ロック再生回路６からのアドレスは論理回路１２のアン
ドゲートに供給され、ブロックアドレスカウンタ１３の
アドレス入ノ〕ｏ（１−、ＳＢ）からアドレス人力２ま
ではそのまま、アドレス人力３からアドレス人力６まで
は更にオアゲートを介してブロックアドレスカウンタ１
３に夫々供給される。なお、アドレス入カフ　（ＭＳＢ
）はＬレベルである。ブロックアドレスカウンタ１３は
このリセット信号によりＰＣＭエリアではそのエリアの
開始される直前にＯにリセットされ、その後ブロック単
位で１つずつカウントアツプする（第２図（Ｄ））。The reset signal from the timing generation counter 11 and the address from the block reproduction circuit 6 are supplied to the AND gate of the logic circuit 12, and the address input of the block address counter 13 from the address input o (1-, SB) to the address input 2 are sent as they are. , from address 3 to address 6, block address counter 1 is further passed through the OR gate.
3, respectively. In addition, address cuff (MSB
) is at L level. The block address counter 13 is reset to O in the PCM area by this reset signal immediately before the start of that area, and then counts up one by one in units of blocks (FIG. 2(D)).

ＰＣＭエリアに入った後にブロックアドレスが正しく再
生された時、パリディチェック回路１４から論理回路１
２に負論理オアゲートを介して取出される信号によって
その値がブロックアドレスカウンタ１３にロードされ、
ブロックアドレス力ウンタ１３は再生されたブロックア
ドレスを用いてカウンタのカウント値を補正する。この
場合、ブロックアドレスカウンタ１３ではＰＣＭエリア
の開始される直前にＯにリセットされるので、従来装置
のように再生ブロックアドレス値を加算してこれをデコ
ードする回路を必要としない。ブロックアドレスカウン
タ１３はＰＣＭエリアに入った後所定のカウント値（例
えば１２８ブロック）までカウントされると、カウント
動作は停止され、このとき、アドレス出カフ　（ＭＳＢ
）はＨレベルになり続ける。このアドレス出カフ　（Ｍ
ＳＢ）信号は従来装置のデータ領域判別信号（第２図（
Ｂ））と実質上同じである。When the block address is correctly reproduced after entering the PCM area, the logic circuit 1 is sent from the parity check circuit 14.
2, the value is loaded into the block address counter 13 by a signal taken out via a negative logic OR gate,
The block address power counter 13 uses the reproduced block address to correct the count value of the counter. In this case, since the block address counter 13 is reset to O immediately before the start of the PCM area, there is no need for a circuit that adds the reproduced block address value and decodes it, unlike the conventional device. When the block address counter 13 counts up to a predetermined count value (for example, 128 blocks) after entering the PCM area, the counting operation is stopped, and at this time, the address output counter (MSB
) continues to be at H level. This address output cuff (M
SB) signal is the data area discrimination signal of the conventional device (Fig. 2 (
B)) is substantially the same as B)).

ブロックアドレスカウンタ１３から取出されたアドレス
はＲＡＭ書込みアドレス制御回路１５においてＲＡＭ書
込みアドレス制御信号（上位側）とされ、ＲＡＭ８に供
給される。データ領域判別信号及びＳＵＢ／ＰＣＭ信号
を用いれば、ＰＣＭ信号及びＳＵＢエリアのサブコード
データのＲＡＭ書込み期間を正確に制限でき、この場合
、従来装置のようにカウント値をデコードすることなく
、カウンタ値をそのままアドレスとしてＲＡＭ８に書込
くことが可能となる。なお、下位側アドレスは、１ブロ
ック中のＤＯ〜Ｄ３１の識別である（下位５ピッ１−で
、ＤＯ＝０００００．Ｄ３１−１１１１１）。The address taken out from the block address counter 13 is made into a RAM write address control signal (upper side) in the RAM write address control circuit 15 and is supplied to the RAM 8. By using the data area discrimination signal and the SUB/PCM signal, it is possible to accurately limit the RAM write period of the PCM signal and subcode data in the SUB area. can be written directly into the RAM 8 as an address. Note that the lower address is the identification of DO to D31 in one block (lower 5 pins 1-, DO=00000.D31-11111).

又、最初はアドレスＯから開始されるため、実際のアド
レスＯが再生できなくてもＲＡＭ８のアドレス０のデー
タは適当なデータで内直されており、前トラックのデー
タはランダムなエラーデータ又はブロックアドレス０の
再生データによって消去されるためにデータ再生時に異
音を発生Ｊる確率は殆どない。Also, since it starts from address O, even if the actual address O cannot be reproduced, the data at address 0 in RAM 8 will be corrected with appropriate data, and the data on the previous track will be random error data or blocks. Since the data is erased by the reproduced data at address 0, there is almost no probability that abnormal noise will be generated when the data is reproduced.

次に、ＳＵＢエリアについて説明する。タイミング発生
カウンタ１１から取出された１ルベルのＳＵＢ／ＰＣＭ
信号（第２図（Ｆ））は論理回路１２のオアゲートに供
給され、オアゲートの出力はその前段のアンドゲートの
出力の如何に拘らず１」レベルとなり、ブロックアドレ
スカウンタ１３のアドレス人力３からアドレス入力６は
ｌ−ルベルとなる。これにより、ブロックアドレスカウ
ンタ１３は０にリセットされずに１２０にリセットされ
る。その後アドレスデータが正しく再生されるとブロッ
クアドレスカウンタ１３に再生ブロックアドレス値がロ
ードされるが、このときのロード値のアドレス人力３か
らアドレス人力６はＨレベルにあるので、ブロックアド
レスカウンタ１３は第３図に示すように１２０ブロック
からカウンタ開始される。Next, the SUB area will be explained. 1 level SUB/PCM taken out from timing generation counter 11
The signal (FIG. 2 (F)) is supplied to the OR gate of the logic circuit 12, and the output of the OR gate is at the 1'' level regardless of the output of the AND gate in the preceding stage, and the address is input from the address input 3 of the block address counter 13. Input 6 becomes l-Level. As a result, the block address counter 13 is not reset to 0 but to 120. After that, when the address data is correctly reproduced, the reproduced block address value is loaded into the block address counter 13. However, since the load values at this time from address input 3 to address input 6 are at the H level, the block address counter 13 is As shown in FIG. 3, the counter starts from the 120th block.

このように、５ＬＩＢエリアでは１２０ブロックでリセ
ットされた後はＰＣＭエリアと同様にカウント動作を続
け、１２８ブロックに至るとカウント動作が停止される
。つまり、８ブロックのＳＵＢエリアをカウントして１
２８ブロックでカウント停止せしめるには、１２０ブロ
ックでカウント開始する必要がある。In this way, in the 5LIB area, after being reset at 120 blocks, the counting operation continues in the same way as in the PCM area, and when it reaches 128 blocks, the counting operation is stopped. In other words, counting 8 blocks of SUB area, 1
In order to stop counting at 28 blocks, it is necessary to start counting at 120 blocks.

第２図（Ｄ）中、☆印はカウント停止を示しており、ブ
ロックアドレスが１２８となっているカウンタ停止期間
は、データ領域判別においてデジタルデータでない期間
となる。In FIG. 2(D), the ☆ mark indicates a count stop, and the counter stop period when the block address is 128 is a period in which digital data is not present in data area determination.

発明の効果 本発明によれば、各デジタル信局の記録されている領域
の直前でリレツ１−され、領域が終ったところでカウン
ト停止するプ［コックアドレスカウンタを用いているた
め、特に、例えばＰ　’ＣＭエリアではカウント値をそ
のままアドレスとしてＲＡＭ書込みを行ない得、従来装
置のような各種デフ−１回路を必要とせず、従来装置に
比して簡単な回路構成でデータエリアの識別及びＲＡＭ
書込みアドレスを得ることかできる等の特長を右づる。Effects of the Invention According to the present invention, since the program address counter is reset just before the recorded area of each digital communication station and stops counting when the area ends, it is particularly useful for 'In the CM area, the count value can be used as an address to write to RAM, and there is no need for various differential-1 circuits like in conventional devices, and data area identification and RAM can be performed with a simpler circuit configuration than in conventional devices.
You can get the write address, etc. and get the right features.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明装置の一実施例のブロック系統図、第２
図は本発明装置及び従来装置のｆ）＋作タイミングヂｖ
　−ｈ、第３図は本発明装置の５ＵＢＩリア書込みを説
明するための図、第４図【ま従来装置の一例の一部の概
略ブロック系統図である。 １・・・磁気テープ、２・・・回転ヘッド、４・・・デ
ータ識別回路、５・・・復調回路、６・・・ブロック再
生回路、８・・・ＲＡＭ、９・・・ＡＴＦ検出回路、１
１・・・タイミング発生カウンタ、１２・・・論理回路
、１３・・・ブ〇ツクアドレスカウンタ、１５・・・Ｒ
ＡＭ！込みアドレス制御回路、１８・・・シンク検出・
シンボルカウンタ。 特許出願人　日本ビクター株式会社 手続ネ市］己１− 特許庁長官　　小　川　邦　夫　　殿 １、事件の表示 昭和６１年　特許願　第２３４９５８号２、発明の名称 デジタル信号再生装置 ３、補正をする書 事件との関係　　特許出願人 住所　〒２２１　　神奈川県横浜市神奈用区守屋町３丁
目１２番地名称（４３２）　　日本ビクター株式会社代
表者　取締役社長　垣　木　邦　夫 ４、代理人 住所　〒１０２　　東京都千代Ｉｌ１区麹町５丁目７番
地６、　補正の対像 明細書の特許請求の範囲、発明の詳細な説明、図面の簡
単な説明の欄、図面。 ７、補正の内容 （１）明細書中、特許請求の範囲の欄記載を別紙の通り
補止する。 ■　同、第３頁第１５行、第７頁第９行、同第１０行（
２個所）、同第１１行（２個所）、第８頁第９行（２個
所）、第１０頁第２０行の「識別１を「復調」と補正す
る。 ■　同、第３頁第１５行、第７頁第９行、第１０頁第２
０行の１゛４」をｌ−５」と補ｌ−する。 （４）同、第３頁第１５行へ・第１７行の［識別される
。・・・５にてＪを削除する。 ６）同、第３頁第１７行の［されＩと１−る一方］との
間に「てＲＡＭ８に供給され」を加入する。 （６）同、第７頁第４行・〜第５行、第１５頁第９行の
１−３−リアの識別」を「再生復調１と補ローする。 ８　同、第７頁第５行の「用ＲＡＭの１を削除する。 ■　同、第１５頁第１７行〜第１８行の「４・・・デー
タ識別回路、」を削除する。 （９）同、第１５頁第１８行の「復調」を「データ復調
、」と補正する。 （１０）図面中、第１図及び第４図を添付補正図面の如
く補正する。 特許請求の範囲 ［複数のデジタル信号に同期信号、ブ［ｌツクアドレス
をイ］加して１ブロックとし、複数のブ［１ツク及びト
ラッキング制御伏目を１トラツクの記録信号として回転
ヘッドにて磁気記録媒体上に記録されたデジタル信号を
再４するデジタル信号再／Ｉ　Ｋ置において、 再生信号よりデジタル信号をｌする１問回路と、 該ｙ回路によりＩされたデジタル信号を記憶する記憶回
路と、 デジタル信号中のブ［ｌツクアドレスを検出で−るブロ
ックアドレス検出回路と、 再生信号より十記トラツニ１ング制御信Ｙ（を検出する
トラッキング制御信号検出回路と、該検出されたトラッ
キング制御信号のタイミングよりデジタル信号の記録さ
れている複数の各領域の開始付層を推定して領域開始位
置信シ４を出力する領域開始位置予測回路と、 該推定された複数の各領域の直前に夫々リレツトされ、
該複数の各領域に入った後に上記検出回路で検出された
ブロックアドレスによりカウント値を補■−され、カウ
ント値が予め設定されているある値に至った時にカウン
ト停止され、上記記憶回路への書込みアドレスを出力す
るブロックアドレスカウンタと、 同期信号を検出して、データＵのタイミング、記憶回路
への書込みタイミング等のタイミングを決定Ｊ−る各タ
イミング信号を出力するシンク検出・シンボルカウンタ
とよりなることを特徴とするデジタル信号再生装置。」FIG. 1 is a block system diagram of one embodiment of the device of the present invention, and FIG.
The figure shows f) + operation timing of the device of the present invention and the conventional device.
-h, FIG. 3 is a diagram for explaining 5UBI rear writing of the device of the present invention, and FIG. 4 is a schematic block system diagram of a part of an example of a conventional device. DESCRIPTION OF SYMBOLS 1... Magnetic tape, 2... Rotating head, 4... Data identification circuit, 5... Demodulation circuit, 6... Block reproduction circuit, 8... RAM, 9... ATF detection circuit ,1
1... Timing generation counter, 12... Logic circuit, 13... Book address counter, 15... R
AM! Built-in address control circuit, 18...Sink detection/
symbol counter. Patent applicant Japan Victor Co., Ltd.] Self 1 - Commissioner of the Japan Patent Office Kunio Ogawa 1, Indication of the case 1986 Patent application No. 234958 2, Title of invention Digital signal reproducing device 3, Letter of amendment Relationship to the case Patent applicant address: 3-12 Moriya-cho, Kanayō-ku, Yokohama, Kanagawa Prefecture, 221 Name (432) Name: Victor Japan Co., Ltd. Representative Director and President Kunio Kakiki 4 Address of agent: 102 Chiyo Il1, Tokyo 5-7-6 Kojimachi, Ward, Claims of the revised counterpart specification, Detailed description of the invention, Brief description of drawings, Drawings. 7. Contents of the amendment (1) In the specification, the description in the scope of claims section will be supplemented as shown in the attached sheet. ■ Same, page 3, line 15, page 7, line 9, same, line 10 (
(2 locations), line 11 (2 locations), page 8, line 9 (2 locations), and page 10, line 20, "identification 1" is corrected to "demodulation". ■ Same, page 3, line 15, page 7, line 9, page 10, line 2
Complement 1゛4'' in line 0 with l-5''. (4) Go to page 3, line 15 and line 17 [Identified. ...Delete J in step 5. 6) Add "supplied to RAM 8" between "I and 1-" on the 17th line of page 3 in the same manner. (6) Same, page 7, lines 4 to 5, page 15, line 9, 1-3-rear identification” is supplemented with “reproduction demodulation 1.” 8 Same, page 7, line 5 Delete the line ``1 of the RAM for use.'' ■ Delete the line ``4...data identification circuit,'' in the 17th to 18th lines of page 15. (9) "Demodulation" on page 15, line 18 of the same document is corrected to "data demodulation." (10) Among the drawings, FIGS. 1 and 4 will be corrected as shown in the attached corrected drawings. Claims: [A synchronization signal and a block address are added to a plurality of digital signals to form one block, and a plurality of blocks and a tracking control offset are used as one track recording signal to be magnetically generated by a rotary head. A digital signal re/IK device that regenerates digital signals recorded on a recording medium includes a circuit that generates a digital signal from a reproduced signal, and a storage circuit that stores the digital signal converted by the circuit. , a block address detection circuit that detects a block address in a digital signal, a tracking control signal detection circuit that detects a tracking control signal Y from a reproduced signal, and a tracking control signal detection circuit that detects a tracking control signal Y from a reproduction signal; an area start position prediction circuit that estimates the start layer of each of the plurality of areas in which digital signals are recorded based on the timing of and outputs an area start position signal 4; It has been retold,
After entering each of the plurality of areas, the count value is supplemented based on the block address detected by the detection circuit, and when the count value reaches a preset value, the count is stopped and data is stored in the storage circuit. It consists of a block address counter that outputs a write address, and a sync detection/symbol counter that detects a synchronization signal and outputs each timing signal that determines the timing of data U, write timing to the storage circuit, etc. A digital signal reproducing device characterized by: ”